KR20220165130A - 메모리 시스템 및 이의 동작 방법 - Google Patents

메모리 시스템 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메인 채널을 통해 N 비트(N은 양의 정수)를 가지는 메인 데이터를 전송하도록 구성된 메인 컨트롤러; 상기 메인 데이터를 구성하는 서브 데이터를 저장하고, 상기 서브 데이터를 서브 채널들을 통해 전송하도록 구성된 메모리 장치들; 및 상기 메인 채널을 통해 상기 메인 컨트롤러와 통신하고, 상기 서브 채널들을 통해 상기 메모리 장치들과 통신하도록 구성된 서브 컨트롤러를 포함하고, 상기 서브 컨트롤러는, 상기 메인 데이터를 분할하여 n 비트(n은 N보다 작은 양의 정수)를 각각 가지는 상기 서브 데이터를 생성하고, 상기 메인 데이터에 동기되는 메인 데이터 스트로브 클럭의 주파수를 낮추어 서브 데이터 스트로브 클럭들을 생성하고, 상기 서브 데이터 스트로브 클럭들에 동기하여 상기 서브 데이터를 상기 메모리 장치들과 송수신하도록 구성되는 메모리 시스템 및 이의 동작 방법을 포함한다.

Description

메모리 시스템 및 이의 동작 방법{Memory system and operating method of the memory system}
본 발명은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 메인 컨트롤러와 서브 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법에 관한 것이다.
메모리 시스템은 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들에서 데이터를 저장하기 위해 널리 사용된다. 데이터는 메모리 시스템에 포함된 복수의 메모리 셀들에 프로그램(program)될 수 있고, 프로그램된 메모리 셀들로부 리드(read)될 수도 있다.
메모리 시스템에서 데이터가 저장되는 메모리 장치는 구조 및 동작 방식에 따라 다양한 장치들로 구분될 수 있다. 예를 들면, 메모리 장치는 자기 하드 디스크, 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리 및 상변화 메모리(PCM) 등을 포함할 수 있다. 플래시 메모리 및 PCM과 같은 비-휘발성 메모리는 외부 전원의 공급이 중단되더라도 데이터를 유지시킬 수 있다. DRAM과 같은 휘발성 메모리 장치들은 외부 전원의 공급이 중단되면 데이터가 소멸되므로, 주기적인 리프레시(refresh) 동작을 필요로 한다.
전자 장치들의 사용이 증가하면서 전자 장치들에서 처리되는 데이터의 량은 점차 증가하고 있다. 따라서, 복수의 메모리 장치들이 포함된 메모리 시스템이 사용되고 있다.
하지만, 복수의 메모리 장치들이 동시에 사용되는 경우에 신호 왜곡이 발생할 수 있으며, 신호 왜곡으로 인해 데이터의 처리 속도가 저하될 수 있다.
본 발명의 실시 예는 대용량 데이터를 신호 왜곡 없이 고속으로 처리할 수 있는 메모리 시스템 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 메인 채널을 통해 N 비트(N은 양의 정수)를 가지는 메인 데이터를 전송하도록 구성된 메인 컨트롤러; 상기 메인 데이터를 구성하는 서브 데이터를 저장하고, 상기 서브 데이터를 서브 채널들을 통해 전송하도록 구성된 메모리 장치들; 및 상기 메인 채널을 통해 상기 메인 컨트롤러와 통신하고, 상기 서브 채널들을 통해 상기 메모리 장치들과 통신하도록 구성된 서브 컨트롤러를 포함하고, 상기 서브 컨트롤러는, 상기 메인 데이터를 분할하여 n 비트(n은 N보다 작은 양의 정수)를 각각 가지는 상기 서브 데이터를 생성하고, 상기 메인 데이터에 동기되는 메인 데이터 스트로브 클럭의 주파수를 낮추어 서브 데이터 스트로브 클럭들을 생성하고, 상기 서브 데이터 스트로브 클럭들에 동기하여 상기 서브 데이터를 상기 메모리 장치들과 송수신하도록 구성된다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 메인 데이터 스트로브 클럭에 동기하여 메인 데이터를 수신하는 단계; 상기 메인 데이터 스트로브 클럭의 주파수를 낮추어 서브 데이터 스트로브 클럭을 생성하는 단계; 상기 메인 데이터를 서브 데이터로 분할하는 단계; 및 상기 서브 데이터 스트로브 클럭에 동기하여 상기 서브 데이터를 출력하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 서브 데이터 스트로브 클럭들에 동기하여 서브 데이터를 수신하는 단계; 상기 서브 데이터 스트로브 클럭들의 주파수보다 높은 주파수를 가지는 메인 데이터 스트로브 클럭을 생성하는 단계; 상기 서브 데이터를 머지(merge)하여 메인 데이터를 생성하는 단계; 및 상기 메인 데이터 스트로브 클럭에 동기하여 상기 메인 데이터를 출력하는 단계를 포함한다.
본 기술은 대용량 데이터를 신호 왜곡 없이 고속으로 프로그램 또는 리드할 수 있으므로, 데이터를 처리하는 메모리 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 제1 실시 예에 따른 서브 컨트롤러를 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 서브 컨트롤러를 사용한 프로그램 동작을 설명하기 위한 도면이다.
도 4는 프로그램 동작 시 변조되는 데이터 및 클럭을 설명하기 위한 도면이다.
도 5는 제1 실시 예에 따른 서브 컨트롤러를 사용한 리드 동작을 설명하기 위한 도면이다.
도 6은 리드 동작 시 변조되는 데이터 및 클럭을 설명하기 위한 도면이다.
도 7는 본 발명의 제2 실시 예에 따른 서브 컨트롤러를 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템을 설명하기 위한 도면들이다.
도 10 내지 도 13은 본 발명의 실시 예에 따른 서브 컨트롤러를 포함한 패키지를 설명하기 위한 도면들이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(memory system; 1000)은 호스트(host; 2000)로부터 출력된 데이터를 저장하거나, 리드된 데이터를 호스트(2000)로 출력하도록 구성될 수 있다.
메모리 시스템(1000)은 메인 컨트롤러(main controller; 100), 서브 컨트롤러(sub controller; 200) 및 제11 내지 제jk 메모리 장치들(MEM11~MEMjk; j 및 k는 양의 정수)을 포함할 수 있다.
제11 내지 제jk 메모리 장치들(MEM11~MEMjk) 각각은 데이터를 저장할 수 있는 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리 및 상변화 메모리(PCM) 등으로 구현될 수 있다.
메인 컨트롤러(100)는 인터페이스(ITF)를 통해 호스트(2000)와 통신하고, 메인 채널(main channel; mCH)을 통해 서브 컨트롤러(200)와 통신하도록 구성될 수 있다. 예를 들면, 프로그램 동작 시, 메인 컨트롤러(100)는 호스트(2000)로부터 출력된 요청(request), 논리 어드레스(logical address) 및 데이터(data) 중에서 적어도 하나 이상을 인터페이스(ITF)를 통해 수신하고, 요청을 메모리 시스템(1000)에서 사용되는 커맨드(command)로 변환하고, 논리 어드레스를 물리 어드레스(physical address)로 변환할 수 있다. 메인 컨트롤러(100)는 메인 채널(mCH)을 통해 커맨드, 물리 어드레스 및 데이터 중에서 적어도 하나 이상을 서브 컨트롤러(200)에게 전송할 수 있다.
서브 컨트롤러(200)는 메인 채널(mCH)을 통해 메인 컨트롤러(100)와 통신하고, 제1 내지 제j 서브 채널들(sCH1~sCHj)을 통해 제11 내지 제jk 메모리 장치들(MEM11~MEMjk)과 통신하도록 구성될 수 있다. 예를 들면, 서브 컨트롤러(200)는 메인 채널(mCH)을 통해 수신된 메인 데이터를 제1 내지 제j 서브 채널들(sCH1~sCHj)의 개수에 따라 복수의 서브 데이터로 구분하고, 제1 내지 제j 서브 채널들(sCH1~sCHj)을 통해 서브 데이터를 선택된 메모리 장치들에게 전송할 수 있다. 즉, 선택된 메모리 장치에 전송되는 서브 데이터의 양은 메인 채널(mCH)을 통해 수신되는 메인 데이터의 양보다 적으므로, 서브 컨트롤러(200)는 제1 내지 제j 서브 채널들(sCH1~sCHj)에 로드(load)되는 데이터의 버스트 길이(burst length)와 전송 속도를 메인 채널(mCH)보다 감소시킬 수 있다. 예를 들면, 서브 컨트롤러(200)는 메인 데이터를 송수신할 때의 시간과 서브 데이터를 송수신할 때의 시간을 서로 동일하게 맞추기 위하여, 메인 데이터를 송수신할 때보다 서브 데이터를 송수신할 때의 데이터 스트로브 클럭(data strobe clock)의 주파수(frequency)를 낮게 설정할 수 있다. 다시 말하면, 서브 컨트롤러(200)는 서브 데이터를 송수할 때, 제1 내지 제j 서브 채널들(sCH1~sCHj)의 개수에 비례하도록 데이터 스트로브 클럭의 진폭을 설정할 수 있다.
호스트(2000)는 컴퓨터, 무선 통신 장치, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 장치들의 메인 프로세서(main processor)일 수 있다.
도 2는 본 발명의 제1 실시 예에 따른 서브 컨트롤러를 설명하기 위한 도면이다.
도 2를 참조하면, 서브 컨트롤러(200)는 메인 채널(mCH)을 통하여 메인 컨트롤러(100)와 통신하고, 서브 채널들(sCH1, sCH2)을 통하여 메모리 장치들(MEM1, MEM21)과 통신하도록 구성될 수 있다. 도 2에 도시된 서브 컨트롤러(200)는 제1 서브 채널(sCH1)을 통해 제11 메모리 장치(MEM11)에 연결되고 제2 서브 채널(sCH2)을 통해 제21 메모리 장치(MEM21)에 연결되지만, 서브 컨트롤러(200)에 연결된 서브 채널 및 메모리 장치의 개수는 도 2에 도시된 도면의 개수로 제한되지 않는다.
메인 채널(mCH)은 메인 컨트롤러(100)와 서브 컨트롤러(200) 사이에서 메인 데이터(mDQ) 및 메인 데이터 스트로브 클럭(mDQS)을 전송하도록 구성된 복수의 라인들을 포함할 수 있다. 예를 들면, 메인 채널(mCH)은 메인 데이터(mDQ)를 전송하도록 구성된 데이터 라인들과, 메인 데이터 스트로브 클럭(mDQS)을 전송하도록 구성된 클럭 라인들을 포함할 수 있다. 데이터 라인들과 클럭 라인들은 물리적으로 서로 다른 라인들로 구성될 수 있다. 예를 들면, 메인 데이터(mDQ)는 메인 데이터 스트로브 클럭(mDQS)에 응답하여 1 비트씩 전송될 수 있다.
서브 컨트롤러(200)는 데이터 전송 동작의 신뢰도를 개선하기 위하여 서브 채널들(sCH1, sCH2)에서 발생할 수 있는 신호 왜곡을 감소하도록 구성될 수 있다. 메인 채널(mCH)의 버스트 길이보다 서브 채널들(sCH1, sCH2)의 버스트 길이가 감소하도록 서브 컨트롤러(200)가 구성될 수 있다. 예를 들면, 서브 컨트롤러(200)에 제1 및 제2 서브 채널들(sCH1, sCH2)이 연결된 경우, 서브 컨트롤러(200)는 메인 채널(mCH)에 로드되는 데이터의 양을 서브 채널의 개수인 2로 나누고, 나뉘어진 데이터를 제1 서브 채널(sCH1)과 제2 서브 채널(sCH2)을 통해 제11 메모리 장치(MEM11) 및 제21 메모리 장치(MEM21)와 각각 통신할 수 있다. 다시 말하면, 서브 컨트롤러(200)에 N(N은 1 이상의 정수)개의 서브 채널들이 연결되고 메인 채널(mCH)의 버스트 길이를 1로 가정하면, 서브 채널들(sCH1, sCH2) 각각의 버스트 길이는 1/N로 설정될 수 있다. 이처럼 버스트 길이를 조절하기 위하여, 서브 컨트롤러(200)는 다음과 같이 구성될 수 있다.
서브 컨트롤러(200)는 메인 입출력 회로 그룹(main input output circuit group; 210), 변조 회로 그룹(modulation circuit group; 220) 및 서브 입출력 회로 그룹(sub input output circuit group; 230)을 포함할 수 있다.
메인 입출력 회로 그룹(210)은 메인 채널(mCH)과 변조 회로 그룹(220) 사이에서 메인 데이터(mDQ) 및 메인 데이터 스트로브 클럭(mDQS)을 입력 또는 출력하도록 구성될 수 있다. 예를 들면, 메인 입출력 회로 그룹(210)은 메인 데이터(mDQ)를 입력 또는 출력하도록 구성된 제1 입력 드라이버(1RX) 및 제1 출력 드라이버(1TX)와, 메인 데이터 스트로브 클럭(mDQS)을 입력 또는 출력하도록 구성된 제2 입력 드라이버(2RX) 및 제2 출력 드라이버(2TX)를 포함할 수 있다. 예를 들면, 제1 입력 드라이버(1RX) 및 제1 출력 드라이버(1TX)는 핀(pin)을 통해 메인 데이터(mDQ)를 전송하는 데이터 라인들에 연결될 수 있고, 제2 입력 드라이버(2RX) 및 제2 출력 드라이버(2TX)는 핀을 통해 메인 데이터 스트로브 클럭(mDQS)을 전송하는 클럭 라인들에 연결될 수 있다. 예를 들면, 제1 입력 드라이버(1RX)는 핀을 통해 수신된 메인 데이터(mDQ)를 변조 회로 그룹(220)으로 전송하도록 구성될 수 있고, 제1 출력 드라이버(1TX)는 변조 회로 그룹(220)에서 전송된 메인 데이터(mDQ)를 핀을 통해 출력하도록 구성될 수 있다. 예를 들면, 제2 입력 드라이버(2RX)는 핀을 통해 수신된 메인 데이터 스트로브 클럭(mDQS)을 변조 회로 그룹(220)으로 전송하도록 구성될 수 있고, 제2 출력 드라이버(2TX)는 변조 회로 그룹(220)에서 전송된 메인 데이터 스트로브 클럭(mDQS)을 핀을 통해 출력하도록 구성될 수 있다.
변조 회로 그룹(220)은 데이터 및 클럭을 변조하도록 구성될 수 있다. 예를 들면, 변조 회로 그룹(220)은 데이터를 변조하도록 구성된 제1 변조 회로(1MDC)와, 클럭을 변조하도록 구성된 제2 변조 회로(2MDC)를 포함할 수 있다.
제1 변조 회로(1MDC)는 메인 데이터(mDQ)를 제1 및 제2 서브 데이터(sDQ1, sDQ2)로 구분하여 출력하거나, 제1 및 제2 서브 데이터(sDQ1, sDQ2)를 메인 데이터(mDQ)로 병합하여 출력하도록 구성될 수 있다. 예를 들면, 제1 변조 회로(1MDC)는 제1 입력 드라이버(1RX)로부터 전송된 메인 데이터(mDQ)의 일부 데이터를 그룹화하여 제1 서브 데이터(sDQ1)를 생성하고, 메인 데이터(mDQ)의 나머지 데이터를 그룹화하여 제2 서브 데이터(sDQ2)를 생성하고, 제1 및 제2 서브 데이터(sDQ1, sDQ2)를 각각의 출력 라인들을 통해 출력할 수 있다. 제1 변조 회로(1MDC)는 서브 컨트롤러(200)에 연결된 서브 채널들의 개수에 따라 제1 및 제2 서브 데이터(sDQ1, sDQ2)의 비트 수를 변조할 수 있다. 예를 들면, 제1 변조 회로(1MDC)는 서브 채널들의 개수 정보를 저장할 수 있고, 서브 채널들의 개수 정보에 따라 제1 및 제2 서브 데이터(sDQ1, sDQ2) 각각에 포함되는 데이터의 비트 수를 조절할 수 있다.
제2 변조 회로(2MDC)는 메인 데이터 스트로브 클럭(mDQS)을 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)로 구분하여 출력하거나, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)를 메인 데이터 스트로브 클럭(mDQS)으로 병합하여 출력하도록 구성될 수 있다. 예를 들면, 제2 변조 회로(2MDC)는 제2 입력 드라이버(2RX)로부터 전송된 메인 데이터 스트로브 클럭(mDQS)의 주파수를 감소시켜 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 생성하고, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 각각의 출력 라인들을 통해 출력할 수 있다. 제2 변조 회로(2MDC)는 서브 컨트롤러(200)에 연결된 서브 채널들의 개수에 따라 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 주파수를 변조할 수 있다. 예를 들면, 제2 변조 회로(2MDC)는 서브 채널들의 개수 정보를 저장할 수 있고, 서브 채널들의 개수 정보에 따라 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 주파수를 조절할 수 있다. 제2 서브 데이터 스트로브 클럭(sDQS2)은 제1 서브 데이터 스트로브 클럭(sDQS1)과 서로 다른 출력 라인들을 통해 출력되지만, 제1 서브 데이터 스트로브 클럭(sDQS1)과 동일한 주파수 및 출력 시간을 가지도록 설정될 수 있다. 즉, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)은 서로 동일하다.
제2 변조 회로(2MDC)는 메인 스트로브 클럭(mDQS) 또는 서브 데이터 스트로브 클럭(sDQS)을 제1 변조 회로(1MDC)에게 전송할 수 있다. 여기서 서브 데이터 스트로브 클럭(sDQS)은 제1 또는 제2 서브 데이터 스트로브 클럭(sDQS1 또는 sDQS2)일 수 있다.
프로그램 동작을 예를 들어 설명하면, 제2 변조 회로(2MDC)는 메인 데이터 스트로브 클럭(mDQS)의 주파수를 변조하여 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 생성하고, 제1 또는 제2 서브 데이터 스트로브 클럭(sDQS1 또는 sDQS2)을 서브 데이터 스트로브 클럭(sDQS)으로써 제1 변조 회로(1MDC)에 전송할 수 있다. 제1 변조 회로(1MDC)는 서브 데이터 스트로브 클럭(sDQS)에 응답하여 제1 및 제2 서브 데이터(sDQ1, sDQ2)를 출력할 수 있다.
리드 동작을 예를 들어 설명하면, 제2 변조 회로(2MDC)는 제1 또는 제2 서브 데이터 스트로브 클럭(sDQS1 또는 sDQS2)의 주파수를 변조하여 메인 데이터 스트로브 클럭(mDQS)을 생성하고, 메인 데이터 스트로브 클럭(mDQS)을 제1 변조 회로(1MDC)에 전송할 수 있다. 제1 변조 회로(1MDC)는 메인 데이터 스트로브 클럭(mDQS)에 응답하여 메인 데이터(mDQ)를 출력할 수 있다.
서브 입출력 회로 그룹(230)은 제1 및 제2 서브 채널들(sCH1, sCH2)과 변조 회로 그룹(220) 사이에서 제1 및 제2 서브 데이터(sDQ1, sDQ2)와 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 입력 또는 출력하도록 구성될 수 있다. 예를 들면, 서브 입출력 회로 그룹(230)은 제3 내지 제6 출력 드라이버들(3TX-6TX) 및 제3 내지 제6 입력 드라이버들(3RX-6RX)을 포함할 수 있다. 제3 출력 드라이버(3TX)는 제1 변조 회로(1MDC)에서 출력된 제1 서브 데이터(sDQ1)를 핀을 통해 제1 서브 채널(sCH1)로 출력하도록 구성될 수 있고, 제3 입력 드라이버(3RX)는 핀을 통해 입력된 제1 서브 데이터(sDQ1)를 제1 변조 회로(1MDC)로 전송하도록 구성될 수 있다.
제4 출력 드라이버(4TX)는 제2 변조 회로(2MDC)에서 출력된 제1 서브 데이터 스트로브 클럭(sDQS1)을 핀을 통해 제1 서브 채널(sCH1)로 출력하도록 구성될 수 있고, 제4 입력 드라이버(4RX)는 핀을 통해 입력된 제1 서브 데이터 스트로브 클럭(sDQS1)을 제2 변조 회로(2MDC)로 전송하도록 구성될 수 있다.
제5 출력 드라이버(5TX)는 제1 변조 회로(1MDC)에서 출력된 제2 서브 데이터(sDQ2)를 핀을 통해 제2 서브 채널(sCH2)로 출력하도록 구성될 수 있고, 제5 입력 드라이버(5RX)는 핀을 통해 입력된 제2 서브 데이터(sDQ2)를 제1 변조 회로(1MDC)로 전송하도록 구성될 수 있다.
제6 출력 드라이버(6TX)는 제2 변조 회로(2MDC)에서 출력된 제2 서브 데이터 스트로브 클럭(sDQS2)을 핀을 통해 제2 서브 채널(sCH2)로 출력하도록 구성될 수 있고, 제6 입력 드라이버(6RX)는 핀을 통해 입력된 제2 서브 데이터 스트로브 클럭(sDQS2)을 제2 변조 회로(2MDC)로 전송하도록 구성될 수 있다.
제1 서브 채널(sCH1)에 로드된 제1 서브 데이터(sDQ1)는 제1 서브 채널(sCH1)에 로드된 제1 서브 데이터 스트로브 클럭(sDQS1)에 동기하여 제11 메모리 장치(MEM11) 또는 제3 입력 드라이버(3RX)로 전송될 수 있다. 서브 채널이 제1 및 제2 서브 채널들(sCH1, sCH2) 2개로 구성되므로, 메인 데이터(mDQ)가 N 비트의 데이터로 구성되면 제1 서브 데이터(sDQ1)는 N/2 비트의 데이터로 구성될 수 있고, 메인 데이터 스트로브 클럭(mDQS)의 주파수가 M이면(M은 양의 유리수) 제1 서브 데이터 스트로브 클럭(sDQS1)의 주파수는 M/2으로 낮아질 수 있다.
제2 서브 채널(sCH2)에 로드된 제2 서브 데이터(sDQ2)는 제2 서브 채널(sCH2)에 로드된 제2 서브 데이터 스트로브 클럭(sDQS2)에 동기하여 제21 메모리 장치(MEM21) 또는 제5 입력 드라이버(5RX)로 전송될 수 있다. 서브 채널이 제1 및 제2 서브 채널들(sCH1, sCH2)에 해당되는 2개의 채널들로 구성되므로, 메인 데이터(mDQ)가 N 비트의 데이터로 구성되면 제2 서브 데이터(sDQ2)는 N/2 비트의 데이터로 구성될 수 있고, 메인 데이터 스트로브 클럭(mDQS)의 주파수가 M이면 제2 서브 데이터 스트로브 클럭(sDQS2)의 주파수는 M/2으로 낮아질 수 있다.
제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)이 서로 동일한 주파수를 가지고 제4 및 제6 출력 드라이버들(4TX, 6TX)에서 동시에 출력되므로, 제1 및 제2 서브 데이터(sDQ1, sDQ2)도 제11 및 제21 메모리 장치들(MEM11, MEM21) 또는 제3 및 제5 입력 드라이버들(3RX, 5RX)에 동시에 전송될 수 있다.
즉, 제1 서브 채널(sCH1)을 통해 제1 서브 데이터(sDQ1)가 전송되는데 걸리는 시간, 제2 서브 채널(sCH2)을 통해 제2 서브 데이터(sDQ2)가 전송되는데 걸리는 시간 및 메인 채널(mCH)을 통해 메인 데이터(mDQ)가 전송되는데 걸리는 시간은 서로 동일하다.
따라서, 메인 데이터(mDQ)를 분산한 제1 및 제2 서브 데이터(sDQ1, sDQ2)가 낮은 주파수를 가지는 서브 데이터 스트로브 클럭들에 동기하여 서로 다른 서브 채널들(sCH1, sCH2)을 통해 전송되므로, 서브 채널들(sDQS1, sDQS2)에서 서브 데이터가 전송되는 과정에서 발생할 수 있는 신호 왜곡이 감소할 수 있다. 이로 인해, 메인 데이터(mDQ)의 양이 증가하더라도 메모리 시스템 내에서 데이터의 전송 동작의 신뢰도가 개선될 수 있다.
상술한 구성들 외에도, 서브 컨트롤러(200)는 모드 레지스터(mode register; M_REG)를 더 포함할 수 있다. 모드 레지스터(M_REG)에는 서브 컨트롤러(200)에 연결된 제11 및 제21 메모리 장치들(MEM11, MEM21)의 모드 정보가 저장될 수 있다. 예를 들면, 모드 정보는 제11 및 제21 메모리 장치들(MEM11, MEM21)이 DDR(double data rate), LPDDR(low power DDR), LPDDR3 또는 LPDDR4인지에 대한 정보일 수 있다. 모드 레지스터(M_REG)는 제1 변조 회로(1MDC)에 연결될 수 있으며, 제1 변조 회로(1MDC)는 모드 레지스터(M_REG)에 저장된 모드 정보에 따라 클럭, 데이터 전송 속도, 대역폭 및 전압 등의 규격에 맞추어 데이터 및 클럭을 변조할 수 있다.
상술한 서브 컨트롤러(200)의 동작을 설명하면 다음과 같다.
도 3은 제1 실시 예에 따른 서브 컨트롤러를 사용한 프로그램 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 프로그램 동작 시 서브 컨트롤러(200)는 메인 컨트롤러(100)에서 출력된 메인 데이터 스트로브 클럭(mDQS)을 메인 채널(mCH)을 통해 수신하고, 메인 데이터 스트로브 클럭(mDQS)의 주파수를 변조하여 생성한 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 제1 및 제2 서브 채널들(sCH1, sCH2)을 통해 출력할 수 있다.
서브 컨트롤러(200)는 메인 컨트롤러(100)에서 출력된 메인 데이터(mDQ[n:0]; n은 양의 정수)를 메인 채널(mCH)을 통해 수신하고, 메인 데이터(mDQ[n:0])를 변조하여 생성한 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])를 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)에 동기하여 제1 및 제2 서브 채널들(sCH1, sCH2)을 통해 제11 및 제21 메모리 장치들(MEM11, MEM21)에 각각 전송할 수 있다.
예를 들면, 제2 입력 드라이버(2RX)는 M(M은 양의 정수) 주파수를 가지는 메인 데이터 스트로브 클럭(mDQS)이 입력되면, 입력된 메인 데이터 스트로브 클럭(mDQS)을 제2 변조 회로(2MDC)에게 전송할 수 있다. 제2 변조 회로(2MDC)는 서브 채널들의 개수 정보에 따라 M 보다 낮은 주파수를 가지는 복수의 서브 데이터 스트로브 클럭들을 생성할 수 있다. 서브 채널이 2개인 경우를 예를 들어 설명하면, 제2 변조 회로(2MDC)는 메인 데이터 스트로브 클럭(mDQS)의 주파수 M을 2로 나누어 M/2 주파수를 가지는 제1 서브 데이터 스트로브 클럭(sDQS1) 및 제2 서브 데이터 스트로브 클럭(sDQS2)을 생성할 수 있다.
제2 변조 회로(2MDC)는 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1 또는 sDQS2)과 동일한 주파수를 가지는 서브 데이터 스트로브 클럭(sDQS)을 제1 변조 회로(1MDC)에 전송할 수 있다.
제1 변조 회로(1MDC)는 서브 데이터 스트로브 클럭(sDQS)에 응답하여 제1 서브 데이터(sDQ1[n/2:0])를 제3 출력 드라이버(3TX)로 전송할 수 있고, 제2 서브 데이터(sDQ2[n/2:0])를 제5 출력 드라이버(5TX)로 전송할 수 있다.
제2 변조 회로(2MDC)에서 생성된 제1 서브 데이터 스트로브 클럭(sDQS1)은 제4 출력 드라이버(4TX)로 전송될 수 있고, 제2 서브 데이터 스트로브 클럭(sDQS2)은 제6 출력 드라이버(6TX)로 전송될 수 있다.
제4 출력 드라이버(4TX)가 제1 서브 채널(sCH1)을 통해 제1 서브 데이터 스트로브 클럭(sDQS1)을 출력하면, 제3 출력 드라이버(3TX)는 제1 서브 데이터 스트로브 클럭(sDQS1)에 동기하여 제1 서브 데이터(sDQ1[n/2:0])를 제11 메모리 장치(MEM11)에게 전송할 수 있다.
제6 출력 드라이버(6TX)가 제2 서브 채널(sCH2)을 통해 제2 서브 데이터 스트로브 클럭(sDQS2)을 출력하면, 제5 출력 드라이버(5TX)는 제2 서브 데이터 스트로브 클럭(sDQS2)에 동기하여 제2 서브 데이터(sDQ2[n/2:0])를 제21 메모리 장치(MEM21)에게 전송할 수 있다.
도 3을 참조한 설명 중에서 데이터 및 클럭을 더욱 구체적으로 설명하면 다음과 같다.
도 4는 프로그램 동작 시 변조되는 데이터 및 클럭을 설명하기 위한 도면이다.
도 3 및 도 4를 참조하면, 메인 데이터 스트로브 클럭(mDQS)의 1 싸이클에 걸리는 시간이 제1 시간(tW1)이라고 가정한다. 도 3에서는 메인 채널(mCH)을 통해 메인 데이터 스트로브 클럭(mDQS)이 입력되는 것으로 도시되었으나, 메인 채널(mCH)의 다른 라인을 통해 메인 데이터 스트로브 반전 클럭(mDQSb)이 메인 데이터 스트로브 클럭(mDQS)과 동시에 입력될 수도 있다.
메인 데이터(mDQ[n:0])는 메인 데이터 스트로브 클럭(mDQS)에 응답하여 제1 변조 회로(1MDC)에 입력될 수 있다. 예를 들면, 16비트의 메인 데이터(mDQ[n:0]) ‘1011011000110100’ 이 메인 데이터 스트로브 클럭(mDQS)에 동기하여 제1 변조 회로(1MDC)에 순차적으로 입력될 수 있다.
제1 변조 회로(1MDC)에 메인 데이터(mDQ[n:0])가 모두 입력되면(A1), 제2 변조 회로(2MDC)는 M/2 주파수를 가지는 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 출력할 수 있다. 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 속도는 메인 데이터 스트로브 클럭(mDQS)보다 1/2 느리므로, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 1 싸이클에 걸리는 시간은 제1 시간(tW1)보다 느린 제2 시간(tW2)이 될 수 있다. 즉, 메인 데이터 스트로브 클럭(mDQS)의 2 싸이클에 걸리는 시간은 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 1 싸이클에 걸리는 시간과 동일할 수 있다.
제1 변조 회로(1MDC)는 메인 데이터(mDQ[n:0])에 포함된 복수의 비트들 중에서 홀수 비트들(Od)을 추출하여 제1 서브 데이터(sDQ1[n/2:0])를 생성할 수 있고, 메인 데이터(mDQ[n:0])에 포함된 복수의 비트들 중에서 짝수 비트들(Ev)을 추출하여 제2 서브 데이터(sDQ2[n/2:0])를 생성할 수 있다. 즉, 메인 데이터(mDQ[n:0])의 전체 비트들은 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQS2[n/2:0])로 분류될 수 있다. 예를 들면, 제1 서브 데이터(sDQ1[n/2:0])는 메인 데이터(mDQ[n:0])의 홀수 비트들(Od)에 해당되는 ‘11010100’을 포함할 수 있고, 제2 서브 데이터(sDQ2[n/2:0])는 메인 데이터(mDQ[n:0])의 짝수 비트들(Ev)에 해당되는 ‘01100110’을 포함할 수 있다. 즉, 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQS2[n/2:0]) 각각은 8비트로 구성될 수 있다.
제1 서브 데이터(sDQ1[n/2:0])는 제1 서브 데이터 스트로브 클럭(sDQS1)에 동기하여 제1 서브 채널(sCH1)을 통해 제11 메모리 장치(MEM11)로 전송될 수 있고, 제2 서브 데이터(sDQ2[n/2:0])는 제2 서브 데이터 스트로브 클럭(sDQS2)에 동기하여 제2 서브 채널(sCH2)을 통해 제21 메모리 장치(MEM21)로 전송될 수 있다.
도 5는 제1 실시 예에 따른 서브 컨트롤러를 사용한 리드 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 리드 동작 시 서브 컨트롤러(200)는 제11 및 제21 메모리 장치들(MEM11, MEM21)로부터 출력된 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 제1 및 제2 서브 채널들(sCH1, sCH2)을 통해 수신하고, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 주파수를 변조하여 생성한 메인 데이터 스트로브 클럭(mDQS)을 메인 채널(mCH)을 통해 메인 컨트롤러(100)에게 출력할 수 있다.
서브 컨트롤러(200)는 제11 및 제21 메모리 장치들(MEM11, MEM21)로부터 출력된 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])를 제1 및 제2 서브 채널들(sCH1, sCH2)을 통해 수신하고, 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])를 병합하여 메인 데이터(mDQ[n:0])를 생성하고, 메인 데이터(mDQ[n:0])를 메인 채널(mCH)을 통해 메인 컨트롤러(100)에게 출력할 수 있다.
예를 들면, 제4 입력 드라이버(4RX)는 M/2(M은 양의 정수) 주파수를 가지는 제1 서브 데이터 스트로브 클럭(sDQS1)이 입력되면 제1 서브 데이터 스트로브 클럭(sDQS1)을 제2 변조 회로(2MDC)에게 전송할 수 있고, 제6 입력 드라이버(6RX)는 M/2 주파수를 가지는 제2 서브 데이터 스트로브 클럭(sDQS2)이 입력되면 제2 서브 데이터 스트로브 클럭(sDQS2)을 제2 변조 회로(2MDC)에게 전송할 수 있다.
제2 변조 회로(2MDC)는 서브 채널들의 개수 정보에 따라 M/2 보다 높은 주파수를 가지는 메인 데이터 스트로브 클럭(mDQS)을 생성할 수 있다. 서브 채널이 2개인 경우를 예를 들어 설명하면, 제2 변조 회로(2MDC)는 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 주파수 M/2에 2를 곱하여 M 주파수를 가지는 메인 데이터 스트로브 클럭(mDQS)을 생성할 수 있다.
제3 입력 드라이버(3RX)는 제11 메모리 장치(MEM11)로부터 출력된 제1 서브 데이터(sDQ1[n/2:0])를 수신하고, 수신된 제1 서브 데이터(sDQ1[n/2:0])를 제1 변조 회로(1MDC)에게 전송할 수 있다.
제5 입력 드라이버(5RX)는 제21 메모리 장치(MEM21)로부터 출력된 제2 서브 데이터(sDQ2[n/2:0])를 수신하고, 수신된 제2 서브 데이터(sDQ2[n/2:0])를 제1 변조 회로(1MDC)에게 전송할 수 있다.
제1 변조 회로(1MDC)는 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])를 1 비트씩 순차적으로 병합하여 메인 데이터(mDQ[n:0])를 생성하고, 제2 변조 회로(2MDC)로부터 출력된 메인 데이터 스트로브 클럭(mDQS)에 동기하여 메인 데이터(mDQ[n:0])를 메인 채널(mCH)에 출력할 수 있다.
제2 변조 회로(2MDC)는 제1 변조 회로(1MDC)에 메인 데이터 스트로브 클럭(mDQS)을 출력할 때, 메인 데이터 스트로브 클럭(mDQS)을 메인 채널(mCH)에도 출력할 수 있다. 따라서, 메인 채널(mCH)에 로드된 메인 데이터(mDQ)는 메인 데이터 스트로브 클럭(mDQS)에 동기하여 메인 컨트롤러(100)에 입력될 수 있다.
도 5를 참조한 설명 중에서 데이터 및 클럭을 더욱 구체적으로 설명하면 다음과 같다.
도 6은 리드 동작 시 변조되는 데이터 및 클럭을 설명하기 위한 도면이다.
도 5 및 도 6을 참조하면, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 1 싸이클에 걸리는 시간이 제2 시간(tW2)이라고 가정한다. 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])는 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)에 응답하여 제1 변조 회로(1MDC)에 입력될 수 있다. 예를 들면, 8비트의 제1 서브 데이터(sDQ1[n/2:0]) ‘11010100’ 와 8 비트의 제2 서브 데이터(sDQ2[n/2:0]) ‘01100110’ 이 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)에 동기하여 제1 변조 회로(1MDC)에 순차적으로 입력될 수 있다.
제1 변조 회로(1MDC)에 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])가 모두 입력되면(B1), 제2 변조 회로(2MDC)는 M 주파수를 가지는 메인 데이터 스트로브 클럭(mDQS)을 출력할 수 있다. 메인 데이터 스트로브 클럭(mDQS)의 속도는 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)보다 2배 빠르므로, 메인 데이터 스트로브 클럭(mDQS)의 1 싸이클에 걸리는 시간은 제2 시간(tW2)보다 빠른 제1 시간(tW1)이 될 수 있다. 즉, 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 1 싸이클에 걸리는 시간은 메인 데이터 스트로브 클럭(mDQS)의 2 싸이클에 걸리는 시간과 동일할 수 있다.
제1 변조 회로(1MDC)는 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])에 포함된 복수의 비트들을 순차적으로 병합하여 메인 데이터(mDQ[n:0])를 생성할 수 있다. 즉, 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])가 모두 머지(merge)되어 메인 데이터(mDQ)가 생성될 수 있다. 예를 들면, 각각 8 비트로 구성된 제1 및 제2 서브 데이터(sDQ1[n/2:0], sDQ2[n/2:0])가 병합되어 16 비트로 구성된 메인 데이터(mDQ[n:0]) ‘1011011000110100’ 이 생성될 수 있다.
메인 데이터(mDQ[n:0])는 메인 데이터 스트로브 클럭(mDQS)에 동기하여 메인 채널(mCH)을 통해 메인 컨트롤러(100)로 전송될 수 있다.
도 7는 본 발명의 제2 실시 예에 따른 서브 컨트롤러를 설명하기 위한 도면이다.
도 7을 참조하면, 제2 실시 예에 따른 서브 컨트롤러(200_1)는 에러 정정 회로(error correction circuit; ECC), 제7 및 제8 출력 드라이버들(7TX, 8TX), 제7 및 제8 입력 드라이버들(7RX, 8RX)을 더 포함할 수 있다.
에러 정정 회로(ECC)는 프로그램 동작 시 제1 및 제2 서브 데이터(sDQ1, sDQ2)에 대한 패리티 데이터(DQp)를 생성할 수 있고, 리드 동작 시 패리티 데이터(DQp)를 사용하여 제1 및 제2 서브 데이터(sDQ1, sDQ2)의 에러를 검출 및 정정할 수 있다.
패리티 데이터(DQp)를 생성하고 이를 사용하여 데이터의 에러를 검출 및 정정하는 방법으로써 해밍코드(hamming code) 또는 LDPC(low density parity check) 등을 사용하는 다양한 방법들이 수행될 수 있다. 이 외에도 에러 정정을 위한 다양한 방법들이 공개되어 있으므로, 본 실시 예에서는 패리티 데이터(DQp)를 생성하고 이를 사용하는 방법에 대한 구체적인 방법을 생략한다.
프로그램 동작 시, 에러 정정 회로(ECC)는 제1 변조 회로(1MDC)로부터 제1 및 제2 서브 데이터(sDQ1, sDQ2)를 수신하고, 수신된 제1 및 제2 서브 데이터(sDQ1, sDQ2)에 대한 패리티 데이터(DQp)를 생성할 수 있다. 패리티 데이터(DQp)가 생성되면, 에러 정정 회로(ECC)는 제1 서브 데이터(sDQ1)를 제3 출력 드라이버(3TX)로 전송하고, 제2 서브 데이터(sDQ2)를 제5 출력 드라이버(5TX)로 전송하며, 패리티 데이터(DQp)를 제7 출력 드라이버(7TX)로 전송할 수 있다. 이때, 에러 정정 회로(ECC)는 제2 변조 회로(2MDC)로부터 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 수신하고, 제1 서브 데이터 스트로브 클럭(sDQS1)을 제4 출력 드라이버(4TX)로 전송하고, 제2 서브 데이터 스트로브 클럭(sDQS2)을 제6 출력 드라이버(6TX)로 전송하고, 서브 스트로브 클럭(sDQS)을 제8 출력 드라이버(8TX)로 전송할 수 있다. 여기서, 서브 스트로브 클럭(sDQS)은 제1 또는 제2 서브 스트로브 클럭(sDQS1 또는 sDQS2)일 수 있다.
패리티 데이터(DQp)는 제11 및 제21 메모리 장치들(MEM11, MEM21)과 서로 다른 제3 서브 채널(sCH3)에 연결된 제31 메모리 블록(MEM31)으로 전송될 수 있다. 예를 들면, 제7 출력 드라이버(7TX)는 제3 서브 채널(sCH3)을 통해 패리티 데이터(DQp)를 제31 메모리 장치(MEM31)로 전송하고, 제8 출력 드라이버(8TX)는 3 서브 채널(sCH3)을 통해 서브 데이터 스트로브 클럭(sDQS)을 제31 메모리 장치(MEM31)로 전송할 수 있다.
상술한 실시 예들 에서는 제1 및 제2 변조 회로들(1MDC, 2MDC)에 서브 채널들의 개수 정보가 저장되고, 서브 채널들의 개수 정보에 따라 제1 및 제2 서브 데이터(sDQ1, sDQ2)의 비트 수와 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)의 주파수가 결정되지만, 패리티 데이터(DQp)를 저장하기 위한 제31 메모리 장치(MEM31)에 연결된 제3 서브 채널(sCH3)은 서브 채널들의 개수 정보에 포함되지 않는다.
리드 동작 시, 에러 정정 회로(ECC)는 제11 및 제21 메모리 장치들(MEM11, MEM21)로부터 제1 및 제2 서브 데이터(sDQ1, sDQ2)수신하고, 제31 메모리 장치(MEM31)로부터 패리티 데이터(DQp)를 수신할 수 있다. 에러 정정 회로(ECC)는 패리티 데이터(DQp)를 사용하여 제1 및 제2 서브 데이터(sDQ1, sDQ2)의 에러를 검출 및 정정하고 최종 제1 및 제2 서브 데이터(sDQ1, sDQ2)를 제1 변조 회로(1MDC)에 전송할 수 있다. 또한, 에러 정정 회로(ECC)는 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 수신하고, 수신된 제1 및 제2 서브 데이터 스트로브 클럭들(sDQS1, sDQS2)을 제2 변조 회로(2MDC)에 전송할 수 있다.
도 8 및 도 9는 본 발명의 다른 실시 예에 따른 메모리 시스템을 설명하기 위한 도면들이다.
도 8을 참조하면, 메모리 시스템(3000)은 하나의 인쇄 회로 기판(printed circuit board; PCB)에 구현된 복수의 서브 컨트롤러들(200_11 ~ 200_14), 컨트롤 신호 전송 회로(control signal transferring circuit; CST) 및 복수의 메모리 패키지들(MEM PKG1 ~ MEM PKG10)을 포함할 수 있다. 예를 들면, 제11 내지 제14 서브 컨트롤러들(200_11 ~ 200_14) 각각은 도 2 또는 도 7에서 설명된 서브 컨트롤러(200 또는 200_1)와 동일하게 구성될 수 있다. 제1 내지 제10 메모리 패키지들(MEM PKG1 ~ MEM PKG10) 각각은 서로 다른 서브 채널들에 연결된 복수의 메모리 장치들(도 1의 300)을 포함하는 패키지로 구성될 수 있다. 예를 들면, 제1 메모리 패키지(MEM PKG1)는 서로 다른 서브 채널들에 연결된 메모리 장치들을 포함할 수 있고, 제2 메모리 패키지(MEM PKG2)는 서로 다른 서브 채널들에 연결된 메모리 장치들을 포함할 수 있다. 컨트롤 신호 전송 회로(CST)는 메인 컨트롤러에서 출력된 컨트롤 신호들(CSIG)을 제11 내지 제14 서브 컨트롤러들(200_11 ~ 200_14)에게 전송하도록 구성될 수 있다. 컨트롤 신호들(CSIG)은 복수의 메모리 패키지들(MEM PKG1 ~ MEM PKG10)을 컨트롤하기 위한 커맨드 등을 포함할 수 있다.
제11 내지 제14 서브 컨트롤러들(200_11 ~ 200_14)에 에러 정정 회로(도 7의 ECC)가 포함된 경우, 제1 내지 제10 메모리 패키지들(MEM PKG1 ~ MEM PKG10) 중 일부 메모리 패키지들은 패리티 데이터(DQp[m:0])를 저장하기 위하여 사용될 수 있고, 나머지 패키지들은 서브 데이터를 저장하기 위하여 사용될 수 있다.
제11 내지 제14 서브 컨트롤러들(200_11 ~ 200_14) 중에서 제11 서브 컨트롤러(200_11)를 예를 들어 설명하면 다음과 같다.
제11 서브 컨트롤러(200_11)는 제1 메인 채널(mCH1)을 통해 메인 컨트롤러와 통신하도록 구성될 수 있다. 예를 들면, 제11 서브 컨트롤러(200_11)는 제1 메인 채널(mCH1)을 통해 제1 메인 데이터(mDQ1([n:0])를 수신하거나 출력할 수 있다. 제1 내지 제3 메모리 패키지들(MEM PKG1 ~ MEM PKG3)이 제11 서브 컨트롤러(200_11)에 연결되고, 이 중에서 제3 메모리 패키지(MEM PKG3)에 패리티 데이터(DQp[m:0])가 저장되도록 설정될 수 있다.
제11 서브 컨트롤러(200_11)는 제1 메인 채널(mCH1)을 통해 제1 메인 데이터(mDQ1[n:0])를 송수신할 수 있고, 제1 서브 채널(sCH1)을 통해 제1 서브 데이터(sDQ1[p:0])를 송수할 수 있고, 제2 서브 채널(sCH2)을 통해 제2 서브 데이터(sDQ2[n:p+1])를 송수할 수 있으며, 제3 서브 채널(sCH3)을 통해 패리티 데이터(DQp[m:0])를 송수신할 수 있다.
제3 메모리 패키지(MEM PKG3)에 포함된 메모리 장치들 중에서 제1 메모리 장치에 제1 및 제2 서브 데이터(sDQ1[p:0], sDQ2[n:p+1])에 대한 패리티 데이터(DQ[m:0])가 저장되는 경우, 제3 메모리 패키지(MEM PKG3)에 포함된 다른 메모리 장치에는 제12 서브 컨트롤러(200_12)에서 출력된 다른 패리티 데이터가 저장될 수 있다. 여기서, 제1 및 제2 서브 데이터(sDQ1[p:0], sDQ2[n:p+1])는 제1 메인 데이터(mDQ1[n:0])의 비트를 홀수 및 짝수로 구분한 그룹이 아닌, 순차적으로 입력되는 비트들을 1/2로 구분한 데이터일 수 있다.
도 9를 참조하면, 메모리 시스템(4000)은 하나의 인쇄 회로 기판(printed circuit board; PCB)에 구현된 복수의 서브 컨트롤러들(200_21, 200_22) 및 복수의 메모리 패키지들(MEM PKG1 ~ MEM PKG9)을 포함할 수 있다. 도 9에 도시된 메모리 시스템(4000)에는 도 8에 도시된 컨트롤 신호 전송 회로(CST)가 생략될 수 있다. 따라서, 메인 컨트롤러로부터 출력된 컨트롤 신호들(CSIG)은 제21 및 제22 서브 컨트롤러들(200_21, 200_22)에 직접적으로 인가될 수 있다.
도 9에 도시된 메모리 시스템(4000)에서는 제21 서브 컨트롤러(200_21)에 4 개의 메모리 패키지들, 예를 들면 제1 내지 제5 메모리 패키지들(MEM PKG1 ~ MEM PKG5)이 연결되고, 이 중에서 제5 메모리 패키지(MEM PKG5)가 패리티 데이터(DQp[m:0])을 저장하도록 설정되므로, 제1 메인 데이터(mDQ1[n:0])는 제1 내지 제4 메모리 패키지들(MEM PKG1 ~ MEM PKG4)에 분산되어 저장될 수 있다. 예를 들면, 제1 내지 제4 서브 데이터(sDQ1[a:0], sDQ1[b:a+1], sDQ1[c:b+1] 및 sDQ1[n:c+1]) 각각은 제1 메인 데이터(mDQ1[n:0])를 1/4로 구분한 비트들로 구성될 수 있다.
도 10 내지 도 13은 본 발명의 실시 예에 따른 서브 컨트롤러를 포함한 패키지를 설명하기 위한 도면들이다.
도 10 내지 도 13을 참조하면, 본 발명에 따른 서브 컨트롤러(200)는 복수의 메모리 장치들(MEM11~MEM22)과 함께 하나의 패키지를 구성할 수 있다.
도 10을 참조하면, 제1 패키지(PKG1)는 사이드-바이-사이드(side-by-side) 구조의 패키지로써, 패키지에 포함되는 메모리 장치들(MEM11~MEM22)의 개수가 적은 경우에 주로 사용될 수 있다. 예를 들면, 기판(SUB) 상에 서브 컨트롤러(200) 및 복수의 메모리 장치들(MEM11~MEM22)이 적층될 수 있고, 서브 컨트롤러(200)는 와이어(wire; WI)를 통하여 복수의 메모리 장치들(MEM11~MEM22)과 통신할 수 있으며, 라우팅(routing; RT) 및 외부 연결 패드(ExP)를 통해 외부 장치와 통신할 수 있다. 외부 장치는 메인 컨트롤러(도 1의 100)일 수 있다.
도 11을 참조하면, 제2 패키지(PKG2)는 기판(SUB) 상에 적층된 서브 컨트롤러(200) 및 복수의 메모리 장치들(MEM11~MEM22)을 포함할 수 있다. 서브 컨트롤러(200)는 본딩 패드(bonding pad; BP) 및 와이어(WI)를 통해 복수의 메모리 장치들(MEM11~MEM22)과 통신할 수 있고, 라우팅(RT) 및 외부 연결 패드(ExP)를 통해 외부 장치와 통신할 수 있다.
도 12를 참조하면, 제3 패키지(PKG3)는 서로 적층된 제1 및 제2 적층 구조들(1STR, 2STR)을 포함할 수 있다. 제1 적층 구조(1STR)는 제1 기판(1SUB) 상에 형성된 서브 컨트롤러(200)를 포함할 수 있다. 제2 적층 구조(2STR)는 제1 적층 구조(1STR) 상에 적층된 제2 기판(2SUB)과, 제2 기판(2SUB) 상에 적층된 복수의 메모리 장치들(MEM11~MEM22)을 포함할 수 있다. 제1 및 제2 적층 구조들(1STR, 2STR)은 내부 연결 패드(InP)를 통해 서로 통신하도록 구성될 수 있으며, 서브 컨트롤러(200)는 라우팅(RT), 내부 연결 패드(InP) 및 와이어(WI)를 통해 복수의 메모리 장치들(MEM11~MEM22)과 통신할 수 있다.
도 13을 참조하면, 제4 패키지(PKG4)는 기판(SUB) 내에 형성된 서브 컨트롤러(200)와 기판(SUB) 상에 적층된 복수의 메모리 장치들(MEM11~MEM22)을 포함할 수 있다. 서브 컨트롤러(200)는 라우팅(RT) 및 외부 연결 패드(ExP)를 통해 외부 장치와 통신할 수 있고, 라우팅(RT) 및 와이어(WI)를 통해 복수의 메모리 장치들(MEM11~MEM22)과 통신할 수 있다.
1000, 3000, 4000: 메모리 시스템
2000: 호스트
100: 메인 컨트롤러
200, 200_1: 서브 컨트롤러
300: 메모리 장치
mCH: 메인 채널
sCH: 서브 채널
mDQ: 메인 데이터
mDQS: 메인 데이터 스트로브 클럭
sDQ: 서브 데이터
sDQS: 서브 데이터 스트로브 클럭

Claims (23)

  1. 메인 채널을 통해 N 비트(N은 양의 정수)를 가지는 메인 데이터를 전송하도록 구성된 메인 컨트롤러;
    상기 메인 데이터를 구성하는 서브 데이터를 저장하고, 상기 서브 데이터를 서브 채널들을 통해 전송하도록 구성된 메모리 장치들; 및
    상기 메인 채널을 통해 상기 메인 컨트롤러와 통신하고, 상기 서브 채널들을 통해 상기 메모리 장치들과 통신하도록 구성된 서브 컨트롤러를 포함하고,
    상기 서브 컨트롤러는,
    상기 메인 데이터를 분할하여 n 비트(n은 N보다 작은 양의 정수)를 각각 가지는 상기 서브 데이터를 생성하고, 상기 메인 데이터에 동기되는 메인 데이터 스트로브 클럭의 주파수를 낮추어 서브 데이터 스트로브 클럭들을 생성하고, 상기 서브 데이터 스트로브 클럭들에 동기하여 상기 서브 데이터를 상기 메모리 장치들과 송수신하도록 구성되는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 장치들은 데이터를 저장할 수 있는 랜덤 액세스 메모리(RAM), 리드 온리 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리 및 상변화 메모리(PCM) 중에서 적어도 어느 하나로 구현되는 메모리 시스템.
  3. 제1항에 있어서, 상기 서브 컨트롤러는,
    상기 N 비트를 상기 서브 채널들의 개수로 나눈 값을 상기 n 비트로 산출하고,
    상기 메인 데이터를 상기 n 비트로 분할하여 상기 서브 데이터를 생성하도록 구성되는 메모리 시스템.
  4. 제1항에 있어서,
    상기 메인 데이터 스트로브 클럭의 주파수가 M일 때(M은 양의 유리수),
    상기 서브 컨트롤러는 상기 M을 상기 서브 채널들의 개수로 나누어 m을 산출하고(m은 M보다 작은 양의 유리수),
    상기 m을 주파수로 가지는 상기 서브 데이터 스트로브 클럭들을 생성하도록 구성되는 메모리 시스템.
  5. 제1항에 있어서, 상기 서브 컨트롤러는,
    상기 메인 채널을 통해 상기 메인 데이터 및 상기 메인 데이터 스트로브 클럭을 입력 또는 출력하도록 구성된 메인 입출력 회로 그룹;
    상기 메인 데이터를 상기 서브 데이터로 변조하거나 상기 서브 데이터를 상기 메인 데이터로 변조하고, 상기 메인 데이터 스트로브 클럭을 상기 서브 데이터 스트로브 클럭들로 변조하거나 상기 서브 데이터 스트로브 클럭들을 상기 메인 데이터 스트로브 클럭으로 변조하도록 구성된 변조 회로 그룹; 및
    상기 서브 채널들을 통해 상기 서브 데이터 및 상기 서브 데이터 스트로브 클럭들을 입력 또는 출력하도록 구성된 서브 입출력 회로 그룹을 포함하는 메모리 시스템.
  6. 제5항에 있어서, 상기 메인 입출력 회로 그룹은,
    상기 메인 컨트롤러로부터 출력된 상기 메인 데이터를 수신하고, 수신된 상기 메인 데이터를 상기 변조 회로에 전송하도록 구성된 제1 입력 드라이버;
    상기 변조 회로로부터 출력된 상기 메인 데이터를 상기 메인 컨트롤러에게 전송하도록 구성된 제1 출력 드라이버;
    상기 메인 컨트롤러로부터 출력된 상기 메인 데이터 스트로브 클럭을 수신하고, 수신된 상기 메인 데이터 스트로브 클럭을 상기 변조 회로에 전송하도록 구성된 제2 입력 드라이버; 및
    상기 변조 회로로부터 출력된 상기 메인 데이터 스트로브 클럭을 상기 메인 컨트롤러에게 전송하도록 구성된 제2 출력 드라이버를 포함하는 메모리 시스템.
  7. 제6항에 있어서, 상기 변조 회로 그룹은,
    상기 제1 입력 드라이버로부터 출력된 상기 메인 데이터를 상기 서브 데이터로 분할하거나, 상기 서브 데이터를 상기 메인 데이터로 머지(merge)하여 상기 메인 데이터를 상기 제1 출력 드라이버에게 전송하도록 구성된 제1 변조 회로; 및
    상기 제2 입력 드라이버로부터 출력된 상기 메인 데이터 스트로브 클럭의 주파수를 낮추어 상기 서브 데이터 스트로브 클럭들을 생성하거나, 상기 서브 데이터 스트로브 클럭들의 주파수를 높여서 상기 메인 데이터 스트로브 클럭을 생성하여 상기 메인 데이터 스트로브 클럭을 상기 제2 출력 드라이버에게 전송하도록 구성된 제2 변조 회로를 포함하는 메모리 시스템.
  8. 제7항에 있어서, 상기 제2 변조 회로는,
    상기 제2 입력 드라이버로부터 출력된 상기 메인 데이터 스트로브 클럭의 속도를 낮추어 상기 서브 데이터 스트로브 클럭들을 생성하거나, 상기 서브 데이터 스트로브 클럭들의 속도를 높여서 상기 메인 데이터 스트로브 클럭을 생성하여 상기 메인 데이터 스트로브 클럭을 상기 제2 출력 드라이버에게 전송하도록 구성되는 메모리 시스템.
  9. 제7항에 있어서, 상기 제2 변조 회로는,
    상기 제2 입력 드라이버로부터 출력된 상기 메인 데이터 스트로브 클럭의 버스트 길이(burst length)를 감소시켜 상기 서브 데이터 스트로브 클럭들을 생성하거나, 상기 서브 데이터 스트로브 클럭들의 버스트 길이를 증가시켜 상기 메인 데이터 스트로브 클럭을 생성하고, 상기 메인 데이터 스트로브 클럭을 상기 제2 출력 드라이버에게 전송하도록 구성되는 메모리 시스템.
  10. 제7항에 있어서, 상기 서브 입출력 회로 그룹은,
    상기 제1 변조 회로에서 생성된 상기 서브 데이터 중에서 제1 서브 데이터를 상기 서브 채널들에 포함된 제1 서브 채널을 통하여 제1 메모리 장치에 전송하도록 구성된 제3 출력 드라이버;
    상기 제2 변조 회로에서 생성된 상기 서브 데이터 스트로브 클럭들 중에서 제1 서브 데이터 스트로브 클럭을 상기 제1 서브 채널을 통하여 상기 제1 메모리 장치에 전송하도록 구성된 제4 출력 드라이버;
    상기 제1 변조 회로에서 생성된 상기 서브 데이터 중에서 제2 서브 데이터를 상기 서브 채널들에 포함된 제2 서브 채널을 통하여 제2 메모리 장치에 전송하도록 구성된 제5 출력 드라이버; 및
    상기 제2 변조 회로에서 생성된 상기 서브 데이터 스트로브 클럭들 중에서 제2 서브 데이터 스트로브 클럭을 상기 제2 서브 채널을 통하여 상기 제2 메모리 장치에 전송하도록 구성된 제6 출력 드라이버를 포함하는 메모리 시스템.
  11. 제7항에 있어서, 상기 서브 입출력 회로 그룹은,
    상기 제1 서브 채널을 통하여 입력되는 상기 제1 서브 데이터를 상기 제1 변조 장치로 전송하도록 구성된 제3 입력 드라이버;
    상기 제1 서브 채널을 통하여 입력되는 상기 제1 서브 데이터 스트로브 클럭을 상기 제2변조 회로에 전송하도록 구성된 제4 입력 드라이버;
    상기 제2 서브 채널을 통하여 입력되는 상기 제2 서브 데이터를 상기 제1 변조 장치로 전송하도록 구성된 제5 입력 드라이버; 및
    상기 제2 서브 채널을 통하여 입력되는 상기 제2 서브 데이터 스트로브 클럭을 상기 제2변조 회로에 전송하도록 구성된 제6 입력 드라이버를 포함하는 메모리 시스템.
  12. 제5항에 있어서,
    상기 메모리 장치들의 모드 정보를 저장하고, 상기 모드 정보를 상기 변조 회로 그룹에게 제공하도록 구성된 모드 레지스터를 더 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 모드 정보는 상기 메모리 장치들이 DDR(double data rate), LPDDR(low power DDR), LPDDR3 또는 LPDDR4인지에 대한 정보를 포함하는 메모리 시스템.
  14. 제13항에 있어서, 상기 변조 회로는,
    상기 모드 정보에 따라 클럭, 데이터 전송 속도, 대역폭 및 전압의 규격에 맞추어 상기 메인 데이터, 상기 서브 데이터, 상기 메인 데이터 스트로브 클럭 및 상기 서브 데이터 스트로브 클럭들을 변조하도록 구성되는 메모리 시스템.
  15. 제5항에 있어서,
    상기 변조 회로 그룹과 상기 서브 입출력 회로 그룹 사이에 연결되고,
    상기 서브 데이터에 대한 패리티 데이터를 생성하고,
    상기 패리티 데이터를 사용하여 상기 서브 데이터의 에러를 검출 및 정정하도록 구성된 에러 정정 회로를 더 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 패리티 데이터를 저장하도록 구성된 메모리 장치를 더 포함하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 패리티 데이터를 저장하도록 구성된 메모리 장치는,
    상기 서브 데이터를 저장하도록 구성된 메모리 장치와 서로 다른 서브 채널을 통하여 상기 서브 입출력 회로 그룹에 연결되는 메모리 시스템.
  18. 메인 데이터 스트로브 클럭에 동기하여 메인 데이터를 수신하는 단계;
    상기 메인 데이터 스트로브 클럭의 주파수를 낮추어 서브 데이터 스트로브 클럭을 생성하는 단계;
    상기 메인 데이터를 서브 데이터로 분할하는 단계; 및
    상기 서브 데이터 스트로브 클럭에 동기하여 상기 서브 데이터를 출력하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제18항에 있어서,
    상기 서브 데이터 스트로브 클럭의 주파수는 상기 서브 데이터가 출력되는 서브 채널들의 개수에 따라 낮게 설정되는 메모리 시스템의 동작 방법.
  20. 제18항에 있어서,
    상기 서브 데이터의 비트 수는 상기 메인 데이터의 비트 수를 상기 서브 데이터가 출력되는 서브 채널들의 개수로 나누어 산출되는 메모리 시스템의 동작 방법.
  21. 서브 데이터 스트로브 클럭들에 동기하여 서브 데이터를 수신하는 단계;
    상기 서브 데이터 스트로브 클럭들의 주파수보다 높은 주파수를 가지는 메인 데이터 스트로브 클럭을 생성하는 단계;
    상기 서브 데이터를 머지(merge)하여 메인 데이터를 생성하는 단계; 및
    상기 메인 데이터 스트로브 클럭에 동기하여 상기 메인 데이터를 출력하는 단계를 포함하는 메모리 시스템의 동작 방법.
  22. 제21항에 있어서,
    상기 서브 데이터 스트로브 클럭의 주파수는,
    상기 서브 데이터가 전송되는 서브 채널들의 개수에 따라, 상기 메인 데이터 스트로브 클럭의 주파수보다 낮게 설정되는 메모리 시스템의 동작 방법.
  23. 제21항에 있어서,
    상기 서브 데이터 각각의 비트 수는 상기 메인 데이터의 비트 수를 상기 서브 데이터가 수신되는 서브 채널들의 개수로 나누어 산출되는 메모리 시스템의 동작 방법.
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