KR20180092476A - 저장 장치 및 그 동작 방법 - Google Patents

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KR20180092476A
KR20180092476A KR1020170018190A KR20170018190A KR20180092476A KR 20180092476 A KR20180092476 A KR 20180092476A KR 1020170018190 A KR1020170018190 A KR 1020170018190A KR 20170018190 A KR20170018190 A KR 20170018190A KR 20180092476 A KR20180092476 A KR 20180092476A
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 신뢰성을 갖는 저장 장치는, 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 반도체 메모리 장치는, 복수의 메모리 칩들을 포함하는 메모리 유닛 및 상기 메모리 컨트롤러로부터 수신한 직렬 데이터를 병렬 데이터로 재정렬하여 상기 복수의 메모리 칩들로 각각 전송하는 인터페이스 칩을 포함한다.

Description

저장 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터, 스마트폰, 스마트패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 하드 디스크 드라이브(HDD, Hard Disk Drive)와 같이 자기 디스크에 데이터를 저장하는 장치, 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리에 데이터를 저장하는 장치를 포함한다.
불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
반도체 제조 기술이 발전되면서, 저장 장치의 고용량화 및 고속화가 진행되고 있다. 저장 장치의 고용량화는 반도체 메모리 칩의 고집적화뿐만 아니라, 복수의 반도체 메모리 칩들을 중첩하여 사용함으로써 달성되고 있다.
그러나, 저장 장치의 고용량화 및 고속화는 저장 장치의 신뢰성을 저해할 수 있다. 예를 들어, 중첩되어 사용되는 반도체 칩들의 수가 증가할수록, 반도체 칩들로 인해 생성되는 저항 성분이 증가한다. 저항 성분이 증가하면, 반도체 칩들과 통신하는 채널의 토글 속도가 저해된다. 토글 속도의 저해는 스큐(skew)를 증가시킬 수 있다. 또한 기판 디자인이 복잡해지고, 비용이 증가할 수 있으며, 전력 소모 역시 증가할 수 있다. 따라서, 저장 장치의 고속화 및 고용량화가 진행될수록, 향상된 신뢰성을 갖는 저장 장치를 구현하기 위한 방법이 요구되고 있다.
본 발명의 실시 예는 향상된 신뢰성을 갖는 저장 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 저장 장치는, 반도체 메모리 장치 및 상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 반도체 메모리 장치는, 복수의 메모리 칩들을 포함하는 메모리 유닛 및 상기 메모리 컨트롤러로부터 수신한 직렬 데이터를 병렬 데이터로 재정렬하여 상기 복수의 메모리 칩들로 각각 전송하는 인터페이스 칩을 포함한다.
본 기술에 따르면, 향상된 신뢰성을 갖는 저장 장치 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치(100)를 보여주는 블록도이다.
도 2는 메모리 컨트롤러(120) 및 인터페이스 칩(113) 사이의 연결 관계를 보여주는 블록도이다.
도 3은 인터페이스 칩(113) 및 메모리 유닛(111) 사이의 연결 관계를 보여주는 블록도이다.
도 4는 본 발명의 일 실시 예에 따른 인터페이스 칩(113a)을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 유닛을 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시 예에 따른 메모리 유닛(111b)을 설명하기 위한 도면이다.
도 7은 도 4의 인터페이스 칩(113a)의 쓰기 동작을 설명하기 위한 도면이다.
도 8은 도 4의 인터페이스 칩(113a)의 쓰기 동작시 사용되는 신호들의 파형을 나타낸 타이밍도이다.
도 9는 도 4의 인터페이스 칩(113a)의 읽기 동작을 설명하기 위한 도면이다.
도 10은 도 4의 인터페이스 칩(113a)의 읽기 동작시 사용되는 신호들의 파형을 나타낸 타이밍도이다.
도 11은 도 4의 인터페이스 칩(113a)의 쓰기 동작을 설명하기 위한 순서도이다.
도 12는 도 4의 인터페이스 칩(113a)의 읽기 동작을 설명하기 위한 순서도이다.
도 13은 본 발명의 제2 실시 예에 따른 인터페이스 칩(113b)을 설명하기 위한 도면이다.
도 14는 본 발명의 제3 실시 예에 따른 인터페이스 칩(113c)을 설명하기 위한 도면이다.
도 15는 본 발명의 제4 실시 예에 따른 인터페이스 칩(113d)을 설명하기 위한 도면이다.
도 16은 도 15의 모드 및 칩 선택부의 동작을 설명하기 위한 도면이다.
도 17은 도 16의 다이 선택 계층(173)의 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 제2 실시 예에 따른 저장 장치(400)를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다.
도 20은 본 발명의 제3 실시 예에 따른 저장 장치(500)를 보여주는 블록도이다.
도 21은 도 20의 메모리 컨트롤러(520)를 보여주는 블록도이다.
도 22는 본 발명의 실시 예에 따른 반도체 메모리 장치(110)를 보여주는 블록도이다.
도 23은 도 22의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLKa)를 보여주는 회로도이다.
도 24는 도 22의 메모리 블록들(BLK1~BLKz)의 다른 실시 예(BLKb)를 보여주는 회로도이다.
도 25는 도 22의 메모리 블록들(BLK1~BLKz)의 다른 실시 예(BLKc)를 보여주는 회로도이다.
도 26은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 저장 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 저장 장치(100)는 반도체 메모리 장치(110), 메모리 컨트롤러(120) 및 RAM (130)을 포함할 수 있다.
반도체 메모리 장치(110)는 메모리 컨트롤러(120)의 제어에 따라 쓰기, 읽기 및 소거 동작을 수행할 수 있다. 반도체 메모리 장치(110)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다. 예를 들어, 반도체 메모리 장치(110)는 메모리 컨트롤러(120)로부터 쓰기 데이터를 수신하고, 쓰기 데이터를 기입할 수 있다. 반도체 메모리 장치(110)는 읽기 동작을 수행하고, 읽기 데이터를 메모리 컨트롤러(120)로 출력할 수 있다.
반도체 메모리 장치(110)는 메모리 컨트롤러(120)로부터 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 실시 예에서, 반도체 메모리 장치(110)는 메모리 컨트롤러(120)와 제어 신호(CTRL)를 교환할 수 있다. 예를 들어, 반도체 메모리 장치(110)는 반도체 메모리 장치(110)를 구성하는 메모리 유닛(111)을 선택하는 칩 선택 신호(/CE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 커맨드(CMD1)임을 가리키는 커맨드 래치 인에이블 신호(CLE), 메모리 컨트롤러(120)로부터 수신되는 신호가 제1 어드레스(ADDR1)임을 가리키는 어드레스 래치 인에이블 신호(ALE), 읽기 동작시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 타이밍을 맞추는 데에 사용되는 읽기 인에이블 신호(/RE), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)가 전송될 때에 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 인에이블 신호(/WE), 전원이 변화할 때에 의도하지 않은 쓰기 또는 소거를 방지하기 위해 메모리 컨트롤러(120)에 의해 활성화되는 쓰기 방지 신호(/WP), 쓰기 시에 메모리 컨트롤러(120)에 의해 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 입력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로부터 수신할 수 있다.
실시 예에서, 반도체 메모리 장치(110)는 반도체 메모리 장치(110)가 쓰기, 소거 또는 읽기 동작 중 어느 한 동작을 수행 중에 있는지를 가리키는 레디 및 비지 신호(R/nB), 반도체 메모리 장치(110)에 의해 메모리 컨트롤러(120)로부터 수신한 읽기 인에이블 신호(/RE)로부터 생성되며 주기적으로 토글되어 제1 데이터(DATA1)의 출력 싱크를 맞추는 데에 사용되는 데이터 스트로브 신호(DQS) 중 적어도 하나를 메모리 컨트롤러(120)로 출력할 수 있다.
반도체 메모리 장치(110)는 메모리 유닛(111) 및 인터페이스 칩(113)을 포함한다. 메모리 유닛(111)은 인터페이스 칩(113)을 통해 메모리 컨트롤러(120)와 통신할 수 있다. 인터페이스 칩(113)은 메모리 유닛(111) 및 메모리 컨트롤러(120) 사이의 통신을 중개할 수 있다.
본 발명의 실시 예에 따른 인터페이스 칩(113)은 다양한 기능을 수행할 수 있다. 예를 들어, 인터페이스 칩(113)이 고속(high frequency)으로 동작하는 메모리 컨트롤러(120)와 저속(low frequency)으로 동작하는 메모리 유닛(111) 사이의 통신을 중개 하는 경우 인터페이스 칩(113)은 데이터 재정렬 기능을 수행할 수 있다. 또는 인터페이스 칩(113)이 고속(high frequency)으로 동작하는 메모리 컨트롤러(120)와 고속(high frequency)으로 동작하는 메모리 유닛(111) 사이의 통신을 중개 하는 경우 인터페이스 칩(113)은 데이터 리타이밍 기능을 수행할 수 있다. 또는 인터페이스 칩(113)이 낮은 전압(1.2V)으로 구동되는 메모리 컨트롤러(120)와 상대적으로 높은 전압(1.8V)로 구동되는 메모리 유닛(111) 사이의 사이의 통신을 중개 하는 경우 인터페이스 칩(113)은 전압 변환기의 기능을 수행할 수 있다. 인터페이스 칩(113)이 저속(low frequency)으로 동작하는 메모리 컨트롤러(120)와 저속(low frequency)으로 동작하는 메모리 유닛(111) 사이의 통신을 중개 하는 경우에는 단순히 메모리 유닛(111)과 메모리 컨트롤러(120)를 연결하는 바이패스(bypass) 칩으로써의 기능을 수행할 수 있다.
반도체 메모리 장치(110)는 불휘발성 메모리를 포함할 수 있다. 예를 들어 반도체 메모리 장치(110)는 플래시 메모리를 포함할 수 있다. 그러나, 반도체 메모리 장치(110)는 플래시 메모리를 포함하는 것으로 한정되지 않는다. 반도체 메모리 장치(110)는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 컨트롤러(120)는 반도체 메모리 장치(110)를 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(120)는 반도체 메모리 장치(110)가 쓰기, 읽기 또는 소거를 수행하도록 제어할 수 있다. 메모리 컨트롤러(120)는 반도체 메모리 장치(110)와 제1 데이터(DATA1) 및 제어 신호(CTRL)를 교환하고, 반도체 메모리 장치(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 출력할 수 있다.
메모리 컨트롤러(120)는 외부의 호스트 장치(미도시)의 제어에 따라 반도체 메모리 장치(110)를 제어할 수 있다. 메모리 컨트롤러(120)는 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
예시적으로, 메모리 컨트롤러(120)는 제1 단위로 반도체 메모리 장치(110)와 제1 데이터(DATA1)를 교환하고, 제1 단위와 다른 제2 단위로 호스트 장치와 제2 데이터(DATA2)를 교환할 수 있다.
실시 예에서, 메모리 컨트롤러(120)는 제1 포맷에 따라 반도체 메모리 장치(110)와 제1 데이터(DATA1)를 교환하고, 반도체 메모리 장치(110)로 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 전송할 수 있다. 메모리 컨트롤러(120)는 제1 포맷과 다른 제2 포맷에 따라, 호스트 장치와 제2 데이터(DATA2)를 교환하고, 호스트 장치로부터 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 수신할 수 있다.
메모리 컨트롤러(120)는 RAM(130)을 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로 사용할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 제2 데이터(DATA2)를 수신하고, 수신된 제2 데이터(DATA2)를 RAM(130)에 저장하고, 그리고 RAM (130)에 저장된 제2 데이터(DATA2)를 제1 데이터(DATA1)로서 반도체 메모리 장치(110)에 기입할 수 있다. 메모리 컨트롤러(120)는 반도체 메모리 장치(110)로부터 제1 데이터(DATA1)를 수신하고, 수신된 제1 데이터(DATA1)를 RAM(130)에 저장하고, RAM(130)에 저장된 제1 데이터(DATA1)를 제2 데이터(DATA2)로서 호스트 장치로 출력할 수 있다. 메모리 컨트롤러(120)는 반도체 메모리 장치(110)로부터 읽은 데이터를 RAM (130)에 저장하고, RAM (130)에 저장된 데이터를 다시 반도체 메모리 장치(110)에 기입할 수 있다.
메모리 컨트롤러(120)는 반도체 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 RAM(130)에 저장할 수 있다. 예를 들어, 메모리 컨트롤러(120)는 반도체 메모리 장치(110)를 관리하기 위해 필요한 데이터 또는 코드를 반도체 메모리 장치(110)로부터 읽고, RAM (130)에 로딩하여 구동할 수 있다.
RAM (130)은 DRAM (Dynamic RAM), SRAM (Static RAM), SDRAM (Synchronous DRAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 다양한 랜덤 액세스 메모리들 중 적어도 하나를 포함할 수 있다.
저장 장치(100)는 호스트 장치의 요청에 따라, 데이터의 쓰기, 읽기 또는 소거를 수행할 수 있다. 저장 장치(100)는 솔리드 스테이트 드라이브(SSD, Solid State Drive) 또는 하드 디스크 드라이브(HDD, Hard Disk Drive)를 포함할 수 있다. 저장 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), USB (Universal Serial Bus) 메모리 카드, 유니버설 플래시 스토리지(UFS) 등과 같은 메모리 카드들을 포함할 수 있다. 저장 장치(100)는 eMMC (embedded MultiMedia Card), UFS, PPN (Perfect Page New) 등과 같은 실장형 메모리를 포함할 수 있다.
도 2는 메모리 컨트롤러(120) 및 인터페이스 칩(113) 사이의 연결 관계를 보여주는 블록도이다.
도 2를 참조하면, 메모리 컨트롤러(120) 및 인터페이스 칩(113) 각각은 제1 데이터(DATA1), 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 공통 채널을 통해 교환할 수 있다. 메모리 컨트롤러(120) 및 인터페이스 칩(113) 각각은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 포함한다. 메모리 컨트롤러(120) 및 인터페이스 칩(113)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 데이터(DATA1), 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 교환할 수 있다. 예를 들어, 제어 신호(CTRL)의 형태에 따라, 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 전송되는 신호는 제1 데이터(DATA1), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)중 어느 하나로 식별될 수 있다. 예를 들어, 제1 내지 제k 입출력 패드들(DQ1~DQk)은 8, 16 또는 32개일 수 있으며, 한정되지 않는다.
메모리 컨트롤러(120) 및 인터페이스 칩(113)은 제어 신호(CTRL)를 교환할 수 있다. 메모리 컨트롤러(120) 및 인터페이스 칩(113) 각각은, 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN), 그리고 제1 내지 제N 레디 및 비지 신호들(R/nB1~R/nBN)을 각각 교환하는 복수의 패드들을 포함한다.
예를 들어, 메모리 컨트롤러(120)가 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 활성화(예를 들어, 로직 하이)하고, 어드레스 래치 인에이블 신호(ALE)를 비활성화(예를 들어, 로직 로우)하고, 쓰기 인에이블 신호(/WE)를 활성화(예를 들어, 로직 로우)한 후 비활성화(예를 들어, 로직 하이)할 때, 메모리 컨트롤러(120)는 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 커맨드(CMD1)를 출력할 수 있다. 또한, 인터페이스 칩(113) 또는 메모리 유닛(111)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 커맨드(CMD1)가 수신되는 것으로 식별할 수 있다.
예를 들어, 메모리 컨트롤러(120)가 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 비활성화(예를 들어, 로직 로우)하고, 어드레스 래치 인에이블 신호(ALE)를 활성화(예를 들어, 로직 하이)하고, 쓰기 인에이블 신호(/WE)를 활성화(예를 들어, 로직 로우)한 후 비활성화(예를 들어, 로직 하이)할 때, 메모리 컨트롤러(120)는 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 어드레스(ADDR1)를 출력할 수 있다. 또한, 인터페이스 칩(113) 또는 메모리 유닛(111)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 어드레스(ADDR1)가 수신되는 것으로 식별할 수 있다.
예를 들어, 메모리 컨트롤러(120)가 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 비활성화(예를 들어, 로직 로우)하고, 어드레스 래치 인에이블 신호(ALE)를 비활성화(예를 들어, 로직 로우)하고, 쓰기 인에이블 신호(/WE)를 비활성화(예를 들어, 로직 하이)하고, 읽기 인에이블 신호(/RE)를 비활성화(예를 들어, 로직 하이)한 경우, 메모리 컨트롤러(120)는 주기적으로 토글되는 데이터 스트로브 신호(DQS)를 생성하고, 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 데이터(DATA1)를 출력할 수 있다. 인터페이스 칩(113) 또는 메모리 유닛(111)은 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 데이터(DATA1)가 수신되는 것으로 식별할 수 있다.
예를 들어, 메모리 컨트롤러(120)가 칩 인에이블 신호들(/CE1~/CEN) 중 하나를 활성화(예를 들어, 로직 로우)하고, 커맨드 래치 인에이블 신호(CLE)를 비활성화(예를 들어, 로직 로우)하고, 어드레스 래치 인에이블 신호(ALE)를 비활성화(예를 들어, 로직 로우)하고, 쓰기 인에이블 신호(/WE)를 비활성화(예를 들어, 로직 하이)하고, 읽기 인에이블 신호(/RE)를 주기적으로 토글할 수 있다. 인터페이스 칩(113) 또는 메모리 유닛(111)은 주기적으로 토글되는 읽기 인에이블 신호(/RE)로부터 주기적으로 토글되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 인터페이스 칩(113) 또는 메모리 유닛(111)은 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 데이터(DATA1)를 출력할 수 있다. 메모리 컨트롤러(120)는 데이터 스트로브 신호(DQS)에 동기되어 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 데이터(DATA1)가 수신되는 것으로 식별할 수 있다.
도 3은 인터페이스 칩(113) 및 메모리 유닛(111) 사이의 연결 관계를 보여주는 블록도이다.
도 3을 참조하면, 메모리 유닛(111)은 복수의 메모리 칩들(111_1~111_N)을 포함할 수 있다. 예를 들어, 복수의 메모리 칩들(111_1~111_N) 각각은 하나의 반도체 칩으로 구성될 수 있다.
인터페이스 칩(113) 및 복수의 메모리 칩들(111_1~111_N) 각각은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 포함한다. 복수의 메모리 칩들(111_1~111_N)의 제1 내지 제k 입출력 패드들(DQ1~DQk)은 인터페이스 칩(113)의 제1 내지 제k 입출력 패드들(DQ1~DQk)에 공통으로 연결될 수 있다. 인터페이스 칩(113) 및 복수의 메모리 칩들(111_1~111_N)은 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 제1 데이터(DATA1), 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 교환할 수 있다. 예를 들어, 제어 신호(CTRL)의 형태에 따라, 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 전송되는 신호는 제1 데이터(DATA1), 제1 커맨드(CMD1) 또는 제1 어드레스(ADDR1)로 식별될 수 있다. 예를 들어, 제1 내지 제k 입출력 패드들(DQ1~DQk)은 8, 16 또는 32개일 수 있으며, 한정되지 않는다.
인터페이스 칩(113) 및 복수의 메모리 칩들(111_1~111_N)은 제어 신호(CTRL)를 교환할 수 있다. 인터페이스 칩(113)은 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN), 그리고 제1 내지 제N 레디 및 비지 신호들(R/nB1~R/nBN)을 각각 교환하는 복수의 패드들을 포함할 수 있다.
복수의 메모리 칩들(111_1~111_N) 각각은, 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP), 제1 내지 제N 칩 인에이블 신호들(/CE1~/CEN) 중 하나의 신호, 그리고 제1 내지 제N 레디 및 비지 신호들(R/nB1~R/nBN) 중 하나의 신호를 각각 교환하는 복수의 패드들을 포함할 수 있다.
복수의 메모리 칩들(111_1~111_N)은 인터페이스 칩(113)과 공통 채널을 통해 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(/WE), 쓰기 방지 신호(/WP)를 각각 교환할 수 있다.
복수의 메모리 칩들(111_1~111_N) 각각은 인터페이스 칩(113)로부터 하나의 칩 인에이블 신호를 수신하고, 인터페이스 칩(113)로 하나의 레디 및 비지 신호를 출력할 수 있다. 복수의 메모리 칩들(111_1~111_N)은 인터페이스 칩(113)의 서로 다른 패드들로부터 칩 인에이블 신호들(/CE1~/CEN)을 각각 수신할 수 있다. 복수의 메모리 칩들(111_1~111_N)은 인터페이스 칩(113)의 서로 다른 패드들로 레디 및 비지 신호들(R/nB1~R/nBN)을 각각 전송할 수 있다.
실시 예에서, 인터페이스 칩(113)과 공통 채널를 공유하는 즉, 공통 채널에 연결된 복수의 메모리 칩들(111_1~111_N)은 적층된 메모리 칩들일 수 있다. 적층된 복수의 메모리 칩들(111_1~111_N)은 하나의 메모리 칩 그룹으로 구분될 수 있다. 실시 예에서, 인터페이스 칩(113)은 제1 메모리 칩 그룹과 제2 메모리 칩 그룹의 두 개의 메모리 칩 그룹들과 통신할 수 있다. 이 경우 하나의 메모리 칩 그룹에 8개의 메모리 칩들이 각각 포함될 수 있다.
도 2 및 도 3을 참조하여 설명된 바와 같이, 인터페이스 칩(113)은 메모리 컨트롤러(120) 및 복수의 메모리 칩들(111_1~111_N) 사이의 통신을 중개할 수 있다. 인터페이스 칩(113)은 메모리 컨트롤러(120)로부터 수신되는 제1 데이터(DATA1)를 재정렬하여 복수의 메모리 칩들(111_1~111_N)로 전달할 수 있다. 인터페이스 칩(113)은 복수의 메모리 칩들(111_1~111_N)로부터 수신되는 제1 데이터(DATA1)를 재정렬하여 메모리 컨트롤러(120)로 전달할 수 있다. 인터페이스 칩(120)는 메모리 컨트롤러(120) 및 복수의 메모리 칩들(111_1~111_N) 사이의 통신 과정에 숨겨진(shadow) 형태로 리타이밍을 수행한다. 따라서, 인터페이스 칩(113)은 저장 장치(100)의 동작 속도를 저해하지 않으면서 저장 장치(100)의 신뢰성을 향상시킨다.
도 4는 본 발명의 일 실시 예에 따른 인터페이스 칩(113a)을 설명하기 위한 도면이다.
도 4를 참조하면, 인터페이스 칩(113a)은 데이터 재정렬 회로(115)를 포함할 수 있다.
도 4의 인터페이스 칩(113a)은 고속(high frequency)으로 동작하는 메모리 컨트롤러와 저속(low frequency)으로 동작하는 메모리 유닛 간의 통신을 중개할 수 있다. 이 경우 인터페이스 칩(113a)은 데이터 재정렬 동작을 수행할 수 있다. 구체적으로, 인터페이스 칩(113a)은 쓰기 동작 시에 메모리 컨트롤러로부터 직렬 데이터를 수신하고, 이를 메모리 유닛에 포함된 두 개의 메모리 칩들에 병렬로 동시에 전송할 수 있다.
예를 들어, 인터페이스 칩(113a)은 제1 수신 노드(RX1)를 통하여 메모리 컨트롤러로부터 쓰기 데이터를 수신할 수 있다. 메모리 컨트롤러로부터 수신된 쓰기 데이터는 이븐 데이터와 오드 데이터가 순차적으로 반복되는 데이터일 수 있다. 제1 수신 노드(RX1)는 도 2를 참조하여 설명된 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 쓰기 데이터를 수신할 수 있다. 예를 들어, 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 쓰기 데이터가 수신될 때, 인터페이스 칩(113a)은 제4 수신 노드(Rx4)를 통해 데이터 스트로브 신호를 입력 받을 수 있다. 데이터 스트로브 신호는 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 입력되는 쓰기 데이터를 저장하기 위한 제1 타이밍 신호일 수 있다.
쓰기 데이터는 데이터 재정렬 회로(115)에 제공된다. 데이터 재정렬 회로(DATA re-alignment circuit)는 입력된 쓰기 데이터에서 이븐 데이터와 오드 데이터를 구분할 수 있다. 구분된 이븐 데이터와 오드 데이터는 각각 이븐 메모리 칩과 오드 메모리 칩에 저장될 것이다.
제4 수신 노드(Rx4)를 통해 입력된 데이터 스트로브 신호(DQS)는 데이터 재정렬 회로(115)에 제공될 수 있다. 데이터 재정렬 회로(115)는 데이터 스트로브 신호(DQS)의 1/2 주파수를 갖는 타이밍 신호인 제2 타이밍 신호를 생성할 수 있다. 생성된 데이터 재정렬 회로(115)는 제2 타이밍 신호에 따라 이븐 데이터와 오드 데이터를 메모리 칩들에 제공할 수 있다. 예를 들어, 데이터 재정렬 회로(115)에 의해 구분된 이븐 데이터는 제1 송신 노드(Tx1)를 통해 이븐 메모리 칩에 제공될 수 있다. 또한 데이터 재정렬 회로(115)에 의해 구분된 오드 데이터는 제2 송신 노드(Tx2)를 통해 오드 메모리 칩에 제공될 수 있다. 이 때, 제2 타이밍 신호는 제4 송신 노드(Tx4)를 통해 이븐 메모리 칩으로 출력될 수 있고, 제5 송신 노드(Tx5)를 통해 오드 메모리 칩으로 출력될 수 있다.
인터페이스 칩(113a)은 읽기 동작 시에 두 개의 메모리 칩들로부터 병렬로 동시에 데이터를 수신하고, 이를 직렬 데이터로 재정렬 하여 컨트롤러로 전송할 수 있다.
예를 들어, 인터페이스 칩(113a)은 제2 수신 노드(RX2) 및 제3 수신 노드(Rx3)를 통하여 이븐 메모리 칩과 오드 메모리 칩으로부터 각각 읽기 데이터를 수신할 수 있다.
제2 수신 노드(RX2) 및 제3 수신 노드(Rx3)는 도 3을 참조하여 설명된 제1 내지 제k 입출력 패드들(DQ1~DQk)을 통해 읽기 데이터를 각각 수신할 수 있다. 인터페이스 칩(113a)은 제5 수신 노드(Rx5) 및 제6 수신 노드(Rx6)를 통해 입력되는 제3 타이밍 신호에 따라 동기되어, 제2 수신 노드(RX2) 및 제3 수신 노드(Rx3)를 통하여 이븐 메모리 칩과 오드 메모리 칩으로부터 각각 읽기 데이터를 수신할 수 있다. 실시 예에서, 제3 타이밍 신호는 이븐 메모리 칩과 오드 메모리 칩으로부터 입력되는 데이터 스트로브 신호(DQS_E, DQS_O)일 수 있다.
이븐 메모리 칩과 오드 메모리 칩으로부터 입력되는 데이터 스트로브 신호(DQS_E, DQS_O)는 메모리 컨트롤러로부터 입력되는 제4 타이밍 신호에 응답하여 이븐 메모리 칩과 오드 메모리 칩이 각각 생성할 수 있다. 실시 예에서 제4 타이밍 신호는 메모리 컨트롤러가 제공하는 RE신호(/RE)일 수 있다.
제2 수신 노드(RX2) 및 제3 수신 노드(Rx3)를 통하여 이븐 메모리 칩과 오드 메모리 칩으로부터 수신된 읽기 데이터는 데이터 재정렬 회로(115)로 제공될 수 있다. 제5 수신 노드(Rx5) 및 제6 수신 노드(Rx6)를 통해 입력되는 제3 타이밍 신호는 데이터 재정렬 회로(115)로 제공될 수 있다. 실시 예에서, 제4 타이밍 신호는 데이터 재정렬 회로(115)로 제공될 수 있다.
데이터 재정렬 회로(115)는 제4 타이밍 신호를 기초로 이븐 데이터와 오드 데이터를 순차적으로 교차되도록 레지스터에 저장함으로써 직렬 데이터를 생성할 수 있다. 데이터 재정렬 회로(115)는 제3 타이밍 신호의 2배의 주파수를 갖는 제6 타이밍 신호에 따라 저장된 직렬 데이터를 제3 전송 노드(Tx3)를 통해 메모리 컨트롤러로 전송할 수 있다. 이 때, 제 6 타이밍 신호는 제6 전송 노느(Tx6)을 통해 메모리 컨트롤러에 제공될 수 있다.
도 4의 실시 예에 따르면, 데이터 재정렬 회로(115)는 쓰기 동작시에는 직렬 데이터를 병렬 데이터로 병렬화(deserialization)하고, 읽기 동작시에는 각각의 메모리 칩들로부터 수신된 병렬 데이터를 직렬 데이터로 직렬화(serialization)함으로써, 고속(high frequency)으로 동작하는 컨트롤러와 저속(low frequency)으로 동작하는 메모리 칩들 간의 통신을 중개할 수 있다.
도 5는 본 발명의 실시 예에 따른 메모리 유닛을 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 유닛(111a)은 두 개의 메모리 칩 그룹(111_1, 111_2)들을 포함할 수 있다. 각 메모리 칩 그룹(111_1, 111_2)은 복수의 메모리 칩들을 포함할 수 있다. 하나의 메모리 칩은 하나의 메모리 다이에 대응되며, 메모리 칩과 다이는 혼용될 수 있는 용어이다.
제1 메모리 칩 그룹(111_1)은 제1 다이 내지 제8 다이(DIE1 내지 DIE 8)를 포함할 수 있다. 제2 메모리 칩 그룹(111_2)은 제9 다이 내지 제 16 다이(DIE9 내지 DIE 16)를 포함할 수 있다. 제1 메모리 칩 그룹(111_1)에 포함된 다이들은 적층된 구조를 가질 수 있다. 제2 메모리 칩 그룹(111_2)에 포함된 다이들은 적층된 구조를 가질 수 있다.
실시 예에서, 제1 메모리 칩 그룹(111_1)은 제2 메모리 칩 그룹(111_2) 위에 적층될 수 있다. 예를 들면, 제1 다이(DIE1)가 최상층부에 위치하고 제16 다이가 가장 아래에 위치하고, 제2 다이(DIE2) 내지 제15 다이(DIE15)가 그 사이에 순차적으로 적층 되어 있을 수 있다.
제1 메모리 칩 그룹(111_1)에 포함된 다이들 중 제1 내지 제4 다이(DIE1~DIE4)는 상위 스택의 위쪽에 위치한 다이(UP_T(EVEN))들이고, 이븐 메모리를 저장하는 다이로 선택될 수 있다. 제1 메모리 칩 그룹(111_1)에 포함된 다이들 중 제5 내지 제8 다이(DIE5~DIE8)는 상위 스택의 아래쪽에 위치한 다이(UP_B(ODD))들이고, 오드 메모리를 저장하는 다이로 선택될 수 있다.
제2 메모리 칩 그룹(111_2)에 포함된 다이들 중 제9 내지 제12 다이(DIE9~DIE12)는 하위 스택의 위쪽에 위치한 다이(DN_T(EVEN))들이고, 이븐 메모리를 저장하는 다이로 선택될 수 있다.
제2 메모리 칩 그룹(111_2)에 포함된 다이들 중 제13 내지 제16 다이(DIE13~DIE16)는 하위 스택의 아래쪽에 위치한 다이(DN_B(ODD))들이고, 오드 메모리를 저장하는 다이로 선택될 수 있다.
각각의 다이는 메모리 컨트롤러 또는 인터페이스 칩으로부터 입력되는 칩 인에이블 신호(CH#)에 의해 선택될 수 있다. 입력 되는 칩 인에이블 신호는 0번 내지 7 칩 인에이블 신호 중 어느 하나 만을 활성화 하는 신호일 것이다. 입력되는 칩 인에이블 신호에 의해 메모리 유닛(111a)에 포함된 복수의 다이들 중 적어도 하나의 다이가 선택될 수 있다. 실시 예에서, 하나의 칩 인에이블 신호에 두 개의 다이들이 동시에 선택될 수 있다. 즉, 두 개의 다이들은 동일한 칩 인에이블 신호 라인에 공통 연결될 수 있다. 예를 들어 하나의 칩 인에이블 신호에 따라 오드 메모리 칩과 이븐 메모리 칩이 동시에 선택될 수 있다.
실시 예에서, 도 5는 설명의 편의를 위한 예시일 뿐, 메모리 유닛(111a)에 포함된 메모리 칩 그룹의 개수, 다이들의 수는 도 5에 의해 제한되지 않는다.
도 6은 본 발명의 제2 실시 예에 따른 메모리 유닛(111b)을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 유닛(111b)은 두 개의 메모리 칩 그룹(111_1, 111_2)들을 포함할 수 있다. 각 메모리 칩 그룹(111_1, 111_2)은 복수의 메모리 칩들을 포함할 수 있다. 하나의 메모리 칩은 하나의 메모리 다이에 대응되며, 메모리 칩과 다이는 혼용될 수 있는 용어이다.
제1 메모리 칩 그룹(111_1)은 제1 다이 내지 제8 다이(DIE1 내지 DIE 8)를 포함할 수 있다. 제2 메모리 칩 그룹(111_2)은 제9 다이 내지 제 16 다이(DIE9 내지 DIE 16)를 포함할 수 있다. 제1 메모리 칩 그룹(111_1)에 포함된 다이들은 적층된 구조를 가질 수 있다. 제2 메모리 칩 그룹(111_2)에 포함된 다이들은 적층된 구조를 가질 수 있다.
실시 예에서, 제1 메모리 칩 그룹(111_1)은 제2 메모리 칩 그룹(111_2) 위에 적층될 수 있다. 예를 들면, 제1 다이(DIE1)가 최상층부에 위치하고 제16 다이가 가장 아래에 위치하고, 제2 다이(DIE2) 내지 제15 다이(DIE15)가 그 사이에 순차적으로 적층 되어 있을 수 있다. 따라서, 제1 메모리 칩 그룹(111_1)은 상위 스택(UP)이고, 제2 메모리 칩 그룹(111_2)는 하위 스택(DN)일 수 있다.
도 6의 실시 예에서는 하나의 칩 인에이블 신호에 대해서 두 개의 다이들이 선택되는 도 5와 달리 하나의 다이가 선택될 수 있다. 또한, 각 다이는 복수의 플레인들을 포함할 수 있다. 이 경우 제0 플레인(Plane0)에 포함된 메모리 셀들에 이븐 데이터가 저장되고, 제1 플레인(Plane1)에 포함된 메모리 셀들에 오드 데이터가 저장될 수 있다.
실시 예에서, 도 6는 설명의 편의를 위한 예시일 뿐, 메모리 유닛(111a)에 포함된 메모리 칩 그룹의 개수, 다이들의 수는 도 6에 의해 제한되지 않는다.
도 7은 도 4의 인터페이스 칩(113a)의 쓰기 동작을 설명하기 위한 도면이다.
도 8은 도 4의 인터페이스 칩(113a)의 쓰기 동작시 사용되는 신호들의 파형을 나타낸 타이밍도이다.
도 7 및 8을 참조하면, 쓰기 동작시에 컨트롤러(120)는 직렬 데이터(serial data)인 쓰기 데이터(DATA)를 송신 노드(Tx)를 통해 인터페이스 칩(113a)으로 전송할 수 있다. 쓰기 데이터(DATA)는 타이밍 신호로써 데이터 스트로브 신호(DQS_Controller)에 동기되어 전송될 수 있다.
인터페이스 칩(113a)은 데이터 직병렬화부(117) 및 타이밍 신호 처리부(119)를 포함할 수 있다.
데이터 직병렬화부(117)는 수신 노드(Rx)를 통해 쓰기 데이터(DATA)를 수신할 수 있다.
데이터 직병렬화부(117)는 직렬 데이터인 쓰기 데이터를 각각 이븐 데이터와 오드 데이터로 구분하여 병렬 데이터로 재정렬할 수 있다.
타이밍 신호 처리부(119)는 수신 노드(Rx)를 통해 데이터 스트로브 신호(DQS_Controller)를 수신할 수 있다. 타이밍 신호 처리부(119)에 입력되는 데이터 스트로브 신호(DQS_Controller)는 전송 지연 등에 따라 데이터 스트로브 신호(DQS_Controller)보다 기 설정된 시간 또는 주기만큼 지연된 데이터 스트로브 신호(DQS_SerDes)일 수 있다. 타이밍 신호 처리부(119)는 데이터 직병렬화부(117)가 직렬 데이터인 쓰기 데이터를 병렬 데이터로 재정렬하도록 지연된 데이터 스트로브 신호(DQS_SerDes)를 데이터 직병렬화부(117)에 제공할 수 있다.
데이터 직병렬화부(117)는 지연된 데이터 스트로브 신호(DQS_SerDes)의 하강 엣지에 이븐 데이터를 제1 래치(DIN_EVEN)에 저장하고, 상승 엣지에 오드 데이터를 제2 래치(DIN_ODD)에 저장하는 방식으로 직렬 데이터인 쓰기 데이터를 병렬 데이터로 재정렬할 수 있다.
데이터 직병렬화부(117)는 제1 래치(DIN_EVEN)의 이븐 데이터(E1 내지 E4)와 제2 래치(DIN_ODD)의 오드 데이터를 타이밍 신호 처리부가 생성한 타이밍 신호(DQS_NAND)에 동기시켜 송신 노드들(Tx)을 통해 메모리 유닛(111)으로 전송할 수 있다.
메모리 컨트롤러가 출력하는 칩 인에이블 신호(CE#)에 의해 두 개의 메모리 칩들이 선택될 수 있다. 타이밍 신호(DQS_NAND)에 동기된 이븐 데이터(DIN_E_NAND)은 송신 노드(Tx)를 통해 칩 인에이블 신호(CE#)에 의해 선택된 이븐 메모리 칩으로 입력될 수 있다. 타이밍 신호(DQS_NAND)에 동기된 오드 데이터(DIN_O_NAND)은 송신 노드(Tx)를 통해 칩 인에이블 신호(CE#)에 의해 선택된 오드 메모리 칩으로 입력될 수 있다.
도 9는 도 4의 인터페이스 칩(113a)의 읽기 동작을 설명하기 위한 도면이다.
도 10은 도 4의 인터페이스 칩(113a)의 읽기 동작시 사용되는 신호들의 파형을 나타낸 타이밍도이다.
도 9 및 10을 참조하면, 읽기 동작시에 컨트롤러(120)는 읽기 동작을 수행할 칩에 대응되는 칩 인에이블 신호(CE#)를 인터페이스 칩(113a)으로 전송한다. 인터페이스 칩(113a)은 수신된 칩 인에이블 신호(CE#)을 메모리 유닛(111)에 제공한다. 칩 인에이블 신호(CE#)에 의해 이븐 메모리 칩(EVEN)과 오드 메모리 칩(ODD)이 동시에 선택될 수 있다.
컨트롤러(120)는 읽기 동작에 대한 타이밍 신호를 제공하기 위해서 읽기 인에이블 신호(RE#)를 인터페이스 칩(113a)으로 전송한다. 인터페이스 칩(113a)은 수신된 읽기 인에이블 신호(RE#)를 메모리 유닛(111)에 제공한다.
읽기 동작시에 이븐 메모리 칩(EVEN)과 오드 메모리 칩(ODD)은 인터페이스 칩(113a)으로부터 읽기 인에이블 신호(RE#)를 수신한다. 수신된 읽기 인에이블 신호(RE#)에 응답하여 이븐 메모리 칩(EVEN)과 오드 메모리 칩(ODD)는 데이터 스트로브 신호(DQS_NAND)를 생성하고, 생성된 데이터 스트로브 신호(DQS_NAND)에 동기시켜 읽기 데이터를 인터페이스 칩(113a)로 전송할 수 있다. 도 9의 데이터 스트로브 신호(DQS_NAND)의 주파수는 읽기 인에이블 신호(RE#)의 주파수와 동일하거나 읽기 인에이블 신호(RE#)의 주파수의 1/2에 해당하는 값을 가질 수 있다. 도 9에서 이븐 메모리 칩(EVEN)과 오드 메모리 칩(ODD)이 각각 인터페이스 칩(113a)으로 제공하는 데이터 스트로브 신호(DQS_NAND)는 도 10의 RE_NAND신호에 대응된다.
인터페이스 칩(113a)은 데이터 직병렬화부(117) 및 타이밍 신호 처리부(119)를 포함할 수 있다.
데이터 직병렬화부(117)는 수신 노드(Rx)들을 통해 이븐 메모리 칩(EVEN)과 오드 메모리 칩(ODD)으로부터 각각 이븐 읽기 데이터(DOUT_E_NAND) 및 오드 읽기 데이터(DOUT_O_NAND)와 데이터 스트로브 신호(DQS_NAND)를 수신할 수 있다.
데이터 직병렬화부(117)는 병렬 데이터인 이븐 읽기 데이터(DOUT_E_NAND) 및 오드 읽기 데이터(DOUT_O_NAND)를 하나의 직렬 데이터인 읽기 데이터(DATA, DATA_MFIC)로 재정렬할 수 있다.
타이밍 신호 처리부(119)는 수신 노드(Rx)를 통해 데이터 스트로브 신호(DQS_NAND)를 수신할 수 있다. 타이밍 신호 처리부(119)는 데이터 직병렬화부(117)가 병렬 데이터인 이븐 읽기 데이터(DOUT_E_NAND) 및 오드 읽기 데이터(DOUT_O_NAND)를 직렬 데이터인 읽기 데이터(DATA, DATA_MFIC)로 재정렬하도록 데이터 스트로브 신호(DQS_NAND) 및 읽기 인에이블 신호(RE#)를 데이터 직병렬화부(117)에 제공할 수 있다. 또한, 타이밍 신호 처리부(119)는 직렬화된 읽기 데이터(DATA, DATA MFIC)를 전송하기 위한 타이밍 신호(DQS_Controller)를 생성할 수 있다. 실시 예에서 타이밍 신호(DQS_Controller)의 주파수는 데이터 스트로브 신호(DQS_NAND)의 주파수의 2배일 수 있다.
데이터 직병렬화부(117)는 메모리 컨트롤러(120)으로부터 수신한 읽기 인에이블 신호(RE#)를 반전시킨 타이밍 신호(RE_MFIC)에 따라 이븐 데이터 및 오드 데이터를 레지스터에 저장할 수 있다. 예를 들어, 데이터 직병렬화부(117)는 타이밍 신호(RE_MFIC)의 상승 엣지에 이븐 데이터를 레지스터에 입력하고, 타이밍 신호(RE_MFIC)의 하강 엣지에 오드 데이터를 레지스터에 입력함으로써 직렬 데이터인 읽기 데이터를 생성할 수 있다.
데이터 직병렬화부(117)는 직렬화된 읽기 데이터를 타이밍 신호 처리부(119)가 생성한 타이밍 신호(DQS_Controller)에 동기시켜 송신 노드(Tx)를 통해 메모리 컨트롤러(120)로 전송할 수 있다.
도 11은 도 4의 인터페이스 칩(113a)의 쓰기 동작을 설명하기 위한 순서도이다.
도 11을 참조하면, 인터페이스 칩(113a)는 S110단계에서, 이븐 데이터와 오드 데이터가 순차적으로 반복되는 직렬 데이터인 쓰기 데이터를 제1 타이밍 신호에 따라 수신할 수 있다. 구체적으로 인터페이스 칩(113a)은 수신 노드(Rx)를 통해 쓰기 데이터(DATA)를 수신할 수 있다. 실시 예에서, 제1 타이밍 신호는 메모리 컨트롤러로부터 수신된 데이터 스트로브 신호일 수 있다.
S112단계에서, 인터페이스 칩(113a)은 제1 타이밍 신호에 따라 이븐 데이터와 오드 데이터를 각각 구분할 수 있다. 구체적으로 인터페이스 칩(113a)은 지연된 제1 타이밍 신호의 하강 엣지에 이븐 데이터를 제1 래치에 저장하고, 상승 엣지에 오드 데이터를 제2 래치에 저장하는 방식으로 직렬 데이터인 쓰기 데이터를 병렬 데이터로 재정렬할 수 있다.
S114단계에서, 인터페이스 칩(113a)은 제1 타이밍 신호의 1/2 주파수를 갖는 제2 타이밍 신호를 생성할 수 있다. 구체적으로 인터페이스 칩(113a)은 병렬화된 이븐 데이터와 오드 데이터를 전송하기 위한 제2 타이밍 신호를 생성할 수 있다. 실시 예에서 제2 타이밍 신호는 메모리 칩들로 전송할 데이터 스트로브 신호일 수 있다.
S116단계에서, 인터페이스 칩(113a)은 제2 타이밍 신호에 따라 이븐데이터를 제1 메모리 칩에 오드 데이터를 제2 메모리 칩에 각각 전송할 수 있다. 실시 예에서, 제1 메모리 칩은 이븐 메모리 칩이고 제2 메모리 칩은 오드 메모리 칩일 수 있다. 또는 제1 메모리 칩과 제2 메모리 칩은 하나의 메모리 칩 내에 포함된 서로 다른 플레인에 포함된 메모리 셀들에 각각 대응될 수 있다.
도 12는 도 4의 인터페이스 칩(113a)의 읽기 동작을 설명하기 위한 순서도이다.
도 12을 참조하면, 인터페이스 칩(113a)는 S120단계에서, 제1 메모리 칩 및 제2 메모리 칩으로부터 제3 타이밍 신호에 따라 이븐 데이터 및 오드 데이터를 각각 수신할 수 있다. 여기서 제1 메모리 칩은 이븐 메모리 칩이고, 제2 메모리 칩은 오드 메모리 칩일 수 있다. 제3 타이밍 신호는 메모리 컨트롤러가 제공하는 읽기 인에이블 신호에 응답하여 생성된 제1 메모리 칩 및 제2 메모리 칩이 각각 전송하는 데이터 스트로브 신호일 수 있다.
S122단계에서, 인터페이스 칩(113a)은 메모리 컨트롤러로부터 수신한 제4 타이밍 신호를 반전시킨 제5 타이밍 신호에 따라 이븐 데이터 및 오드 데이터를 순차적으로 레지스터에 저장할 수 있다. 실시 예에서 제4 타이밍 신호는 읽기 인에이블 신호(#RE)일 수 있고, 제5 타이밍 신호는 제4 타이밍 신호인 읽기 인에이블 신호(#RE)를 반전시킨 신호일 수 있다. 예를 들어, 인터페이스 칩(113a)은 메모리 컨트롤러으로부터 수신한 읽기 인에이블 신호(RE#)를 반전시킨 타이밍 신호에 따라 이븐 데이터 및 오드 데이터를 레지스터에 저장할 수 있다. 구체적으로, 인터페이스 칩(113a)은 타이밍 신호의 상승 엣지에 이븐 데이터를 레지스터에 입력하고, 타이밍 신호의 하강 엣지에 오드 데이터를 레지스터에 입력함으로써 직렬 데이터인 읽기 데이터를 생성할 수 있다.
S124단계에서, 인터페이스 칩(113a)은 제3 타이밍 신호의 2배의 주파수를 갖고 기 설정된 시간 동안 지연된 제6 타이밍 신호에 따라 레지스터에 저장된 데이터를 메모리 컨트롤러로 출력할 수 있다. 실시 예에서, 제6 타이밍 신호는 인터페이스 칩(113a)에서 메모리 컨트롤러로 출력되는 데이터 스트로브 신호일 수 있다. 인터페이스 칩(113a)는 제6 타이밍 신호에 따라 직렬 데이터인 읽기 데이터를 메모리 컨트롤러로 출력할 수 있다.
도 13은 본 발명의 제2 실시 예에 따른 인터페이스 칩(113b)을 설명하기 위한 도면이다.
도 13을 참조하면, 인터페이스 칩(113b)은 고속(high frequency)으로 동작하는 메모리 컨트롤러(120)와 고속(high frequency)으로 동작하는 메모리 유닛(111) 사이의 통신을 중개 하기 위해서 데이터 리타이밍 기능을 수행할 수 있다. 리타이밍 회로(113b)는 메모리 컨트롤러(120) 및 메모리 유닛(111) 사이에서 교환되는 데이터에 대해 리타리밍(retiming)을 수행할 수 있다. 리타이밍은 전송되는 데이터를 저장 및 출력하는 버퍼링을 포함할 수 있다.
구체적으로, 인터페이스 칩(113b)은 메모리 컨트롤러(120)로부터 수신한 데이터를 복수의 메모리 칩들로 출력하고, 복수의 메모리 칩들로부터 수신한 데이터를 메모리 컨트롤러(120)로 전송할 수 있다. 이 때, 복수의 메모리 칩들과 하나의 컨트롤러간 통신을 중개하므로 인해, 데이터의 입출력(IO<7:0>)의 로딩이 증가하여 신뢰성이 열화될 수 있다.
따라서, 인터페이스 칩(113b)은 이를 위해 별도의 클럭생성부(CLK_GEN)을 포함할 수 있다.
인터페이스 칩(113b)은 데이터 리타이밍부(130), 타이밍 신호 제어부(140) 및 제어 블록(150)을 포함할 수 있다.
타이밍 신호 제어부(140)는 클럭생성부(141) 및 DCC(142)를 더 포함할 수 있다.
클럭생성부(141)은 기 설정된 주파수를 갖는 클럭 신호를 생성하고, DCC(142)는 듀티 사이클을 보상한다.
제어 블록(150)은 읽기 동작 시 메모리 컨트롤러(120)로부터 수신된 읽기 인에이블 신호(RE)를 가공하여 타이밍 신호 제어부(140)에 제공한다.
타이밍 신호 제어부(140)는 쓰기 동작시에 클럭 생성부(141)가 생성한 클럭 신호를 기초로 내부 쓰기 스트로브 신호(int_DQS_W)를 생성한다. 타이밍 신호 제어부(140)는 읽기 동작시에 제1 메모리 칩(U) 및 제2 메모리 칩(D)으로부터 수신되는 데이터 스트로브 신호(DQS_U, DQS_D)를 이용해서 내부 읽기 스트로브 신호(int_DQS_R)를 생성한다.
데이터 리타이밍부(130)는 FIFO레지스터(131) 및 서데스부(SerDes,132)를 포함할 수 있다. 데이터 리타이밍부(130)는 쓰기 동작 시에 입력되는 데이터를 서데스부(132)를 통해 병렬 데이터로 구분하고 타이밍 신호 제어부(140)가 제공한 내부 쓰기 스트로브 신호(int_DQS_W)에 따라 데이터의 리타이밍 동작을 수행한다. 이후, 데이터 리타이밍부(130)는 제1 메모리 칩(U) 및 제2 메모리 칩(D)으로 각각 데이터를 전송할 수 있다(IO_U<7:0>, IO_D<7:0>).
읽기 동작시, 데이터 리타이밍부(130)는 수신 노드(Rx)들을 통해 제1 메모리 칩(U) 및 제2 메모리 칩(D)으로부터 각각 데이터를 수신할 수 있다(IO_U<7:0>, IO_D<7:0>).
데이터 리타이밍부(130)는는 수신된 데이터를 FIFO래지스터에 직렬 데이터로 재정렬 하고, 타이밍 신호 제어부(140)로부터 수신한 내부 읽기 스트로브 신호(int_DQS_R)에 따라 FIFO레지스터(131)에 저장된 데이터를 송신 노드(Tx)를 통해 메모리 컨트롤러(120)로 전송할 수 있다.
도 14는 본 발명의 제3 실시 예에 따른 인터페이스 칩(113c)을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 컨트롤러(120)를 구동하기 위한 전압은 고전압과 저전압이 사용될 수 있다. 실시 예에서 고전압은 2.5V 또는 3.3V일 수 있다. 저전압은 1.8V일 수 있다. 메모리 컨트롤러가 사용하는 고전압 및 저전압은 메모리 유닛에도 공급될 수 있다. 구체적으로 메모리 유닛은 고전압을 입력 받기 위한 VCCE 노드와 저전압을 입력 받기 위한 VCCQ노드를 구비할 수 있다.
저장 장치의 발전에 따라 소모되는 전력이 감소할 수 있도록 메모리 컨트롤러(120)의 동작 전압은 점점 낮아지고 있다. 예를 들어, 메모리 컨트롤러(120)의 저전압 동작 전압의 레벨이 1.2V일 수 있다.
따라서, 메모리 컨트롤러(120)가 출력하는 데이터(DQ), 데이터 스트로브 신호(DQS), 읽기 인에이블 신호(RE#), 칩 인에이블 신호(CE<0:7>), 어드레스 래치 인에이블(ALE), 커맨드 래치 인에이블(CLE) 등의 출력의 저전압은 1.2V로 출력될 수 있다. 설명의 편의상 메모리 유닛(111)의 동작 전압은 고전압이 3.3V 또는 2.5V이고, 저전압은 1.8V로 가정한다. 이 경우, 메모리 유닛(111)이 출력한 1.8V의 레벨을 갖는 신호들은 메모리 컨트롤러(120)의 저전압(1.2V)보다 높은 레벨을 가지므로, 메모리 컨트롤러(120)가 인식하는데 문제가 없으나, 메모리 컨트롤러(120)가 출력하는 1.2V의 레벨을 갖는 신호들은 메모리 유닛(111)의 저전압 레벨인 1.8V보다 낮은 레벨을 가지므로, 메모리 유닛(111)이 이를 인식하기 어려울 수 있다.
도 14를 참조하여 설명되는 본 발명의 제3 실시 예에 따른 인터페이스 칩(113c)는 서로 다른 동작 전압을 갖는 메모리 컨트롤러(120)와 메모리 유닛(111)간의 통신을 중개하기 위해서 전압 변환부(160)를 더 포함할 수 있다. 구체적으로 인터페이스 칩(113c)는 메모리 컨트롤러(120)와 통신하는 제1 송수신 노드들(181) 및 메모리 유닛(111)과 통신하는 제2 송수신 노드들(182)을 포함할 수 있다.
전압 변환부(160)는 1.2V의 저전압 레벨을 갖는 메모리 컨트롤러(120)의 출력을 상승시켜 1.8V이상의 레벨을 갖는 신호로 출력할 수 있다. 즉, 전압 변환부(160)는 1.2V의 전압을 레귤레이팅 하여 1.8V이상의 레벨을 갖는 전압으로 승압시킬 수 있다. 전압 변환부(160)는 제1 송수신 노드들(181)을 통해 입력되는 신호들의 전압 레벨을 승압시켜 제2 송수신 노드(182)에 제공할 수 있다.
도 14의 실시 예에 따른 인터페이스 칩(113c)는 도 4 및 도 13 그리고 후술하는 도 15를 참조하여 설명되는 인터페이스 칩(113a, 113b, 113d)들에 적용될 수 있다.
도 15는 본 발명의 제4 실시 예에 따른 인터페이스 칩(113d)을 설명하기 위한 도면이다.
도 15를 참조하면, 인터페이스 칩(113d)는 전압 변환부(160), 데이터 재정렬회로(161), 데이터 리타이밍 회로(152) 및 모드 설정부(170)를 포함할 수 있다.
데이터 재정렬 회로(161)는 도 4를 참조하여 설명된 인터페이스 칩(113a)의 기능을 수행할 수 있다. 데이터 리타이밍 회로(162)는 도 13을 참조하여 설명된 인터페이스 칩(113b)의 기능을 수행할 수 있다. 전압 변환부(160)는 도 14를 참조하여 설명된 인터페이스 칩(113c)의 기능을 수행할 수 있다.
도 15의 실시 예에 따른 인터페이스 칩(113d)은 제1 모드 또는 제2 모드 중 어느 하나의 모드로 동작할 수 있다. 제1 모드는 고속(high frequency)으로 동작하는 메모리 컨트롤러(120)와 저속(low frequency)으로 동작하는 메모리 유닛(111) 사이의 통신을 중개 하는 경우로써 입력되는 데이터가 데이터 재정렬 회로(161)을 통과하는 동작 모드일 수 있다. 제2 모드는 고속(high frequency)으로 동작하는 메모리 컨트롤러(120)와 고속(high frequency)으로 동작하는 메모리 유닛(111) 사이의 통신을 중개 하는 경우로써 입력되는 데이터가 데이터 리타이밍 회로(162)를 통과하는 동작 모드일 수 있다. 즉, 동작 모드에 따라 인터페이스 칩(113d)는 데이터 재정렬 기능을 수행하는 인터페이스 칩(113a)으로 동작하거나, 데이터 리타이밍 기능을 수행하는 인터페이스 칩(113b) 중 어느 하나로 동작할 수 있다.
인터페이스 칩(113d)의 동작 모드를 설정하기 위해 인터페이스 칩(113d)는 모드 설정부(170)을 포함할 수 있다.
모드 설정부(170)는 모드 디코더(171) 및 동작 모드 및 칩선택부(172)를 포함할 수 있다.
모드 디코더(171)는 입력되는 모드 설정 신호(미도시)를 디코딩 하여 모드 선택 신호(Mode_Sel)를 출력한다. 실시 예에서, 모드 설정 신호(미도시)는 메모리 컨트롤러에 의해 제공될 수 있다.
모드 선택 신호(Mode_Sel)는 동작 모드 및 칩 선택부(172)로 입력될 수 있다.동작 모드 및 칩 선택부(172)는 모드 선택 신호(Mode_Sel)에 따라 데이터 재정렬 회로(161) 또는 데이터 리타이밍 회로(162)로 출력할 선택 신호(SEL)를 생성할 수 있다. 생성된 선택 신호(SEL)는 각각 데이터 재정렬 회로(161) 및 데이터 리타이밍 회로(162)로 입력될 수 있다. 선택 신호(SEL)에 따라 데이터 재정렬 회로(161) 또는 데이터 리타이밍 회로(162) 중 어느 하나의 회로만이 활성화 될 수 있다. 즉, 선택 신호(SEL)는 데이터 재정렬 회로(161) 및 데이터 리타이밍 회로(162)에 각각 입력되어 해당 회로를 활성화 또는 비활성화 할지를 결정하는 데 사용될 수 있다.
도 16은 도 15의 모드 및 칩 선택부의 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 유닛(111)은 두 개의 메모리 칩 그룹들을 포함할 수 있다. 각 메모리 칩 그룹은 복수의 메모리 칩들을 포함할 수 있다. 하나의 메모리 칩은 하나의 메모리 다이에 대응되며, 메모리 칩과 다이는 혼용될 수 있는 용어이다.
제1 메모리 칩 그룹은 제1 다이 내지 제8 다이(DIE1 내지 DIE 8)를 포함할 수 있다. 제2 메모리 칩 그룹은 제9 다이 내지 제 16 다이(DIE9 내지 DIE 16)를 포함할 수 있다. 제1 메모리 칩 그룹에 포함된 다이들은 적층된 구조를 가질 수 있다. 제2 메모리 칩 그룹에 포함된 다이들은 적층된 구조를 가질 수 있다. 도 16에 도시된 바에 따르면, 제1 메모리 칩 그룹은 제2 메모리 칩 그룹 위에 적층될 수 있다. 예를 들면, 제1 다이(DIE1)가 최상층부에 위치하고 제16 다이가 가장 아래에 위치하고, 제2 다이(DIE2) 내지 제15 다이(DIE15)가 그 사이에 순차적으로 적층 되어 있을 수 있다. 실시 예에서, 각 다이는 계단 형태를 갖도록 적층될 수 있다.
하위 스택에 포함된 제2 메모리 칩 그룹의 다이들(DIE9 내지 DIE 16)은 제1 채널(CH_1 I/O)을 통해 메모리 컨트롤러(120)와 통신할 수 있다. 상위 스택에 포함된 제1 메모리 칩 그룹의 다이들(DIE1 내지 DIE 8)은 제2 채널(CH_2 I/O)을 통해 메모리 컨트롤러(120)와 통신할 수 있다.
만일 모드 설정부(170) 없이 각 다이들이 직접 연결되는 경우, 제1 메모리 칩 그룹의 다이들(DIE1 내지 DIE 8)은 제2 채널(CH_2 I/O)에 공통 연결되고, 제2 메모리 칩 그룹의 다이들(DIE9 내지 DIE 16)은 제1 채널(CH_1 I/O)에 공통 연결될 것이다. 이 경우, 선택된 다이들 이외에 비선택된 다이들도 채널을 통해 공통으로 연결되어 있으므로, 통신 선로 상의 저항 성분이 증가할 수 있고, 동작 속도 및 전력 소모가 증가할 수 있다.
따라서, 모드 설정부(170)에 포함된 동작 모드 및 칩 선택부(172)는 메모리 컨트롤러(120)으로부터 입력된 칩 인에이블 신호(CE)에 따라 선택된 다이만을 채널과 연결하는 다이 선택 계층(173) 및 정전방전방지부(174)를 더 포함할 수 있다.
다이 선택 계층(173) 및 정전방전방지부(174)의 동작은 후술하는 도 17에 대한 설명에서 보다 상세하게 설명한다.
도 17은 도 16의 다이 선택 계층(173)의 동작을 설명하기 위한 도면이다.
도 17을 참조하면, 인터페이스 칩(113d)은 동작 모드 및 칩 선택부(172), 다이 선택 계층(173) 및 정전방전방지부(174)를 포함한다.
모드 선택 신호(Mode#)에 따라 인터페이스 칩(113d)은 메모리 유닛(111)과 통신하기 위한 입출력 노드(182)를 선택할 수 있다.
동작 모드 및 칩 선택부(172)는 모드 선택 신호(Mode#) 및 칩 인에이블 신호(CE#)를 입력 받을 수 있다. 동작 모드 및 칩 선택부(172)는 입력된 칩 인에이블(CE#) 신호에 따라 선택된 다이를 연결하기 위한 제어 신호를 출력할 수 있다.
다이 선택 계층(173)은 동작 모드 및 칩 선택부(172)가 출력하는 제어신호에 따라 메모리 유닛(111)과 통신하기 위한 입출력 노드(182)와 각 다이를 연결하는 스위치들(MP)을 포함할 수 있다. 다이 선택 계층(173)은 동작 모드 및 칩 선택부(172)의 제어 신호에 따라 선택된 다이에 대응되는 스위치를 연결 하거나 해제할 수 있다.
실시 예에서, 인터페이스 칩(113d)은 다이 선택 계층(173)과 각 다이를 연결하는 사이에 정전방전방지부(174)를 포함할 수 있다. 정전방전방지부(174)는 각각의 다이에 연결되는 ESD보호 회로(ESD)를 포함할 수 있다.
도 18은 본 발명의 제2 실시 예에 따른 저장 장치(400)를 보여주는 블록도이다.
도 18을 참조하면, 저장 장치(400)는 반도체 메모리 장치(410), 메모리 컨트롤러(420), RAM (430), 그리고 인터페이스 칩(440)을 포함한다. 도 1을 참조하여 설명된 저장 장치(100)와 비교하면, 인터페이스 칩(440)은 반도체 메모리 장치(410)의 내부가 아닌 외부에 제공될 수 있다. 인터페이스 칩(440)은 반도체 메모리 장치(410) 및 메모리 컨트롤러(420) 사이에서 제1 데이터(DATA1)를 재정렬할 수 있다.
반도체 메모리 장치(410)는 복수의 메모리 칩들로 구성될 수 있다. 인터페이스 칩(440)은 복수의 메모리 칩들과 통신하도록 구성될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 컨트롤러(120)를 보여주는 블록도이다.
도 1 및 도 18을 참조하면, 메모리 컨트롤러(120)는 버스(121), 프로세서(122), RAM (123), 호스트 인터페이스(124), 메모리 인터페이스(125), 그리고 버퍼 제어 회로(127)를 포함한다.
버스(121)는 메모리 컨트롤러(120)의 구성 요소들 사이에 채널을 제공하도록 구성된다. 예를 들어, 외부의 호스트 장치로부터 메모리 컨트롤러(120)에 수신되는 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)는 버스(121)를 통해 프로세서(122)로 전달될 수 있다. 프로세서(122)는 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)에 기반하여, 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성할 수 있다. 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)는 버스(121)를 통해 메모리 인터페이스(125)로 전달될 수 있다. 즉, 버스(121)는 호스트 인터페이스(124), 프로세서(122), 그리고 메모리 인터페이스(125) 사이에서 커맨드 및 어드레스가 전송되는 경로를 제공할 수 있다. 또한, 버스(121)는 프로세서(122)가 호스트 인터페이스(124), 메모리 인터페이스(125) 및 버퍼 제어 회로(127)를 제어하는 제어 채널을 제공할 수 있다. 버스(121)는 프로세서(122)가 RAM (123)을 액세스하는 액세스 채널을 제공할 수 있다.
프로세서(122)는 메모리 컨트롤러(120)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (123)에 저장할 수 있다. 프로세서(122)는 RAM (123)에 저장된 커맨드 또는 어드레스에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(125)를 통해 출력할 수 있다.
예를 들어, 제2 어드레스(ADDR2)는 호스트 장치에서 사용되는 논리 어드레스이고, 제1 어드레스(ADDR2)는 반도체 메모리 장치(110)에서 사용되는 물리 어드레스일 수 있다. 프로세서(122)는 제2 어드레스(ADDR2)를 제1 어드레스(ADDR1)로 변환할 때에 사용되는 정보를 RAM (123)에 로드하고, RAM (123)에 로드된 정보를 참조할 수 있다.
프로세서(122)는 호스트 인터페이스(125)를 통해 수신되는 데이터가 버퍼 제어 회로(127)를 통해 출력되도록 제어할 수 있다. 프로세서(122)는 버퍼 제어 회로(126)를 통해 수신되는 데이터가 메모리 인터페이스(125)로 전달되도록 제어할 수 있다. 프로세서(122)는 메모리 인터페이스(125)를 통해 수신되는 데이터가 버퍼 제어 회로(127)를 통해 출력되도록 제어할 수 있다. 프로세서(122)는 버퍼 제어 회로(127)를 통해 수신되는 데이터가 호스트 인터페이스(124) 또는 메모리 인터페이스(125)를 통해 출력할 수 있다.
RAM (123)은 프로세서(122)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (123)은 프로세서(122)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (123)은 프로세서(122)에 의해 처리되는 데이터를 저장할 수 있다. RAM (123)은 SRAM (Static RAM)을 포함할 수 있다.
호스트 인터페이스(124)는 프로세서(122)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(124)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
호스트 인터페이스(124)는 호스트 장치로부터 수신되는 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 버스(121)를 통해 프로세서(122)로 전달할 수 있다. 호스트 인터페이스(124)는 호스트 장치로부터 수신되는 제2 데이터(DATA2)를 데이터 채널(DC)을 통해 버퍼 제어 회로(127)로 전달할 수 있다. 호스트 인터페이스(124)는 버퍼 제어 회로(127)로부터 수신되는 제2 데이터(DATA2)를 호스트 장치로 출력할 수 있다.
메모리 인터페이스(125)는 프로세서(122)의 제어에 따라, 반도체 메모리 장치(110)와 통신하도록 구성된다. 메모리 인터페이스(125)는 프로세서(122)로부터 버스(121)를 통해 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 메모리 인터페이스(125)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 반도체 메모리 장치(110)로 출력할 수 있다. 또한, 메모리 인터페이스(125)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)에 기반하여 제어 신호(CTRL)를 생성하고, 생성된 제어 신호(CTRL)를 반도체 메모리 장치(110)로 출력할 수 있다.
메모리 인터페이스(125)는 버퍼 제어 회로(127)로부터 데이터 채널(DC)을 통해 제1 데이터(DATA1)를 수신할 수 있다. 메모리 인터페이스(125)는 데이터 채널(DC)을 통해 수신된 제1 데이터(DATA1)를 반도체 메모리 장치(110)로 출력할 수 있다. 메모리 인터페이스(125)는 반도체 메모리 장치(110)로부터 제어 신호(CTRL) 및 제1 데이터(DATA1)를 수신할 수 있다. 메모리 인터페이스(121)는 반도체 메모리 장치(110)로부터 수신되는 제1 데이터(DATA1)를 데이터 채널(DC)을 통해 버퍼 제어 회로(127)로 전달할 수 있다.
메모리 인터페이스(125)는 에러 정정 블록(126)을 포함한다. 에러 정정 블록(126)은 에러 정정을 수행할 수 있다. 에러 정정 블록(126)은 메모리 인터페이스(125)를 통해 반도체 메모리 장치(110)로 출력되는 제1 데이터(DATA1)에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 생성된 패리티는 제1 데이터(DATA1)와 함께 반도체 메모리 장치(110)에 기입될 수 있다. 반도체 메모리 장치(110)로부터 제1 데이터(DATA1)가 수신될 때, 제1 데이터(DATA1)와 연관된 패리티가 함께 수신될 수 있다. 에러 정정 블록(126)은 메모리 인터페이스(125)를 통해 수신되는 제1 데이터(DATA1) 및 제1 데이터(DATA1)와 패리티를 이용하여, 제1 데이터(DATA1)의 에러 정정을 수행할 수 있다.
버퍼 제어 회로(127)는 프로세서(222)의 제어에 따라, RAM (130)을 제어하도록 구성된다. 버퍼 제어 회로(127)는 RAM (130)에 데이터를 쓰고, RAM (130)으로부터 데이터를 읽을 수 있다.
예시적으로, 프로세서(122)는 코드들을 이용하여 메모리 컨트롤러(120)를 제어할 수 있다. 프로세서(122)는 메모리 컨트롤러(120)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 읽고, 읽어진 코드들을 RAM (123)에 저장하여 실행할 수 있다. 다른 예로서, 프로세서(122)는 메모리 인터페이스(125)를 통해 수신되는 코드들을 RAM (123)에 저장하여 실행할 수 있다.
예시적으로, 메모리 인터페이스(125) 또는 프로세서(122)는 반도체 메모리 장치(110)에 기입되는 제1 데이터(DATA1)에 대해 임의화(randomization)를 더 수행할 수 있다. 임의화는 제1 데이터(DATA1)에서 특정한 패턴이 발생하는 것이 방지되도록, 제1 데이터(DATA1)를 임의적으로 또는 미리 정해진 규칙에 따라 코딩하는 동작일 수 있다. 메모리 인터페이스(125) 또는 프로세서(122)는 반도체 메모리 장치(110)로부터 읽히는 제1 데이터(DATA1)에 대해 역임의화(derandomization)를 더 수행할 수 있다.
예시적으로, 메모리 인터페이스(125) 또는 프로세서(122)는 반도체 메모리 장치(110)에 기입되는 제1 데이터(DATA1)의 보안성을 향상시키는 암호화(Encryption)를 더 수행할 수 있다. 메모리 인터페이스(125) 또는 프로세서(122)는 반도체 메모리 장치(110)로부터 읽히는 제1 데이터(DATA1)에 대해 복호화(decryption)를 더 수행할 수 있다. 암호화 및 복호화는 DES (Data Encryption Standard), AES (Advanced Encryption Standard) 등과 같은 표준 규약에 따라 수행될 수 있다.
예시적으로, 메모리 컨트롤러(120)는 보조 전원을 제공하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(120)는 호스트 장치로부터 공급되는 전원을 슈퍼캡(super cap)과 같은 충전소에 저장할 수 있다. 호스트 장치로부터 공급되는 전원이 갑자기 차단될 때에, 메모리 컨트롤러(120)는 충전소에 저장된 전원을 보조 전원으로 사용할 수 있다. 메모리 컨트롤러(120)는 보조 전원을 이용하여, 메모리 컨트롤러(120)의 동작 상태에 대한 백업을 수행하거나, 반도체 메모리 장치(110)에 아직 기입되지 않은 데이터를 기입할 수 있다. 메모리 컨트롤러(120)는 보조 전원을 이용하여, 정상적인 파워 오프 시퀀스를 수행할 수 있다.
도 20은 본 발명의 제3 실시 예에 따른 저장 장치(500)를 보여주는 블록도이다.
도 20를 참조하면, 저장 장치(500)는 반도체 메모리 장치(510) 및 메모리 컨트롤러(520)를 포함한다. 반도체 메모리 장치(510)는 메모리 유닛(511) 및 인터페이스 칩(513)를 포함한다.
도 1의 저장 장치(100)와 비교하면, 저장 장치(500)에 RAM이 제공되지 않는다. 메모리 컨트롤러(520)는 외부의 RAM 대신에 내부의 RAM을 사용하여 동작할 수 있다.
도 21은 도 20의 메모리 컨트롤러(520)를 보여주는 블록도이다.
도 21을 참조하면, 메모리 컨트롤러(520)는 버스(521), 프로세서(522), RAM (523), 호스트 인터페이스(524), 그리고 메모리 인터페이스(525)를 포함한다.
버스(521)는 메모리 컨트롤러(520)의 구성 요소들 사이에 채널을 제공하도록 구성된다.
프로세서(522)는 메모리 컨트롤러(520)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서(522)는 호스트 인터페이스(525)를 통해 외부의 호스트 장치와 통신할 수 있다. 프로세서(522)는 호스트 인터페이스(525)를 통해 수신되는 제2 커맨드(CMD2) 또는 제2 어드레스(ADDR2)를 RAM (523)에 저장할 수 있다. 프로세서(522)는 RAM (523)에 저장된 커맨드 또는 어드레스에 따라 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 생성하고, 생성된 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 메모리 인터페이스(525)를 통해 출력할 수 있다.
예를 들어, 제2 어드레스(ADDR2)는 호스트 장치에서 사용되는 논리 어드레스이고, 제1 어드레스(ADDR2)는 반도체 메모리 장치(510)에서 사용되는 물리 어드레스일 수 있다. 프로세서(522)는 제2 어드레스(ADDR2)를 제1 어드레스(ADDR1)로 변환할 때에 사용되는 정보를 RAM (523)에 로드하고, RAM (523)에 로드된 정보를 참조할 수 있다.
프로세서(522)는 호스트 인터페이스(525)를 통해 수신되는 제2 데이터(DATA2)를 RAM (523)에 저장할 수 있다. 프로세서(522)는 RAM (523)에 저장된 데이터를 제1 데이터(DATA1)로서 메모리 인터페이스(525)로 전달할 수 있다. 프로세서(522)는 메모리 인터페이스(525)를 통해 수신되는 제1 데이터(DATA1)를 RAM (523)에 저장할 수 있다. 프로세서(522)는 RAM (523)에 저장된 데이터를 제2 데이터(DATA2)로서 호스트 인터페이스(524)를 통해 출력할 수 있다.
RAM (523)은 프로세서(522)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. RAM (523)은 프로세서(522)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM (523)은 프로세서(522)에 의해 처리되는 데이터를 저장할 수 있다. RAM (523)은 반도체 메모리 장치(510)에 기입되는 제1 데이터(DATA1) 또는 반도체 메모리 장치(510)로부터 읽히는 제1 데이터(DATA1)를 저장할 수 있다. RAM (523)은 SRAM (Static RAM)을 포함할 수 있다.
호스트 인터페이스(524)는 프로세서(522)의 제어에 따라, 외부의 호스트 장치와 통신하도록 구성된다. 호스트 인터페이스(524)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 통신 방법들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
호스트 인터페이스(524)는 호스트 장치로부터 수신되는 제2 커맨드(CMD2) 및 제2 어드레스(ADDR2)를 버스(521)를 통해 프로세서(522)로 전달할 수 있다. 호스트 인터페이스(524)는 호스트 장치로부터 수신되는 제2 데이터(DATA2)를 버스(521)를 통해 RAM (523)으로 전달할 수 있다. 호스트 인터페이스(524)는 RAM (523)으로부터 버스(521)를 통해 전달되는 제2 데이터(DATA2)를 호스트 장치로 출력할 수 있다.
메모리 인터페이스(525)는 프로세서(522)의 제어에 따라, 반도체 메모리 장치(510)와 통신하도록 구성된다. 메모리 인터페이스(525)는 프로세서(522)로부터 버스(521)를 통해 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 수신할 수 있다. 메모리 인터페이스(525)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)를 반도체 메모리 장치(510)로 출력할 수 있다. 또한, 메모리 인터페이스(525)는 제1 커맨드(CMD1) 및 제1 어드레스(ADDR1)에 기반하여 제어 신호(CTRL)를 생성하고, 생성된 제어 신호(CTRL)를 반도체 메모리 장치(510)로 출력할 수 있다.
메모리 인터페이스(525)는 RAM(523)으로부터 버스(521)를 통해 전달되는 제1 데이터(DATA1)를 반도체 메모리 장치(510)로 출력할 수 있다. 메모리 인터페이스(525)는 반도체 메모리 장치(510)로부터 제어 신호(CTRL) 및 제1 데이터(DATA1)를 수신할 수 있다. 메모리 인터페이스(521)는 반도체 메모리 장치(510)로부터 수신되는 제1 데이터(DATA1)를 버스(521)를 통해 RAM (523)으로 전달할 수 있다.
메모리 인터페이스(525)는 에러 정정 블록(526)을 포함한다. 에러 정정 블록(526)은 에러 정정을 수행할 수 있다. 에러 정정 블록(526)은 메모리 인터페이스(525)를 통해 반도체 메모리 장치(510)로 출력되는 제1 데이터(DATA1)에 기반하여, 에러 정정을 수행하기 위한 패리티를 생성할 수 있다. 생성된 패리티는 제1 데이터(DATA1)와 함께 반도체 메모리 장치(510)에 기입될 수 있다. 반도체 메모리 장치(510)로부터 제1 데이터(DATA1)가 수신될 때, 제1 데이터(DATA1)와 연관된 패리티가 함께 수신될 수 있다. 에러 정정 블록(526)은 메모리 인터페이스(525)를 통해 수신되는 제1 데이터(DATA1) 및 제1 데이터(DATA1)와 패리티를 이용하여, 제1 데이터(DATA1)의 에러 정정을 수행할 수 있다.
예시적으로, 프로세서(522)는 코드들을 이용하여 메모리 컨트롤러(520)를 제어할 수 있다. 프로세서(522)는 메모리 컨트롤러(520)의 내부에 제공되는 불휘발성 메모리(예를 들어, Read Only Memory)로부터 코드들을 읽고, 읽어진 코드들을 RAM (523)에 저장하여 실행할 수 있다. 다른 예로서, 프로세서(522)는 메모리 인터페이스(525)를 통해 수신되는 코드들을 RAM (523)에 저장하여 실행할 수 있다.
예시적으로, 메모리 인터페이스(525) 또는 프로세서(522)는 반도체 메모리 장치(510)에 기입되는 제1 데이터(DATA1)에 대해 임의화(randomization)를 더 수행할 수 있다. 임의화는 제1 데이터(DATA1)에서 특정한 패턴이 발생하는 것이 방지되도록, 제1 데이터(DATA1)를 임의적으로 또는 미리 정해진 규칙에 따라 코딩하는 동작일 수 있다. 메모리 인터페이스(525) 또는 프로세서(522)는 반도체 메모리 장치(510)로부터 읽히는 제1 데이터(DATA1)에 대해 역임의화(derandomization)를 더 수행할 수 있다.
예시적으로, 메모리 인터페이스(525) 또는 프로세서(522)는 반도체 메모리 장치(510)에 기입되는 제1 데이터(DATA1)의 보안성을 향상시키는 암호화(Encryption)를 더 수행할 수 있다. 메모리 인터페이스(525) 또는 프로세서(522)는 반도체 메모리 장치(510)로부터 읽히는 제1 데이터(DATA1)에 대해 복호화(decryption)를 더 수행할 수 있다. 암호화 및 복호화는 DES (Data Encryption Standard), AES (Advanced Encryption Standard) 등과 같은 표준 규약에 따라 수행될 수 있다.
예시적으로, 메모리 컨트롤러(520)는 보조 전원을 제공하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(520)는 호스트 장치로부터 공급되는 전원을 슈퍼캡(super cap)과 같은 충전소에 저장할 수 있다. 호스트 장치로부터 공급되는 전원이 갑자기 차단될 때에, 메모리 컨트롤러(520)는 충전소에 저장된 전원을 보조 전원으로 사용할 수 있다. 메모리 컨트롤러(520)는 보조 전원을 이용하여, 메모리 컨트롤러(520)의 동작 상태에 대한 백업을 수행하거나, 반도체 메모리 장치(510)에 아직 기입되지 않은 데이터를 기입할 수 있다. 메모리 컨트롤러(520)는 보조 전원을 이용하여, 정상적인 파워 오프 시퀀스를 수행할 수 있다.
도 22는 본 발명의 실시 예에 따른 반도체 메모리 장치(110)를 보여주는 블록도이다.
도 1 및 도 22를 참조하면, 반도체 메모리 장치(110)는 메모리 셀 어레이(111), 어드레스 디코더 회로(113), 페이지 버퍼 회로(115), 데이터 입출력 회로(117), 그리고 제어 로직 회로(119)를 포함한다.
메모리 셀 어레이(111)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들을 포함한다. 각 메모리 블록은 적어도 하나의 소스 선택 라인(SSL), 복수의 워드 라인들(WL), 그리고 적어도 하나의 드레인 선택 라인(DSL)을 통해 어드레스 디코더 회로(113)에 연결될 수 있다. 각 메모리 블록은 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(115)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 비트 라인들(BL)에 공통으로 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 메모리 셀들은 동일한 구조들을 가질 수 있다. 예시적으로, 복수의 메모리 블록들(BLK1~BLKz) 각각은 소거 동작의 단위일 수 있다. 메모리 셀 어레이(111)의 메모리 셀들은 하나의 메모리 블록의 단위로 소거될 수 있다. 하나의 메모리 블록에 속한 메모리 셀들은 동시에 소거될 수 있다.
어드레스 디코더 회로(113)는 복수의 소스 선택 라인들(SSL), 복수의 워드 라인들(WL), 그리고 복수의 드레인 선택 라인들(DSL)을 통해 메모리 셀 어레이(111)에 연결된다. 어드레스 디코더 회로(113)는 제어 로직 회로(119)의 제어에 따라 동작한다. 어드레스 디코더 회로(113)는 메모리 컨트롤러(120)로부터 제1 어드레스(ADDR1)를 수신할 수 있다. 어드레스 디코더 회로(113)는 수신된 제1 어드레스(ADDR1)를 디코딩하고, 디코딩된 어드레스에 따라 워드 라인들(WL)에 인가되는 전압들을 제어할 수 있다.
예를 들어, 쓰기 동작시에, 어드레스 디코더 회로(113)는, 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(VGPM)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 패스 전압(VPASS)을 인가할 수 있다. 읽기 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 선택된 워드 라인에 선택 읽기 전압(VRD)을 인가하고, 선택된 메모리 블록의 비선택된 워드 라인들에 비선택 읽기 전압(VREAD)을 인가할 수 있다. 소거 시에, 어드레스 디코더 회로(113)는 제1 어드레스(ADDR1)가 가리키는 선택된 메모리 블록의 워드 라인들에 소거 전압(예를 들어, 접지 전압)을 인가할 수 있다.
페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(111)에 연결된다. 페이지 버퍼 회로(115)는 복수의 데이터 라인들(DL)을 통해 데이터 입출력 회로(117)와 연결된다. 페이지 버퍼 회로(115)는 제어 로직 회로(119)의 제어에 따라 동작한다.
페이지 버퍼 회로(115)는 메모리 셀 어레이(111)의 메모리 셀들에 기입될 데이터 또는 메모리 셀들로부터 읽히는 데이터를 저장할 수 있다. 쓰기 동작시에, 페이지 버퍼 회로(115)는 메모리 셀들에 기입될 데이터를 저장할 수 있다. 저장된 데이터에 기반하여, 페이지 버퍼 회로(115)는 복수의 비트 라인들(BL)을 바이어스할 수 있다. 쓰기 동작시에, 페이지 버퍼 회로(115)는 쓰기 드라이버로 기능할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 비트 라인들(BL)의 전압들을 센싱하고, 센싱 결과를 저장할 수 있다. 읽기 시에, 페이지 버퍼 회로(115)는 감지 증폭기로 기능할 수 있다.
데이터 입출력 회로(117)는 복수의 데이터 라인들(DL)을 통해 페이지 버퍼 회로(115)와 연결된다. 데이터 입출력 회로(117)는 메모리 컨트롤러(120)와 제1 데이터(DATA1)를 교환할 수 있다.
데이터 입출력 회로(117)는 메모리 컨트롤러(220)로부터 수신되는 제1 데이터(DATA1)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터를 페이지 버퍼 회로(115)로 전달할 수 있다. 데이터 입출력 회로(117)는 페이지 버퍼 회로(115)로부터 전달되는 데이터(DATA)를 임시로 저장할 수 있다. 데이터 입출력 회로(117)는 저장된 데이터(DATA)를 메모리 컨트롤러(220)로 전송할 수 있다. 데이터 입출력 회로(117)는 버퍼 메모리로 기능할 수 있다.
제어 로직 회로(119)는 메모리 컨트롤러(220)로부터 제1 커맨드(CMD1) 및 제어 신호(CTRL)를 수신한다. 제어 로직 회로(119)는 수신된 제1 커맨드(CMD1)를 디코딩하고, 디코딩된 커맨드에 따라 반도체 메모리 장치(110)의 제반 동작을 제어할 수 있다.
도 23은 도 22의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLKa)를 보여주는 회로도이다.
도 23을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 23에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST), 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 및 노멀 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다.
각 셀 스트링(each cell string)의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결된다. 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 23에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
각 셀 스트링에 2개의 소스 측 더미 메모리 셀들(SDC1, SDC2)이 제공될 수 있다. 하지만, 이는 예시적인 것으로서 각 셀 스트링에 3개 이상의 소스 측 더미 메모리 셀들이 제공될 수 있음이 이해될 것이다. 각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)과 노멀 메모리 셀들(MC1~MCp) 사이에 직렬 연결된다. 각 셀 스트링의 제 1 소스 측 더미 메모리 셀(SDC1)의 게이트는 제 1 소스 측 더미 워드 라인(SDWL1)에 연결된다. 제 2 소스 측 더미 메모리 셀(SDC2)의 게이트는 제 2 소스 측 더미 워드 라인(SDWL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다.
제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 측 더미 메모리 셀들(SDC1, SDC2)과 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에서 직렬 연결된다. 제 1 내지 제 p 노멀 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 노멀 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(WL1~WLn)에 연결된다.
제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)에 데이터가 저장될 수 있다. 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)에 저장된 데이터는 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽어질 수 있다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링에 2개의 드레인 측 더미 메모리 셀들(DDC1, DDC2)이 제공된다. 하지만, 이는 예시적인 것으로서 각 셀 스트링에 3개 이상의 드레인 측 더미 메모리 셀들이 제공될 수 있음이 이해될 것이다. 각 셀 스트링들의 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MCp+1~MCn) 사이에 직렬 연결된다. 각 셀 스트링의 제 1 드레인 측 더미 메모리 셀(DDC1)의 게이트는 제 1 드레인 측 더미 워드 라인(DDWL1)에 연결된다. 각 셀 스트링의 제 2 드레인 측 더미 메모리 셀(DDC2)의 게이트는 제 2 드레인 측 더미 워드 라인(DDL2)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예에서, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)은 해당 셀 스트링의 전압 또는 전류를 안정적으로 제어하기 위해 제공된다. 예를 들면, 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 예를 들면, 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하된다.
더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)을 효율적으로 제어하기 위해, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)이 원하는 문턱 전압을 갖는 것이 요구된다. 메모리 블록(BLKa)에 대한 소거 동작 이전에, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2) 중 전부 혹은 일부에 대한 프리 프로그램 동작들이 수행될 수 있다. 프리 프로그램 동작이 수행된 뒤에 소거 동작이 수행될 때, 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)의 문턱 전압은 각각의 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)에 연결된 더미 워드 라인들(SDWL1, SDWL2, DDWL1, DDWL2)에 인가되는 전압을 제어함으로써 더미 메모리 셀들(SDC1, SDC2, DDC1, DDC2)은 원하는 문턱 전압을 갖게 될 것이다.
도 24는 도 22의 메모리 블록들(BLK1~BLKz)의 다른 실시 예(BLKb)를 보여주는 회로도이다.
도 24를 참조하면 제 1 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLKb) 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 적어도 하나의 소스 측 더미 메모리 셀(SDC1, SDC2), 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn), 적어도 하나의 드레인 측 더미 메모리 셀(DDC1, DDC2), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 소스 측 더미 메모리 셀들(SDC1, SDC2) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들(예를 들면, CS11'~CS1m')의 소스 선택 트랜지스터들은 동일한 소스 선택 라인(예를 들면, SSL1)에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다.
각 셀 스트링의 소스 측 더미 메모리 셀들(SDC1, SDC2)은 소스 선택 트랜지스터(SST)와 노멀 메모리 셀들(MC1~MCn) 사이에서 직렬 연결된다. 동일한 높이의 소스 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인에 연결된다. 제 1 및 제 2 소스 측 더미 메모리 셀들(SDC1, SDC2)의 게이트들은 각각 제 1 및 제 2 소스 측 더미 워드 라인들(SDWL1, SDWL2)에 연결된다.
각 셀 스트링의 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)은 소스 측 더미 메모리 셀들(SDC1, SDC2)과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에서 직렬 연결된다. 제 1 내지 제 n 노멀 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 노멀 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 드레인 선택 트랜지스터(DST)와 노멀 메모리 셀들(MC1~MCn) 사이에서 직렬 연결된다. 동일한 높이의 드레인 측 더미 메모리 셀들은 동일한 소스 측 더미 워드 라인에 연결된다. 제 1 및 제 2 드레인 측 더미 메모리 셀들(DDC1, DDC2)은 각각 제 1 및 제 2 드레인 더미 워드 라인들(DDWL1, DDWL2)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 드레인 측 더미 메모리 셀들(DDC1, DDC2) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 24의 메모리 블록(BLKb)은 도 23의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
도 23 및 24에 도시된 메모리 블록(BLKa, BLKb)은 예시적인 것이다. 본 발명의 기술적 사상은 도 23 및 24에 도시된 메모리 블록(BLKa, BLKb)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 드레인 선택 라인들 또는 소스 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 드레인 선택 트랜지스터들, 메모리 셀들 또는 소스 선택 트랜지스터들의 수는 증가 또는 감소될 수 있다.
도 25는 도 22의 메모리 블록들(BLK1~BLKz)의 다른 실시 예(BLKc)를 보여주는 회로도이다.
도 25를 참조하면, 메모리 블록(BKLc)은 복수의 스트링들(SR)을 포함한다. 복수의 스트링들(SR)은 복수의 비트 라인들(BL1~BLn)에 각각 연결될 수 있다. 각 스트링(SR)은 소스 선택 트랜지스터(SST), 메모리 셀들(MC), 그리고 드레인 선택 트랜지스터(DST)를 포함한다.
각 스트링(SR)의 소스 선택 트랜지스터(SST)는 메모리 셀들(MC) 및 공통 소스 라인(CSL)의 사이에 연결된다. 복수의 스트링들(SR)의 소스 선택 트랜지스터들(SST)은 공통 소스 라인(CSL)에 공통으로 연결된다.
각 스트링(SR)의 드레인 선택 트랜지스터(DST)는 메모리 셀들(MC) 및 비트 라인(BL)의 사이에 연결된다. 복수의 스트링들(SR)의 드레인 선택 트랜지스터들(DST)은 복수의 비트 라인들(BL1~BLn)에 각각 연결된다.
각 스트링(SR)에서, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST) 사이에 복수의 메모리 셀들(MC)이 제공된다. 각 스트링(SR)에서, 복수의 메모리 셀들(MC)은 직렬 연결될 수 있다.
복수의 스트링들(SR)에서, 공통 소스 라인(CSL)으로부터 동일한 순서에 위치한 메모리 셀들(MC)은 하나의 워드 라인에 공통으로 연결될 수 있다. 복수의 스트링들(SR)의 메모리 셀들(MC)은 복수의 워드 라인들(WL1~WLm)에 연결될 수 있다.
메모리 블록(BLKc)에서, 소거는 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 메모리 블록(BLKc)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다.
도 26은 본 발명의 실시 예에 따른 컴퓨팅 장치(1000)를 보여주는 블록도이다.
도 26을 참조하면, 컴퓨팅 장치(1000)는 프로세서(1100), 메모리(1200), 저장 장치(1300), 모뎀(1400), 그리고 사용자 인터페이스(1500)를 포함한다.
프로세서(1100)는 컴퓨팅 장치(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 예를 들어, 프로세서(1100)는 시스템-온-칩(SoC, System-on-Chip)으로 구성될 수 있다. 프로세서(1100)는 범용 프로세서, 특수 목적 프로세서 또는 어플리케이션 프로세서일 수 있다.
RAM (1200)은 프로세서(1100)와 통신할 수 있다. RAM (1200)은 프로세서(1100) 또는 컴퓨팅 장치(1000)의 메인 메모리일 수 있다. 프로세서(1100)는 RAM (1200)에 코드 또는 데이터를 임시로 저장할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 코드를 실행하고, 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 실행할 수 있다. 프로세서(1100)는 RAM (1200)을 이용하여 컴퓨팅 장치(1000)의 제반 동작을 제어할 수 있다. RAM (1200)은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같은 휘발성 메모리, 또는 PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FeRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
저장 장치(1300)는 프로세서(1100)와 통신할 수 있다. 저장 장치(1300)는 장기적으로 보존되어야 하는 데이터를 저장할 수 있다. 즉, 프로세서(1100)는 장기적으로 보존되어야 하는 데이터를 저장 장치(1300)에 저장할 수 있다. 저장 장치(1300)는 컴퓨팅 장치(1000)를 구동하기 위한 부트 이미지를 저장할 수 있다. 저장 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들의 소스 코드들을 저장할 수 있다. 저장 장치(1300)는 운영체제, 어플리케이션과 같은 다양한 소프트웨어들에 의해 처리된 데이터를 저장할 수 있다.
예시적으로, 프로세서(1100)는 저장 장치(1300)에 저장된 소스 코드들을 RAM (1200)에 로드하고, RAM (1200)에 로드된 코드들을 실행함으로써, 운영체제, 어플리케이션과 같은 다양한 소프트웨어들을 구동할 수 있다. 프로세서(1100)는 저장 장치(1300)에 저장된 데이터를 RAM (1200)에 로드하고, RAM (1200)에 로드된 데이터를 처리할 수 있다. 프로세서(1100)는 RAM (1200)에 저장된 데이터 중 장기적으로 보존하고자 하는 데이터를 저장 장치(1300)에 저장할 수 있다.
저장 장치(1300)는 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.
모뎀(1400)은 프로세서(1100)의 제어에 따라 외부 장치와 통신을 수행할 수 있다. 예를 들어, 모뎀(1400)은 외부 장치와 유선 또는 무선 통신을 수행할 수 있다. 모뎀(140)은 LTE (Long Term Evolution), 와이맥스(WiMax), GSM (Global System for Mobile communication), CDMA (Code Division Multiple Access), 블루투스(Bluetooth), NFC (Near Field Communication), 와이파이(WiFi), RFID (Radio Frequency IDentification) 등과 같은 다양한 무선 통신 방식들, 또는 USB (Universal Serial Bus), SATA (Serial AT Attachment), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), 파이어와이어(Firewire), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), SDIO, UART (Universal Asynchronous Receiver Transmitter), SPI (Serial Peripheral Interface), HS-SPI (High Speed SPI), RS232, I2C (Inter-integrated Circuit), HS-I2C, I2S, (Integrated-interchip Sound), S/PDIF (Sony/Philips Digital Interface), MMC (MultiMedia Card), eMMC (embedded MMC) 등과 같은 다양한 유선 통신 방식들 중 적어도 하나에 기반하여 통신을 수행할 수 있다.
사용자 인터페이스(1500)는 프로세서(1100)의 제어에 따라 사용자와 통신할 수 있다. 예를 들어, 사용자 인터페이스(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(150)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
저장 장치(1300)는 본 발명의 실시 예에 따른 저장 장치들(100, 200, 300, 400, 500) 중 적어도 하나를 포함할 수 있다. 프로세서(1100), RAM (1200), 모뎀(1400), 그리고 사용자 인터페이스(1500)는 저장 장치(1300)와 통신하는 호스트 장치를 형성할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 저장 장치
110: 반도체 메모리 장치
111: 메모리 유닛
113: 인터페이스 칩
120: 메모리 컨트롤러
130: 램

Claims (20)

  1. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하되,
    상기 반도체 메모리 장치는,
    복수의 메모리 칩들을 포함하는 메모리 유닛; 및
    상기 메모리 컨트롤러로부터 수신한 직렬 데이터를 병렬 데이터로 재정렬하여 상기 복수의 메모리 칩들로 각각 전송하는 인터페이스 칩을 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 인터페이스 칩은,
    메모리 컨트롤러로부터 수신된 이븐 데이터와 오드 데이터가 순차적으로 반복되는 쓰기 데이터를 상기 복수의 메모리 칩들 중 제1 메모리 및 제2 메모리에 각각 전송하는 데이터 재정렬 회로;를 포함하는 저장 장치.
  3. 제 2항에 있어서, 상기 데이터 재정렬회로는,
    상기 메모리 컨트롤러로부터 상기 쓰기 데이터를 제1 타이밍 신호에 따라 수신하는 데이터 직병렬화부; 및
    상기 이븐 데이터와 상기 오드 데이터를 구분하기 위한 제2 타이밍 신호를 생성하는 타이밍 신호 처리부;를 포함하는 저장 장치.
  4. 제 3항에 있어서, 상기 데이터 직병렬화부는,
    상기 제1 타이밍 신호 보다 기 설정된 시간 또는 주기만큼 지연된 신호의 하강 엣지에 상기 이븐 데이터를 제1 래치에 저장하고, 상승 엣지에 상기 오드 데이터를 제2 래치에 저장하는 저장 장치.
  5. 제 4항에 있어서, 상기 제2 타이밍 신호는,
    상기 제1 타이밍 신호의 주기의 절반의 주기를 갖는 신호이고,
    상기 데이터 재정렬회로는 상기 제1 래치 및 제2 래치에 저장된 데이터를 상기 제2 타이밍 신호에 따라 상기 제1 메모리 및 제2 메모리로 각각 전송하는 저장 장치.
  6. 제 2항에 있어서, 상기 데이터 재정렬회로는,
    상기 복수의 메모리 칩들 중 제1 메모리와 제2 메모리로부터 각각 수신한 이븐 데이터와 오드 데이터로부터 상기 수신된 이븐 데이터와 오드 데이터가 순차적으로 반복되는 읽기 데이터를 생성하여 상기 메모리 컨트롤러로 전송하는 저장 장치.
  7. 제 6항에 있어서, 상기 데이터 재정렬회로는,
    제3 타이밍 신호에 따라 상기 제1 메모리와 제2 메모리로부터 상기 이븐 데이터 및 오드 데이터를 수신하는 데이터 직병렬화부; 및
    상기 이븐 데이터와 상기 오드 데이터로부터 상기 읽기 데이터를 생성하기 위한 타이밍 신호를 생성하는 타이밍 신호 처리부;를 포함하는 저장 장치.
  8. 제 7항에 있어서, 상기 타이밍 선호 처리부는,
    상기 메모리 컨트롤러로부터 수신한 제4 타이밍 신호를 반전시킨 제5 타이밍 신호를 상기 데이터 직병렬화부로 전송하고,
    상기 데이터 직병렬화부는,
    상기 제5 타이밍 신호의 상승 엣지에 이븐 데이터를 레지스터에 입력하고, 하강 엣지에 오드 데이터를 상기 레지스터에 저장하는 저장 장치.
  9. 제 8항에 있어서, 상기 타이밍 신호 처리부는,
    상기 제3 타이밍 신호의 주파수의 2배를 갖는 제6 타이밍 신호를 생성하는 저장 장치.
  10. 제 9항에 있어서, 상기 데이터 재정렬회로는,
    상기 레지스터에 저장된 데이터를 상기 제6 타이밍 신호에 따라 상기 메모리 컨트롤러로 전송하는 저장 장치.
  11. 제 2항에 있어서, 상기 메모리 유닛은,
    제1 메모리 칩 그룹 및 제2 메모리 칩 그룹을 포함하고,
    상기 제1 메모리 칩 그룹 및 제2 메모리 칩 그룹은,
    각각 8개의 적층된 메모리 칩들을 포함하고,
    상기 제1 메모리는,
    상기 제1 메모리 칩 그룹에 포함된 메모리 칩이고,
    상기 제2 메모리는,
    상기 제2 메모리 칩 그룹에 포함된 메모리 칩인 저장 장치.
  12. 제 2항에 있어서, 상기 제1 메모리 및 제2 메모리는
    상기 메모리 유닛에 포함된 복수의 메모리 칩들 중 선택된 하나의 메모리 칩의 서로 다른 플레인에 각각 포함된 메모리 셀들인 저장 장치.
  13. 제 1항에 있어서, 상기 인터페이스 칩은,
    메모리 컨트롤러로부터 수신된 쓰기 데이터를 고유의 주파수를 갖는 클럭 신호에 따라 상기 복수의 메모리 칩들 중 제1 메모리 및 제2 메모리에 각각 전송하는 데이터 리타이밍 회로;를 포함하는 저장 장치.
  14. 제 13항에 있어서, 상기 데이터 리타이밍 회로는,
    상기 클럭 신호를 생성하는 클럭 생성부;
    상기 메모리 컨트롤러로부터 상기 쓰기 데이터를 수신하는 데이터 직병렬화부; 및
    상기 클럭 신호에 따라 상기 쓰기 데이터를 상기 제1 메모리 및 제2 메모리로 전송하기 위한 타이밍 신호를 생성하는 타이밍 신호 처리부;를 포함하는 저장 장치.
  15. 제 13항에 있어서, 상기 데이터 리타이밍 회로는,
    상기 제1 메모리 및 제2 메모리로부터 이븐 읽기 데이터 및 오드 읽기 데이터를 수신하고, 고유의 주파수를 갖는 클럭 신호에 따라 상기 이븐 읽기 데이터 및 오드 읽기 데이터로부터 생성된 읽기 데이터를 상기 메모리 컨트롤러로 전송하는 저장 장치.
  16. 제 13항에 있어서, 상기 인터페이스 칩은,
    상기 메모리 컨트롤러의 구동 전압을 상기 메모리 유닛의 구동 전압 레벨로 변환하는 전원 변환부;를 더 포함하는 저장 장치.
  17. 제 13항에 있어서, 상기 인터페이스 칩은,
    상기 데이터 재정렬 회로 또는 상기 데이터 리타이밍 회로 중 어느 하나의 회로를 구동하기 위한 모드 설정부; 를 더 포함하는 저장 장치.
  18. 제 17항에 있어서, 상기 모드 설정부는,
    입력되는 모드 설정 신호를 디코딩 하여 모드 선택 신호를 출력하는 모드 디코더;
    상기 모드 선택 신호에 따라 상기 데이터 재정렬 회로 또는 상기 데이터 리타이밍 회로 중 어느 하나의 회로를 이용하여 상기 메모리 컨트롤러와 상기 메모리 유닛 간의 데이터 통신을 중개하도록 제어하는 동작 모드 및 칩선택부를 포함하는 저장 장치.
  19. 제 18항에 있어서, 상기 동작 모드 및 칩선택부는,
    상기 메모리 컨트롤러로부터 수신된 칩 인에이블 신호에 따라 상기 복수의 메모리 칩들 중 선택된 메모리 칩들 만을 연결하는 다이 선택 계층; 및
    상기 메모리 컨트롤러와 상기 메모리 유닛 간의 데이터 통신간에 발생하는 정전기에 의한 방전을 보호하기 위한 정전방전방지부를 포함하는 저장 장치.
  20. 제 16항에 있어서, 상기 인터페이스 칩은,
    상기 데이터 재정렬 회로 또는 상기 데이터 리타이밍 회로 중 어느 하나의 회로를 이용하여 상기 메모리 컨트롤러와 상기 메모리 유닛 간의 데이터 통신을 중개하는 저장 장치.
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