CN109144938B - 一种实现eMMC芯片HS400高速接口通信的方法及系统 - Google Patents
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Abstract
一种实现eMMC芯片HS400高速接口通信的方法,包括:设计时钟信号和数据信号的初始延时TAP;完成HS400接口初始化;同步增加时钟信号和数据信号的延时TAP,同时读取eMMC芯片的N个BLOCK数据进行系统内部时钟域CRC校验;若CRC校验失败,翻转边沿选择信号,切换当前延时TAP下的数据采集边沿,完成同步;若CRC校验成功,可用延时TAP窗口个数增加1,当可用延时TAP窗口的个数大于要求的最小窗口个数,将延时TAP设置到窗口中心,完成同步;若可用延时TAP窗口的个数不大于要求的最小窗口个数,返回进行延时TAP增加。使芯片在宽温范围变化时,依然能稳定实现数据通信功能,提高使用HS400接口高速读写eMMC芯片时的稳定性。
Description
技术领域
本发明涉及接口通信方法,尤其与一种实现eMMC芯片在HS400接口协议上高速、稳定通信的方法及系统有关。
背景技术
eMMC全称为embeded MultiMedia Card,是一种嵌入式非易失性存储器系统,由闪存和闪存控制器两部组成。eMMC的一个明显优势是在封装中集成了一个闪存控制器,它采用JEDEC标准BGA封装,并采用统一闪存接口管理闪存。
eMMC的结构是控制器+NAND芯片,具有统一、高速的数据接口、前后兼容、存储密度高等特点。eMMC芯片通过高速并行数据线实现快速的数据通信功能。主要的通信引脚为CLK引脚、DS引脚、DAT0、DAT1、DAT2、DAT3、DAT4、DAT5、DAT6、DAT7以及CMD引脚。
eMMC芯片接口从最初的SDR(单边沿采样)接口,速度可达52MT/s,到后面的DDR(双边沿)接口,速度可达104MT/s,再到HS200接口(200MT/s),直至目前最快的HS400接口(400MT/s)。
速度提高后,传统的使用HOST主控器内部时钟直采eMMC芯片送出的数据变得不可靠,因此,在HS400接口协议上,多出了Data Strobe引脚的锁存信号DS作为eMMC芯片输出数据的同步时钟信号,便于HOST主控器正确采集芯片送出的数据。但是,在HS400接口协议上,外界的温度、电压等会对使瞬时带宽产生不均匀性,这种不均匀影响着数据通信的稳定性,若不加以处理,难以发挥出eMMC在HS400协议上的极限。
发明内容
为了解决上述问题,本发明提供一种实现eMMC芯片HS400高速接口通信的方法及系统,在较短的初始化时间内,可以通过自适应调节数据线和控制线延时窗口的方法实现最佳采集窗口的功能,从而使芯片在宽温范围变化时,依然能够稳定的实现数据通信功能,提高了使用HS400接口高速读写eMMC芯片时的稳定性。
本发明采用以下技术:
一种实现eMMC芯片HS400高速接口通信的方法,其特征在于,包括以下步骤:
S1利用时钟信号和数据信号的对齐关系,设计时钟信号和数据信号的初始延时TAP;
S2按照eMMC标准协议完成HS400接口初始化;
S3同步增加时钟信号和数据信号的延时TAP,同时读取eMMC芯片的N个块数据进行系统内部时钟域CRC校验;
若系统内部时钟域CRC校验失败,翻转边沿选择信号,切换当前延时TAP下的数据采集边沿,完成同步;
若系统内部时钟域CRC校验成功,可用延时TAP窗口个数增加1,当可用延时TAP窗口的个数大于要求的最小窗口个数,将延时TAP设置到窗口中心,完成同步;若可用延时TAP窗口的个数不大于要求的最小窗口个数,返回S3进行延时TAP增加。
步骤S1中时钟信号和数据信号的初始延时TAP,通过时钟信号线和数据信号线在可编程逻辑器件内部的延时计算,计算方法为DS_TAP * DlyPerTAP + A – B = 1.25ns,其中DS_TAP为需要计算的时钟信号初始延时TAP,DlyPerTAP为芯片IODELAY单元步进延时值,A为时钟信号线的硬件内部延时,B为数据信号线的硬件内部延时。
步骤S1中时钟信号和数据信号的初始延时TAP,首先通过手动调节时钟信号线或数据信号线的延时TAP,记录当前延时TAP是否可以正确通信,得到整个可以正确通信的时钟信号和数据信号的延时TAP窗口,取窗口中间的延时TAP即为初始延时TAP。
步骤S3,通过OPPOSITE_EDGE模式采集数据信号线上的数据,在时钟信号上升沿输出奇数字节数据、下降沿输出偶数字节数据,在系统内部时钟上升沿采集奇数字节数据、下降沿采集偶数字节数据。
步骤S3中,在同步增加时钟信号和数据信号的延时TAP的过程中,若同步增加N次,每次增加延时TAP,都可以在系统内部时钟域校验数据CRC成功,则可用延时TAP窗口个数增加为N,当N大于要求的最小窗口个数,退出同步增加步骤,并将延时TAP设置到窗口中心,输出的数据在系统内部时钟域上升沿同步输出,对系统内部时钟上升沿采集的数据再次上升沿寄存一拍,对下降沿采集数据上升沿寄存一拍,可让输出的奇数字节数据与偶数字节数据同步输出。
步骤S3中,在同步增加时钟信号和数据信号的延时TAP的过程中,若在系统内部时钟域校验数据CRC失败,变换奇数字节数据使用系统内部时钟下降沿采集,变换偶数字节数据使用系统内部时钟上升沿采集,奇数字节数据在下个系统内部时钟上升沿输出,偶数字节数据直接在本次上升沿输出,可让输出的奇数字节数据与偶数字节数据同步输出。
步骤S3中,在eMMC芯片的N个块的固定空间内写入有特殊校验序列数据,以增强读取块数据时信号线的EMI干扰,以保证校验结果的充分性,特殊校验序列数据为00、FF、55、AA序列数据中任意两种的组合。
一种实现eMMC芯片HS400高速接口通信的系统,其特征在于,包括:
与eMMC芯片连接的延时单元组,用于设计时钟信号和数据信号的初始延时TAP,同步增加时钟信号和数据信号的延时TAP;
与延时单元组连接的IDDR单元用于采集数据信号,在时钟信号上升沿输出奇数字节数据,在时钟信号下降沿输出偶数字节数据;
与IDDR单元连接同步寄存器组,其与IDDR输出端口的路径延时一致,用于使采集到的奇数字节数据与偶数字节数据同步输出;
与同步寄存器组连接的采集边沿切换单元,用于翻转采集边沿选择信号,切换当前延时TAP下的数据采集边沿。
延时单元组包括:
与eMMC芯片的数据引脚连接的第一延时单元,用于调节数据信号的输入延时时间;
与eMMC芯片的时钟引脚连接的第二延时单元,用于调节时钟信号的输入延时时间。
第二延时单元和IDDR单元之间的设有I/O时钟BUFFER单元,用于增强时钟信号的区域逻辑驱动能力,同时增加时钟信号的输入延时。
本发明有益效果:
1、芯片在初始化期间不进行写入数据的步骤后,快速找到采集窗口,并将采集时钟移动到数据的窗口中心。确保在温度、电压等外部环境变化时,依然可以稳定采集到正确的数据;
2、在硬件电路上无需FIFO/RAM等跨时钟处理常用手段,只需简单的几个DFF寄存器构成同步寄存器组、以及选择器MUX,即可完成数据的DS时钟域同步到系统内部时钟域,从而使时钟速度可以跑到HS400协议的极限,避免使用FIFO/RAM逻辑导致的时序不容易满足的情况。
附图说明
图1为本发明的方法流程图。
图2为本发明的系统结构图。
图3为本发明实施例的系统结构图。
图4为DS与DAT时序关系图。
图5为DS与DATA的采集窗口示例。
图6为IDDR单元采集输出时序图。
图7为系统内部时钟域CRC校验成功时的DS-CLK0同步示意图。
图8为系统内部时钟域CRC校验失败时的DS-CLK0同步示意图。
实施方式
为了使本申请的目的、技术方案和具体实施方法更为清楚,结合附图实例对本申请进行进一步详细说明。
本方法实现实现eMMC芯片HS400高速接口通信的方法流程,如图1所示。
S1利用时钟信号和数据信号的对齐关系,设计时钟信号和数据信号的初始延时TAP;
S2按照eMMC标准协议完成HS400接口初始化;
S3同步增加时钟信号和数据信号的延时TAP,同时读取eMMC芯片的N个块的数据进行系统内部时钟域CRC校验;
若系统内部时钟域CRC校验失败,翻转边沿选择信号,切换当前延时TAP下的数据采集边沿,完成同步;
若系统内部时钟域CRC校验成功,可用延时TAP窗口个数增加1,当可用延时TAP窗口的个数大于要求的最小窗口个数,将延时TAP设置到窗口中心,完成同步;若可用延时TAP窗口的个数不大于要求的最小窗口个数,返回S3进行延时TAP增加。
本方法实现实现eMMC芯片HS400高速接口通信的的系统结构,如图2所示,包括:
与eMMC芯片连接的延时单元组,用于设计时钟信号和数据信号的初始延时TAP,同步增加时钟信号和数据信号的延时TAP;
与延时单元组连接的IDDR单元,在时钟信号边沿采集数据信号数据,上升沿输出奇数字节数据,下降沿输出偶数字节数据;
与IDDR单元连接同步寄存器组,用于使采集到的奇数字节数据与偶数字节数据同步输出;
与同步寄存器组连接的采集边沿切换单元,用于翻转边沿选择信号,切换当前延时TAP下的数据采集边沿。
以图3所示的具体实施例系统结构为例,对本发明进行详细说明。
一种实现eMMC芯片HS400高速接口通信的的系统,包括:与eMMC芯片DATA和DS引脚连接的延时单元组1、与延时单元组1连接的IDDR单元3、与IDDR单元3连接的同步寄存器组4、与同步寄存器组4连接的采集边沿切换单元5。
具体的,eMMC芯片DATA引脚连接第一延时单元DLY,eMMC芯片DS引脚连接第二延时单元DLY,第一延时单元DLY直接连接IDDR单元3,第二延时单元DLY通过I/O时钟BUFFER单元2连接IDDR单元3。同步寄存器组由多个DFF组成,包括一级同步寄存单元和二级同步寄存单元,一级同步寄存单元由4个DFF构成,二级同步寄存单元由3个DFF构成。采集边沿切换单元5为选择器MUX。
在HS400模式下,eMMC芯片输出数据会同步DataStrobe引脚输出,如图4所示,DS(DataStrobe引脚)的上升沿与下降沿同步输出DATA数据,数据与DS脚有一定的抖动,在正负0.4ns以内。在数据发送完成后,DS也会停止发送,因此DS引脚并不能作为普通时钟使用。
为了实现eMMC芯片HS400高速接口通信,首先利用时钟信号DS和数据信号DATA的对齐关系,设计DS和DAT初始延时TAP,从而使DS在宽温条件下能够稳定采集到DATA。
设计DS和DAT初始延时TAP的一种实施方式为:
通过分析DS、DATA数据线在可编程逻辑器件内部的延时,计算确定DS与DATA的初始TAP,保证DATA与DS的建立、保持时间关系在需求的时序模型下面可以得到满足。
计算公式为:DS_TAP * DlyPerTAP + A–B = 1.25ns,其中DS_TAP为需要计算的时钟信号初始延时TAP,DlyPerTAP为芯片步进延时值,A为时钟信号线的逻辑内部延时,B为数据信号线的逻辑内部延时。若计算后的DS_TAP为负值,则需要增加DATA的初始TAP值。
通过计算确定好DS以及DATA的初始TAP后,可以利用时序分析工具再次分析该初始TAP在逻辑器件SLOW以及FAST模型下是否满足建立、保持时间关系。
设计DS和DAT初始延时TAP的另一种实施方式为:
通过手动调节DS或者DATA信号线的延时TAP,记录当前TAP是否可以正确通信,得到整个可以正确通信的DS或者DATA延时TAP窗口,然后取窗口中间的延时TAP。如图5所示,灰色表示不能正确通信,白色表示能够正确通信。该图中最佳延时TAP即是DS_TAP与DATA_TAP都为0的情况。
作为手动调节方式的优选实施方式:在DS线上加有BUFIO模块,增大DS线驱动能力的同时,增大了DS线的延时,从而使DATA数据线和DS线的初始延时TAP值都很小,这样可以保证绝大部分TAP用来参与DS-CLK0时钟同步步骤。
在完成DS和DAT初始延时TAP的设计后,可将初始TAP直接写入硬件模块,或者使用寄存器进行设置,以便适应不同类型的板卡以及硬件平台。
然后按照eMMC标准协议完成HS400接口初始化。
若DS支持增强模式,即可使用DS信号采集CMD信号线。初始延时后的DS直采CMD信号线,保证DS采集CMD信号线满足建立、保持时序关系。CMD信号线延时可随着DATA信号线的延时TAP改动而改动。由于DS与系统内部时钟CLK0的时序关系是统一的,所以CLK0时钟域能够稳定采集到DATA信号线,也必然能够稳定采集到CMD信号线。
若DS不支持增强模式,需要使用系统内部时钟CLK0采集CMD信号线,此时利用HS400初始化步骤当中的TUNING步骤,输出TUNING_CMD指令,调节CMD信号线的延时,从而使CLK0时钟能够稳定采集到CMD信号线。
完成初始化后,eMMC芯片切换到了HS400模式,进入DS-CLK同步流程,在同步增加延时TAP的过程中,在CLK0时钟域正确校验数据包的CRC。
具体的,采集DS、DATA数据的IDDR模块3使用OPPOSITE_EDGE模式,采集到的数据为上升沿输出奇数字节数据,下降沿输出偶数字节数据,采集到的数据关系如图6所示。
为了保证内部时钟域能够正确采集到IDDR输出的奇数字节数据以及偶数字节数据,需要使同步寄存器组到IDDR输出的路径延时一致。因此,在逻辑器件模块设计时,可以固定第一级的4个同步寄存器位置,从而使其到IDDR输出端口满足一致性关系。然后同步调节第一延时单元DLY和第二延时单元DLY,即进行同步增加延时TAP,直到满足下面两种找到最佳采集窗口的条件之一。
同步增加延时TAP的过程中的第一种情况,同步增加N次TAP,每次增加TAP,都可以在CLK0时钟域正确校验数据包的CRC,若N大于我们规定的最小窗口个数,可以退出增加TAP步骤,并调节DS/DATA的TAP到窗口的中间,此时DS的延时TAP值为DS_initial+N/2,DATA的延时TAP值为DATA_initial+N/2。
在该种情况下,输出的数据在CLK0上升沿同步输出,只需要对上升沿采集数据再次上升沿寄存一拍,对下降沿采集数据上升沿寄存一拍,即可实现DATA_ODD与DATA_EVEN同步输出结果,同步示意图,如图7所示。
同步增加延时TAP的过程中的第二种情况,在增加TAP的过程中,在CLK0时钟域校验数据CRC错误,此时,只需要变换采集边沿切换单元的电平即可。具体为,CLK0上升沿采集Data_pos错误或者CLK0下降沿采集Data_neg错误,表示CLK0在Data_pos/Data_neg采集数据的变化区域,此时变换Data_pos数据使用下降沿采集,则刚好是在数据有效区间的中心,变化Data_neg数据使用上升沿采集,则同样是在数据有效区间的中心,同步示意图如图8所示。此时采集即为最佳的窗口。Data_pos数据在下个时钟上升沿输出,Data_neg数据直接在本上升沿输出,即可让输出的奇数字节数据与偶数字节数据同步。
作为优选实施方式,为了增大eMMC芯片CRC校验的数据充分性,可以在eMMC芯片的数个块的固定空间内写入特殊校验数据,特殊校验序列数据为00、FF、55、AA序列数据中任意两种的组合,例如0x00、0xFF、0x55、0xAA序列数据,这些数据可以加大并行数据线的EMI互扰,增加CRC校验的充分性。
本发明在硬件电路上无需FIFO/RAM等跨时钟处理常用手段,只需简单的几个DFF寄存器以及选择器MUX即可完成数据的DS时钟域同步到CLOCK时钟域,从而使时钟速度可以跑到HS400协议的极限,避免使用FIFO/RAM逻辑导致的时序不容易满足的情况。
Claims (10)
1.一种实现eMMC芯片HS400高速接口通信的方法,其特征在于,包括以下步骤:
S1利用时钟信号和数据信号的对齐关系,设计时钟信号和数据信号的初始延时TAP;
S2按照eMMC标准协议完成HS400接口初始化;
S3同步增加时钟信号和数据信号的延时TAP,同时读取eMMC芯片的N个块数据进行系统内部时钟域CRC校验;
若系统内部时钟域CRC校验失败,翻转边沿选择信号,切换当前延时TAP下的数据采集边沿,完成同步;
若系统内部时钟域CRC校验成功,可用延时TAP窗口个数增加1,当可用延时TAP窗口的个数大于要求的最小窗口个数,将延时TAP设置到窗口中心,完成同步;若可用延时TAP窗口的个数不大于要求的最小窗口个数,返回S3进行延时TAP增加。
2. 根据权利要求1所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:步骤S1中时钟信号和数据信号的初始延时TAP,通过时钟信号线和数据信号线在可编程逻辑器件内部的延时计算,计算方法为DS_TAP * DlyPerTAP + A – B = 1.25ns,其中DS_TAP为需要计算的时钟信号初始延时TAP,DlyPerTAP为芯片IODELAY单元步进延时值,A为时钟信号线的硬件内部延时,B为数据信号线的硬件内部延时。
3.根据权利要求2所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:若计算出的DS_TAP为负值,则增加数据信号的初始延时TAP。
4.根据权利要求1所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:步骤S1中时钟信号和数据信号的初始延时TAP,首先通过手动调节时钟信号线或数据信号线的延时TAP,记录当前延时TAP是否可以正确通信,得到整个可以正确通信的时钟信号和数据信号的延时TAP窗口,取窗口中间的延时TAP即为初始延时TAP。
5.根据权利要求1所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:步骤S3,通过OPPOSITE_EDGE模式采集数据信号线上的数据,在时钟信号上升沿输出奇数字节数据、下降沿输出偶数字节数据,在系统内部时钟上升沿采集奇数字节数据、下降沿采集偶数字节数据。
6.根据权利要求1所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:
步骤S3中,在同步增加时钟信号和数据信号的延时TAP的过程中,若同步增加N次,每次增加延时TAP,都可以在系统内部时钟域校验数据CRC成功,则可用延时TAP窗口个数增加为N,当N大于要求的最小窗口个数,退出同步增加步骤,并将延时TAP设置到窗口中心,对系统内部时钟上升沿采集的数据再次上升沿寄存一拍,对下降沿采集数据上升沿寄存一拍,可让输出的奇数字节数据与偶数字节数据同步输出。
7.根据权利要求1所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:步骤S3中,在同步增加时钟信号和数据信号的延时TAP的过程中,若在系统内部时钟域校验数据CRC失败,变换奇数字节数据使用系统内部时钟下降沿采集,变换偶数字节数据使用系统内部时钟上升沿采集,奇数字节数据在下个系统内部时钟上升沿输出,偶数字节数据直接在本次上升沿输出,可让输出的奇数字节数据与偶数字节数据同步输出。
8.根据权利要求1所述的实现eMMC芯片HS400高速接口通信的方法,其特征在于:步骤S3中,在eMMC芯片的N个块的固定空间内写入有特殊校验序列数据,特殊校验序列数据为00、FF、55、AA序列数据中任意两种的组合。
9.一种实现eMMC芯片HS400高速接口通信的系统,其特征在于,包括:
与eMMC芯片连接的延时单元组,用于设计时钟信号和数据信号的初始延时TAP,同步增加时钟信号和数据信号的延时TAP;
与延时单元组连接的IDDR单元,用于采集数据信号,在时钟信号上升沿输出奇数字节数据,在时钟信号下降沿输出偶数字节数据;
与IDDR单元连接同步寄存器组,其与IDDR输出端口的路径延时一致,用于使采集到的奇数字节数据与偶数字节数据同步输出;
与同步寄存器组连接的采集边沿切换单元,用于翻转采集边沿选择信号,切换当前延时TAP下的数据采集边沿。
10.根据权利要求9所述的实现eMMC芯片HS400高速接口通信的系统,其特征在于,
延时单元组包括:
与eMMC芯片的数据引脚连接的第一延时单元,用于调节数据信号的输入延时时间,
与eMMC芯片的时钟引脚连接的第二延时单元,用于调节时钟信号的输入延时时间;
第二延时单元和IDDR单元之间的设有I/O时钟BUFFER单元,用于增强时钟信号的区域逻辑驱动能力,同时增加时钟信号的输入延时。
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