CN107872221A - 一种全相位数字延迟锁相环装置及工作方法 - Google Patents

一种全相位数字延迟锁相环装置及工作方法 Download PDF

Info

Publication number
CN107872221A
CN107872221A CN201610852034.2A CN201610852034A CN107872221A CN 107872221 A CN107872221 A CN 107872221A CN 201610852034 A CN201610852034 A CN 201610852034A CN 107872221 A CN107872221 A CN 107872221A
Authority
CN
China
Prior art keywords
clock signal
delay
slave
value
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610852034.2A
Other languages
English (en)
Other versions
CN107872221B (zh
Inventor
寇楠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen ZTE Microelectronics Technology Co Ltd
Original Assignee
Shenzhen ZTE Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen ZTE Microelectronics Technology Co Ltd filed Critical Shenzhen ZTE Microelectronics Technology Co Ltd
Priority to CN201610852034.2A priority Critical patent/CN107872221B/zh
Publication of CN107872221A publication Critical patent/CN107872221A/zh
Application granted granted Critical
Publication of CN107872221B publication Critical patent/CN107872221B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Landscapes

  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明实施例公开了一种全相位数字延迟锁相环装置及工作方法，所述方法包括：对参考时钟信号进行延时处理，获得第一时钟信号；对所述第一时钟信号进行延时处理，获得第二时钟信号；利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。

Description

一种全相位数字延迟锁相环装置及工作方法
技术领域
本发明涉及电子技术领域，尤其涉及一种全相位数字延迟锁相环装置及工作方法。
背景技术
时钟信号作为数字电路中的关键信号，它在模块间传递的延时及相位偏移是衡量时钟分布质量好坏的重要指标。随着芯片规模的增大，接口速率的增加，片内时钟分布质量和时钟延迟变得尤其重要，传统的时钟树已经无法保持片内高速时钟的精确同步需求。目前高性能时钟技术的趋势是数字延迟锁相环(Delay-Locked Loop，DLL)技术，该技术能够实现分频、倍频和移相等功能，具有较强的应用价值。
随着存储器件接口速率越来越快，为保证数据正确采样也开始使用DLL。数字延迟锁相环的基本原理，如图1所示，延迟线产生输入时钟的延时输出，即反馈时钟，控制逻辑对输入时钟和反馈时钟进行抽样、比较，获得相应的控制信号，对延迟线进行调整，从而实现相位的锁定。但是，在实现本发明过程中，发明人发现现有实现时钟相移的数字DLL技术，尤其是包括主从结构的DLL技术，通常只针对固定相移，且工作频率范围有限，因此适用范围较窄。
发明内容
为解决上述技术问题，本发明实施例期望提供一种全相位数字延迟锁相环装置及工作方法，能够在全周期和半周期工作模式下，根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，从而实现对输入时钟的任意相移，并解决工作频率受限问题。
本发明的技术方案是这样实现的：
第一方面，本发明实施例提供了一种全相位数字延迟锁相环的工作方法，所述方法包括：
对参考时钟信号进行延时处理，获得第一时钟信号；
对所述第一时钟信号进行延时处理，获得第二时钟信号；
利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；
根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；
根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。
在上述方案中，所述利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值，包括：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值。
在上述方案中，所述利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值，具体包括：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延时单元的数目；
在完成主延时单元数目的调整后，重新利用调整后的主延时单元数对所述参考时钟信号进行延时处理，获取对应的第一时钟信号，并继续对获取的所述第一时钟信号进行延时处理获取对应的第二时钟信号；
判断是否达到锁定状态；以及，
当判断未达到锁定状态时，返回继续利用主延时单元数目调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延时单元数目，直到达到锁定状态；
当判断达到锁定状态时，将对应的主延时单元数作为锁定值输出。
在上述方案中，所述判断是否达到锁定状态，具体包括：
当工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合；
当工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合。
在上述方案中，所述当工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合，具体包括：
当所述第一时钟信号和所述参考时钟信号的上升沿重合时，判断达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的上升沿没有重合时，判断没有达到锁定状态。
在上述方案中，所述当工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合，具体包括：
当所述第一时钟信号和所述参考时钟信号的下降沿重合时，判断达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的下降沿没有重合时，判断没有达到锁定状态。
在上述方案中，所述根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，具体包括：
根据下式获取任意所需相移值对应的从延迟值：
其中，Ndelay为所述从延迟值，N为初始主/从延时单元总数，θ为任意所需相移值；
当工作模式为全周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数：
Ndecoder＝(Nencoder×Ndelay)/N
其中，Nencoder为所述锁定值，Ndecoder为所需的从延时单元数；
当工作模式为半周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数。
Ndecoder＝(Nencoder×Ndelay×2)/N
第二方面，本发明实施例提供了一种装置，所述装置，包括：主延迟线、相位检测模块、主控制单元、从控制单元和从延迟线；其中，
所述主延迟线，由延时单元组成，用于对参考时钟信号进行延时处理，获得第一时钟信号；
所述相位检测模块，由延时单元组成，用于对所述第一时钟信号进行延时处理，获得第二时钟信号；
所述主控制单元，用于利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；
所述从控制单元，用于根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，并选通从延迟线所需的从延时单元数目；
所述从延迟线，由延时单元组成，用于根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。
在上述方案中，所述主控制单元，具体用于：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成主延迟线的相位锁定，获取对应的锁定值。
在上述方案中，所述主控制单元，具体用于：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延迟线的主延时单元数目；
接收主延迟线调整后输出的第一时钟信号和相位检测模块输出的第二时钟信号；
判断主延迟线是否达到锁定状态；以及，
当判断主延迟线未达到锁定状态时，返回继续利用主延迟线调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延迟线的主延时单元数目，直到主延迟线达到锁定状态；
当判断主延迟线达到锁定状态时，将对应的主延时单元数作为锁定值输出。
在上述方案中，所述主控制单元用于：
当主延迟线的工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合；
当主延迟线的工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合。
在上述方案中，所述主控制单元用于：
当所述第一时钟信号和所述参考时钟信号的上升沿重合时，判断主延迟线达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的上升沿没有重合时，判断主延迟线没有达到锁定状态。
在上述方案中，所述主控制单元用于：
当所述第一时钟信号和所述参考时钟信号的下降沿重合时，判断主延迟线达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的下降沿没有重合时，判断主延迟线没有达到锁定状态。
在上述方案中，所述从控制单元，具体用于：
根据下式获取任意所需相移值对应的从延迟值：
其中，Ndelay为所述从延迟值，N为初始主/从延时单元总数，θ为任意所需相移值；
当主延迟线的工作模式为全周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数：
Ndecoder＝(Nencoder×Ndelay)/N
其中，Nencoder为所述锁定值，Ndecoder为所需的从延时单元数；
当主延迟线的工作模式为半周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数。
Ndecoder＝(Nencoder×Ndelay×2)/N
本发明实施例提供了一种全相位数字延迟锁相环装置及工作方法，该方法能够在全周期和半周期工作模式下，根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，从而实现对输入时钟的任意相移，并解决工作频率受限问题。
附图说明
图1为现有技术中数字延迟锁相环的基本工作原理示意图；
图2为本发明实施例提供了一种全相位数字延迟锁相环的工作方法流程示意图；
图3为本发明实施例提供了一种实现相位锁定的流程示意图；
图4为本发明实施例提供了一种装置的结构示意图；
图5为本发明实施例提供了一种参数化设计应用示例的示意图；
图6为本发明实施例提供了一种应用示例的全相位数字延迟锁相环的工作方法流程示意图；
图7为本发明实施例提供了一种两级同步采样的示意图；
图8为本发明实施例提供了一种判断主延迟线达到锁定状态的示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
实施例一
如图2所示，该图给出了本发明实施例提供的一种全相位数字延迟锁相环工作方法，具体地，所述方法可以包括：
S210、对参考时钟信号进行延时处理，获得第一时钟信号；
S220、对所述第一时钟信号进行延时处理，获得第二时钟信号；
通常情况下，延时处理是通过延时单元来实现的。为了保证系统的工作时效，在对所述第一时钟信号进行延时处理时，所使用的延时单元数目较少，根据实际的项目经验，通常使用的延时单元数目为8。
S230、利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；
为了避免亚稳态，在利用所述第一时钟信号和所述第二时钟信号获取锁定值前，还需要预先将所述第一时钟信号和第二时钟信号进行两级同步采样，在获得对应的第一采样信号和第二采样信号后，再利用所述第一采样信号和所述第二采样信号获取所述锁定值。可以理解地，当利用所述第一采样信号和所述第二采样信号获取所述锁定值时，则需要利用所述第一采样信号和所述第二采样信号完成鉴相。
S240、根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；
需要说明的是，当计算得出从延时单元数后，可以将所述从延时单元数转换成独热码，从而控制从延时单元的选通。
S250、根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。
需要说明的是，所述从输入时钟与所述参考时钟是同频率的。此外，本发明实施例中所述的第一时钟信号、第二时钟信号和第三时钟信号，之所以这样描述，目的是为了便于区分不同的时钟信号，不存在特定的逻辑顺序。
示例性地，利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值，包括：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值，如图3所示，所述方法具体可以包括：
S310、利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延时单元的数目；
S320、在完成主延时单元数目的调整后，重新利用调整后的主延时单元数对所述参考时钟信号进行延时处理，获取对应的第一时钟信号，并继续对获取的所述第一时钟信号进行延时处理获取对应的第二时钟信号；
S330、判断是否达到锁定状态，如果是，执行步骤S331；否则，返回执行步骤S310；
需要说明的是，当未达到锁定状态时，此时返回执行步骤S310时，是利用主延时单元数目调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延时单元数目。
S331、将对应的主延时单元数作为锁定值输出；
需要说明的是，当工作模式为全周期模式时，判断是否达到锁定状态的依据是第一时钟信号和参考时钟信号的上升沿是否重合：当所述第一时钟信号和所述参考时钟信号的上升沿重合时，说明达到锁定状态；反之，则没有达到锁定状态；
当工作模式为半周期模式时，判断是否达到锁定状态的依据是第一时钟信号和参考时钟信号的下降沿是否重合：当所述第一时钟信号和所述参考时钟信号的下降沿重合时，说明达到锁定状态；反之，则没有达到锁定状态；
示例性地，根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；所述方法中的所述从延迟值指的是：为了满足指定相移需求，所需要的从延时单元数。在全周期工作模式和半周期工作模式下，所述延迟值的计算方法是相同的。
设任意所需相移为θ，根据公式(1)容易得到对应的从延迟值Ndelay：
其中，N指的是初始主/从延时单元总数，主延时单元总数与从延时单元总数相同。
通常情况下，所需相移值θ一般为0°、90°、180°和270°，因此，由公式(1)容易计算得出对应的从延迟值Ndelay为N、和
另外，在不同的工作模式下，所述方法中所需的从延时单元数的计算方法略有不同，其值需要根据相应的计算公式获取：
当工作模式为全周期模式时，根据所述锁定值和已获取的所述从延迟值通过公式(2)计算得出所需的从延时单元数Ndecoder：
Ndecoder＝(Nencoder×Ndelay)/N (2)
其中，Nencoder为所述锁定值。
当工作模式为半周期模式，且所需相移小于或者等于180°时，根据所述锁定值和已获取的所述从延迟值通过公式(3)计算得出所需的从延时单元数Ndecoder：
Ndecoder＝(Nencoder×Ndelay×2)/N (3)
其中，Nencoder为所述锁定值。
当工作模式为半周期模式，且所需相移大于180°时，根据所述锁定值和已获取的所述从延迟值通过公式(4)计算得出所需的从延时单元数Ndecoder：
Ndecoder＝(Nencoder×(Ndelay-63)×2)/N (4)
本发明实施例提供了一种全相位数字锁相环的方法，在达到锁定状态并获取对应的锁定值后，根据锁定值和预设的任意所需相移值所对应的从延迟值获取所需的从延时单元数，从而实现对输入时钟的任意相移。另外，本发明实施例提供的方法能够使得锁相环在全周期模式和半周期模式下都能够正常工作，满足高低频时钟的工作要求。
实施例二
基于前述实施例相同的技术构思，参见图4，其示出了本发明实施例提供的一种全相位数字延迟锁相环的装置40，所述装置可以包括：主延迟线410、相位检测模块420、主控制单元430、从控制单元440和从延迟线450；其中，
所述主延迟线410，由延时单元组成，用于对参考时钟信号进行延时处理，获得第一时钟信号；
所述相位检测模块420，由延时单元组成，用于对所述第一时钟信号进行延时处理，获得第二时钟信号；
所述主控制单元430，用于利用所述第一时钟信号和所述第二时钟信号获取锁定值；
所述从控制单元440，用于根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，并选通从延迟线所需的从延时单元数目；
所述从延迟线450，由延时单元组成，用于根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。
需要说明的是，主延迟线和从延迟线完全相同，均由多个延时单元连接组成，延时单元的个数可以根据实际精度进行配置，延时单元越多，精度越高。主从延迟线相同便于实现全相位的时钟偏移，并且后端实现更容易，延迟线参数化后可被多次引用。
例如，在实际应用中，为了满足同一设计中不同时钟相移要求，可以对从控制单元和从延迟线进行参数化设计，实现从控制单元和从延迟线的多次引用。例如，参数化设计后的全相位数字DLL可以用于满足某控制器的不同时钟输入要求。如图5所示，drv_clk代表驱动时钟，用于驱动数据输出，满足不同传输速率模式下的保持时间要求，通常需要实现0°/90°/180°相移；sample_clk代表采样时钟，用于采样输入数据，尤其在HS200模式下通过调谐(Tuning)确定采样点，能够实现全周期范围内的相移。另外，HS400模式下器件在data_strobe的上升沿输出ddr数据，主控制器采样时需要保证data_strobe在ddr数据的中间，即data_strobe需要实现90°相移。这里从延迟线参数设置为3，即从控制单元和从延迟线可以引用3次，分别满足drv_clk，sample_clk，data_strobe的相移要求。实际应用中，对于sample_clk的Tuning，假设调整级数为32，则每次增加N/32个延时单元，控制resync_dll，配置从延迟线控制寄存器增加延时单元，在整个周期内采样Tuning数据并比较，最后确定采样区间及最佳采样点。
在上述方案中，所述主控制单元430，具体用于：利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成主延迟线的相位锁定，获取对应的锁定值。
上述方案中，所述主控制单元430，具体用于：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延迟线的主延时单元数目；
接收主延迟线调整后输出的第一时钟信号和相位检测模块输出的第二时钟信号；
判断主延迟线是否达到锁定状态；以及，
当判断主延迟线未达到锁定状态时，返回继续利用主延迟线调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延迟线的主延时单元数目，直到主延迟线达到锁定状态；
当判断主延迟线达到锁定状态时，将对应的主延时单元数作为锁定值输出。
在上述方案中，所述主控制单元430，具体用于：
当主延迟线的工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合；
当主延迟线的工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合。
在上述方案中，所述主控制单元430，具体用于：
当所述第一时钟信号和所述参考时钟信号的上升沿重合时，判断主延迟线达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的上升沿没有重合时，判断主延迟线没有达到锁定状态。
在上述方案中，所述主控制单元430，具体用于：
当所述第一时钟信号和所述参考时钟信号的下降沿重合时，判断主延迟线达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的下降沿没有重合时，判断主延迟线没有达到锁定状态。
在上述方案中，所述从控制单元440，具体用于：
根据下式获取任意所需相移值对应的从延迟值：
其中，Ndelay为所述从延迟值，N为初始主/从延时单元总数，θ为任意所需相移值；
当主延迟线的工作模式为全周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数：
Ndecoder＝(Nencoder×Ndelay)/N
其中，Nencoder为所述锁定值，Ndecoder为所需的从延时单元数；
当主延迟线的工作模式为半周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数。
Ndecoder＝(Nencoder×Ndelay×2)/N
需要说明的是，主延迟线410的延时单元初始数目、主延迟线的延时单元工作数目、相位检测单元中的延时单元工作数目以及主延迟线的工作模式可以通过主延迟线控制寄存器进行控制；主延迟线410的当前工作状态，包括主延迟线410当前的工作模式和当前工作的延时单元数目，可以通过主延迟线状态寄存器进行指示；从延迟线450的延时单元工作数目和工作模式可以通过从延迟线控制寄存器进行控制；从延迟线450的从延迟值可以通过从延迟线状态寄存器进行指示。
实施例三
基于前述实施例相同的技术构思，本实施例将结合实际装置对前述实施例的技术方案作更为直观、详细的说明。
如图6所示，从图中可以看出，所述的全相位数字延迟锁相环40主要包括主延迟线410、相位检测模块420、主控制单元430、从控制单元440和从延迟线450。当主控制单元430的dll_rst_n复位释放后，主延迟线410开始锁定过程；参考时钟rclki经过主延迟线410获得第一时钟信号clk_mstr，在相位检测模块420中经过少量延时单元DE产生第二时钟信号clk_dly；为避免亚稳态，第一时钟信号clk_mstr和第二时钟信号clk_dly分别进行两级同步采样后得到第一采样信号phase_0和第二采样信号phase_1，如图7所示，两级同步采样器可以是简单的同步器，通常采用两个D触发器来构成。从图中可以看出，两个同步采样器的输入信号采用相同的参考时钟，同步输出第一采样信号phase_0和第二采样信号phase_1；主控制单元430比较第一采样信号phase_0和第二采样信号phase_1，根据比较结果通过增加和减少主延时单元计数器one_hot_cnt_mstr的计数值，调整主延迟线410的主延时单元DE的个数，直到第一时钟信号clk_mstr和参考时钟rclki的上升沿(或者下降沿)重合，此时达到锁定，输出lock_done指示信号，并得到全周期工作模式(或者半周期工作模式)所需的主延时单元个数，即锁定值encoder；同时，将半周期模式指示值half_clock_mode和获得的锁定值encoder同步输出给从控制单元440；从控制单元440根据encoder值以及需要达到的相移，获取当前工作模式下从延迟线450需要的从延时单元个数decoder，并将decoder的数值转换成独热码one_hot_cnt_slv_0，控制从延时单元的选通；在完成从延时单元的选通工作后，与参考时钟同频的从输入时钟clki_0经过从延迟线450输出指定相移的第三时钟信号clko_0。
需要说明的是，在实际应用中，通常将全周期工作模式设置为缺省值，主延迟线控制寄存器包括半周期模式的控制信号值half_clock_mode，当主控制单元430输出的half_clock_mode有效时，则指示系统的工作模式为半周期模式；相反地，当主控制单元430输出的half_clock_mode无效时，则指示系统的工作模式为全周期模式。另外，除了可以配置half_cycle_mode寄存器外，当系统处于全周期模式下，主控制单元430如果检测到所有延时单元也不能达到全时钟周期，会自动切换到半周期模式。如果在半周期模式下，所有延时单元也不能达到半个时钟周期，这时进入到饱和模式，输出lock_done指示信号。主延迟线状态寄存器有半周期模式以及饱和模式的指示信号。
另外，还需要说明的是，所述控制和状态信号使得系统能设计支持周期性地或基于传输自动补偿电压和温度漂移。比如系统设计外围电路在达到指定计数器值或传输边界，将锁定值作为主延迟线的延时单元初始数目，判断主延迟线是否仍然锁定，如果仍然锁定，保持现在状态，如果没有锁定，重新执行锁定流程。
根据实际项目经验，为保证系统整体的工作时效，相位检测模块420中的延时单元数目设置为8个，可以通过主延迟线寄存器可以控制实际使用的延时单元个数。通常情况下，计数器one_hot_cnt_mstr的计数值采用独热码进行编码。
在上述示例说明中，如图8所示，主延迟线410在全周期工作模式下，当phase_0＝1，phase_1＝0时，主延迟线410达到锁定状态；相反地，主延迟线410在半周期工作模式下，当phase_0＝0，phase_1＝1时，主延迟线410达到锁定状态。
此外，本发明实施例采用的延时单元由两个输入与非门NAND2组成，因此，对于N个延时单元，延时值T可以根据公式(5)得出：
T＝2TNAND2 (5)
其中，TNAND2为与非门NAND2的延时值。NAND2的延时值与工艺，环境温度，工作电压有关。
因此，容易理解地，从控制单元440可以根据锁定值以及从延迟值计算得出从延迟线需要经过多少个从延时单元。假设主延迟线的工作模式为全周期模式，设主/从延迟线各有N＝128个延时单元，每个与非门延时TNAND2为30ps，输入参考时钟为208MHz，即时钟周期T1为4.8ns，系统需要实现90°的相移。那么，首先可以根据公式(6)计算得出全周期模式下需要的主延时单元数目为80。
90°相移需要设置从延迟值为N/4，即从延迟值delay为32；从控制单元440根据公式(3)计算从延迟线计数值decoder为40，转换成独热码one_host_cnt_slv_0，从而控制从延时单元的选通，因此，从输入时钟需要经过40个延时单元，得到90°相移的时钟。
需要说明的是，本实施例中的从延迟值delay对应上述公式中的Ndelay；锁定值encoder对应上述公式中的Nencoder；从延迟线计数值decoder对应上述公式中的Ndecoder。
从上述说明中可知，本实施例以90°相移为例，对全周期工作模式下的所述数字DLL的工作过程进行了具体的说明和解释，对于其它相移，其实现方法相同，此处不再赘述。对于半周期模式下所需相移值大于180°时，可以根据公式(4)计算得出从延迟线的延时单元数。
本发明实施例以全周期工作模式下的90°相移需求为例，结合实际装置详细说明了满足90°相移的具体实现过程，从上述说明中可以知道，本发明实施例提供的方法能够根据锁定值和所需相移值所对应的从延迟值获取所需的从延时单元数，实现对输入时钟的所需相移。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (14)

1.一种全相位数字延迟锁相环的工作方法，其特征在于，所述方法包括：
对参考时钟信号进行延时处理，获得第一时钟信号；
对所述第一时钟信号进行延时处理，获得第二时钟信号；
利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；
根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数；
根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。
2.根据权利要求1所述的方法，其特征在于，所述利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值，包括：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值。
3.根据权利要求2所述的方法，其特征在于，所述利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成相位锁定，获取对应的锁定值，具体包括：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延时单元的数目；
在完成主延时单元数目的调整后，重新利用调整后的主延时单元数对所述参考时钟信号进行延时处理，获取对应的第一时钟信号，并继续对获取的所述第一时钟信号进行延时处理获取对应的第二时钟信号；
判断是否达到锁定状态；以及，
当判断未达到锁定状态时，返回继续利用主延时单元数目调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延时单元数目，直到达到锁定状态；
当判断达到锁定状态时，将对应的主延时单元数作为锁定值输出。
4.根据权利要求3所述的方法，其特征在于，所述判断是否达到锁定状态，具体包括：
当工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合；
当工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合。
5.根据权利要求4所述的方法，其特征在于，所述当工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合，具体包括：
当所述第一时钟信号和所述参考时钟信号的上升沿重合时，判断达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的上升沿没有重合时，判断没有达到锁定状态。
6.根据权利要求4所述的方法，其特征在于，所述当工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合，具体包括：
当所述第一时钟信号和所述参考时钟信号的下降沿重合时，判断达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的下降沿没有重合时，判断没有达到锁定状态。
7.根据权利要求1所述的方法，其特征在于，所述根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，具体包括：
根据下式获取任意所需相移值对应的从延迟值：
其中，Ndelay为所述从延迟值，N为初始主/从延时单元总数，θ为任意所需相移值；
当工作模式为全周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数：
Ndecoder＝(Nencoder×Ndelay)/N其中，Nencoder为所述锁定值，Ndecoder为所需的从延时单元数；
当工作模式为半周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数。
Ndecoder＝(Nencoder×Ndelay×2)/N 。
8.一种装置，其特征在于，所述装置，包括：主延迟线、相位检测模块、主控制单元、从控制单元和从延迟线；其中，
所述主延迟线，由延时单元组成，用于对参考时钟信号进行延时处理，获得第一时钟信号；
所述相位检测模块，由延时单元组成，用于对所述第一时钟信号进行延时处理，获得第二时钟信号；
所述主控制单元，用于利用所述第一时钟信号和所述第二时钟信号完成相位锁定，并获取对应的锁定值；
所述从控制单元，用于根据所述锁定值和预设的任意所需相移值所对应的从延迟值，获取所需从延时单元数，并选通从延迟线所需的从延时单元数目；
所述从延迟线，由延时单元组成，用于根据获取的从延时单元数对从输入时钟信号进行延时处理，获得所需相移的第三时钟信号。
9.根据权利要求8所述的装置，其特征在于，所述主控制单元，具体用于：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果完成主延迟线的相位锁定，获取对应的锁定值。
10.根据权利要求9所述的装置，其特征在于，所述主控制单元，具体用于：
利用所述第一时钟信号和所述第二时钟信号进行鉴相，并根据鉴相结果调整主延迟线的主延时单元数目；
接收主延迟线调整后输出的第一时钟信号和相位检测模块输出的第二时钟信号；
判断主延迟线是否达到锁定状态；以及，
当判断主延迟线未达到锁定状态时，返回继续利用主延迟线调整后获取的第一时钟信号和第二时钟信号进行鉴相和调整主延迟线的主延时单元数目，直到主延迟线达到锁定状态；
当判断主延迟线达到锁定状态时，将对应的主延时单元数作为锁定值输出。
11.根据权利要求10所述的装置，其特征在于，所述主控制单元用于：
当主延迟线的工作模式为全周期模式时，判断所述第一时钟信号和所述参考时钟信号的上升沿是否重合；
当主延迟线的工作模式为半周期模式时，判断所述第一时钟信号和所述参考时钟信号的下降沿是否重合。
12.根据权利要求11所述的装置，其特征在于，所述主控制单元用于：
当所述第一时钟信号和所述参考时钟信号的上升沿重合时，判断主延迟线达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的上升沿没有重合时，判断主延迟线没有达到锁定状态。
13.根据权利要求11所述的装置，其特征在于，所述主控制单元用于：
当所述第一时钟信号和所述参考时钟信号的下降沿重合时，判断主延迟线达到锁定状态；
当所述第一时钟信号和所述参考时钟信号的下降沿没有重合时，判断主延迟线没有达到锁定状态。
14.根据权利要求8所述的装置，其特征在于，所述从控制单元，具体用于：
根据下式获取任意所需相移值对应的从延迟值：
其中，Ndelay为所述从延迟值，N为初始主/从延时单元总数，θ为任意所需相移值；
当主延迟线的工作模式为全周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数：
Ndecoder＝(Nencoder×Ndelay)/N
其中，Nencoder为所述锁定值，Ndecoder为所需的从延时单元数；
当主延迟线的工作模式为半周期模式时，根据所述锁定值和已获取的所述从延迟值通过下式计算得出所需的从延时单元数。
Ndecoder＝(Nencoder×Ndelay×2)/N 。
CN201610852034.2A 2016-09-26 2016-09-26 一种全相位数字延迟锁相环装置及工作方法 Active CN107872221B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610852034.2A CN107872221B (zh) 2016-09-26 2016-09-26 一种全相位数字延迟锁相环装置及工作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610852034.2A CN107872221B (zh) 2016-09-26 2016-09-26 一种全相位数字延迟锁相环装置及工作方法

Publications (2)

Publication Number Publication Date
CN107872221A true CN107872221A (zh) 2018-04-03
CN107872221B CN107872221B (zh) 2021-04-27

Family

ID=61750812

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610852034.2A Active CN107872221B (zh) 2016-09-26 2016-09-26 一种全相位数字延迟锁相环装置及工作方法

Country Status (1)

Country Link
CN (1) CN107872221B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108761431A (zh) * 2018-04-20 2018-11-06 广州民航职业技术学院 一种用于声纳系统测试的数字延时系统及其实现方法
CN109144938A (zh) * 2018-11-12 2019-01-04 成都傅立叶电子科技有限公司 一种实现eMMC芯片HS400高速接口通信的方法及系统
CN109831206A (zh) * 2019-02-13 2019-05-31 芯原微电子(上海)股份有限公司 延迟锁定环及延迟锁定方法
CN110007712A (zh) * 2019-03-28 2019-07-12 深圳忆联信息系统有限公司 用于降低数字时钟频率误差的方法、装置、计算机设备及存储介质
CN110827875A (zh) * 2018-08-14 2020-02-21 美光科技公司 具有时序调整机构的电子装置
CN113659979A (zh) * 2021-08-20 2021-11-16 长江存储科技有限责任公司 延迟锁相环及其延迟线锁定方法、装置、介质及系统
CN114759915A (zh) * 2021-01-12 2022-07-15 创意电子股份有限公司 提供时钟给通信实体层中的解串转换器的电路
WO2024040693A1 (zh) * 2022-08-22 2024-02-29 长鑫存储技术有限公司 一种延迟锁相环和存储器

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1121753A (zh) * 1993-04-28 1996-05-01 艾利森电话股份有限公司 数字受控晶体振荡器
US5727038A (en) * 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator
CN1334644A (zh) * 2000-05-31 2002-02-06 米特尔公司 利用多级数字式延迟线技术的减小抖动锁相环
CN2606494Y (zh) * 2003-03-07 2004-03-10 上海华虹集成电路有限责任公司 一种数字锁相环
CN101640533A (zh) * 2009-08-14 2010-02-03 东南大学 一种全数字锁相环的快速锁定方法
CN101753134A (zh) * 2008-11-28 2010-06-23 卓联半导体有限公司 用于锁相环的软基准切换
CN101951260A (zh) * 2010-10-11 2011-01-19 上海电力学院 一种数字延迟锁相环电路
CN103795404A (zh) * 2012-10-31 2014-05-14 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法
CN105280220A (zh) * 2015-11-16 2016-01-27 西安华芯半导体有限公司 改善dram存储器自刷新退出的dll锁定过程电路和锁定方法
CN106549664A (zh) * 2015-09-22 2017-03-29 澜起科技（上海）有限公司 一种数字延迟锁相环及其锁定方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1121753A (zh) * 1993-04-28 1996-05-01 艾利森电话股份有限公司 数字受控晶体振荡器
US5727038A (en) * 1996-09-06 1998-03-10 Motorola, Inc. Phase locked loop using digital loop filter and digitally controlled oscillator
CN1334644A (zh) * 2000-05-31 2002-02-06 米特尔公司 利用多级数字式延迟线技术的减小抖动锁相环
CN2606494Y (zh) * 2003-03-07 2004-03-10 上海华虹集成电路有限责任公司 一种数字锁相环
CN101753134A (zh) * 2008-11-28 2010-06-23 卓联半导体有限公司 用于锁相环的软基准切换
CN101640533A (zh) * 2009-08-14 2010-02-03 东南大学 一种全数字锁相环的快速锁定方法
CN101951260A (zh) * 2010-10-11 2011-01-19 上海电力学院 一种数字延迟锁相环电路
CN103795404A (zh) * 2012-10-31 2014-05-14 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法
CN106549664A (zh) * 2015-09-22 2017-03-29 澜起科技（上海）有限公司 一种数字延迟锁相环及其锁定方法
CN105280220A (zh) * 2015-11-16 2016-01-27 西安华芯半导体有限公司 改善dram存储器自刷新退出的dll锁定过程电路和锁定方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
AMR ELSHAZLY等: "Clock Multiplication Techniques Using Digital Multiplying Delay-Locked Loops", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
罗宁 等: "应用于全数字锁相环的高性能数控振荡器设计", 《微电子学与计算机》 *
邓小莺 等: "基于噪声分析的低抖动全数字锁相环的设计", 《微电子学》 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108761431A (zh) * 2018-04-20 2018-11-06 广州民航职业技术学院 一种用于声纳系统测试的数字延时系统及其实现方法
CN110827875A (zh) * 2018-08-14 2020-02-21 美光科技公司 具有时序调整机构的电子装置
US10938395B2 (en) 2018-08-14 2021-03-02 Micron Technology, Inc. Electronic device with a timing adjustment mechanism
CN109144938A (zh) * 2018-11-12 2019-01-04 成都傅立叶电子科技有限公司 一种实现eMMC芯片HS400高速接口通信的方法及系统
CN109144938B (zh) * 2018-11-12 2023-11-03 成都傅立叶电子科技有限公司 一种实现eMMC芯片HS400高速接口通信的方法及系统
CN109831206A (zh) * 2019-02-13 2019-05-31 芯原微电子(上海)股份有限公司 延迟锁定环及延迟锁定方法
CN110007712A (zh) * 2019-03-28 2019-07-12 深圳忆联信息系统有限公司 用于降低数字时钟频率误差的方法、装置、计算机设备及存储介质
CN114759915A (zh) * 2021-01-12 2022-07-15 创意电子股份有限公司 提供时钟给通信实体层中的解串转换器的电路
CN113659979A (zh) * 2021-08-20 2021-11-16 长江存储科技有限责任公司 延迟锁相环及其延迟线锁定方法、装置、介质及系统
WO2024040693A1 (zh) * 2022-08-22 2024-02-29 长鑫存储技术有限公司 一种延迟锁相环和存储器

Also Published As

Publication number Publication date
CN107872221B (zh) 2021-04-27

Similar Documents

Publication Publication Date Title
CN107872221B (zh) 一种全相位数字延迟锁相环装置及工作方法
US8174300B2 (en) Clock generator, pulse generator utilizing the clock generator, and methods thereof
US8942333B2 (en) Apparatus and methods for clock alignment for high speed interfaces
CN102594341B (zh) 数字相位频率检测器、数字锁相环及其检测方法
US7518423B2 (en) Digital DLL circuit for an interface circuit in a semiconductor memory
US20140333361A1 (en) Event-driven clock duty cycle control
CN103258561A (zh) 半导体装置的数据输出定时控制电路
CN106253883B (zh) 内建于芯片内的测量抖动的装置与方法
CN102291130B (zh) 一种锁定精度和锁定频率均可编程的锁定检测电路
CN107896106A (zh) 调节数字锁相回路的相位
KR20150007522A (ko) 클럭 지연 검출회로 및 이를 이용하는 반도체 장치
US10965442B2 (en) Low-power, low-latency time-to-digital-converter-based serial link
KR20160033381A (ko) 멀티 채널 지연 고정 루프
US7911873B1 (en) Digital delay locked loop implementation for precise control of timing signals
CN101110590A (zh) 一种时序余量检测过程中相位调整的方法及装置
CN102882516A (zh) 延迟锁定回路系统以及自动重置延迟锁定回路的方法
KR102469133B1 (ko) 지연 회로
US20140191788A1 (en) Semiconductor device compensating for internal skew and operating method thereof
US9319050B1 (en) Multiple synchronizable signal generators using a single field programmable gate array
US20070170969A1 (en) Electronic system having a clock signal correcting device
JP5221609B2 (ja) Ｄｌｌを共用してサンプリング位相設定を行うホストコントローラ
US10902896B2 (en) Memory circuit and method thereof
JP2008172574A (ja) クロック位相シフト回路
US7886176B1 (en) DDR memory system for measuring a clock signal by identifying a delay value corresponding to a changed logic state during clock signal transitions
CN108075770B (zh) 一种数字延迟锁定环

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant