CN101110590A - 一种时序余量检测过程中相位调整的方法及装置 - Google Patents

一种时序余量检测过程中相位调整的方法及装置 Download PDF

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Abstract

本发明公开了一种时序余量检测过程中相位调整的方法：可编程延迟器件在处理器的控制下，调整时钟信号的相位进行时序余量检测，并将经过相位调整的时钟信号发送给锁相环；锁相环接收该时钟信号，对该时钟信号的相位跳变进行平滑缓和调整。同时还公开了一种时序余量检测过程中相位调整的装置，包括处理器、可编程延时器件和锁相环。通过本发明为用户提供了一套操作性好、设计简单、测量精度高、保证系统正常工作的检测数字电路时序余量的解决方案。

Description

一种时序余量检测过程中相位调整的方法及装置
技术领域
本发明主要涉及电子通讯领域，尤其涉及一种时序余量检测过程中相位调整的方法及装置。
背景技术
目前数字电路已经普遍应用于各个领域中，在数字电路设计中，最重要的是要确保时钟信号和数据之间的时序关系。
数字电路系统由于其设计上的复杂性，往往在设计完成后需要测试数据的建立时间和保持时间等一系列时序关系。当系统比较复杂而无法直接测量时钟信号和数据之间的时序关系时，现有技术常常通过调整时钟信号的相位，从系统的响应来计算时序临界点，例如，当时钟信号调整到某个相位时，系统工作变为异常，则此时时钟信号的相位与初始时钟信号的相位的差值，即为所求的时序余量。但是，由于系统的时序临界点的范围一般都很小，所以在调整输出的时钟信号相位时，调整的精度必须足够高，如果调整的精度不高，输出的时钟信号相位可能直接跨过时序临界范围，时钟信号对数据的采样被延迟到下一个周期，这样系统仍然工作正常，但无法从系统的响应来计算时序临界点。因此，现有的时序余量测量技术在时钟信号相位调整精度和调整复杂度之间存在矛盾。
另外，现有技术常使用可编程延迟器件调整时钟信号相位，但是现有可编程延迟器件可调节的相位步距相对数字电路的亚稳态临界范围比较大，数字电路的时序临界点恰好在可编程延迟器件的步距点左右的可能性很小，从而造成无法在相位的步距点检测时序。而且，在可编程延迟器件进行相位调整过程中，由于无法控制调整速率，造成时钟信号的跳变，导致一些对时钟信号输入较为敏感的器件出现误动作，从而造成系统工作异常。
发明内容
有鉴于此，本发明的目的在于提供一种时序余量检测过程中相位调整的方法及装置。该方法及装置克服现有技术中的时钟信号相位调整精度和调整复杂度之间的矛盾，达到为用户提供一套操作性好、设计简单、测量精度高、保证系统正常工作的检测数字电路时序余量解决方案的目的。
本发明提供了一种时序余量检测过程中相位调整的方法，包括：
A.可编程延迟器件在处理器的控制下，调整时钟信号的相位进行时序余量检测，并将经过相位调整的时钟信号发送给锁相环；
B.锁相环接收该时钟信号，对该时钟信号的相位跳变进行平滑缓和调整。
该方法所述步骤B包括：
锁相环通过鉴相过程测量出其接收的时钟信号与其输出的时钟信号的相位差，该相位差通过环路滤波过程生成控制电压信号调整输出的时钟信号的频率或相位，相位调整后的时钟信号再次进入鉴相过程，重复前述调整过程，直到锁相环的输出时钟信号的相位与可编程延迟器件输出的时钟信号的相位一致。
该方法所述步骤A包括：
处理器通过设置其内部寄存器的数值对可编程延时器件的输入引脚状态进行编码，产生不同的相位延迟。
该方法所述步骤B包括：
锁相环减少锁相带宽，将锁相时间延长。
该方法所述步骤B后包括：
将平滑缓和调整后的时钟信号输出给时钟接收器。
本发明还提供了一种时序余量检测过程中相位调整的装置，包括：
处理器，用于控制可编程延时器件对时钟信号进行相位调整；
可编程延迟器件，用于调整时钟信号的相位进行系统时序余量检测，并将经过相位调整的时钟信号发送给锁相环；
其特征在于，还包括：
锁相环，用于接收可编程延迟器件发送的经过相位调整的时钟信号，对该时钟信号的相位跳变进行平滑缓和调整。
该装置所述锁相环包括：
鉴相器，用于测量出锁相环接收的时钟信号与锁相环输出的时钟信号的相位差；
环路滤波器，用于对鉴相器的输出信号进行滤波形成控制电压信号；
压控振荡器，用于根据控制电压信号适当调节其内部的时钟信号的频率或者相位，使锁相环输出的时钟信号和锁相环接收的时钟信号的相位保持一致。
该装置进一步包括：
所述可编程延迟器件包括至少一个输入引脚和至少一个输出引脚，处理器通过设置其内部寄存器的数值对可编程延时器件的输入引脚状态进行编码，产生不同的相位延迟，然后从输出引脚输出经过相位调整的时钟信号。
该装置所述锁相环为锁相时间和锁相带宽均可调的锁相环。
该装置还包括：
时钟接收器，用于接收锁相环输出的时钟信号。
本发明所述的时序余量检测过程中相位调整的方法及装置，采用可编程延迟器件(Programmable Skew Device)和锁相环(PLL，Phase Locked Loop)联合测量时序余量的机制，通过锁相环平滑缓和可编程延迟器件在时序余量检测过程中引起的相位跳变，从而避免了复杂的时钟信号相位调整算法，克服了现有技术中的时钟信号相位调整精度和调整复杂度之间的矛盾，达到为用户提供一套操作性好、设计简单、测量精度高、保证系统正常工作的检测数字电路时序余量解决方案的有益效果。
附图说明
图1为本发明中时序余量检测过程中相位调整的装置结构图；
图2为本发明中时序余量检测过程中相位调整的方法流程图；
图3为本发明中锁相环平滑变缓时钟信号的相位跳变的波形图；
图4为本发明中处理器内部寄存器的数值与可编程延时器件产生的相位延迟的对照表；
图5为本发明中理想积分滤波电路原理图。
具体实施方式
下面结合附图来说明本发明的具体实施方式。
图1为本发明中时序余量检测过程中相位调整的装置结构图，包括：
处理器101，用于控制可编程延时器件对时钟信号进行相位调整。
可编程延迟器件102，用于调整时钟信号的相位进行系统时序余量检测，并将经过相位调整的时钟信号发送给锁相环。
可编程延迟器件102包括至少一个输入引脚和至少一个输出引脚，处理器101通过设置其内部寄存器的数值对可编程延时器件102的输入引脚状态进行编码，产生不同的相位延迟，然后从输出引脚输出相位调整完成后的时钟信号。
锁相环103，用于接收可编程延迟器件102发送的经过相位调整的时钟信号，对该时钟信号的相位跳变进行平滑缓和调整，然后将调整后的时钟信号输出给时钟接收器104。锁相环103包括：
鉴相器1031，用于判断接收的时钟信号和锁相环输出的时钟信号之间的相位差。
环路滤波器1032，用于对鉴相器的输出信号进行滤波形成控制电压信号。
压控振荡器1033，用于根据控制电压信号适当调节其内部的时钟信号的频率或者相位，使输出的时钟信号和接收的时钟信号的相位保持一致。
时钟接收器104，用于接收锁相环103输出的时钟信号。
图2为本发明中时序余量检测过程中相位调整的方法流程图，具体实施步骤如下：
步骤201，可编程延迟器件在处理器的控制下，调整时钟信号的相位进行系统时序余量检测，并将经过相位调整的时钟信号发送给锁相环。
处理器通过设置其内部寄存器的数值对可编程延时器件的输入引脚状态进行编码，产生不同的相位延迟，实现对时钟信号的相位调整。
步骤202，锁相环接收可编程延迟器件发出的时钟信号，对该时钟信号的相位跳变进行平滑缓和调整，将调整后的时钟信号输出给时钟信号接收器。
锁相环通过鉴相器测量出其接收的时钟信号与其输出的时钟信号的相位差，该相位差进入环路滤波器后形成控制电压信号，进一步调整压控振荡器输出的时钟信号的相位，相位调整后的时钟信号再次输入鉴相器，与可编程延迟器件输入锁相环的时钟信号进行再次鉴相，不断重复上述调整过程，直到锁相环的输出时钟信号的相位再次与可编程延迟器件输出的时钟信号的相位一致。
为了使时钟信号的跳变平滑变缓，锁相环减少锁相带宽，从而延长锁相时间，进而使每次检测时序余量过程中可编程延迟器件产生的时钟信号相位跳变平滑变缓，由于时钟信号相位跳变被平滑变缓，使得相位调整过程不会导致系统工作的异常，而仅在相位调整超过系统时序临界点的范围时，导致系统工作异常，因此，通过计算此时时钟信号与初始时钟信号的相位差，实现系统时序临界点的检测。
图3为本发明中锁相环平滑变缓时钟信号的相位跳变的波形图，图中，锁相环103将输入时钟信号Clock到输出时钟信号Clock out的相位跳变细分成四次更小的相位跳变，即通过锁相环实现从时钟信号Clock到时钟信号Clockadjust1、从时钟信号Clock adjust1到时钟信号Clock adjust2、从时钟信号Clockadjust2到时钟信号Clock adjust3以及从时钟信号Clock adjust3到时钟信号Clock adjust4的四次更高精度的相位调整，图中时钟信号Clock adjust4的波形与输出时钟信号Clock out的波形相同。
下述为本发明中对某产品中采用77.76MHz系统时钟检测系统时序余量的一个较佳实施例。
处理器采用复杂可编程逻辑器件(CPLD，Complex Programmable LogicDevice)。
可编程延迟器件采用芯片PI6C3Q993Q，该芯片在FNOM＝77.76MHz频率下的相位调整步距tu的计算公式如下：
tu＝1/16×FNOM＝1/16×77.76×106＝0.8ns
处理器控制可编程延时器件的输入引脚1F0、1F1和2F0、2F1来实现设置可编程延迟器件的相位调整范围，其中，输入引脚1F0、1F1与输出引脚1Q0对应，输入引脚2F0、2F1与输出引脚2Q0对应。处理器通过设置其内部寄存器的数值对输入引脚1F0、1F1和2F0、2F1的状态进行编码，从而使可编程延时器件产生不同的相位延迟，实现对时钟信号的相位调整。图4为本发明中处理器内部寄存器的数值与可编程延时器件产生的相位延迟的对照表。
通常情况下，可编程延时器件的相位调整范围为±4tu，本发明通过将可编程延迟器件中的输出引脚2Q0接到反馈端输入引脚FB，从而将相位可调整的范围扩展到±8tu。
本发明中，锁相环中的鉴相过程还可以在处理器CPLD中实现，环路滤波器可以采用理想积分滤波电路，从而保证锁相环输出的稳态相差很小。图5为本发明中理想积分滤波电路原理图。
在实际应用中，本发明所述的锁相环可以采用一些PLL集成芯片，如芯片CD54HC4046或芯片LMX2306等。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种时序余量检测过程中相位调整的方法，其特征在于，包括：
A.可编程延迟器件在处理器的控制下，调整时钟信号的相位进行时序余量检测，并将经过相位调整的时钟信号发送给锁相环；
B.锁相环接收该时钟信号，对该时钟信号的相位跳变进行平滑缓和调整。
2.根据权利要求1所述的方法，其特征在于，所述步骤B包括：
锁相环通过鉴相过程测量出其接收的时钟信号与其输出的时钟信号的相位差，该相位差通过环路滤波过程生成控制电压信号调整输出的时钟信号的频率或相位，相位调整后的时钟信号再次进入鉴相过程，重复前述调整过程，直到锁相环的输出时钟信号的相位与可编程延迟器件输出的时钟信号的相位一致。
3.根据权利要求1或2所述的方法，其特征在于，所述步骤A包括：
处理器通过设置其内部寄存器的数值对可编程延时器件的输入引脚状态进行编码，产生不同的相位延迟。
4.根据权利要求2所述的方法，其特征在于，所述步骤B包括：
锁相环减少锁相带宽，将锁相时间延长。
5.根据权利要求1、2或4所述的方法，其特征在于，所述步骤B后包括：
将平滑缓和调整后的时钟信号输出给时钟接收器。
6.一种时序余量检测过程中相位调整的装置，包括：
处理器，用于控制可编程延时器件对时钟信号进行相位调整；
可编程延迟器件，用于调整时钟信号的相位进行系统时序余量检测，并将经过相位调整的时钟信号发送给锁相环；
其特征在于，还包括：
锁相环，用于接收可编程延迟器件发送的经过相位调整的时钟信号，对该时钟信号的相位跳变进行平滑缓和调整。
7.根据权利要求6所述的装置，其特征在于，所述锁相环包括：
鉴相器，用于测量出锁相环接收的时钟信号与锁相环输出的时钟信号的相位差；
环路滤波器，用于对鉴相器的输出信号进行滤波形成控制电压信号；
压控振荡器，用于根据控制电压信号适当调节其内部的时钟信号的频率或者相位，使锁相环输出的时钟信号和锁相环接收的时钟信号的相位保持一致。
8.根据权利要求6或7所述的装置，其特征在于，该装置进一步包括：
所述可编程延迟器件包括至少一个输入引脚和至少一个输出引脚，处理器通过设置其内部寄存器的数值对可编程延时器件的输入引脚状态进行编码，产生不同的相位延迟，然后从输出引脚输出经过相位调整的时钟信号。
9.根据权利要求6所述的装置，其特征在于，该装置所述锁相环为锁相时间和锁相带宽均可调的锁相环。
10.根据权利要求6、7或9所述的装置，其特征在于，还包括：
时钟接收器，用于接收锁相环输出的时钟信号。
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