CN100353671C - 时钟合成方法及系统 - Google Patents
时钟合成方法及系统 Download PDFInfo
- Publication number
- CN100353671C CN100353671C CNB2004100443896A CN200410044389A CN100353671C CN 100353671 C CN100353671 C CN 100353671C CN B2004100443896 A CNB2004100443896 A CN B2004100443896A CN 200410044389 A CN200410044389 A CN 200410044389A CN 100353671 C CN100353671 C CN 100353671C
- Authority
- CN
- China
- Prior art keywords
- clock
- performance
- error
- frequency
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明公开了一种时钟合成方法，所述方法为：通过人机交互接口设置预期时钟性能的预置量；由微处理器将所述预置量转换为对应于相位或频率的误差控制量；鉴相/鉴频器对参考时钟和反馈时钟进行比较，得到参考时钟和反馈时钟之间的误差；微处理器将所述误差与预期时钟性能所对应的误差控制量相减，并对相减结果进行环路滤波处理；利用环路滤波处理的结果来控制数控振荡器的调节并输出时钟。同时，本发明还公开了一种实现上述方法的系统。本发明利用不同的算法实现时钟性能的可控、可预置，性能控制精确，减少了分立元器件本身带来的器件参数对时钟合成的影响。
Description
技术领域
本发明涉及通信系统中的时钟技术，特别涉及一种时钟合成方法及系统。
背景技术
随着测试测量技术的发展，对于测试激励信号的要求愈来愈高。在很多的测试场合要求输入激励的时钟信号的性能是可控的，或者是可预置的。如图1所示，输入激励的时钟信号按照实线描绘的趋势变化，而输出响应则需要按照虚线描述的趋势变化。再如要验证数字系统设计的时序容限时就要求对信号在现有的固定时序关系上改变其时延关系等。因此，性能可调、可控以及可预置的信号发生器已成为验证系统设计容差容错性能的一个重要手段和衡量指标。
通过传统的硬件模拟锁相环电路可以控制输出时钟相对于输入时钟的相位差，从而达到对输入时钟进行相位拉偏的功能。图2所示为传统的硬件模拟锁相环功能框图，图中所示虚线框为有源比例积分电路，用于实现环路滤波功能，其中，通过调节该有源比例积分电路中的运算放大器正向输入端的可调电阻R1，可实现对运算放大器的比较电压的调整，再配合具有鉴相或鉴频功能的数字鉴相/鉴频器(PD/PF)及压控振荡器(VCO)，由此可达到输出时钟跟踪输入时钟且同时对输出时钟的相位或频率进行调节的效果。但由于传统的硬件模拟锁相环电路受分立元器件以及模拟环路滤波器(即有源比例积分电路)的影响，环路的带宽较窄，所受调节范围的限制太大，且可调电阻的调节精度亦较差，无法实现时钟性能可预置和复杂性能的组合调节功能。
发明内容
本发明的目的在于提供一种时钟合成方法及系统，以解决现有技术中硬件模拟锁相环电路因受分立元器件以及模拟环路滤波器的影响，存在调节范围的受限制和调节精度较差的问题。
为解决上述问题，本发明提供以下技术方案：
一种时钟合成方法，包括下述步骤：
通过人机交互接口设置预期时钟性能的预置量；
由微处理器将所述预置量转换为对应于相位或频率的误差控制量；
鉴相/鉴频器对参考时钟和反馈时钟进行比较，得到参考时钟和反馈时钟之间的相位或/和频率误差；
微处理器将所述误差与预期时钟性能所对应的误差控制量相减，并对相减结果进行环路滤波处理；
利用环路滤波处理的结果控制数控振荡器对时钟性能进行调节并输出时钟信号。
根据上述方法：
微处理器在读取鉴相/鉴频器输出的误差数据后，将所述误差与预期时钟性能所对应的误差控制量相减之前，先对该误差数据进行数字滤波处理，以滤除错误的数据。
所述环路滤波处理为比例、比例积分、比例微分或比例积分微分调节。
所述微处理器读取鉴相/鉴频器的输出数据方式采用设置中断或定时查询方式。
一种实现上述方法的系统，该系统包括微处理器，与该微处理器连接的鉴相/鉴频器和数控振荡器；所述微处理器通过人机交互接口设置预期时钟性能的预置量，将所述预置量转换为对应于相位或频率的误差控制量；所述鉴相/鉴频器用于对参考时钟和从数控振荡器获取的反馈时钟的相位或/和频率进行比较得到误差数据，并将该误差数据输出至微处理器；所述微处理器将所述误差与预期时钟性能的误差控制量相减，对相减结果进行环路滤波处理，并向数控振荡器输出环路滤波处理后的控制数据；所述数控振荡器根据所述控制数据对时钟性能进行调节并输出时钟。
本发明具有以下有益效果：
1、根据不同的算法，可以在频域和时域范围内实现对不同性能的控制，因而控制灵活。
2、由于输出时钟性能可预置，因而能够实现复杂的组合控制，比如按设定的MTIE模板合成等。
3、由于本发明采用微处理器进行计算和控制，减少了分离元器件本身所带来的器件参数影响，因此性能控制精确。
4、可将本发明的方法集成到其它场合以实现特定的需求，比如数据链路的频偏容限测试等。
附图说明
图1为时钟信号输入输出频谱示意图；
图2为传统的硬件模拟锁相环电路框图；
图3、图4为本发明实施例的性能可控的时钟合成系统结构框图；
图5为性能预置算法处理流程图；
图6为本发明的流程图。
具体实施方式
参阅图3所示，性能可控的时钟合成系统包括微处理器(CPU)，与CPU连接的数字鉴相/鉴频器(DPD/DPF)和数控振荡器(DCO)。
数字鉴相/鉴频器采用数字计数的方式完成对参考时钟和从DCO获取的反馈时钟的频率或/和相位的比较功能，得到参考时钟CLKi(n)和反馈时钟CLKo(n)相位/频率的误差数值并提供给CPU。
数字鉴频/鉴相器的功能和传统锁相环的鉴相器的功能是一致的。不同的是传统的鉴相器是通过充电泵将鉴相/鉴频的误差转直接换成电压信号，而此鉴相器则是将CLKi(n)和CLKo(n)之间的误差通过二进制数据的形式直接量化的表示出来，作为软件算法的原始数据。数字鉴相/鉴频器可以根据需要通过可编程逻辑芯片分别或同时实现，即数字鉴相/鉴频器可以向CPU提供频率和相位误差数据。
微处理器加载和运行数字滤波算法、环路处理算法及性能预置算法，处理数字鉴相/鉴频器鉴别出来的相位/频率数据并输出控制数据。
数控振荡器接收微处理器输出的控制数据，并按照该数据完成对输出时钟的调节。CPU输出的不同的数字控制量就可以从DCO得到不同频率或相位的时钟信号输出，从而达到改变系统输出时钟性能的目的。
采用不同性能或者形式的数控振荡器可以满足对时钟精度要求不同的场合的应用。比如，如果选用高稳定的恒温压控晶体振荡器(OCVCXO)，其输出的时钟稳定度可以达到0.01ppm的精度范围；而如果采用先进的以直接数字合成(Direct Digtal synthesize，DDS)为核心的频率合成，则DDS提供的频率调节字FTW的宽度可以达到很高精度的调节步长。
参阅图4所示，数控振荡器采用以直接数字合成(Direct Digtal synthesize，DDS)为核心的数控振荡器，并辅以低通滤波。以DDS器件为核心构成的DCO，其主要特点是调节频率范围大，其频率调节范围可以达到参考时钟频率的1/2；采用高稳定的恒温晶体作为DDS的参考时钟REF，输出的时钟精度可以做到很高，比如ADI公司提供的AD9850器件，其FTW的宽度为32位，其调节精度就可以达到
的调节精度。
数字滤波算法用于将错误的鉴相或鉴频数据滤除，得到可用的计算数据。性能预置算法是实现本发明性能可控和可调的关键算法，微处理器加并运行该算法形成一个人机交互接口，通过该人机交互接口设置预期时钟性能的预置量。性能预置算法将该预置量转化成环路处理算法所能够接受的参数值并传递给环路滤波算法，通过此算法可以实现对输出时钟的频率拉偏、相位拉偏、抖动设置以及按最大时间间隔误差(MTIE)模板设置不同性能的时钟。
频域和时域的数据可以通过傅利叶变换的方式进行转换，根据可控性能的需要，分别采用相位差或者频率差作为误差控制量进行控制。
性能预置算法的作用就是将可以直观理解的性能表述转换成系统可识别的数据量—即与鉴相/鉴频器产生的系统误差量为同一度量单位。对于系统可以识别的设置量就只有频率差和相位差，这两个量也就是性能预置算法得到的两个基本量。对于单一的时钟性能描述，比如频率偏移、相位拉偏等，就只需进行简单的叠加运算就可以将频差或相差值转换成与系统误差量同一度量的值。对于复杂的组合时钟性能，比如MTIE曲线，则需要先通过不同的算法将复杂时钟性能描述分解为单一频率或相位的性能要求，然后再按照单一性能的方法进行转换。
如图6所示，以预置值为频率偏移为例：根据预期的时钟性能，通过人机交互接口将时钟频率的相对偏差S设定为5ppm；CPU获取参考时钟频率F；根据F×S得到频率偏差的绝对值b，即得到误差控制量。
设定不同类型的期望值S和采用不同的性能预置算法，就可以得到调节产生不同时钟性能的时钟输入的功能，比如相位拉偏、抖动设置以及按MTIE模板等不同性能的时钟。
环路滤波算法的作用相当于模拟锁相环中环路滤波器，对相位或频率数据进行比较、计算和转换，最后转换成数控振荡器所需的控制数据。环路处理算法保证系统的闭环，控制系统处于稳定状态而不自激。
环路滤波算法一般也采用模拟锁相环中经常使用的比例、积分控制，实现数字化的比例(P)、比例积分(PI)、比例微分(PD)或者比例积分微分(PID)算法。其中，比例参数、积分参数和微分参数是固定的，它是根据系统稳定所必要的条件以及系统稳定的性能而确定。
数字滤波处理的输出值a为系统实际的频率/相位偏差值，a与误差控制量b的差值即为系统的误差e，也就是环路滤波算法的被控制量；通过环路滤波算法对被控制量e进行计算，得到系统的输出调节量，即DDS的调节字FTW，从而达到控制DDS输出时钟性能。
参阅图6所示(并参阅图4)，以调节时钟频率为例，将数字滤波算法、环路处理算法及性能预置算法加载到微处理器后，控制时钟合成的性能过程为：
步骤10：通过人机交互接口，将预期时钟的频率相对偏差预置值设定为5ppm。
步骤20：CPU执行性能预置算法将预置值5ppm转换为环路处理算法可接受的误差控制量b。
在以DDS器件为例的描述中，性能控制要求是偏移5ppm，因此如果用数字鉴频器，则可以直接将预置值转换为对应的频率误差控制量。
步骤30：数字鉴相/鉴频器对参考时钟和反馈时钟进行比较，得到参考时钟和反馈时钟之间的频率误差。
步骤40：微处理器读取所述数字鉴相/鉴频器输出的误差数据后，将该误差数据存入缓存，然后对缓存中的数据进行数字滤波处理，滤除错误的数据。微处理器中经数字滤波处理后的数据为系统实际频率偏差值a。
微处理器读取数字鉴相/鉴频器的输出数据方式为设置中断或定时查询。
步骤50：微处理器将经过数字滤波处理后实际频率偏差a与步骤20中的误差控制量b相减得到系统的频率误差值e，并对该频率误差值e进行比例积分(PI)运算，得到系统的输出调节量即DDS的调节字FTW。
步骤60：DDS根据步骤50中得到的调节字FTW对输出时钟的频率进行拉偏，得到预期性能的时钟。
环路滤波处理不仅限于PI调节，根据需要还可以为P、PD或PID调节；数控振荡器亦可采用模/数转换加压控晶体振荡器来实现。
本发明通过数字软件锁相环技术，利用不同的算法实现时钟性能的可控、可预置，性能控制精确，减少了分立元器件本身带来的器件参数的影响。
本发明可以独立实现，也可以十分方便地集成到其它专用功能中，辅助实现某些特定的功能。比如可实现数据链路层的时钟性能测试，在串行链路中，串行数据的收发都需要有收发时钟，此时若对其收发时钟按照本发明提供的方法进行调节，即可方便有效的实现相位或频率容限的测试，在完整系统中集成此功能硬件只需DCO等少量的硬件，DPD/DFD可以使用系统所带有的逻辑芯片实现。
Claims (8)
1、一种时钟合成方法，其特征在于：包括下述步骤：
通过人机交互接口设置预期时钟性能的预置量；
由微处理器将所述预置量转换为对应于相位或频率的误差控制量；
鉴相/鉴频器对参考时钟和反馈时钟进行比较，得到参考时钟和反馈时钟之间的相位或/和频率误差；
微处理器将所述误差与预期时钟性能所对应的误差控制量相减，并对相减结果进行环路滤波处理；
利用环路滤波处理的结果控制数控振荡器对时钟性能进行调节并输出时钟信号。
2、如权利要求1所述的方法，其特征在于：微处理器在读取鉴相/鉴频器输出的误差数据后，将所述误差与预期时钟性能所对应的误差控制量相减之前，先对该误差数据进行数字滤波处理，以滤除错误的数据。
3、如权利要求2所述的方法，其特征在于：所述环路滤波处理为比例、比例积分、比例微分或比例积分微分调节。
4、如权利要求2所述的方法，其特征在于：所述微处理器读取鉴相/鉴频器的输出数据方式采用设置中断或定时查询方式。
5、如权利要求2所述的方法，其特征在于：所述鉴相/鉴频器采用数字鉴相/鉴频器，并直接向微处理器输出数字信号。
6、一种实现如权利要求1所述方法的系统，其特征在于：所述系统包括微处理器，与该微处理器连接的鉴相/鉴频器和数控振荡器；
所述微处理器通过人机交互接口设置预期时钟性能的预置量，将所述预置量转换为对应于相位或频率的误差控制量；
所述鉴相/鉴频器用于对参考时钟和从数控振荡器获取的反馈时钟的相位或/和频率进行比较得到误差数据，并将该误差数据输出至微处理器；
所述微处理器将所述误差与预期时钟性能的误差控制量相减，对相减结果进行环路滤波处理，并向数控振荡器输出环路滤波处理后的控制数据；
所述数控振荡器根据所述控制数据对时钟性能进行调节并输出时钟。
7、如权利要求6所述的系统，其特征在于：所述数控振荡器为直接数字合成为核心的数控振荡器；或为数/模转换加压控晶体振荡器。
8、如权利要求6或7所述的系统，其特征在于：所述鉴相/鉴频器为数字鉴相/鉴频器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100443896A CN100353671C (zh) | 2004-05-26 | 2004-05-26 | 时钟合成方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100443896A CN100353671C (zh) | 2004-05-26 | 2004-05-26 | 时钟合成方法及系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1705234A CN1705234A (zh) | 2005-12-07 |
| CN100353671C true CN100353671C (zh) | 2007-12-05 |
Family
ID=35577675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100443896A Expired - Fee Related CN100353671C (zh) | 2004-05-26 | 2004-05-26 | 时钟合成方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100353671C (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1988426B (zh) * | 2005-12-23 | 2010-09-01 | 中兴通讯股份有限公司 | 一种用于光转发板上的参考时钟发送电路及方法 |
| CN1878054B (zh) * | 2006-02-07 | 2010-05-12 | 华为技术有限公司 | Ip网络传送基站用时钟参考的装置和方法 |
| CN101420294B (zh) * | 2007-10-24 | 2011-06-15 | 大唐移动通信设备有限公司 | 一种时钟锁相环控制方法及装置 |
| CN101986569B (zh) * | 2010-10-25 | 2013-04-03 | 北京科技大学 | 数字costas环 |
| US9281827B2 (en) | 2011-11-21 | 2016-03-08 | Cirrus Logic International Semiconductor Ltd. | Clock generator |
| GB2496673B (en) * | 2011-11-21 | 2014-06-11 | Wolfson Microelectronics Plc | Clock generator |
| CN102768499B (zh) * | 2012-07-23 | 2014-06-25 | 北京理工大学 | 一种提高dds信号源控制可靠性的系统 |
| CN104883186A (zh) * | 2015-05-20 | 2015-09-02 | 中国电子科技集团公司第四十一研究所 | 一种用于频率计数器的锁相环电路 |
| CN106527577B (zh) * | 2015-09-09 | 2020-10-23 | 华为技术有限公司 | 调整时钟信号的方法和装置 |
| CN111490778A (zh) * | 2020-04-03 | 2020-08-04 | 四川知微传感技术有限公司 | 一种基于pd控制的延迟锁相环及其控制方法 |
| CN115372905A (zh) * | 2022-08-31 | 2022-11-22 | 山东航天电子技术研究所 | 一种基于蒙特卡洛树状搜索的信号智能分选方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4418318A (en) * | 1981-03-10 | 1983-11-29 | Frederick Electronics Corporation | Digital phase-locked loop circuit |
| WO1998031117A2 (en) * | 1996-12-17 | 1998-07-16 | Nokia Telecommunications Oy | Method for attenuating transients caused by aligning in a desynchronizer |
| CN1464637A (zh) * | 2002-06-28 | 2003-12-31 | 华为技术有限公司 | 一种时钟锁相方法及锁相环 |
| CN1472882A (zh) * | 2003-06-24 | 2004-02-04 | 深圳市东方汉华软件技术有限公司 | 对振荡频率源进行温度补偿和频率校正的方法及电路结构 |
-
2004
- 2004-05-26 CN CNB2004100443896A patent/CN100353671C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4418318A (en) * | 1981-03-10 | 1983-11-29 | Frederick Electronics Corporation | Digital phase-locked loop circuit |
| WO1998031117A2 (en) * | 1996-12-17 | 1998-07-16 | Nokia Telecommunications Oy | Method for attenuating transients caused by aligning in a desynchronizer |
| CN1464637A (zh) * | 2002-06-28 | 2003-12-31 | 华为技术有限公司 | 一种时钟锁相方法及锁相环 |
| CN1472882A (zh) * | 2003-06-24 | 2004-02-04 | 深圳市东方汉华软件技术有限公司 | 对振荡频率源进行温度补偿和频率校正的方法及电路结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1705234A (zh) | 2005-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW525349B (en) | System and method for programming oscillators | |
| CN100353671C (zh) | 时钟合成方法及系统 | |
| Lee et al. | Jitter transfer characteristics of delay-locked loops-theories and design techniques | |
| US7973612B2 (en) | Supply-regulated phase-locked loop (PLL) and method of using | |
| US5182528A (en) | Frequency synthesizer having microcomputer supplying analog and digital control signals to VCO | |
| CN100481711C (zh) | 高性能信号的发生 | |
| US8461885B2 (en) | Hybrid digital-analog phase locked loops | |
| CN101179262B (zh) | 滤波器电路装置 | |
| CN102859879B (zh) | 用于校验锁相环中的输出频率的系统和方法 | |
| CN100547932C (zh) | 产生输出时钟以锁住模拟输入信号的时钟回复电路及方法 | |
| US6636122B2 (en) | Analog frequency locked loop with digital oversampling feedback control and filter | |
| CN107534444A (zh) | 为锁相环生成可重构的小数分频频率 | |
| CN201623700U (zh) | 一种可校准频率综合器 | |
| JPH02244820A (ja) | Ｐｌｌ回路 | |
| WO2020175986A1 (en) | Circuit and method for determining the ratio between two frequencies | |
| CN109995360A (zh) | 抑制扰动的锁相环 | |
| CN107872221A (zh) | 一种全相位数字延迟锁相环装置及工作方法 | |
| CN101110590B (zh) | 一种时序余量检测过程中相位调整的方法及装置 | |
| Kihara et al. | Digital clocks for synchronization and communications | |
| CN101783680A (zh) | 频率综合器及其校准方法 | |
| JP2022522911A (ja) | 周波数調整器及びその周波数調整方法、電子機器 | |
| CN1697324B (zh) | 传输信号去抖动的实现方法及其装置 | |
| JPH0795055A (ja) | ディジタル位相同期装置 | |
| CN101765974A (zh) | 混叠频率的锁相 | |
| CN207691782U (zh) | 基于锁相回路的时钟产生电路以及锁相回路电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20071205 Termination date: 20200526 |