JP2019004486A - 位相ロックループ(pll)アーキテクチャ - Google Patents
位相ロックループ(pll)アーキテクチャ Download PDFInfo
- Publication number
- JP2019004486A JP2019004486A JP2018150127A JP2018150127A JP2019004486A JP 2019004486 A JP2019004486 A JP 2019004486A JP 2018150127 A JP2018150127 A JP 2018150127A JP 2018150127 A JP2018150127 A JP 2018150127A JP 2019004486 A JP2019004486 A JP 2019004486A
- Authority
- JP
- Japan
- Prior art keywords
- vco
- capacitance
- signal
- pll
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012937 correction Methods 0.000 claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 9
- 239000003990 capacitor Substances 0.000 claims description 139
- 238000005070 sampling Methods 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 23
- 230000010354 integration Effects 0.000 abstract description 15
- 230000009977 dual effect Effects 0.000 abstract description 2
- 238000012545 processing Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000013139 quantization Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003786 synthesis reaction Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
- H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
- H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
- H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
- H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
- H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0332—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with an integrator-detector
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
電圧制御発振器(VCO)と、
フィードバック信号を生成するために、前記VCOの出力信号を周波数分割するように構成された周波数分割器と、
基準信号と前記フィードバック信号との間の位相差を検出することと、前記検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路と、 前記位相検出回路の前記出力信号に基づいて制御電圧を発生するように構成された比例回路と、ここにおいて、前記制御電圧が、位相補正を行うために前記VCOの第1のキャパシタンスを同調させる、
前記制御電圧をデジタル信号に変換することと、前記デジタル信号を積分することと、周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記VCOの第2のキャパシタンスを同調させることとを行うように構成された積分回路と
を備える、位相ロックループ(PLL)。
[C2]
前記比例回路が、前記検出された位相差にほぼ比例する前記制御電圧の成分を発生するように構成された抵抗器を備える、C1に記載のPLL。
[C3]
前記VCOが、少なくとも1つのバラクタを備え、前記VCOの前記第1のキャパシタンスが、前記少なくとも1つのバラクタのキャパシタンスに対応し、前記制御電圧が前記少なくとも1つのバラクタに結合された、C2に記載のPLL。
[C4]
動作点電圧を発生するように構成された電圧発生回路をさらに備え、ここにおいて、前記抵抗器が、前記動作点電圧と前記少なくとも1つのバラクタとの間に結合され、前記動作点電圧が、前記少なくとも1つのバラクタの線形領域内に前記制御電圧の中心を置く、C3に記載のPLL。
[C5]
前記比例回路が、前記制御電圧上のリップルノイズを低減するように構成されたキャパシタをさらに備える、C2に記載のPLL。
[C6]
前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、C1に記載のPLL。
[C7]
前記積分回路が、
前記制御電圧を前記デジタル信号に変換するように構成されたシグマデルタアナログデジタル変換器(ADC)と、
前記デジタル信号を積分するように構成されたデジタル積分器と
を備える、C1に記載のPLL。
[C8]
サンプリングクロック信号を生成するために、前記VCOの前記出力信号を周波数分割するように構成された第2の周波数分割器をさらに備え、ここにおいて、前記シグマデルタADCが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングする、C7に記載のPLL。
[C9]
前記第2の周波数分割器が、前記第1の周波数分割器よりも小さい量で前記VCOの前記出力信号を周波数分割する、C8に記載のPLL。
[C10]
前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、C7に記載のPLL。
[C11]
前記積分回路が、前記積分されたデジタル信号をデジタル同調ワードに変調するように構成されたシグマデルタ変調器をさらに備え、ここにおいて、前記同調ワードが複数の並列ビットを備え、前記並列ビットの各々が、前記キャパシタバンク中の前記切替え可能キャパシタのそれぞれの1つを制御する、C10に記載のPLL。
[C12]
前記VCOの第3のキャパシタンスを同調させるように構成された粗較正エンジンをさらに備える、C1に記載のPLL。
[C13]
前記粗較正エンジンは、前記PLLが、前記VCOの初期出力周波数を設定するために位相ロッキングを実行する前に、前記VCOの前記第3のキャパシタンスを同調させるように構成された、C12に記載のPLL。
[C14]
前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第3のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記粗較正エンジンが、前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、C12に記載のPLL。
[C15]
位相ロックループ(PLL)を動作させる方法であって、
フィードバック信号を生成するために、電圧制御発振器(VCO)の出力信号の周波数を分割することと、
基準信号と前記フィードバック信号との間の位相差を検出することと、
前記検出された位相差に基づいて制御電圧を発生することと、
位相補正を行うために、前記制御電圧を使用して前記VCOの第1のキャパシタンスを同調させることと、
前記制御電圧をデジタル信号に変換することと、
前記デジタル信号を積分することと、
周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記VCOの第2のキャパシタンスを同調させることと
を備える、方法。
[C16]
前記VCOが、少なくとも1つのバラクタを備え、前記VCOの前記第1のキャパシタンスを同調させることが、前記少なくとも1つのバラクタのキャパシタンスを同調させることを備える、C15に記載の方法。
[C17]
動作点電圧を発生することと、
ほぼ前記動作点電圧に前記制御電圧の中心を置くことと
をさらに備える、C15に記載の方法。
[C18]
前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスを同調させることが、前記キャパシタバンクの前記キャパシタンスを同調させることを備える、C15に記載の方法。
[C19]
サンプリングクロック信号を生成するために前記VCOの前記出力信号を分割することをさらに備え、ここにおいて、前記制御電圧を前記デジタル信号に変換することが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングすることを備える、C15に記載の方法。
[C20]
前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、C19に記載の方法。
[C21]
シグマデルタ変調器を用いて、前記積分されたデジタル信号を変調することをさらに備え、前記VCOの前記第2のキャパシタンスを同調させることが、前記変調された信号を使用して前記VCOの前記第2のキャパシタンスを同調させることを備える、C15に記載の方法。
[C22]
フィードバック信号を生成するために、電圧制御発振器(VCO)の出力信号の周波数を分割するための手段と、
基準信号と前記フィードバック信号との間の位相差を検出するための手段と、
前記検出された位相差に基づいて制御電圧を発生するための手段と、
位相補正を行うために、前記制御電圧を使用して前記VCOの第1のキャパシタンスを同調させるための手段と、
前記制御電圧をデジタル信号に変換するための手段と、
前記デジタル信号を積分するための手段と、
周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記VCOの第2のキャパシタンスを同調させるための手段と
を備える、装置。
[C23]
前記VCOが少なくとも1つのバラクタを備え、前記VCOの前記第1のキャパシタンスを同調させるための前記手段が、前記少なくとも1つのバラクタのキャパシタンスを同調させるための手段を備える、C22に記載の装置。
[C24]
動作点電圧を発生するための手段と、
ほぼ前記動作点電圧に前記制御電圧の中心を置くための手段と
をさらに備える、C22に記載の装置。
[C25]
前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスを同調させるための前記手段が、前記キャパシタバンクの前記キャパシタンスを同調させるための手段を備える、C22に記載の装置。
[C26]
サンプリングクロック信号を生成するために、前記VCOの前記出力信号を分割するための手段をさらに備え、ここにおいて、前記制御電圧を前記デジタル信号に変換するための前記手段が、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングするための手段を備える、C22に記載の装置。
[C27]
前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、C26に記載の装置。
[C28]
シグマデルタ変調を使用して、前記積分されたデジタル信号を変調するための手段をさらに備え、前記VCOの前記第2のキャパシタンスを同調させるための前記手段が、前記変調された信号を使用して前記VCOの前記第2のキャパシタンスを同調させるための手段を備える、C22に記載の装置。
Claims (28)
- 電圧制御発振器(VCO)と、
フィードバック信号を生成するために、前記VCOの出力信号を周波数分割するように構成された周波数分割器と、
基準信号と前記フィードバック信号との間の位相差を検出することと、前記検出された位相差に基づいて出力信号を発生することとを行うように構成された位相検出回路と、 前記位相検出回路の前記出力信号に基づいて制御電圧を発生するように構成された比例回路と、ここにおいて、前記制御電圧が、位相補正を行うために前記VCOの第1のキャパシタンスを同調させる、
前記制御電圧をデジタル信号に変換することと、前記デジタル信号を積分することと、周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記VCOの第2のキャパシタンスを同調させることとを行うように構成された積分回路と
を備える、位相ロックループ(PLL)。 - 前記比例回路が、前記検出された位相差にほぼ比例する前記制御電圧の成分を発生するように構成された抵抗器を備える、請求項1に記載のPLL。
- 前記VCOが、少なくとも1つのバラクタを備え、前記VCOの前記第1のキャパシタンスが、前記少なくとも1つのバラクタのキャパシタンスに対応し、前記制御電圧が前記少なくとも1つのバラクタに結合された、請求項2に記載のPLL。
- 動作点電圧を発生するように構成された電圧発生回路をさらに備え、ここにおいて、前記抵抗器が、前記動作点電圧と前記少なくとも1つのバラクタとの間に結合され、前記動作点電圧が、前記少なくとも1つのバラクタの線形領域内に前記制御電圧の中心を置く、請求項3に記載のPLL。
- 前記比例回路が、前記制御電圧上のリップルノイズを低減するように構成されたキャパシタをさらに備える、請求項2に記載のPLL。
- 前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、請求項1に記載のPLL。
- 前記積分回路が、
前記制御電圧を前記デジタル信号に変換するように構成されたシグマデルタアナログデジタル変換器(ADC)と、
前記デジタル信号を積分するように構成されたデジタル積分器と
を備える、請求項1に記載のPLL。 - サンプリングクロック信号を生成するために、前記VCOの前記出力信号を周波数分割するように構成された第2の周波数分割器をさらに備え、ここにおいて、前記シグマデルタADCが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングする、請求項7に記載のPLL。
- 前記第2の周波数分割器が、前記第1の周波数分割器よりも小さい量で前記VCOの前記出力信号を周波数分割する、請求項8に記載のPLL。
- 前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記積分回路が、前記積分されたデジタル信号に基づいて前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、請求項7に記載のPLL。
- 前記積分回路が、前記積分されたデジタル信号をデジタル同調ワードに変調するように構成されたシグマデルタ変調器をさらに備え、ここにおいて、前記同調ワードが複数の並列ビットを備え、前記並列ビットの各々が、前記キャパシタバンク中の前記切替え可能キャパシタのそれぞれの1つを制御する、請求項10に記載のPLL。
- 前記VCOの第3のキャパシタンスを同調させるように構成された粗較正エンジンをさらに備える、請求項1に記載のPLL。
- 前記粗較正エンジンは、前記PLLが、前記VCOの初期出力周波数を設定するために位相ロッキングを実行する前に、前記VCOの前記第3のキャパシタンスを同調させるように構成された、請求項12に記載のPLL。
- 前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第3のキャパシタンスが前記キャパシタバンクのキャパシタンスに対応し、前記粗較正エンジンが、前記キャパシタバンクの前記キャパシタンスを同調させるように構成された、請求項12に記載のPLL。
- 位相ロックループ(PLL)を動作させる方法であって、
フィードバック信号を生成するために、電圧制御発振器(VCO)の出力信号の周波数を分割することと、
基準信号と前記フィードバック信号との間の位相差を検出することと、
前記検出された位相差に基づいて制御電圧を発生することと、
位相補正を行うために、前記制御電圧を使用して前記VCOの第1のキャパシタンスを同調させることと、
前記制御電圧をデジタル信号に変換することと、
前記デジタル信号を積分することと、
周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記VCOの第2のキャパシタンスを同調させることと
を備える、方法。 - 前記VCOが、少なくとも1つのバラクタを備え、前記VCOの前記第1のキャパシタンスを同調させることが、前記少なくとも1つのバラクタのキャパシタンスを同調させることを備える、請求項15に記載の方法。
- 動作点電圧を発生することと、
ほぼ前記動作点電圧に前記制御電圧の中心を置くことと
をさらに備える、請求項15に記載の方法。 - 前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスを同調させることが、前記キャパシタバンクの前記キャパシタンスを同調させることを備える、請求項15に記載の方法。
- サンプリングクロック信号を生成するために前記VCOの前記出力信号を分割することをさらに備え、ここにおいて、前記制御電圧を前記デジタル信号に変換することが、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングすることを備える、請求項15に記載の方法。
- 前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、請求項19に記載の方法。
- シグマデルタ変調器を用いて、前記積分されたデジタル信号を変調することをさらに備え、前記VCOの前記第2のキャパシタンスを同調させることが、前記変調された信号を使用して前記VCOの前記第2のキャパシタンスを同調させることを備える、請求項15に記載の方法。
- フィードバック信号を生成するために、電圧制御発振器(VCO)の出力信号の周波数を分割するための手段と、
基準信号と前記フィードバック信号との間の位相差を検出するための手段と、
前記検出された位相差に基づいて制御電圧を発生するための手段と、
位相補正を行うために、前記制御電圧を使用して前記VCOの第1のキャパシタンスを同調させるための手段と、
前記制御電圧をデジタル信号に変換するための手段と、
前記デジタル信号を積分するための手段と、
周波数追跡を行うために、前記積分されたデジタル信号に基づいて前記VCOの第2のキャパシタンスを同調させるための手段と
を備える、装置。 - 前記VCOが少なくとも1つのバラクタを備え、前記VCOの前記第1のキャパシタンスを同調させるための前記手段が、前記少なくとも1つのバラクタのキャパシタンスを同調させるための手段を備える、請求項22に記載の装置。
- 動作点電圧を発生するための手段と、
ほぼ前記動作点電圧に前記制御電圧の中心を置くための手段と
をさらに備える、請求項22に記載の装置。 - 前記VCOが、複数の切替え可能キャパシタを備えるキャパシタバンクを備え、前記VCOの前記第2のキャパシタンスを同調させるための前記手段が、前記キャパシタバンクの前記キャパシタンスを同調させるための手段を備える、請求項22に記載の装置。
- サンプリングクロック信号を生成するために、前記VCOの前記出力信号を分割するための手段をさらに備え、ここにおいて、前記制御電圧を前記デジタル信号に変換するための前記手段が、前記サンプリングクロック信号の周波数に対応するサンプリングレートにおいて前記制御電圧をサンプリングするための手段を備える、請求項22に記載の装置。
- 前記サンプリングクロック信号の前記周波数が、前記フィードバック信号の周波数よりも高い、請求項26に記載の装置。
- シグマデルタ変調を使用して、前記積分されたデジタル信号を変調するための手段をさらに備え、前記VCOの前記第2のキャパシタンスを同調させるための前記手段が、前記変調された信号を使用して前記VCOの前記第2のキャパシタンスを同調させるための手段を備える、請求項22に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/644,029 | 2015-03-10 | ||
US14/644,029 US9485085B2 (en) | 2015-03-10 | 2015-03-10 | Phase locked loop (PLL) architecture |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017547395A Division JP2018511991A (ja) | 2015-03-10 | 2016-02-12 | 位相ロックループ(pll)アーキテクチャ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019004486A true JP2019004486A (ja) | 2019-01-10 |
JP6648218B2 JP6648218B2 (ja) | 2020-02-14 |
Family
ID=55453297
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017547395A Pending JP2018511991A (ja) | 2015-03-10 | 2016-02-12 | 位相ロックループ(pll)アーキテクチャ |
JP2018150127A Active JP6648218B2 (ja) | 2015-03-10 | 2018-08-09 | 位相ロックループ(pll)アーキテクチャ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017547395A Pending JP2018511991A (ja) | 2015-03-10 | 2016-02-12 | 位相ロックループ(pll)アーキテクチャ |
Country Status (6)
Country | Link |
---|---|
US (1) | US9485085B2 (ja) |
EP (1) | EP3269040B1 (ja) |
JP (2) | JP2018511991A (ja) |
KR (1) | KR101881864B1 (ja) |
CN (1) | CN107431488B (ja) |
WO (1) | WO2016144486A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9319029B1 (en) * | 2015-06-19 | 2016-04-19 | Clover Network, Inc. | System and method for automatic filter tuning |
US9602317B1 (en) * | 2015-10-12 | 2017-03-21 | Qualcomm Incorporated | Apparatus and method for combining currents from passive equalizer in sense amplifier |
CN107707200A (zh) * | 2017-09-15 | 2018-02-16 | 北京华大九天软件有限公司 | 一种lc压控振荡器的开关电容阵列 |
US10560109B2 (en) * | 2017-12-29 | 2020-02-11 | Texas Instruments Incorporated | Phased locked loop integrated circuit |
EP3763045A4 (en) * | 2018-03-06 | 2021-09-08 | Telefonaktiebolaget LM Ericsson (publ) | PHASE LOCKING LOOP APPARATUS AND CLOCK SYNCHRONIZATION METHOD |
US10911053B2 (en) * | 2018-04-30 | 2021-02-02 | Stmicroelectronics International N.V. | Phase locked loop design with reduced VCO gain |
JP7104402B2 (ja) * | 2018-05-25 | 2022-07-21 | ザインエレクトロニクス株式会社 | Pll回路 |
US10972109B2 (en) * | 2018-09-10 | 2021-04-06 | Apple Inc. | Sub sampling phase locked loop (SSPLL) with wide frequency acquisition |
CN109286372B (zh) * | 2018-09-19 | 2021-04-02 | 电子科技大学 | 一种高精度的振荡器电路 |
US11552635B2 (en) * | 2019-05-20 | 2023-01-10 | Cypress Semiconductor Corporation | High performance inductive sensing all digital phase locked loop |
CN110224697B (zh) * | 2019-06-18 | 2022-11-04 | 苏州兆凯电子有限公司 | 一种锁相环锁定方法、锁相环电路及通信收发系统 |
KR20210057416A (ko) * | 2019-11-12 | 2021-05-21 | 삼성전자주식회사 | 무선 통신 장치 및 방법 |
US11277140B1 (en) * | 2021-06-07 | 2022-03-15 | Qualcomm Incorporated | Sampling phase-locked loop |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006121365A (ja) * | 2004-10-21 | 2006-05-11 | Kawasaki Microelectronics Kk | Pll回路 |
JP2014239476A (ja) * | 2009-05-07 | 2014-12-18 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | Vco周波数チューニングのための、オーバーラップする2セグメントキャパシタバンク |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59138127A (ja) * | 1983-01-28 | 1984-08-08 | Nec Corp | 位相制御発振回路 |
JPH02262717A (ja) * | 1989-04-03 | 1990-10-25 | Nippon Telegr & Teleph Corp <Ntt> | 周波数シンセサイザ |
US5036294A (en) * | 1990-12-03 | 1991-07-30 | Motorola Inc. | Phase locked loop having low-frequency jitter compensation |
JP3299631B2 (ja) * | 1994-06-07 | 2002-07-08 | 三菱電機株式会社 | 電圧制御型発振器およびそれを用いた位相同期ループ回路 |
US6831523B1 (en) | 2000-07-10 | 2004-12-14 | Silicon Laboratories Inc. | Auto-detection between referenceless and reference clock mode of operation |
US6825785B1 (en) * | 2002-02-28 | 2004-11-30 | Silicon Laboratories, Inc. | Digital expander apparatus and method for generating multiple analog control signals particularly useful for controlling a sub-varactor array of a voltage controlled oscillator |
DE60304716D1 (de) * | 2002-09-06 | 2006-05-24 | Ericsson Telefon Ab L M | Phasenregelkreismodulator mit korrektur der verstärkung des modulationssignals |
JP2005064663A (ja) | 2003-08-08 | 2005-03-10 | Matsushita Electric Ind Co Ltd | 電圧制御発振器およびこれを用いたpll周波数シンセサイザ変調回路 |
US7064618B2 (en) * | 2003-09-29 | 2006-06-20 | Intel Corporation | PLL with swappable tuning loops |
US7508898B2 (en) | 2004-02-10 | 2009-03-24 | Bitwave Semiconductor, Inc. | Programmable radio transceiver |
JP2006033803A (ja) * | 2004-06-15 | 2006-02-02 | Matsushita Electric Ind Co Ltd | 電圧制御発振器、ならびにそれを用いたpll回路および無線通信機器 |
US7177611B2 (en) | 2004-07-07 | 2007-02-13 | Texas Instruments Incorporated | Hybrid control of phase locked loops |
US7212076B1 (en) | 2004-09-17 | 2007-05-01 | Cypress Semiconductor Corpoartion | Mixed signal method and system for tuning a voltage controlled oscillator |
US7315217B2 (en) * | 2005-03-18 | 2008-01-01 | Avago Technologies General Ip (Singapore) Pte Ltd. | Linear phase-locked loop with dual tuning elements |
US7420427B2 (en) * | 2005-03-28 | 2008-09-02 | Texas Instruments Incorporated | Phase-locked loop with a digital calibration loop and an analog calibration loop |
JP4667924B2 (ja) * | 2005-03-29 | 2011-04-13 | 富士通セミコンダクター株式会社 | 可変容量回路および可変容量回路の制御方法 |
US7777577B2 (en) | 2007-09-28 | 2010-08-17 | Texas Instruments Incorporated | Dual path phase locked loop (PLL) with digitally programmable damping |
GB0804339D0 (en) | 2008-03-07 | 2008-04-16 | Cambridge Silicon Radio Ltd | Phase-locked loop |
US7973612B2 (en) * | 2009-04-26 | 2011-07-05 | Qualcomm Incorporated | Supply-regulated phase-locked loop (PLL) and method of using |
EP2522074A1 (en) | 2009-11-09 | 2012-11-14 | Epcos AG | Impedance circuit and method for signal transformation |
JP2011139228A (ja) * | 2009-12-28 | 2011-07-14 | Renesas Electronics Corp | 発振器複合回路と半導体装置並びに電流再利用方法 |
US8878614B2 (en) * | 2012-02-28 | 2014-11-04 | Megachips Corporation | Phase-locked loop |
US8552767B1 (en) | 2012-03-30 | 2013-10-08 | Broadcom Corporation | Systems, circuits, and methods for a digital frequency synthesizer |
US8704566B2 (en) | 2012-09-10 | 2014-04-22 | International Business Machines Corporation | Hybrid phase-locked loop architectures |
US20140106681A1 (en) * | 2012-10-12 | 2014-04-17 | Qualcomm Incorporated | Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION |
US8760201B1 (en) * | 2013-03-11 | 2014-06-24 | Analog Devices Technology | Digitally programmed capacitance multiplication with one charge pump |
US8941424B2 (en) * | 2013-06-27 | 2015-01-27 | Microsemi Semiconductor Ulc | Digital phase locked loop with reduced convergence time |
CN104202048B (zh) * | 2014-08-27 | 2017-05-17 | 中国科学技术大学 | 一种宽带全集成锁相环频率综合器 |
CN104333378B (zh) * | 2014-09-25 | 2017-09-15 | 中国电子科技集团公司第四十一研究所 | 一种快速锁相低噪声信号发生器及信号发生方法 |
-
2015
- 2015-03-10 US US14/644,029 patent/US9485085B2/en active Active
-
2016
- 2016-02-12 KR KR1020177025196A patent/KR101881864B1/ko active IP Right Grant
- 2016-02-12 CN CN201680014381.6A patent/CN107431488B/zh active Active
- 2016-02-12 EP EP16708032.4A patent/EP3269040B1/en active Active
- 2016-02-12 JP JP2017547395A patent/JP2018511991A/ja active Pending
- 2016-02-12 WO PCT/US2016/017847 patent/WO2016144486A1/en active Application Filing
-
2018
- 2018-08-09 JP JP2018150127A patent/JP6648218B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006121365A (ja) * | 2004-10-21 | 2006-05-11 | Kawasaki Microelectronics Kk | Pll回路 |
JP2014239476A (ja) * | 2009-05-07 | 2014-12-18 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | Vco周波数チューニングのための、オーバーラップする2セグメントキャパシタバンク |
Also Published As
Publication number | Publication date |
---|---|
JP2018511991A (ja) | 2018-04-26 |
CN107431488A (zh) | 2017-12-01 |
US9485085B2 (en) | 2016-11-01 |
KR20170106495A (ko) | 2017-09-20 |
EP3269040B1 (en) | 2019-01-02 |
BR112017019101A2 (pt) | 2018-04-17 |
CN107431488B (zh) | 2020-03-31 |
KR101881864B1 (ko) | 2018-07-25 |
WO2016144486A1 (en) | 2016-09-15 |
EP3269040A1 (en) | 2018-01-17 |
US20160269172A1 (en) | 2016-09-15 |
JP6648218B2 (ja) | 2020-02-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6648218B2 (ja) | 位相ロックループ(pll)アーキテクチャ | |
US8085098B2 (en) | PLL circuit | |
US7973612B2 (en) | Supply-regulated phase-locked loop (PLL) and method of using | |
TWI384760B (zh) | 全數位鎖相迴路 | |
US10855292B2 (en) | Phase locked loop | |
US7884655B2 (en) | Control circuitry | |
US8102195B2 (en) | Digital phase-locked loop circuit including a phase delay quantizer and method of use | |
JP5347534B2 (ja) | 位相比較器、pll回路、及び位相比較器の制御方法 | |
Levantino et al. | A wideband fractional-N PLL with suppressed charge-pump noise and automatic loop filter calibration | |
US20170214408A1 (en) | Switched-capacitor loop filter | |
EP2782255A1 (en) | Fractional-N frequency synthesizer using a subsampling pll and method for calibrating the same | |
KR20100134628A (ko) | 고 레졸루션 시간-디지털 변환기 | |
US11728817B2 (en) | Clock and data recovery devices with fractional-N PLL | |
JP2006262489A (ja) | 二重同調要素を有する線形位相ロックループ | |
WO2009089228A1 (en) | Systems and methods for calibrating the loop bandwidth of a phase-locked loop (pll) | |
GB2504564A (en) | A switchable capacitance circuit for a digitally controlled oscillator | |
US7741889B2 (en) | Phase locked loop with phase rotation for spreading spectrum | |
US20090231003A1 (en) | Voltage controlled oscillator and pll and filter using the same | |
Kim et al. | Low power FSK transmitter using all-digital PLL for IEEE 802.15. 4g application | |
Wang et al. | An analog enhanced all digtial RF fractional-N pll with self-calibrated capability | |
BR112017019101B1 (pt) | Arquitetura de loop travado por fase (pll) | |
JP5231931B2 (ja) | Pll回路 | |
Wang et al. | A system-on-chip 1.5 GHz phase locked loop realized using 40 nm CMOS technology | |
TW202223585A (zh) | 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180907 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180907 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20180907 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20180921 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20181211 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190122 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190326 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191002 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191217 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200115 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6648218 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |