CN107431488A - 锁相环(pll)架构 - Google Patents

锁相环(pll)架构 Download PDF

Info

Publication number
CN107431488A
CN107431488A CN201680014381.6A CN201680014381A CN107431488A CN 107431488 A CN107431488 A CN 107431488A CN 201680014381 A CN201680014381 A CN 201680014381A CN 107431488 A CN107431488 A CN 107431488A
Authority
CN
China
Prior art keywords
vco
electric capacity
signal
control voltage
frequency
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201680014381.6A
Other languages
English (en)
Other versions
CN107431488B (zh
Inventor
K·L·阿库迪亚
J·A·谢弗
B·班迪达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN107431488A publication Critical patent/CN107431488A/zh
Application granted granted Critical
Publication of CN107431488B publication Critical patent/CN107431488B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1206—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification
    • H03B5/1212—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device using multiple transistors for amplification the amplifier comprising a pair of transistors, wherein an output terminal of each being connected to an input terminal of the other, e.g. a cross coupled pair
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device
    • H03B5/1228—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device the amplifier comprising one or more field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0025—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0332—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with an integrator-detector
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

在一个实施例中，一种锁相环(PLL)包括：压控振荡器(VCO)；分频器，被配置为对VCO的输出信号进行分频以产生反馈信号；以及相位检测电路，被配置为检测参考信号与反馈信号之间的相位差，并且基于检测的相位差生成输出信号。该PLL还包括：比例电路，被配置为基于相位检测电路的输出信号生成控制电压，其中控制电压调谐VCO的第一电容以提供相位校正。该PLL进一步包括：积分电路，被配置为将控制电压转换为数字信号，对数字信号进行积分，并基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪。

Description

锁相环(PLL)架构
技术领域
本公开的各方面一般地涉及频率合成，并且更特别地涉及锁相环(PLL)。
背景技术
锁相环(PLL)可以在频率合成中用来通过将参考信号的频率乘以对应量以生成具有期望频率的信号。PLL广泛地被用来在无线通信系统、微处理系统和高速数据系统中提供具有期望频率的信号。
发明内容
下文提出了一个或多个实施例的简化概述以便提供对这些实施例的基本理解。这一概述不是所有设想到的实施例的广泛综述，并且既不意图标识所有实施例的关键性或决定性要素也不意图界定任何或所有实施例的范围。它的唯一目的是以简化形式提出一个或多个实施例的一些概念作为随后提出的更详细描述的前序。
根据一个方面，本文描述了一种锁相环(PLL)。该PLL包括：压控振荡器(VCO)；分频器，被配置为对VCO的输出信号进行分频以产生反馈信号；以及相位检测电路，被配置为检测参考信号与反馈信号之间的相位差，并且基于检测的相位差生成输出信号。该PLL还包括：比例电路，被配置为基于相位检测电路的输出信号生成控制电压，其中控制电压调谐VCO的第一电容以提供相位校正。该PLL进一步包括：积分电路，被配置为将控制电压转换为数字信号，对数字信号进行积分，并基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪。
第二方面涉及一种操作锁相环(PLL)的方法。该方法包括：划分压控振荡器(VCO)的输出信号的频率以产生反馈信号；检测参考信号与反馈信号之间的相位差；基于检测的相位差生成控制电压；以及使用控制电压来调谐VCO的第一电容以提供相位校正。该方法还包括：将控制电压转换为数字信号；对数字信号进行积分；以及基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪。
第三方面涉及一种装置。该装置包括：用于划分压控振荡器(VCO)的输出信号的频率以产生反馈信号的部件；用于检测参考信号与反馈信号之间的相位差的部件；用于基于检测的相位差生成控制电压的部件；以及用于使用控制电压来调谐VCO的第一电容以提供相位校正的部件。该装置还包括：用于将控制电压转换为数字信号的部件；用于对数字信号进行积分的部件；以及用于基于积分后的数字信号来调谐VCO的第二电容以提供频率跟踪的部件。
为了实现前述和相关的目的，一个或多个实施例包括后文完全描述的且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性的方面。然而，这些方面指示各种实施例的原理可以被采用的各种方式中的仅一些方式，并且所描述的实施例意图包括所有这些方面和它们的等价物。
附图说明
图1示出了锁相环(PLL)的示例。
图2示出了数字PLL的示例。
图3示出了根据本公开的实施例的PLL。
图4示出了根据本公开的实施例的压控振荡器(VCO)。
图5是示出了根据本公开的实施例的用于操作PLL的方法的流程图。
具体实施方式
下面关于附图阐述的详细描述意图作为各种配置的描述，并且不意图表示本文描述的概念可以在其中被实践的仅有配置。该详细描述包括用于提供对各种概念的透彻理解之目的的具体细节。然而，对本领域的技术人员将明显的是，这些概念可以没有这些具体细节而被实践。在一些实例中，公知的结构和组件以框图形式示出以避免使这些概念模糊不清。
图1示出了模拟PLL 110的示例。PLL 110包括相位检测器115、电荷泵120、环路滤波器130、压控振荡器(VCO)140、以及反馈分频器160。VCO 140的输出为PLL 110提供输出信号，如下面进一步讨论的，在PLL 110中，输出信号的频率通过调整VCO 140的输入电压而被控制。输出信号通过分频器160被反馈回到相位检测器115。分频器160将输出信号的频率除以N以产生反馈信号(标示为“FB”)，其具有等于fout/N的频率，其中fout是输出信号的频率。
相位检测器115接收反馈信号FB和参考信号(标示为“REF”)作为输入。参考信号可能来自晶体振荡器或另一源。相位检测器115检测参考信号REF与反馈信号FB之间的相位差，并将所检测的相位差输出至电荷泵120。电荷泵120和环路滤波器130将所检测的相位差转换成控制VCO 140的频率的控制电压(标示为“VCTRL”)。控制电压VCTRL在如下方向上调整VCO 130的频率，该方向减少参考信号REF与反馈信号FB之间的相位差。当PLL 110被锁定时，输出信号具有大约等于参考信号的频率N倍的频率。因此，PLL 110将参考信号的频率乘以N。
在这一示例中，当PLL 110被锁定时，相位检测器115基于参考信号REF与反馈信号FB之间的相位差在参考信号的每个循环期间输出“上”信号或“下”信号。更特别地，当参考信号的相位超前于反馈信号的相位时，相位检测器115输出“上”信号，其中“上”信号的宽度与相位差成比例。当参考信号的相位滞后于反馈信号的相位时，相位检测器115输出“下”信号，其中“下”信号的宽度与相位差成比例。
在这一示例中，电荷泵120包括第一电流源122、第一开关124、第二电流源128、以及第二开关126。开关124和126分别由来自相位检测器115的“上”信号和“下”信号控制。更特别地，当相位检测器115输出“上”信号时，第一开关124闭合。这允许来自第一电流源122的电流通过第一开关124流至环路滤波器130达到“上”信号的持续期(其和参考信号与反馈信号之间的相位差成比例)。当相位检测器115输出“下”信号时，第二开关126闭合。这使得第二电流源128通过第二开关128从环路滤波器130汲取电流达到“下”信号的持续期(其和参考信号与反馈信号之间的相位差成比例)。因此，电荷泵120在参考信号REF的相位超前于反馈信号FB的相位时向环路滤波器130输出电流，并且在参考信号REF的相位滞后于反馈信号FB的相位时从环路滤波器130汲取电流。
环路滤波器130被用来稳定PLL 110和减少抖动。如图1中所示出的，环路滤波器130可以使用电阻器-电容器(RC)滤波器来实施。在这一示例中，环路滤波器130包括电阻器R、第一电容器CZ、以及第二电容器CP。电阻器R产生控制电压VCTRL的与所检测的相位差近似成比例的分量以提供相位校正。第一电容器CZ对相位差进行积分以提供频率跟踪。第二电容器CP被用来平滑控制电压VCTRL上的(例如，由电荷泵的切换引起的)纹波噪声以减少抖动。通常，为了稳定性，第一电容器CZ的电容比第二电容器CP的电容大得多。
在图1中的示例中，VCO 140包括电感器-电容器(LC)储能器(tank)150、一对交叉耦合的PMOS晶体管142和144、以及一对交叉耦合的NMOS晶体管146和148。LC储能器150包括耦合至来自环路滤波器130的控制电压VCTRL的变抗器155和电感器L。变抗器155是压控电容器，其具有由控制电压VCTRL控制的电容并且可以利用金属氧化物半导体(MOS)变抗器来实施。LC储能器150的谐振频率是变抗器155的电容和电感器L的电感的函数。由于变抗器155的电容由控制电压VCTRL控制，所以LC储能器150的频率(并且因此VCO 140的频率)由控制电压VCTRL控制。交叉耦合的PMOS晶体管142和144以及交叉耦合的NMOS晶体管146和148提供对LC储能器150中的寄生电阻进行补偿的负电阻。
图1中的PLL 110具有若干缺点。首先，要求大的变抗器增益来覆盖宽的调谐范围。然而，这降低了变抗器的Q因数，并且作为结果使VCO相位噪声劣化。另外，变抗器非线性不利地影响PLL的比例增益和积分增益两者，并且因此不利地影响PLL的环路动态性。另外，积分电容器CZ可能相对地大，尤其是对于要求低带宽环路的应用。作为结果，电容器CZ可能要求大的硅面积，使得难以将电容器CZ集成在芯片上。
图2示出了数字PLL 210的示例。数字PLL 210避免了上面讨论的PLL 110的缺点(例如，大的积分电容器CZ和变抗器的窄调谐范围)。然而，如下面进一步讨论的，图2中的数字PLL 210具有其他缺点。
数字PLL 210包括时间至数字转换器(TDC)215、数字环路滤波器220、VCO 240、以及反馈分频器260。在操作中，来自VCO 240的输出信号通过分频器260被反馈回到TDC 215。分频器260将输出信号的频率除以N以产生反馈信号(标示为“FB”)，其具有等于fout/N的频率，其中fout是输出信号的频率。
TDC 215接收反馈信号FB和参考信号(标示为“REF”)作为输入。TDC 215检测参考信号REF与反馈FB之间的相位差，并将所检测的相位差作为数字信号而输出。例如，TDC 215可以通过以下来检测相位差：测量参考信号REF的边缘与反馈FB的边缘之间的时间差，并将所测量的时间差作为数字信号而输出。数字环路滤波器220在数字域中对来自TDC 215的数字信号进行滤波。如下面进一步讨论的，所得到的滤波后的数字信号控制VCO 240的频率。
在图2中的示例中，数字环路滤波器220包括比例路径222、积分路径224、加法器232、以及数字滤波器234。比例路径222包括第一数字乘法器226，其将TDC 215的数字输出乘以系数α。积分路径224包括第二数字乘法器228和数字积分器230。如图2中所示出的，数字积分器230可以利用数字累加器来实施。第二乘法器228将TDC 215的数字输出乘以系数β，并且数字积分器230对所得到的信号进行积分。加法器232对比例路径222的输出和积分路径224的输出求和。如下面进一步讨论的，数字滤波器234将来自加法器232的信号转换为对VCO 240的频率进行调整的调谐字。
在图2中的示例中，VCO 240包括电感器-电容器(LC)储能器250、一对交叉耦合的PMOS晶体管242和244、以及一对交叉耦合的NMOS晶体管246和248。LC储能器250包括从数字环路滤波器220接收调谐字的电容器组255和电感器L。电容器组255包括多个电容器256和多个开关258，其中每个开关被配置为将电容器中的相应一个选择性地耦合至电感器L。调谐字包括并行比特，其中比特中的每个比特控制开关中的相应一个是开启还是关断。当开关由相应的比特开启时，相应的电容器的电容对电容器组255的总电容作出贡献，并且当开关由相应的比特关断时，相应的电容器的电容对电容器组255的总电容没有贡献。因此，调谐字通过控制被接通的电容器256的数目来控制电容器组255的电容。由于电容器组255的电容控制LC储能器250的频率，所以调谐字通过控制电容器组255的电容来控制LC储能器250的频率(并且因此控制VCO 240的频率)。交叉耦合的PMOS晶体管242和244以及交叉耦合的NMOS晶体管246和248提供对LC储能器250中的寄生电阻进行补偿的负电阻。
图2中的数字PLL 210具有若干缺点。首先，数字PLL中的相位阶跃的量化引起杂散。为了实现期望的相位噪声，TDC 215需要具有可能难以实施的非常高的时间分辨率(例如，皮秒量级精确度)。进一步地，在TDC 215使用延迟元件链被实施的情况下，TDC 215中的延迟元件的过量偏差可能负面地影响系统精确度。最后，数字PLL 210对于要求高带宽PLL的SerDes标准可能是不实际的。
图3示出了根据本公开的实施例的PLL 310。如下面进一步讨论的，PLL 310是提供模拟环路滤波和数字环路滤波两者的混合PLL。PLL 310包括相位检测器315、电荷泵320、比例电路360、积分电路362、VCO 30、以及反馈分频器378。
比例电路360包括模拟环路滤波器330(例如，RC环路滤波器)。在图3中的示例中，模拟环路滤波器330包括电阻器R和电容器CP。电阻器R为PLL提供相位校正，并且电容器CP减少纹波噪声以减少抖动。在这一示例中，模拟环路滤波器330不包括大的积分电容器(例如，图1中的电容器CZ)，由此显著地减小模拟环路滤波器330的面积。如下面进一步讨论的，这是因为用于PLL的积分功能由积分电路362执行。
积分电路362包括模数转换器(ADC)364、数字积分器372、以及Σ-Δ调制器374。如下面进一步讨论的，积分电路362执行积分以用于频率跟踪。
VCO 340包括LC储能器350，LC储能器350包括电感器L、变抗器352和电容器组355。电容器组355包括多个电容器356和多个开关358，其中每个开关被配置为将电容器中的相应一个选择性地耦合至LC储能器中的电感器L。电容器356可以利用金属电容器来实施。如下面进一步讨论的，变抗器352的电容由比例电路360控制(调谐)，并且电容器组355的电容由积分电路362控制(调谐)。
在操作中，来自VCO 340的输出信号通过分频器378被反馈回到相位检测器315。在图3中所示出的示例中，分频器378是分数N分频器，其将输出信号的频率除以N与N+1之间的分数以产生反馈信号(标示为“FB”)，其中N是整数。这通过在N与N+1之间转换分频器378来实现，其中在N上花费的时间的百分比和在N+1上花费的时间的百分比可以被调整而在N与N+1之间以精细粒度选择期望的分数。
相位检测器315接收反馈信号FB和参考信号(标示为“REF”)作为输入。相位检测器315检测参考信号REF与反馈信号FB之间的相位差，并将所检测的相位差输出至电荷泵320。电荷泵320和模拟环路滤波器330将所检测的相位差转换为控制电压VCTRL，其耦合至VCO340中的变抗器352以调谐变抗器352的电容。在图3中的示例中，模拟环路滤波器330中的电阻器R产生控制电压的与所检测的相位差近似成比例的分量来为PLL提供相位校正。相位校正可以仅要求用于变抗器352的相对小的调谐范围。如下面进一步讨论的，这允许变抗器停留在变抗器的线性区域内。
积分电路362中的ADC 364将控制电压VCTRL转换为数字信号。数字积分器372对数字信号进行积分，并且Σ-Δ调制器374将积分后的数字信号转换为数字调谐字，数字调谐字对VCO 340中的电容器组355的电容进行控制。在这点上，调谐字包括多个并行比特，其中每个比特控制电容器组355中的开关中的相应一个是开启还是关断，并且因此控制相应的电容器的电容是否对电容器组355的总电容作出贡献。因此，积分电路362对所检测的相位差进行积分，并基于该积分来调谐电容器组355的电容。该积分调整VCO 340的输出频率来为PLL提供频率跟踪。电容器组355可以具有比变抗器352宽的调谐范围，因为频率跟踪可能要求比相位校正宽的调谐范围。
因此，PLL 310具有双调谐架构，其中比例电路360调谐VCO 340中的变抗器352的电容以提供相位校正，并且积分电路362调谐VCO 340中的电容组355的电容以提供频率跟踪。
PLL 310减轻了图1中的PLL 110的缺点。首先，变抗器352可在相对小的线性区域上操作以减小变抗器非线性对PLL的性能的影响。这是因为比例电路360(其控制变抗器352)可以仅需要在相对小的范围上调谐变抗器352以提供相位校正。变抗器352不需要由电容器组355提供的用于频率跟踪的宽调谐范围。其次，模拟环路滤波器330不要求大的积分电容器，由此与图1中的环路滤波器130相比显著减小了模拟环路滤波器330的尺寸。这是因为积分在积分电路362中执行。
PLL 310还减轻了图2中的数字PLL 210的缺点。首先，PLL 310不使用TDC，并且因此避免了上面讨论的与TDC相关联的问题。这是因为ADC 364将电压(例如，控制电压VCTRL)转换为数字信号，以替代将参考信号REF的边缘与反馈信号FB的边缘之间的时间差转换为数字信号，其可能难以利用足够高的时间分辨率来实施以实现充分低的相位量化噪声。
在图3中的示例中，模拟环路滤波器330中的电阻器R耦合在变抗器352与操作点电压(标示为“Vop”)之间。操作点电压Vop被用来将控制电压VCTRL居中于或接近于变抗器352的最佳操作点，其中最佳操作点可以在变抗器352的线性区域内。在操作期间，控制电压VCTRL在操作点电压Vop附近的小范围上变化以提供相位校正。作为结果，控制电压VCTRL可以停留在变抗器352的线性区域内，由此减小变抗器非线性对PLL性能的影响。
如图3中的示例中所示出的，操作点电压Vop可以由分压器380和具有低输出阻抗的放大器382提供。分压器380包括串联耦合在供电电压Vdd与地面之间的电阻器R1、R2、R2和R4。放大器382的输入耦合至分压器380的电阻器R2和R3之间的节点，并且放大器382的低阻抗输出耦合至电阻器R。在这一示例中，操作点电压Vop被设置为近似等于下式的值：
Vop＝((R3+R4)/(R1+R2+R3+R4))·Vdd (1)
其中等式(1)中的R1、R2、R3和R4分别是电阻器R1、R2、R3和R4的电阻值。电阻器R1、R2、R3和R4的电阻值可以被选取而使得操作点电压Vop将控制电压VCTRL居中于或接近于变抗器352的最佳操作点。总体地，分压器380和低输出阻抗放大器382可以被考虑为是电压发生电路。
在图3中的示例中，ADC 364利用被配置为将控制电压VCTRL数字化为比特流的Σ字化ADC来实施。如下面进一步讨论的，Σ如下ADC能够通过以高采样率对控制电压VCTRL进行采样来实现高分辨率。Σ现高ADC包括减法器365、积分器366、比较器368、以及1比特反馈数模转换器(DAC)370。
在比较器368的输出处提供Σ供出ADC的比特流输出。该输出被反馈至1比特反馈DAC 370，其取决于比特的值将该输出的每个比特转换为两个电压中的一个。在图3中的示例中，两个电压包括第一参考电压(标示为“VREFP”)和第二参考电压(标示为“VREFN”)，其中第一参考电压VREFP高于第二参考电压VREFN。在这一示例中，1比特DAC 370可以在比特具有一的值时输出第一参考电压VREFP，并且在比特具有零的值时输出第二参考电压VREFN。第一参考电压VREFP和第二参考电压VREFN的值可以被选取而使得控制电压VCTRL在第一参考电压VREFP与第二参考电压VREFN之间的电压范围内变化。
减法器365接收控制电压VCTRL和1比特DAC 370的输出电压作为输入，并输出控制电压VCTRL与1比特DAC 370的输出电压(其是VREFP或VREFN)之间的差异。减法器365可以利用差分放大器或另一类型的电路来实施。积分器366对来自减法器365的差异进行积分，并可以利用积分电容器来实施。
比较器368比较积分器366的输出与参考电压，并基于比较输出比特。例如，比较器368可以在积分器366的输出高于参考电压的情况下输出具有值一的比特，并且在积分器366的输出低于参考电压的情况下输出具有值零的比特。在一个方面中，比较器368可以接收采样时钟信号。在这个方面中，比较器368可以在采样时钟信号的每个循环(周期)期间执行比较并基于比较输出比特。作为结果，比较器368以由采样时钟信号的频率设置的采样率输出比特流。如上面讨论的，采样率可以被设置为高来为Σ高采ADC提供高分辨率。在这一示例中，比较器368可以利用比较放大器和由采样时钟信号钟控的锁存器来实施。
在图3中的示例中，PLL 310包括第二分频器376，其将PLL输出的频率除以M以产生被提供给Σ产生ADC的采样时钟信号。M的值可以小于N的值，而使得Σ得可ADC以比参考信号和反馈信号的频率高的采样率对控制电压VCRTL进行采样。M的值可以被调整以实现用于Σ现用ADC的期望的采样率。
在图3中的示例中，由1比特反馈DAC 370使用的第一参考电压VREFP和第二参考电压VREFN由分压器380提供。更特别地，第一参考电压VREFP在分压器380的电阻器R1和R2之间的节点处被提供，并且第二参考电压VREFN在分压器380的电阻器R3和R4之间的节点处被提供。作为结果，第一参考电压VREFP的值由下式给出：
VREFP＝((R2+R3+R4)/(R1+R2+R3+R4))·Vdd (2)
其中等式(2)中的R1、R2、R3和R4分别是电阻器R1、R2、R3和R4的电阻值，并且Vdd是供电电压。第二参考电压VREFN的值由下式给出：
VREFN＝((R4)/(R1+R2+R3+R4))·Vdd (3)
其中等式(3)中的R1、R2、R3和R4分别是电阻器R1、R2、R3和R4的电阻值，并且Vdd是供电电压。如等式(1)-(3)中所示出的，操作点电压Vop在第一参考电压VREFP与第二参考电压VREFN之间。在这一示例中，电阻器R1、R2、R3和R4的电阻值可以被选取而使得控制电压VCTRL(其在Vop附近在小范围上变化)停留在第一参考电压VREFP与第二参考电压VREFN之间的电压范围内。
如上面讨论的，数字积分器372对ADC 364的输出进行积分。如图3中所示出的，积分器372可以利用由采样时钟信号钟控的数字累加器来实施。积分器372的输出可以是n比特数字字的形式，其可以被输出至Σ输出调制器374。
Σ74调制器374对积分器372的输出进行调制以提供精细的电容调谐。更特别地，Σ，。调制器374将积分器372的输出调制成包括并行比特的调谐字，其中每个比特控制电容器组355中的开关中的相应一个是开启还是关断，并且因此控制相应的电容器的电容是否对电容器组355的总电容作出贡献。在一个方面中，Σ献。调制器374通过使调谐字以高速率在两个或更多电容值之间转换电容器组355来提供精细的电容调谐，其中每个电容值通过接通电容器组355中的不同数目的电容器来实现。这导致了用于电容器组355的有效电容，其是电容器组在每个电容值上花费的时间的百分比的函数(即，有效电容通过电容值的插值被获得)。例如，如果电容器组中的每个电容器具有C单元的电容，则Σ则容调制器374可以通过使调谐字以高速率交替接通电容器组355中的100个电容器和101个电容器，来将电容器组的有效电容调谐至100.5倍C单元的值。在图3中的示例中，Σ示例调制器374接收采样时钟信号并且以由采样时钟信号设置的高速率更新调谐字。因此，Σ由采调制器374可以比电容器组355中的个体电容器的电容小的步长来调谐电容器组355的有效电容。
在图3中的示例中，相位检测器315和电荷泵320类似于图1中的相位检测器115和电荷泵120。如上面讨论的，当PLL 310被锁定时，相位检测器315取决于参考信号的相位超前于还是滞后于反馈信号的相位而在参考信号的每个循环期间输出“上”信号或“下”信号。电荷泵320包括第一电流源322、第一开关324、第二电流源328、以及第二开关326。开关324和326分别由来自相位检测器315的“上”信号和“下”信号控制。更特别地，第一开关324在相位检测器315输出“上”信号时闭合，而允许来自第一电流源322的电流通过第一开关324流至环路滤波器330达到“上”信号的持续期。第二开关326在相位检测器315输出“下”信号时闭合，而使得第二电流源328通过第二开关328从环路滤波器130汲取电流达到“下”信号的持续期。相位检测器315和电荷泵320可以总体地被考虑为是相位检测电路，其基于参考信号REF与反馈信号FB之间的所检测的相位差将信号输出至环路滤波器330。
图4示出了VCO 340的实施例，其中VCO 340的LC储能器350包括第二电容器组455。如下面进一步讨论的，第二电容器组455的电容由粗略校准引擎460调谐以提供VCO 340的粗略频率调谐。在以下讨论中，为了讨论的简易，由积分电路362调谐的电容器组355将被称为第一电容器组355。
第二电容器组455包括多个电容器456和多个开关458，其中每个开关被配置为将电容器中的相应一个选择性地耦合至电感器L。粗略校准引擎460可以通过个体地控制第二电容器组455中的开关458来控制第二电容器组455的电容。例如，粗略校准引擎460可以输出包括并行比特的粗略调谐字，其中比特中的每个比特控制开关中的相应一个是开启还是关断。当开关由相应的比特开启时，相应的电容器的电容对第二电容器组455的总电容作出贡献，并且当开关由相应的比特关断时，相应的电容器的电容对第二电容器组455的总电容没有贡献。在这一示例中，粗略校准引擎460可以设置粗略调谐字的每个比特以实现用于第二电容器组455的期望的电容。
在PLL 310执行相位锁定之前，粗略校准引擎460可以将第二电容器组455的电容调谐至与用于PLL 310的期望输出频率对应的值。例如，粗略校准引擎460可以调谐第二电容器组455的电容以使得VCO 340的初始频率接近于期望的输出频率。这减小了在PLL 310用于频率跟踪的操作期间第一电容器组355所要求的调谐范围。因此，粗略校准引擎460可以执行VCO 340的初始频率调谐，并且积分电路可以在PLL 310用于频率跟踪的操作期间执行频率调谐。在相位锁定期间，第二电容器组455的电容可以在初始频率调谐期间在由粗略校准引擎460设置的值处保持恒定。
在一些应用中，可能合意的是改变PLL 310的输出频率。例如，PLL 310的输出可以用来将时钟信号提供给支持与不同时钟频率对应的不同数据速率的数据通信系统(例如，SerDes)。在这一示例中，粗略校准引擎460可以被配置为将第二电容器组455的电容调谐至不同值，这些不同值对应于由数据通信系统支持的不同数据速率。控制器470可以选择数据通信系统的数据速率，并指令粗略校准引擎460根据所选择的数据速率来调谐第二电容器组455的电容。作为响应，粗略校准引擎460可以调谐第二电容器组455的电容，以使得VCO340的初始频率接近于与所选择的数据速率对应的频率。这减小了由第一电容器组355用于频率跟踪所要求的调谐范围。控制器470还可以调整反馈分频器378的除数，从而当PLL310被锁定时，PLL 310输出与所选择的数据速率对应的频率。在这一示例中，控制器470可以基于信道条件、被传输/接收的数据的类型等来选择用于数据通信系统的数据速率。例如，控制器470可以选择针对良好信道条件的较高数据速率以及针对低劣信道条件的较低数据速率。进一步地，控制器470可以使用针对高带宽数据(例如，高清晰度视频)的较高数据速率以及针对低带宽数据的较低数据速率以节省功率。
在另一示例中，PLL 310的输出可以用来将时钟信号提供给支持不同处理速度(时钟速度)的处理器(例如，CPU)。在这一示例中，粗略校准引擎460可以被配置为将第二电容器组455的电容调谐至与不同处理速度对应的不同值。控制器470可以选择用于处理器的处理速度，并指令粗略校准引擎460根据所选择的处理速度来调谐第二电容器组455的电容。作为响应，粗略校准引擎460可以调谐第二电容器组455的电容，以使得VCO 340的初始频率接近于与所选择的处理速度对应的时钟频率。这减小了由第一电容器组355用于频率跟踪所要求的调谐范围。控制器470还可以根据与所选择的处理速度对应的时钟频率来调整反馈分频器378的除数。在这一示例中，控制器470可以基于温度、处理器上运行的(多个)应用等来选择处理速度。例如，当处理器的(例如，由片上温度传感器测量的)温度太高时，控制器470可以减小处理速度(并且因此减小时钟频率)来冷却处理器。
将明白，LC储能器350还可以包括固定的金属电容器(未示出)。例如，固定的金属电容器可以用来将固定的(不可调谐的)组件提供给LC储能器350的电容。这可以被完成，例如，以减小由第二电容器组455实现期望的输出频率所要求的可调谐范围。
图5是图示了根据本公开的实施例的用于操作锁相环(PLL)的方法500的流程图。PLL可以包括图3中的PLL 310。
在步骤510中，压控振荡器(VCO)的输出信号的频率被划分以产生反馈信号。例如，VCO(例如，VCO 340)的输出信号的频率可以使用分数N划分器(例如，分频器378)或其他类型的分频器而被划分。
在步骤520中，参考信号与反馈信号之间的相位差被检测。参考信号可以来自晶体振荡器或另一源。相位差可以使用相位检测器(例如，相位检测器315)被检测。
在步骤530中，控制电压基于所检测的相位差被生成。例如，控制电压(例如，VCRTL)可以使用模拟环路滤波器(例如，环路滤波器330)而被生成。
在步骤540中，VCO的第一电容使用控制电压被调谐以提供相位校正。例如，第一电容可以对应于VCO中的至少一个变抗器(例如，变抗器352)的电容，其中控制电压耦合到至少一个变抗器以调谐至少一个变抗器的电容。
在步骤550中，控制电压被转换为数字信号。例如，控制电压可以使用ADC(例如，ADC 364)而被转换为数字信号。ADC可以包括Σ-ΔADC或另一类型的ADC。
在步骤560中，数字信号被积分。例如，数字信号可以使用数字积分器(例如，积分器372)被积分。
在步骤570中，VCO的第二电容基于积分后的数字信号被调谐以提供频率跟踪。例如，第二电容可以对应于包括可开关电容器的电容器组(例如，电容器组355)的电容，其中电容器组的电容通过控制被接通的可开关电容器的数目而被调谐。
本领域的技术人员将进一步明白，关于本文的公开所描述的各种说明性的框和步骤可以被实施为电子硬件、计算机软件、或两者的组合。为了清楚地说明硬件与软件的这种可互换性，各种说明性的组件、框和步骤已经在上文一般地按照它们的功能被描述。这样的功能被实施为硬件还是软件取决于特定应用和施加于总体系统的设计约束。技术人员可以针对每个特定应用以变化的方式实施所描述的功能，但是这样的实施决策不应当被解释为引起从本公开的范围的偏离。
关于本文的公开所描述的各种说明性的框可以利用被设计为执行本文所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑设备、离散门或晶体管逻辑、分立硬件组件、或它们的任何组合来实施或执行。通用处理器可以是微处理器，但是在替换方式中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实施为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核、或任何其他这种配置。
关于本文的公开所描述的方法或算法的步骤可以直接具体化在硬件中、由处理器执行的软件模块中、或两者的组合中。软件模块可以驻留于RAM存储器、闪速存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移除盘、CD-ROM、或本领域已知的任何其他形式的存储介质中。示例性存储介质耦合至处理器以使得处理器可以从存储介质读取信息并将信息写入存储介质。在替换方式中，存储介质可以与处理器形成整体。处理器和存储介质可以驻留于ASIC中。ASIC可以驻留于用户终端中。在替换方式中，处理器和存储介质可以作为分立组件驻留于用户终端中。
在一个或多个示例性设计中，所描述的功能可以实施在硬件、软件、或它们的任何组合中。如果实施在软件中，则功能可以作为计算机可读介质上的一个或多个指令或代码被存储或传输。计算机可读介质包括计算机存储介质和通信介质两者，通信介质包括促进计算机程序从一个地点至另一地点的传送的任何介质。存储介质可以是能够由通用或专用计算机访问的任何可用介质。通过示例但非限制的方式，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储装置、磁盘存储装置或其他磁存储设备、或如下的任何其他介质，其可以用来携带或存储指令或数据结构形式的期望的程序代码手段并且其可以由通用或专用计算机、或通用或专用处理器访问。此外，至牵涉到所传输的信号的非暂态存储的程度，任何连接可以被恰当地称为计算机可读介质。例如，如果软件使用同轴电缆、光纤电缆、双绞线、数字订户线路(DSL)、或无线技术(诸如红外、无线电和微波)从网站、服务器、或其他远程源被传输，那么到信号被保持在存储介质或设备存储器上的传输链中达到任何非暂态时间长度的程度，同轴电缆、光纤电缆、双绞线、DSL、或无线技术(诸如红外、无线电和微波)被包括在介质的定义中。如本文中使用的盘和碟包括致密碟(CD)、激光碟、光碟、数字多功能碟(DVD)、软盘和蓝光碟，其中盘通常磁性地再生数据，而碟利用激光光学地再生数据。上面的组合也应当包括在计算机可读介质的范围内。
提供本公开的之前描述以使本领域的任何技术人员能够制造或使用本公开。对本公开的各种修改对本领域的技术人员将容易是明显的，并且本文定义的一般原理可以应用于其他变型而不偏离本公开的精神或范围。因此，本公开不意图为限于本文描述的示例而是符合于与本文所公开的原理和新颖特征相一致的最宽范围。

Claims (28)

1.一种锁相环(PLL)，包括：
压控振荡器(VCO)；
分频器，被配置为对所述VCO的输出信号进行分频以产生反馈信号；
相位检测电路，被配置为检测参考信号与所述反馈信号之间的相位差，并且基于检测的所述相位差生成输出信号；
比例电路，被配置为基于所述相位检测电路的所述输出信号生成控制电压，其中所述控制电压调谐所述VCO的第一电容以提供相位校正；以及
积分电路，被配置为将所述控制电压转换为数字信号，对所述数字信号进行积分，并且基于积分后的所述数字信号来调谐所述VCO的第二电容以提供频率跟踪。
2.根据权利要求1所述的PLL，其中所述比例电路包括电阻器，所述电阻器被配置为生成所述控制电压的与检测的所述相位差近似成比例的分量。
3.根据权利要求2所述的PLL，其中所述VCO包括至少一个变抗器，所述VCO的所述第一电容对应于所述至少一个变抗器的电容，并且所述控制电压耦合至所述至少一个变抗器。
4.根据权利要求3所述的PLL，进一步包括被配置为生成操作点电压的电压发生电路，其中所述电阻器耦合在所述操作点电压与所述至少一个变抗器之间，所述操作点电压使所述控制电压居中于所述至少一个变抗器的线性区域内。
5.根据权利要求2所述的PLL，其中所述比例电路进一步包括电容器，所述电容器被配置为减少所述控制电压上的纹波噪声。
6.根据权利要求1所述的PLL，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，所述VCO的所述第二电容对应于所述电容器组的电容，并且所述积分电路被配置为基于积分后的所述数字信号来调谐所述电容器组的所述电容。
7.根据权利要求1所述的PLL，其中所述积分电路包括：
Σ其中模数转换器(ADC)，被配置为将所述控制电压转换为所述数字信号；以及
数字积分器，被配置为对所述数字信号进行积分。
8.根据权利要求7所述的PLL，进一步包括第二分频器，所述第二分频器被配置为对所述VCO的所述输出信号进行分频以产生采样时钟信号，其中所述Σ出信ADC以与所述采样时钟信号的频率对应的采样率对所述控制电压进行采样。
9.根据权利要求8所述的PLL，其中所述第二分频器以比所述第一分频器小的量来分频所述VCO的所述输出信号。
10.根据权利要求7所述的PLL，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，所述VCO的所述第二电容对应于所述电容器组的电容，并且所述积分电路被配置为基于积分后的所述数字信号来调谐所述电容器组的所述电容。
11.根据权利要求10所述的PLL，其中所述积分电路进一步包括Σ其Δ调制器，所述Σ制器调制器被配置为将积分后的所述数字信号调制成数字调谐字，并且其中所述调谐字包括多个并行比特，所述并行比特中的每个比特控制所述电容器组中的所述可开关电容器中的相应一个可开关电容器。
12.根据权利要求1所述的PLL，进一步包括粗略校准引擎，所述粗略校准引擎被配置为调谐所述VCO的第三电容。
13.根据权利要求12所述的PLL，其中所述粗略校准引擎被配置为在所述PLL执行相位锁定之前调谐所述VCO的所述第三电容以设置所述VCO的初始输出频率。
14.根据权利要求12所述的PLL，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，所述VCO的所述第三电容对应于所述电容器组的电容，并且所述粗略校准引擎被配置为调谐所述电容器组的所述电容。
15.一种操作锁相环(PLL)的方法，包括：
划分压控振荡器(VCO)的输出信号的频率以产生反馈信号；
检测参考信号与所述反馈信号之间的相位差；
基于检测的所述相位差生成控制电压；
使用所述控制电压来调谐所述VCO的第一电容以提供相位校正；
将所述控制电压转换为数字信号；
对所述数字信号进行积分；以及
基于积分后的所述数字信号来调谐所述VCO的第二电容以提供频率跟踪。
16.根据权利要求15所述的方法，其中所述VCO包括至少一个变抗器，并且调谐所述VCO的所述第一电容包括调谐所述至少一个变抗器的电容。
17.根据权利要求15所述的方法，进一步包括：
生成操作点电压；以及
使所述控制电压近似居中于所述操作点电压。
18.根据权利要求15所述的方法，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，并且调谐所述VCO的所述第二电容包括调谐所述电容器组的所述电容。
19.根据权利要求15所述的方法，进一步包括划分所述VCO的所述输出信号以产生采样时钟信号，其中将所述控制电压转换为所述数字信号包括以与所述采样时钟信号的频率对应的采样率对所述控制电压进行采样。
20.根据权利要求19所述的方法，其中所述采样时钟信号的所述频率高于所述反馈信号的频率。
21.根据权利要求15所述的方法，进一步包括利用Σ述的调制器调制积分后的所述数字信号，并且调谐所述VCO的所述第二电容包括使用调制后的信号来调谐所述VCO的所述第二电容。
22.一种装置，包括：
用于划分压控振荡器(VCO)的输出信号的频率以产生反馈信号的部件；
用于检测参考信号与所述反馈信号之间的相位差的部件；
用于基于检测的所述相位差生成控制电压的部件；
用于使用所述控制电压来调谐所述VCO的第一电容以提供相位校正的部件；
用于将所述控制电压转换为数字信号的部件；
用于对所述数字信号进行积分的部件；以及
用于基于积分后的所述数字信号来调谐所述VCO的第二电容以提供频率跟踪的部件。
23.根据权利要求22所述的装置，其中所述VCO包括至少一个变抗器，并且用于调谐所述VCO的所述第一电容的所述部件包括用于调谐所述至少一个变抗器的电容的部件。
24.根据权利要求22所述的装置，进一步包括：
用于生成操作点电压的部件；以及
用于使所述控制电压近似居中于所述操作点电压的部件。
25.根据权利要求22所述的装置，其中所述VCO包括电容器组，所述电容器组包括多个可开关电容器，并且用于调谐所述VCO的所述第二电容的所述部件包括用于调谐所述电容器组的所述电容的部件。
26.根据权利要求22所述的装置，进一步包括用于划分所述VCO的所述输出信号以产生采样时钟信号的部件，其中用于将所述控制电压转换为所述数字信号的所述部件包括用于以与所述采样时钟信号的频率对应的采样率对所述控制电压进行采样的部件。
27.根据权利要求26所述的装置，其中所述采样时钟信号的所述频率高于所述反馈信号的频率。
28.根据权利要求22所述的装置，进一步包括用于使用Σ述的调制对积分后的所述数字信号进行调制的部件，并且用于调谐所述VCO的所述第二电容的所述部件包括用于使用调制后的信号来调谐所述VCO的所述第二电容的部件。
CN201680014381.6A 2015-03-10 2016-02-12 锁相环(pll)架构 Active CN107431488B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/644,029 2015-03-10
US14/644,029 US9485085B2 (en) 2015-03-10 2015-03-10 Phase locked loop (PLL) architecture
PCT/US2016/017847 WO2016144486A1 (en) 2015-03-10 2016-02-12 Phase locked loop (pll) architecture

Publications (2)

Publication Number Publication Date
CN107431488A true CN107431488A (zh) 2017-12-01
CN107431488B CN107431488B (zh) 2020-03-31

Family

ID=55453297

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680014381.6A Active CN107431488B (zh) 2015-03-10 2016-02-12 锁相环(pll)架构

Country Status (6)

Country Link
US (1) US9485085B2 (zh)
EP (1) EP3269040B1 (zh)
JP (2) JP2018511991A (zh)
KR (1) KR101881864B1 (zh)
CN (1) CN107431488B (zh)
WO (1) WO2016144486A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109286372A (zh) * 2018-09-19 2019-01-29 电子科技大学 一种高精度的振荡器电路
CN109995362A (zh) * 2017-12-29 2019-07-09 德克萨斯仪器股份有限公司 锁相环集成电路
CN110417405A (zh) * 2018-04-30 2019-11-05 意法半导体国际有限公司 具有降低的vco增益的锁相环设计
CN112640311A (zh) * 2018-09-10 2021-04-09 苹果公司 利用宽频率采集的亚采样锁相环路(sspll)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9319029B1 (en) * 2015-06-19 2016-04-19 Clover Network, Inc. System and method for automatic filter tuning
US9602317B1 (en) * 2015-10-12 2017-03-21 Qualcomm Incorporated Apparatus and method for combining currents from passive equalizer in sense amplifier
CN107707200A (zh) * 2017-09-15 2018-02-16 北京华大九天软件有限公司 一种lc压控振荡器的开关电容阵列
EP3763045A4 (en) * 2018-03-06 2021-09-08 Telefonaktiebolaget LM Ericsson (publ) PHASE LOCKING LOOP APPARATUS AND CLOCK SYNCHRONIZATION METHOD
JP7104402B2 (ja) * 2018-05-25 2022-07-21 ザインエレクトロニクス株式会社 Ｐｌｌ回路
US11552635B2 (en) * 2019-05-20 2023-01-10 Cypress Semiconductor Corporation High performance inductive sensing all digital phase locked loop
CN110224697B (zh) * 2019-06-18 2022-11-04 苏州兆凯电子有限公司 一种锁相环锁定方法、锁相环电路及通信收发系统
KR20210057416A (ko) * 2019-11-12 2021-05-21 삼성전자주식회사 무선 통신 장치 및 방법
US11277140B1 (en) * 2021-06-07 2022-03-15 Qualcomm Incorporated Sampling phase-locked loop

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831523B1 (en) * 2000-07-10 2004-12-14 Silicon Laboratories Inc. Auto-detection between referenceless and reference clock mode of operation
US20050068113A1 (en) * 2003-09-29 2005-03-31 Glenn Robert C. PLL with swappable tuning loops
CN1901375A (zh) * 2005-03-18 2007-01-24 阿瓦戈科技通用Ip(新加坡)股份有限公司 具有双调谐单元的线性锁相环路
US7420427B2 (en) * 2005-03-28 2008-09-02 Texas Instruments Incorporated Phase-locked loop with a digital calibration loop and an analog calibration loop
US20100271140A1 (en) * 2009-04-26 2010-10-28 Qualcomm Incorporated Supply-Regulated Phase-Locked Loop (PLL) and Method of Using
US20110012652A1 (en) * 2008-03-07 2011-01-20 Cambridge Silicon Radio Limited Phase-Locked Loop
US20110156829A1 (en) * 2009-12-28 2011-06-30 Renesas Electronics Corporation Oscillator combined circuit, semiconductor device, and current reuse method
US20130222067A1 (en) * 2012-02-28 2013-08-29 Kawasaki Microelectronics Inc. Phase-locked loop
US20130257485A1 (en) * 2012-03-30 2013-10-03 Broadcom Corporation Systems, circuits, and methods for a digital frequency synthesizer
CN104052470A (zh) * 2013-03-11 2014-09-17 亚德诺半导体技术公司 采用一个电荷泵的数字编程电容倍增
CN104202048A (zh) * 2014-08-27 2014-12-10 中国科学技术大学 一种宽带全集成锁相环频率综合器
US20150002198A1 (en) * 2013-06-27 2015-01-01 Microsemi Semiconductor Ulc Digital phase locked loop with reduced convergence time
CN104333378A (zh) * 2014-09-25 2015-02-04 中国电子科技集团公司第四十一研究所 一种快速锁相低噪声信号发生器及信号发生方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59138127A (ja) * 1983-01-28 1984-08-08 Nec Corp 位相制御発振回路
JPH02262717A (ja) * 1989-04-03 1990-10-25 Nippon Telegr & Teleph Corp <Ntt> 周波数シンセサイザ
US5036294A (en) * 1990-12-03 1991-07-30 Motorola Inc. Phase locked loop having low-frequency jitter compensation
JP3299631B2 (ja) * 1994-06-07 2002-07-08 三菱電機株式会社 電圧制御型発振器およびそれを用いた位相同期ループ回路
US6825785B1 (en) * 2002-02-28 2004-11-30 Silicon Laboratories, Inc. Digital expander apparatus and method for generating multiple analog control signals particularly useful for controlling a sub-varactor array of a voltage controlled oscillator
DE60304716D1 (de) * 2002-09-06 2006-05-24 Ericsson Telefon Ab L M Phasenregelkreismodulator mit korrektur der verstärkung des modulationssignals
JP2005064663A (ja) 2003-08-08 2005-03-10 Matsushita Electric Ind Co Ltd 電圧制御発振器およびこれを用いたｐｌｌ周波数シンセサイザ変調回路
US7508898B2 (en) 2004-02-10 2009-03-24 Bitwave Semiconductor, Inc. Programmable radio transceiver
JP2006033803A (ja) * 2004-06-15 2006-02-02 Matsushita Electric Ind Co Ltd 電圧制御発振器、ならびにそれを用いたｐｌｌ回路および無線通信機器
US7177611B2 (en) 2004-07-07 2007-02-13 Texas Instruments Incorporated Hybrid control of phase locked loops
US7212076B1 (en) 2004-09-17 2007-05-01 Cypress Semiconductor Corpoartion Mixed signal method and system for tuning a voltage controlled oscillator
JP4427428B2 (ja) * 2004-10-21 2010-03-10 川崎マイクロエレクトロニクス株式会社 Ｐｌｌ回路
JP4667924B2 (ja) * 2005-03-29 2011-04-13 富士通セミコンダクター株式会社 可変容量回路および可変容量回路の制御方法
US7777577B2 (en) 2007-09-28 2010-08-17 Texas Instruments Incorporated Dual path phase locked loop (PLL) with digitally programmable damping
US8169270B2 (en) * 2009-05-07 2012-05-01 Qualcomm Incorporated Overlapping, two-segment capacitor bank for VCO frequency tuning
EP2522074A1 (en) 2009-11-09 2012-11-14 Epcos AG Impedance circuit and method for signal transformation
US8704566B2 (en) 2012-09-10 2014-04-22 International Business Machines Corporation Hybrid phase-locked loop architectures
US20140106681A1 (en) * 2012-10-12 2014-04-17 Qualcomm Incorporated Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831523B1 (en) * 2000-07-10 2004-12-14 Silicon Laboratories Inc. Auto-detection between referenceless and reference clock mode of operation
US20050068113A1 (en) * 2003-09-29 2005-03-31 Glenn Robert C. PLL with swappable tuning loops
CN1901375A (zh) * 2005-03-18 2007-01-24 阿瓦戈科技通用Ip(新加坡)股份有限公司 具有双调谐单元的线性锁相环路
US7420427B2 (en) * 2005-03-28 2008-09-02 Texas Instruments Incorporated Phase-locked loop with a digital calibration loop and an analog calibration loop
US20110012652A1 (en) * 2008-03-07 2011-01-20 Cambridge Silicon Radio Limited Phase-Locked Loop
US20100271140A1 (en) * 2009-04-26 2010-10-28 Qualcomm Incorporated Supply-Regulated Phase-Locked Loop (PLL) and Method of Using
US20110156829A1 (en) * 2009-12-28 2011-06-30 Renesas Electronics Corporation Oscillator combined circuit, semiconductor device, and current reuse method
US20130222067A1 (en) * 2012-02-28 2013-08-29 Kawasaki Microelectronics Inc. Phase-locked loop
US20130257485A1 (en) * 2012-03-30 2013-10-03 Broadcom Corporation Systems, circuits, and methods for a digital frequency synthesizer
CN104052470A (zh) * 2013-03-11 2014-09-17 亚德诺半导体技术公司 采用一个电荷泵的数字编程电容倍增
US20150002198A1 (en) * 2013-06-27 2015-01-01 Microsemi Semiconductor Ulc Digital phase locked loop with reduced convergence time
CN104202048A (zh) * 2014-08-27 2014-12-10 中国科学技术大学 一种宽带全集成锁相环频率综合器
CN104333378A (zh) * 2014-09-25 2015-02-04 中国电子科技集团公司第四十一研究所 一种快速锁相低噪声信号发生器及信号发生方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
蒋小军: "基于自适应比例积分控制的全数字锁相环的研究与设计", 《中国优秀硕士学位论文全文数据库》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109995362A (zh) * 2017-12-29 2019-07-09 德克萨斯仪器股份有限公司 锁相环集成电路
CN109995362B (zh) * 2017-12-29 2024-03-22 德克萨斯仪器股份有限公司 锁相环集成电路
CN110417405A (zh) * 2018-04-30 2019-11-05 意法半导体国际有限公司 具有降低的vco增益的锁相环设计
CN112640311A (zh) * 2018-09-10 2021-04-09 苹果公司 利用宽频率采集的亚采样锁相环路(sspll)
CN109286372A (zh) * 2018-09-19 2019-01-29 电子科技大学 一种高精度的振荡器电路
CN109286372B (zh) * 2018-09-19 2021-04-02 电子科技大学 一种高精度的振荡器电路

Also Published As

Publication number Publication date
JP2018511991A (ja) 2018-04-26
US9485085B2 (en) 2016-11-01
KR20170106495A (ko) 2017-09-20
EP3269040B1 (en) 2019-01-02
BR112017019101A2 (pt) 2018-04-17
CN107431488B (zh) 2020-03-31
KR101881864B1 (ko) 2018-07-25
WO2016144486A1 (en) 2016-09-15
JP2019004486A (ja) 2019-01-10
EP3269040A1 (en) 2018-01-17
US20160269172A1 (en) 2016-09-15
JP6648218B2 (ja) 2020-02-14

Similar Documents

Publication Publication Date Title
CN107431488A (zh) 锁相环(pll)架构
EP2425533B1 (en) Supply-regulated phase-locked loop (pll) and method of using
US8531219B1 (en) Phase locked loop with digital compensation for analog integration
US8102197B1 (en) Digital phase locked loop
US7855610B2 (en) VCO capacitor bank trimming and calibration
Saber et al. Design and implementation of low power digital phase-locked loop
US20140354336A1 (en) Digital PLL With Hybrid Phase/Frequency Detector and Digital Noise Cancellation
US11012081B2 (en) Apparatus and methods for digital phase locked loop with analog proportional control function
US11218155B2 (en) Apparatus and methods for digital fractional phase locked loop with a current mode low pass filter
US10979059B1 (en) Successive approximation register analog to digital converter based phase-locked loop with programmable range
US20200195263A1 (en) Apparatus for Digital Frequency Synthesizers and Associated Methods
CN107359874A (zh) 集成电路、包括集成电路的设备及集成电路芯片
CN107666320A (zh) 带噪声整形符号的数模转换器
US20090174446A1 (en) Systems and methods for calibrating the loop bandwidth of a phase-locked loop (pll)
US8760201B1 (en) Digitally programmed capacitance multiplication with one charge pump
US7468629B2 (en) Tuning circuit for transconductors and related method
Jiang et al. PLL low pass filter design considering unified specification constraints
Chattopadhyay et al. A 1.8 GHz Digital PLL in 65nm CMOS
CN102307048A (zh) 一种基于Pico RRU的时钟及其实现方法
Kim et al. Low power FSK transmitter using all-digital PLL for IEEE 802.15. 4g application
US20240223201A1 (en) Digital-to-time converter calibration
Zhou et al. Noise and spur comparison of delta-sigma modulators in fractional-N PLLs
Jia et al. Noise transfer characteristics and design techniques of a frequency synthesizer
Kamath et al. A 65nm CMOS, ring-oscillator based, high accuracy Digital Phase Lock Loop for USB2. 0
BR112017019101B1 (pt) Arquitetura de loop travado por fase (pll)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant