JP4427428B2 - Ｐｌｌ回路 - Google Patents

Description

本発明は、電圧制御発振器の発振周波数を粗調整する機能（コースチューン機能）を有するＰＬＬ回路に関するものである。

図３は、従来のＰＬＬ回路の構成を表す一例の概略図である。同図に示すＰＬＬ回路１１は、電圧制御発振器の発振周波数を粗調整する機能を有するもので、位相比較器（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１４と、ループフィルタ（ＬＦ）１６と、周波数粗調整回路（ＣＴ）１８と、電圧制御発振器（ＶＣＯ）２０と、分周器（１／Ｎ）２２とを備えている。

ＰＬＬ回路１１では、位相比較器１２により、基準信号ｒｅｆと分周器２２の出力信号との間の位相差が検出され、その検出結果であるアップ信号ＵＰｐｆｄおよびダウン信号ＤＯＷＮｐｆｄが出力される。例えば、基準信号ｒｅｆの位相よりも分周器２２の出力信号の位相の方が進んでいる場合、ダウン信号ＤＯＷＮｐｆｄが出力され、遅れている場合にはアップ信号ＵＰｐｆｄが出力される。

位相比較器１２からアップ信号ＵＰｐｆｄが出力されると、チャージポンプ１４のスイッチ２６がオンし、直流電流源２４によって、容量素子３６及び容量素子３４がチャージアップされコントロール電圧Ｖｔｕｎｅが上昇する。逆に、ダウン信号ＤＯＷＮｐｆｄが出力されるとスイッチ２８がオンし、直流電流源３０によって容量素子３６及び容量素子３４がディスチャージされ、コントロール電圧Ｖｔｕｎｅが下降する。

周波数粗調整回路１８では、比較器（ＣＯＭＰ）３８により、コントロール電圧Ｖｔｕｎｅと基準電圧とが比較される。例えば、コントロール電圧Ｖｔｕｎｅが基準電圧の上限値以上であった場合、アップ信号ＵＰｃｔｒが出力され、下限値以下であった場合、ダウン信号ＤＯＷＮｃｔｒが出力される。これらのアップ信号ＵＰｃｔｒおよびダウン信号ＤＯＷＮｃｔｒに応じて、カウンタ（ｃｏｕｎｔｅｒ）４０のカウント値がアップカウントまたはダウンカウントされる。

電圧制御発振器２０は、図４に示すように、ＬＣ発振回路およびその出力ノードに接続された複数のスイッチドキャパシタを備えている。また、各々のスイッチドキャパシタ４６は、発振回路の出力ノードとグランドとの間に直列に接続された容量素子４８及びスイッチ５０を備えている。各々のスイッチ５０のオンオフ制御入力には、周波数粗調整回路１８のカウンタ４０のカウント値が入力されている。

電圧制御発振器２０では、周波数粗調整回路１８のカウンタ４０のカウント値に応じて、各々のスイッチドキャパシタ４６のスイッチ５０のオンオフが切り替えられる。例えば、カウンタ４０のカウント値が１つ増えると、オフになるスイッチ５０の個数が１つ増える。その結果、容量素子４８の容量値を単位として全体の容量値が変更され、電圧制御発振器２０の発振周波数が粗調整される。

また、電圧制御発振器２０では、チャージポンプ１４からループフィルタ１６を介して入力されるコントロール電圧Ｖｔｕｎｅの電圧値に応じて、可変容量４４の容量値が変更される。例えば、コントロール電圧Ｖｔｕｎｅの電圧値が上昇すると、これに応じて、可変容量４４の容量値が大きく変更される。その結果、可変容量４４の容量値の変化分に応じて電圧制御発振器２０の発振周波数が微調整される。

続いて、電圧制御発振器２０の出力信号は、分周器２２により１／Ｎの周波数に分周され、前述の位相比較器１２に入力される。以後同様にして、基準信号ｒｅｆと変更後の分周器２２の出力信号との間の位相差が検出され、これに応じて電圧制御発振器２０の出力信号の発振周波数が繰り返し変更されることにより、基準信号ｒｅｆと電圧制御発振器２０の出力信号との間の位相および周波数が同期（ロック）される。

ＰＬＬ回路１１では、周波数粗調整回路１８を備え、電圧制御発振器２０の発振周波数を粗調整することによって、電圧制御発振器２０のゲインを大きくすることなく、そのチューニングレンジを広く取ることができるという利点がある。

しかし、ＰＬＬ回路１１では、図５のタイミングチャートに示すように、例えばコントロール電圧Ｖｔｕｎｅが上昇して基準電圧の上限値Ｖｈを超え（例えば、図５中‘１’で示す）、これに応じて電圧制御発振器２０の発振周波数が変更（粗調整および微調整）されてから、基準信号ｒｅｆと変更後の分周器２２の出力信号との間の位相差が検出され、再度コントロール電圧Ｖｔｕｎｅが変更されるまでの間、コントロール電圧Ｖｔｕｎｅは変動し続ける（例えば、図５中‘２’で示す）。

従って、その間にコントロール電圧Ｖｔｕｎｅに無駄なオーバーシュートやアンダーシュートが発生し、分周器２２が動作不能になったり、ＰＬＬ回路１１のロック時間が長くなるなどの問題が発生するという欠点があった。

なお、本発明の出願時に、本発明に関わる先行技術文献は存在していない。

本発明の目的は、前記従来技術に基づく問題点を解消し、周波数粗調整回路を備えるＰＬＬ回路において、その安定性を向上させることができ、ロック時間も短縮することができるＰＬＬ回路を提供することにある。

上記目的を達成するために、本発明は、位相比較器から出力される第１のアップ信号および第１のダウン信号の入力によって上昇および降下するコントロール電圧を生成するチャージポンプと、前記コントロール電圧が上昇すると発振周波数が高くなり、降下すると発振周波数が低くなるように発振周波数が微調整される電圧制御発振器とを備えるとともに、前記電圧制御発振器の発振周波数を粗調整する周波数粗調整回路を備えるＰＬＬ回路であって、
前記周波数粗調整回路は、前記コントロール電圧と基準電圧とを比較して、前記コントロール電圧が前記基準電圧の上限値以上であった場合および下限値以下であった場合に第２のアップ信号および第２のダウン信号を出力する比較器と、この比較器から出力される第２のアップ信号をアップカウントして前記電圧制御発振器の発振周波数が高くなるように粗調整するためのカウント値を出力し、前記第２のダウン信号をダウンカウントして前記電圧制御発振器の発振周波数が低くなるように粗調整するためのカウント値を出力するカウンタとを備え、
前記比較器から出力される第２のアップ信号および第２のダウン信号が、前記チャージポンプに、前記第２のアップ信号が出力されたときに前記コントロール電圧が降下し、前記第２のダウン信号が出力されたときに前記コントロール電圧が上昇するようにフィードバックされていることを特徴とするＰＬＬ回路を提供するものである。
ここで、前記第２のアップ信号もしくは第２のダウン信号が出力されたときに、前記チャージポンプに、前記第１のアップ信号および第１のダウン信号が入力されるとともに前記第２のアップ信号もしくは第２のダウン信号がフィードバックされることが好ましい。
また、前記比較器から出力される第２のアップ信号が前記位相比較器から出力される第１のダウン信号とワイヤード接続され、前記比較器から出力される第２のダウン信号が前記位相比較器から出力される第１のアップ信号とワイヤード接続されることによって前記第２のアップ信号および第２のダウン信号がフィードバックされていることが好ましい。

本発明のＰＬＬ回路では、コントロール電圧が変更されると、周波数粗調整回路の比較器によってコントロール電圧と基準電圧との比較が行われ、アップ信号およびダウン信号が出力される。そして、これらのアップ信号およびダウン信号は、位相比較器のダウン信号およびアップ信号にそれぞれワイヤード接続されてフィードバックされる。その結果、チャージポンプから出力されるコントロール電圧は瞬時に更新され、無駄なオーバーシュートやアンダーシュートが生じなくなる。これにより、電圧制御発振器の発振周波数が安定し、ＰＬＬ回路の動作が安定するだけでなく、コントロール電圧の変動が一定範囲に抑えられることによってＰＬＬ回路のロック時間も短縮することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のＰＬＬ回路を詳細に説明する。

図１は、本発明のＰＬＬ回路の構成を表す一実施形態の概略図である。同図に示すＰＬＬ回路１０は、図３に示す従来のＰＬＬ回路１１において、周波数粗調整回路１８の比較器３８から出力されるアップ信号ＵＰｃｔｒと位相比較器１２から出力されるダウン信号ＤＯＷＮｐｆｄとをワイヤード接続し、周波数粗調整回路１８の比較器３８から出力されるダウン信号ＤＯＷＮｃｔｒと位相比較器１２から出力されるアップ信号ＵＰｐｆｄとをワイヤード接続したものである。

すなわち、図１に示すＰＬＬ回路１０は、位相比較器（ＰＦＤ）１２と、チャージポンプ（ＣＰ）１４と、ループフィルタ（ＬＦ）１６と、周波数粗調整回路（ＣＴ）１８と、電圧制御発振器（ＶＣＯ）２０と、分周器（１／Ｎ）２２とを備えている。

位相比較器１２には、基準信号ｒｅｆと、分周器２２の出力信号とが入力されている。位相比較器１２からは、アップ信号ＵＰｐｆｄおよびダウン信号ＤＯＷＮｐｆｄが出力されている。

続いて、チャージポンプ１４は、電源とグランドとの間に直列に接続された直流電流源２４と、スイッチ２６，２８と、直流電流源３０とを備えている。スイッチ２６，２８のオンオフ制御入力には、位相比較器１２から出力されるアップ信号ＵＰｐｆｄおよびダウン信号ＤＯＷＮｐｆｄが各々入力されている。チャージポンプ１４のスイッチ２６，２８の接続点からはコントロール電圧Ｖｔｕｎｅが出力されている。

続いて、ループフィルタ１６は、チャージポンプ１４の出力とグランドとの間に直列に接続された抵抗素子３２および容量素子３４と、同じくチャージポンプ１４の出力とグランドとの間に接続された容量素子３６とによって構成されるローパスフィルタである。ループフィルタ１６は、ＰＬＬ回路１０から出力される信号の発振周波数の安定性を向上させるために挿入されている。

周波数粗調整回路１８は、比較器（ＣＯＭＰ）３８と、カウンタ（ｃｏｕｎｔｅｒ）４０とを備えている。比較器３８には、コントロール電圧Ｖｔｕｎｅが入力されている。比較器３８からは、アップ信号ＵＰｃｔｒおよびダウン信号ＤＯＷＮｃｔｒが出力されている。比較器３８から出力されるアップ信号ＵＰｃｔｒおよびダウン信号ＤＯＷＮｃｔｒはカウンタ４０に入力されている。

また、比較器３８から出力されるアップ信号ＵＰｃｔｒと位相比較器１２から出力されるダウン信号ＤＯＷＮｐｆｄとがワイヤード接続され、チャージポンプ１４のスイッチ２８のオンオフ制御入力に入力されている。また、比較器３８から出力されるダウン信号ＤＯＷＮｃｔｒと位相比較器１２から出力されるアップ信号ＵＰｐｆｄとがワイヤード接続され、チャージポンプ１４のスイッチ２６のオンオフ制御入力に入力されている。

続いて、電圧制御発振器２０には、周波数粗調整回路１８のカウンタ４０から出力されるカウント値と、チャージポンプ１４から出力されるコントロール電圧Ｖｔｕｎｅとが入力されている。

電圧制御発振器２０は、図４に示すように、ＬＣ発振回路およびその出力ノードに接続された複数のスイッチドキャパシタを備えている。また、各々のスイッチドキャパシタ４６は、発振回路の出力ノードとグランドとの間に直列に接続された容量素子４８及びスイッチ５０を備えている。各々のスイッチ５０のオンオフ制御入力には、周波数粗調整回路１８のカウンタ４０のカウント値が入力されている。

電圧制御発振器２０の出力信号は、分周器２２に入力されている。分周器２２の出力信号は、前述の位相比較器１２に入力されている。

次に、ＰＬＬ回路１０の動作を説明する。

ＰＬＬ回路１０では、位相比較器１２により、基準信号ｒｅｆと分周器２０の出力信号との間の位相差が検出され、その検出結果であるアップ信号ＵＰｐｆｄおよびダウン信号ＤＯＷＮｐｆｄが出力される。例えば、基準信号ｒｅｆの位相よりも分周器２２の出力信号の位相の方が進んでいる場合、ダウン信号ＤＯＷＮｐｆｄが出力され、遅れている場合にはアップ信号ＵＰｐｆｄが出力される。

位相比較器１２からアップ信号ＵＰｐｆｄが出力されると、チャージポンプ１４のスイッチ２６がオンし、直流電流源２４によって、容量素子３６及び容量素子３４がチャージアップされコントロール電圧Ｖｔｕｎｅが上昇する。逆に、ダウン信号ＤＯＷＮｐｆｄが出力されるとスイッチ２８がオンし、直流電流源３０によって容量素子３６及び容量素子３４がディスチャージされ、コントロール電圧Ｖｔｕｎｅが下降する。

周波数粗調整回路１８では、比較器３８により、コントロール電圧Ｖｔｕｎｅと基準電圧とが比較される。例えば、コントロール電圧Ｖｔｕｎｅが基準電圧の上限値以上であった場合、アップ信号ＵＰｃｔｒが出力され、下限値以下であった場合、ダウン信号ＤＯＷＮｃｔｒが出力される。これらのアップ信号ＵＰｃｔｒおよびダウン信号ＤＯＷＮｃｔｒに応じて、カウンタ４０のカウント値がアップカウントまたはダウンカウントされる。

また、比較器３８からアップ信号ＵＰｃｔｒが出力されると、チャージポンプ１４のスイッチ２８がオンし、直流電流源３０によって、容量素子３６及び容量素子３４がディスチャージされ、コントロール電圧が瞬時に下降する。一方、比較器３８からダウン信号ＤＯＷＮｃｔｒが出力されるとスイッチ２６がオンし、直流電流源２４によって、容量素子３６及び容量素子３４がチャージアップされ、コントロール電圧Ｖｔｕｎｅが瞬時に上昇する。

電圧制御発振器２０では、周波数粗調整回路１８のカウンタ４０のカウント値に応じて、各々のスイッチドキャパシタ４６のスイッチ５０のオンオフが切り替えられ、その発振周波数がスイッチドキャパシタ４６の容量素子４８の容量値を単位として粗調整される。

例えば、周波数粗調整回路１８のカウンタ４０のカウント値が１つアップカウントされると、スイッチ５０がオフする個数が１つ増える。その結果、全体の容量値が１つ分の容量素子４８の容量値だけ減少し、その分、電圧制御発振器２０の発振周波数が高くなる。逆に、カウント値が１つダウンカウントされると、全体の容量値が１つ分の容量素子４８の容量値だけ増加し、その分、電圧制御発振器２０の発振周波数が低くなる。

また、電圧制御発振器２０では、ループフィルタ１６を介して入力されるコントロール電圧Ｖｔｕｎｅの電圧値に応じて、その発振周波数が可変容量４４の容量値に応じて微調整される。

例えば、コントロール電圧Ｖｔｕｎｅの電圧値が上昇すると、これに応じて可変容量４４の容量値が小さくなるように変更される。その結果、可変容量４４の容量値の減少分だけ電圧制御発振器２０の発振周波数が高くなる。逆に、コントロール電圧Ｖｔｕｎｅの電圧値が下降すると、これに応じて可変容量４４の容量値が大きくなるように変更され、可変容量４４の増加分だけ電圧制御発振器２０の発振周波数が低くなる。

すなわち、前述の周波数粗調整回路１８において、基準電圧の上限値および下限値は、可変容量４４の容量値を変更することによって対応することが可能なコントロール電圧Ｖｔｕｎｅの範囲（ファインチューンレンジ）を表す。コントロール電圧Ｖｔｕｎｅがファインチューンレンジ内で変化する場合には、可変容量４４の容量値を変更することによって、電圧制御発振器２０の発振周波数が微調整される。

一方、コントロール電圧Ｖｔｕｎｅがファインチューンレンジを超えて変化した場合には、スイッチドキャパシタ４６のオンオフが切り替えられ、容量素子４８の容量値を単位として全体の容量値が変更され、これに応じて電圧制御発振器２０の発振周波数が粗調整されるとともに、コントロール電圧Ｖｔｕｎｅの電圧値に応じて電圧制御発振器２０の発振周波数が微調整される。

続いて、電圧制御発振器２０の出力信号は、分周器２２により１／Ｎの周波数に分周され、位相比較器１２に入力される。以後同様にして、基準信号ｒｅｆと分周器２２の出力信号との間の位相差が検出され、上述するように、電圧制御発振器２０の出力信号の発振周波数が繰り返し変更されることにより、基準信号ｒｅｆと電圧制御発振器２０の出力信号との間の位相および周波数が同期（ロック）される。

上記のように、ＰＬＬ回路１０では、コントロール電圧Ｖｔｕｎｅが変更されると、これに応じて電圧制御発振器２０の発振周波数が変更されるのと同時に、周波数粗調整回路１８の比較器３８によって、コントロール電圧Ｖｔｕｎｅと基準電圧との比較が行われ、アップ信号ＵＰｃｔｒおよびダウン信号ＤＯＷＮｃｔｒが位相比較器１２のダウン信号ＤＯＷＮｐｆｄおよびアップ信号ＵＰｐｆｄにフィードバックされる。

比較器３８からアップ信号ＵＰｃｔｒが出力された場合、すなわち電圧制御発振器２０の発振周波数が粗調整されて高くなる場合、チャージポンプ１４のスイッチ２８がオンし、チャージポンプ１４から出力されるコントロール電圧Ｖｔｕｎｅの電圧値は瞬時に降下する。従って、コントロール電圧Ｖｔｕｎｅが無駄にオーバーシュートすることを防止することができる。

一方、比較器３８からダウン信号ＤＯＷＮｃｔｒが出力された場合、すなわち電圧制御発振器２０の発振周波数が粗調整されて低くなる場合、チャージポンプ１４のスイッチ２６がオンし、チャージポンプ１４から出力されるコントロール電圧Ｖｔｕｎｅの電圧値は瞬時に上昇する。従って、コントロール電圧Ｖｔｕｎｅが無駄にアンダーシュートすることを防止することができる。

上記のように、ＰＬＬ回路１０では、コントロール電圧Ｖｔｕｎｅが瞬時に更新され、図２のタイミングチャートに点線で示すように、無駄なオーバーシュートやアンダーシュートが生じなくなる。これにより、電圧制御発振器２０の発振周波数が安定し、ＰＬＬ回路１０の動作が安定するだけでなく、コントロール電圧Ｖｔｕｎｅの変動が一定範囲に抑えられることによってＰＬＬ回路１０のロック時間も短縮することができる。

なお、位相比較器１２、チャージポンプ１４、ループフィルタ１６、周波数粗調整回路１８、電圧制御発振器２０、および分周器２２の具体的な回路構成は何ら限定されず、各種構成のものを採用することができる。また、周波数粗調整回路１８の比較器３８およびカウンタ４０の具体的な回路構成も何ら限定されない。また、ループフィルタ１６および分周器２２は、必要に応じて適宜設けるようにしてもよい。

本発明は、基本的に以上のようなものである。
以上、本発明のＰＬＬ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のＰＬＬ回路の構成を表す一実施形態の概略図である。 図１に示すＰＬＬ回路において、コントロール電圧の動作を表す一例のタイミングチャートである。 従来のＰＬＬ回路の構成を表す一例の概略図である。 電圧制御発振器の構成を表す一例の回路図である。 図３に示すＰＬＬ回路において、コントロール電圧の動作を表す一例のタイミングチャートである。

符号の説明

１０，１１ ＰＬＬ回路
１２ 位相比較器（ＰＦＤ）
１４ チャージポンプ（ＣＰ）
１６ ループフィルタ（ＬＦ）
１８ 周波数粗調整回路（ＣＴ）
２０ 電圧制御発振器（ＶＣＯ）
２２ 分周器（１／Ｎ）
２４，３０ 直流電流源
２６，２８，５０ スイッチ
３２ 抵抗素子
３４，３６，４８ 容量素子
３８ 比較器（ＣＯＭＰ）
４０ カウンタ（ｃｏｕｎｔｅｒ）
４４ 可変容量
４６ スイッチドキャパシタ

Claims (3)

1. 位相比較器から出力される第１のアップ信号および第１のダウン信号の入力によって上昇および降下するコントロール電圧を生成するチャージポンプと、前記コントロール電圧が上昇すると発振周波数が高くなり、降下すると発振周波数が低くなるように発振周波数が微調整される電圧制御発振器とを備えるとともに、前記電圧制御発振器の発振周波数を粗調整する周波数粗調整回路を備えるＰＬＬ回路であって、
   前記周波数粗調整回路は、前記コントロール電圧と基準電圧とを比較して、前記コントロール電圧が前記基準電圧の上限値以上であった場合および下限値以下であった場合に第２のアップ信号および第２のダウン信号を出力する比較器と、この比較器から出力される第２のアップ信号をアップカウントして前記電圧制御発振器の発振周波数が高くなるように粗調整するためのカウント値を出力し、前記第２のダウン信号をダウンカウントして前記電圧制御発振器の発振周波数が低くなるように粗調整するためのカウント値を出力するカウンタとを備え、
   前記比較器から出力される第２のアップ信号および第２のダウン信号が、前記チャージポンプに、前記第２のアップ信号が出力されたときに前記コントロール電圧が降下し、前記第２のダウン信号が出力されたときに前記コントロール電圧が上昇するようにフィードバックされていることを特徴とするＰＬＬ回路。
2. 前記第２のアップ信号もしくは第２のダウン信号が出力されたときに、前記チャージポンプに、前記第１のアップ信号および第１のダウン信号が入力されるとともに前記第２のアップ信号もしくは第２のダウン信号がフィードバックされることを特徴とする請求項１記載のＰＬＬ回路。
3. 前記比較器から出力される第２のアップ信号が前記位相比較器から出力される第１のダウン信号とワイヤード接続され、前記比較器から出力される第２のダウン信号が前記位相比較器から出力される第１のアップ信号とワイヤード接続されることによって前記第２のアップ信号および第２のダウン信号がフィードバックされていることを特徴とする請求項１または２記載のＰＬＬ回路。

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