JP2010252289A - 電圧制御発振器のための補償回路 - Google Patents
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Abstract
【課題】電圧制御発振器のための補償回路を提供する。
【解決手段】電圧制御発振器(VCO)の電圧を制御するために使用され得る回路は、第1の比較器、第2の比較器、アキュムレータ、及び出力装置を備え得る。第1の比較器は、制御電圧が高電位側しきい値電圧より高い場合に第1のパルス信号を出力する。第2の比較器は、制御電圧が低電位側しきい値電圧より低い場合に第2のパルス信号を出力する。アキュムレータは、もし第1のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第2のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてVCOの制御電圧を補償する補償電圧を生成する。
【選択図】図4
【解決手段】電圧制御発振器(VCO)の電圧を制御するために使用され得る回路は、第1の比較器、第2の比較器、アキュムレータ、及び出力装置を備え得る。第1の比較器は、制御電圧が高電位側しきい値電圧より高い場合に第1のパルス信号を出力する。第2の比較器は、制御電圧が低電位側しきい値電圧より低い場合に第2のパルス信号を出力する。アキュムレータは、もし第1のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第2のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてVCOの制御電圧を補償する補償電圧を生成する。
【選択図】図4
Description
本発明による実施例は、位相同期回路(フェーズロックループ:PLL)に関係すると共に、更に特に、PLL回路内の電圧制御発振器(VCO)に関係する。
電圧制御発振器(VCO)は、一般的に、無線通信装置において、無線通信装置が割り当て周波数で動作することを可能にするために使用される。VCOは、所定周波数を出力するように調整され得る。一般的に、VCOは、周波数シンセサイザに組み込まれると共に、周波数シンセサイザは、VCOの出力周波数を所定周波数に調整する値にVCOの制御電圧を維持するように構成される位相同期回路(PLL)を備えることができる。
従来技術の図1を参照すると、従来のLC(インダクタ(誘導子)−コンデンサ)型VCO100の回路が例証される。VCO100は、3つのp−チャンネル金属酸化膜半導体(PMOS)デバイス102、104、及び106、バラクター120、インダクタ(誘導子)グループ124、そして差動出力126及び128を備える。PMOS102は、電源電圧VDDに連結されると共に、バイアス電流をVCO100に供給するために、バイアス電圧VBIASによってバイアスされる。PMOS104及びPMOS106は、PMOS102に連結されると共に、VCO100が発振するように負抵抗を供給する。
VCO100の差動出力126及び128の出力周波数は、インダクタグループ124のインダクタンス、及びPLLによって供給される制御電圧VTUNEによって変更され得るバラクター120の静電容量に関連する。従って、バラクター120の静電容量を調整することによって、VCO100の差動出力126及び128の出力周波数は調整され得る。
電源VDD及び動作温度が変化するので、VCO100の同調特性が変化することになると共に、VCO100の出力周波数が従って変化することになる。VCO100の出力周波数を所定レベルに制御するために、バラクター120は制御電圧VTUNEによって調整され得る。しかしながら、もし制御電圧VTUNEが過度に変化すると共に、電源電圧VDDの約半分である所望の動作領域の外にはずれるならば、PLLの動作特性が影響を受け得る。
本発明の実施例によれば、回路は、電圧制御発振器(VCO)に関する制御電圧を補償するために使用され得る。一実施例において、補償回路は、第1の比較器、第2の比較器、アキュムレータ、及び出力装置を備える。第1の比較器は、制御電圧を高電位側しきい値電圧と比較すると共に、制御電圧が高電位側しきい値電圧より高い場合に第1のパルス信号を出力する。第2の比較器は、制御電圧を低電位側しきい値電圧と比較すると共に、制御電圧が低電位側しきい値電圧より低い場合に第2のパルス信号を出力する。アキュムレータは、もし第1のパルス信号が受信されるならばスイッチ制御信号の値を増加させ、もし第2のパルス信号が受信されるならばスイッチ制御信号の値を減少させる。出力装置は、スイッチ制御信号の値に応じてVCOの制御電圧を補償する補償電圧を生成するために、スイッチ制御信号によって制御される。
本発明の実施例の特徴及び利点は、以下の詳細な説明、及び同等の数字が同等の要素を描写する図面に対する参照の利益として明白になる。
ここで本発明の実施例に対する参照が詳細に行われることになる。本発明がこれらの実施例と共に説明されることになると同時に、それらが本発明をこれらの実施例に制限することを意図していないということが理解されることになる。これに反して、本発明は、添付された請求項によって定義された発明の精神及び範囲の中に含まれ得る代替物、修正物、及び等価物をカバーすることを意図している。
更に、本発明の以下の詳細な説明において、多数の特定の詳細が、本発明の完全な理解を提供するために説明される。しかしながら、本発明はこれらの特定の詳細なしで実施され得るということが、当業者によって識別されることになる。他の例では、よく知られている方法、手順、構成要素、及び回路は、本発明の特徴を不必要に不明瞭にしないように、詳細に説明されなかった。
一実施例において、補償回路が、VCOの制御電圧VTUNEを補償するために提供される。もし制御電圧VTUNEが所望の範囲外に変化するならば、PLLの動作特性が影響を受け得るので、補償回路は、VCOを制御するために、制御電圧VTUNEに基づいて補償電圧VCOMPを生成する。補償電圧VCOMPは、PLLの動作特性に影響を及ぼさずにVCO100の出力周波数を制御するために、同様に使用され得る。更に、制御電圧VTUNEは、低電位側しきい値電圧と高電位側しきい値電圧との間の所望の動作領域において、監視され得ると共に、維持され得る。そのようにして、PLLは安定的に動作し得る。
図2を参照すると、本発明の一実施例によるVCO補償回路240を備えるPLL200が例証される。PLL200は、VCO230、周波数較正ループ232、位相周波数検出器(PFD)234、チャージポンプ(CP)236、ループフィルタ238、周波数分割器242、及び補償回路240を備える。PFD234は、2つの入力信号の位相を比較すると共に、2つの入力信号の内、一方の信号は外部信号源(図2には図示せず)が提供する基準周波数FREFであり、他方の信号は分割周波数FDIVであり、ここで、分割周波数FDIVは周波数分割器242によって分割されたVCO230の出力周波数262である。CP236及びPFD234は、基準周波数FREFと分割周波数FDIVとの間の位相差を制御電圧VTUNEに変換するために、一緒に使用される。ループフィルタ238は、その場合に、制御電圧VTUNEを平滑化すると共に、それをVCO230に供給する。
図2の実施例において、VCO230は、3つのPMOS202、204、及び206、スイッチコンデンサネットワーク208、2つのバラクター220及び222、そしてインダクタグループ224を備えると共に、出力周波数262を出力する。PMOS202は、電源電圧VDDに連結されると共に、バイアス電流をVCO230に供給するために、バイアス電圧VBIASによってバイアスされる。PMOS204及びPMOS206は、PMOS202に連結されると共に、VCO230が発振するように負抵抗を供給する。VCO230の出力周波数は、以下の式(1)を用いて計算され得る。
ここで、FVCOはVCO230の出力周波数262であり、Lはインダクタグループ224のインダクタンスであり、そしてCtotalはVCO230の全静電容量であり、以下の式(2)を用いて計算され得る。
Ctotal=Cswitch+Cvaractor1+Cvaractor2+Cparacitic・・・(2)
ここで、Cswitchはスイッチコンデンサネットワーク208の静電容量であり、Cvaractor1はバラクター220の静電容量であり、Cvaractor2はバラクター222の静電容量であり、Cparaciticはインダクタグループ224による寄生容量である。
本実施例において、スイッチネットワーク208は、いくつかのスイッチをターンオンすると共に他のスイッチをターンオフすることによって様々な静電容量を提供するように、別々にスイッチを通して並列に連結されるいくつかの固定値のコンデンサを備える。VCO230におけるバラクター220の静電容量は、PFD234及びCP236によって供給される制御電圧VTUNEによって変更され得る。VCO230におけるバラクター222の静電容量は、補償回路240によって供給される補償電圧VCOMPによって変更され得る。従って、スイッチコンデンサネットワーク208とバラクター220及び222を制御することによって、VCO230の出力周波数は調整され得る。
周波数較正ループ232は、スイッチコンデンサネットワーク208を制御するために制御信号264を提供する周波数比較器270及び状態機械272を備える。状態機械272は、周波数比較器270からの出力に基づいて、VCO230の適切な周波数帯域を選択するように機能する。周波数較正ループ232は、PLL200の始動の間に1度だけ活性化され得ると共に、1つの制御信号264が選択される。始動の間に、制御信号264が初期値に設定されると共に、周波数補償が実行される。制御信号264の値は、所望の周波数帯域が選択されるまで増加される。一実施例において、制御信号264は、n−ビットのデジタル2進信号であると共に、各ビットは、スイッチコンデンサネットワーク208におけるスイッチに対応する。ビット値を変更することによって、いくつかのスイッチがターンオンされ得ると共に、その一方他のスイッチがターンオフされ得る。
図3は、図2において示されるPLL200を参照してここで説明される。図3は、VCO230の同調特性300の一例を例証する。x軸は制御電圧VTUNEであると共に、y軸はVCO230の出力周波数262である。図3において描写された特性は、以下の条件に基づいており、ここで、電源電圧VDDは2.0[V]であり、VCO230の温度は20[℃]であると共に変化せず、更に補償電圧VCOMPは1.0[V]で安定しており、そして制御信号264は4ビットのデジタル2進信号である。容易な説明のために、動作特性曲線302、304、306、308、310、及び312は、直線であると共に、“0000”、“0001”、“0111”、“1000”、“1001”、及び“1111”のような制御信号264に対応すると仮定される。そのようにして、各制御信号264は、対応する周波数帯域を有する。図2において示されるPLL200を800[MHz]で動作させるために、または、すなわちVCO230の出力周波数262を800[MHz]で維持するために、“1000”の制御信号264が選択されるべきである。そのような場合、制御電圧VTUNEは、電源電圧VDDの約半分である1.05[V]に非常に近接すると共に、従って所望の動作領域にある。
ここで上述されたように、もし制御電圧VTUNEが所望の範囲外に変化するならば、PLL200の動作特性は影響を受け得る。それ故に、上で提示された条件の下で、CP236の電流の制御を維持するために、従ってPLL200の動作特性に影響を及ぼすことを回避するために、制御電圧VTUNEは、低電位側しきい値と高電位側しきい値との間の範囲にあるべきである。理想的に、制御電圧VTUNEの動作範囲は、約1.0[V]である狭い範囲に制限され、それは電源電圧VDDの半分である。制御電圧VTUNEを監視すると共に、制御電圧VTUNEが高電位側しきい値電圧VHと低電位側しきい値電圧VLとの間におさまることを補償するために補償回路240を利用することによって、制御電圧VTUNEは、所望の動作範囲内に制御され得る。同様に、VCO240の出力周波数を所定のレベルに調整するために、補償回路240によって、補償電圧VCOMPが提供される。
従って、PLL200の温度が変化する場合に、制御電圧VTUNEを変更する代りに、制御電圧VTUNEと同じ作用を有する補償電圧VCOMPが変更され得る。補償電圧VCOMPの動作範囲が制御電圧VTUNEの動作範囲ほど臨界的ではないので、VCO230の出力周波数262は、補償電圧VCOMPを調整することによって、所定のレベルに維持され得る。VCO230におけるバラクター220及びバラクター222の大きさは同じであると仮定すると、電源電圧VDDは2.0[V]である。制御電圧VTUNEの所望の動作電圧は、従って約1.0[V]である。例えば、PLL200は20[℃]において動作していると仮定すると、その場合に、所定の800[MHz]の出力周波数262を出力するために、制御電圧VTUNEは、1.05[V]であるべきである。そしてもし温度が120[℃]に上昇するならば、出力周波数262の周波数を800[MHz]に維持するために、制御電圧VTUNEは、所望の範囲外である1.8[V]であるべきであり、それはPLL200の動作に潜在的に影響を及ぼす。補償電圧VCOMPを使用すると共に、それを1.8[V]に調整することによって、制御電圧VTUNEが1.05[V]に維持され得る一方、出力クロック262の周波数は、800[MHz]に維持され得る。補償電圧VCOMPを提供する補償回路240が、これ以降詳細に説明される。
再度図2を参照すると、始動の間、チャージポンプ236とVCO230との間のスイッチ244はターンオフされ、一方VCO230と固定電圧VHALFとの間の別のスイッチ246はターンオンされる。通常、固定電圧VHALFの値は、電源VDDの値の半分である。そのようにして、スイッチ244をターンオフすると共にスイッチ246をターンオンすることによって、制御電圧VTUNEは、電圧VHALFに連結され、従って較正される。
一実施例によれば、ブロック290は、固定電圧VHALF、高電位側しきい値電圧VH、及び低電位側しきい値電圧VLを供給する。抵抗器280、282、284、及び286は、ノード281、283、及び285において、それぞれ固定電圧VHALF、高電位側しきい値電圧VH、及び低電位側しきい値電圧VLを提供するために、電源電圧VDDとグランドとの間に直列に連結される。異なる数の抵抗器が、固定電圧VHALF、高電位側しきい値電圧VH、及び低電位側しきい値電圧VLに関する異なる値を達成するために使用され得る。
図4は、図2において示される補償回路240のような補償回路400の実施例を例証する。図4の例において、補償回路400は、2つの比較器402及び404、2つのエッジ検出器406及び408、3つのフリップフロップ416、418、及び420、加算器410、デコーダ412、そしてスイッチ及び抵抗ネットワーク414、ラッチモジュール422、及び2つの遅延モジュール424と426のような出力装置を備える。
比較器402は、制御電圧VTUNEを高電位側しきい値電圧VHと比較すると共に、比較器404は、制御電圧VTUNEを低電位側しきい値電圧VLと比較する。もし制御電圧VTUNEが高電位側しきい値電圧VHより高い場合、エッジ検出器406は、フリップフロップ416を活性化するためにパルス信号432を提供することになる。パルス信号432を受信する場合、フリップフロップ416は、入力加算定数436に等しい加算値440を出力する。同様に、もし制御電圧VTUNEが低電位側しきい値電圧VLより低い場合、エッジ検出器408は、フリップフロップ418を活性化するためにパルス信号434を提供することになる。パルス信号434を受信する場合、フリップフロップ418は、入力減算定数438に等しい減算値442を出力する。加算器410及びフリップフロップ420は、加算値440または減算値442を前回のアキュムレータサイクルの出力値444に加算することによって、前回のアキュムレータサイクルから出力値444を増大させるか、もしくは減少させるためのアキュムレータとして機能する。この明細書において、“前回のアキュムレータサイクル”は、そのアキュムレータがパルス信号432または434により活性化されて出力値444を出力した前回のサイクルのことを指す。加算定数436の値及び減算定数438の値は、以下で説明されるステップ数の値によって決まる。
その場合に、デコーダ412は、新しい出力値444を、スイッチ及び抵抗ネットワーク414を制御するためのスイッチ制御信号450に復号する。
本発明による一実施例において、加算定数436は、その最下位ビットが“1”で他のビットが“0”であるn−ビットのデジタル2進数である。減算定数438は、その全てのビットが“1”であるn−ビットのデジタル2進数である。対応して、出力値444は、同様にn−ビットのデジタル2進数である。例えば、“n”は“3”であると共に、ステップ数は“1”であると仮定すると、その場合に、加算定数436は“001”になると共に、減算定数438は“111”になることになり、更に前回のサイクルの出力値444が“010”であるとすると、もし加算定数436が加算されるならば、新しい出力値は“011”になり、もし減算定数438が加算されるならば、新しい出力値は“001”になることになる。従って、加算定数436または減算定数438を加算することによって、出力値444は、“1”だけ増加されるか、または“1”だけ減少されることになる。その結果、スイッチ制御信号450が変更されることになる。
スイッチ及び抵抗ネットワーク414は、いくつかの電圧レベルを提供するために、いくつかのスイッチ及び抵抗器を備える(図4には図示せず)。全ての隣接する2つの電圧レベルの間の差異は、階段状変化(step change)として定義される。補償電圧VCOMPは、スイッチ制御信号450によって決まる電圧レベルの内の1つに等しい。従って、スイッチ制御信号450が変更される場合、補償電圧VCOMPは、同様に変更されることになる。一実施例において、スイッチ制御信号450がステップ数を増加させるか、もしくは減少させる場合に、補償電圧VCOMPは階段状変化を増加させるか、もしくは減少させる。
ラッチモジュール422は、パルス信号432及び434を合成するために使用される。一実施例において、ラッチモジュール422は、ORゲートである。遅延モジュール424は、所定期間の間パルス信号432または434を遅延すると共に、フリップフロップ420を活性化する遅延パルス信号454をフリップフロップ420に供給するために使用される。遅延モジュール426は、所定期間の間遅延パルス信号454を遅延すると共に、フリップフロップ416及び418をリセットするために、リセット信号456を供給するために使用される。一実施例において、遅延時間期間は、異なる要求に従って調整され得る。始動の間、フリップフロップ420は、外部リセット信号458によって初期化され得る。
図5は、図4において示されたスイッチ及び抵抗ネットワーク414のようなスイッチ及び抵抗ネットワーク500の一例を例証する。スイッチ及び抵抗ネットワーク500は、電源VDDとグランドとの間に直列に連結される抵抗器510、512、514、516、518、520、522、及び524、スイッチ550、552、554、556、558、560、及び562、抵抗器570、そしてコンデンサ572を備える。スイッチ550、552、554、556、558、560、及び562は、抵抗器510、512、514、516、518、520、522、及び524の各ペアの間のノード530、532、534、536、538、540、及び542に連結される。いくつかの数の抵抗器及びスイッチが図5において示されるが、本発明は、それらの示されそして説明された数に限定されない。一実施例において、電源電圧VDDが2.0[V]であり、全ての抵抗器の抵抗値が等しいと仮定すると、その場合に、ノード530、532、534、536、538、540、及び542の電圧は、それぞれ1.75[V]、1.5[V]、1.25[V]、1.0[V]、0.75[V]、0.5[V]、及び0.25[V]である。従って、補償電圧VCOMPの階段状変化は0.25[V]である。スイッチ制御信号502に従って、スイッチの内の1つをターンオンすると共に、他のスイッチをターンオフすることによって、補償電圧VCOMPが調整され得る。
一実施例において、スイッチ制御信号502は、m−ビットのデジタル2進信号であると共に、ビット数“m”はスイッチの数に対応する。すなわち、スイッチ制御信号502の各ビットは、1つのスイッチに対応する。例えばスイッチ550、552、554、556、558、560、及び562を考えると、スイッチ制御信号502は、“0001000”のような7ビットのデジタル2進信号であり得る。この場合、スイッチ556はターンオンされ、他のスイッチはターンオフされると共に、補償電圧VCOMPは、ノード536の電圧になる。
抵抗器570及びコンデンサ572は、ローパスフィルタを形成すると共に、補償電圧VCOMPに関する時定数を設定する。時定数は、図2において示されるVCO230の出力周波数262を不安定にさせないために、補償電圧VCOMPのスルーレートを制御する。抵抗器570及びコンデンサ572は、以下の式(3)に従って選択され得る。
ここで、BWCOMPは補償電圧VCOMPの帯域幅であり、RCOMPは抵抗器570の抵抗値であり、CCOMPはコンデンサ572の静電容量である。
例えば、もし図2におけるPLL200のループ帯域幅が100[KHz]であるならば、BWCOMPは、図2におけるVCO230の出力周波数262を不安定にさせないように、10倍小さくなるように選択され得る。一実施例において、スイッチ550、552、554、556、558、560、及び562の等価抵抗が十分に大きい場合に、ネットワーク500は抵抗器570なしで実施される。
図6は、本発明の一実施例による電圧制御発振器(VCO)の制御電圧VTUNEを補償するための方法600を例証する。図6は、図4と組み合わせて説明される。図4において示されたように。補償回路400は、2つの比較器402及び404、2つのエッジ検出器406及び408、3つのフリップフロップ416、418、及び420、加算器410、デコーダ412、スイッチ及び抵抗ネットワーク414、ラッチモジュール422、そして2つの遅延モジュール424及び426を備える。
まず最初に、図4における補償回路400は初期化される。始動の間に、加算器410とフリップフロップ420を備えるアキュムレータが、図4におけるリセット信号458によって初期化される。
ステップ610において、比較器402及び404は、制御電圧VTUNEを、それぞれ高電位側しきい値電圧VH、及び低電位側しきい値電圧VLと比較する。
ステップ612において、もし制御電圧VTUNEが高電位側しきい値電圧VHより高い場合、エッジ検出器406はパルス信号432を出力すると共に、ステップ616が次に実行される。
ステップ614において、もし制御電圧VTUNEが低電位側しきい値電圧VLより低い場合、エッジ検出器408はパルス信号434を出力すると共に、ステップ618が次に実行される。
ステップ616において、加算器410及びフリップフロップ420を備えるアキュムレータは、パルス信号432に従って、ステップ数を前回のアキュムレータサイクルの出力値444に加算する。加算器410は、出力値にステップ数を加算するために、加算値440及び前回のサイクルの出力値444を一緒に加算する。そのようにして、出力値444に対応するスイッチ制御信号450が増加されることになる。
ステップ618において、加算器410及びフリップフロップ420を備えるアキュムレータは、パルス信号434に従って、ステップ数を前回のアキュムレータサイクルの出力値444から減算する。加算器410は、出力値からステップ数を減算するために、減算値442及び前回のサイクルの出力値444を一緒に加算する。そのようにして、出力値444に対応するスイッチ制御信号450が減少されることになる。
ステップ620において、スイッチ及び抵抗ネットワーク414は、スイッチ制御信号450に従って、補償電圧VCOMPを出力する。スイッチ及び抵抗ネットワーク414は、スイッチ制御信号450に従って、いくつかのスイッチをターンオンすると共に、他のスイッチをターンオフすることによって、いくつかの電圧レベルを提供するために、いくつかのスイッチ及び抵抗器を備える(図4には図示せず)。補償電圧VCOMPは、スイッチ制御信号450に従った電圧レベルの内の1つに等しい。従って、スイッチ制御信号450が、ステップ数を加算することによって増加されるか、またはステップ数を減算することによって減少される場合に、補償電圧VCOMPが、同様にそれぞれ、増加されるか、または減少されることになる。そのようにして、制御電圧VTUNEは、所望の動作領域に戻ることができる。
前述の説明及び図面が本発明の実施例を示す一方、添付の請求項において定義された本発明の原理の精神及び範囲からはずれずに、その中で様々な追加物、修正物、及び代用物が生成され得る、ということが理解されることになる。当業者は、本発明が、本発明の原理からはずれることなく特に特定の環境及び動作要求に適合する、本発明の実施に使用される形式、構造、装置、割合、材料、要素、及び成分の多くの修正物と共に使用され得るということを認識することになる。ここで開示された実施例は、従って、全ての点で実例になると共に制限的ではないと考えられ、添付の請求項及びそれらの法律上の等価物によって示された本発明の範囲は、上述の説明に限定されない。
100 VCO
102、104、106 p−チャンネル金属酸化膜半導体(PMOS)デバイス
120 バラクター
124 インダクタグループ
126、128 差動出力
200 PLL
202、204、206 PMOS
208 スイッチコンデンサネットワーク
220 バラクター
222 バラクター
224 インダクタグループ
230 VCO
232 周波数較正ループ
234 位相周波数検出器(PFD)
236 チャージポンプ(CP)
238 ループフィルタ
240 VCO補償回路
242 周波数分割器
262 出力周波数
264 制御信号
270 周波数比較器
272 状態機械
300 VCO230の同調特性
302、304、306、308、310、312 動作特性曲線
400 補償回路
402、404 比較器
406、408 エッジ検出器
416、418、420 フリップフロップ
410 加算器
412 デコーダ
414 スイッチ及び抵抗ネットワーク
422 ラッチモジュール
424、426 遅延モジュール
500 スイッチ及び抵抗ネットワーク
502 スイッチ制御信号
510、512、514、516、518、520、522、524 抵抗器
530、532、534、536、538、540、542 ノード
550、552、554、556、558、560、562 スイッチ
570 抵抗器
572 コンデンサ
102、104、106 p−チャンネル金属酸化膜半導体(PMOS)デバイス
120 バラクター
124 インダクタグループ
126、128 差動出力
200 PLL
202、204、206 PMOS
208 スイッチコンデンサネットワーク
220 バラクター
222 バラクター
224 インダクタグループ
230 VCO
232 周波数較正ループ
234 位相周波数検出器(PFD)
236 チャージポンプ(CP)
238 ループフィルタ
240 VCO補償回路
242 周波数分割器
262 出力周波数
264 制御信号
270 周波数比較器
272 状態機械
300 VCO230の同調特性
302、304、306、308、310、312 動作特性曲線
400 補償回路
402、404 比較器
406、408 エッジ検出器
416、418、420 フリップフロップ
410 加算器
412 デコーダ
414 スイッチ及び抵抗ネットワーク
422 ラッチモジュール
424、426 遅延モジュール
500 スイッチ及び抵抗ネットワーク
502 スイッチ制御信号
510、512、514、516、518、520、522、524 抵抗器
530、532、534、536、538、540、542 ノード
550、552、554、556、558、560、562 スイッチ
570 抵抗器
572 コンデンサ
Claims (20)
- 電圧制御発振器(VCO)の制御電圧を補償するための回路であって、
前記制御電圧を高電位側しきい値電圧と比較すると共に、前記制御電圧が前記高電位側しきい値電圧より高い場合に第1のパルス信号を出力するための第1の比較器と、
前記制御電圧を低電位側しきい値電圧と比較すると共に、前記制御電圧が前記低電位側しきい値電圧より低い場合に第2のパルス信号を出力するための第2の比較器と、
値を有するスイッチ制御信号を生成するための、前記第1の比較器と前記第2の比較器に連結されたアキュムレータと、
前記VCOの前記制御電圧を補償する補償電圧を生成するための、前記スイッチ制御信号によって制御される出力装置とを備え、
前記生成する処理が、
もし前記第1のパルス信号が受信されるならば、加算値によって前記値を増加させる処理と、
もし前記第2のパルス信号が受信されるならば、減算値によって前記値を減少させる処理とを含む
ことを特徴とする回路。 - 前記アキュムレータが、もし前記第1のパルス信号が受信されるならば、前記加算値を前記スイッチ制御信号の前記値に加算し、もし前記第2のパルス信号が受信されるならば、前記減算値を前記スイッチ制御信号に加算するための加算器を備える
ことを特徴とする請求項1に記載の回路。 - 前記アキュムレータが、前記スイッチ制御信号の前記値を前記加算器に提供するための、前記加算器に連結された第1のフリップフロップを更に備える
ことを特徴とする請求項2に記載の回路。 - 前記第1のパルス信号と前記第2のパルス信号を第1の所定期間遅延させることによって前記第1のフリップフロップを活性化する遅延パルス信号を生成するための第1の遅延モジュールを更に備える
ことを特徴とする請求項3に記載の回路。 - もし前記第1のパルス信号によって活性化されたならば、加算定数に等しい前記加算値を前記加算器に出力するための第2のフリップフロップと、
もし前記第2のパルス信号によって活性化されたならば、減算定数に等しい前記減算値を前記加算器に出力するための第3のフリップフロップと
を更に備えることを特徴とする請求項2に記載の回路。 - 前記第1のパルス信号と前記第2のパルス信号を第1の所定期間の間遅延させることによって前記第1のフリップフロップを活性化する遅延パルス信号を生成するための第1の遅延モジュールを更に備える
ことを特徴とする請求項5に記載の回路。 - 前記遅延パルス信号を第2の所定期間の間遅延させることによって前記第2のフリップフロップと前記第3のフリップフロップをリセットするリセット信号を生成するための第2の遅延モジュールを更に備える
ことを特徴とする請求項6に記載の回路。 - 前記出力装置が、
電源電圧とグランドとの間に連結された、前記電源電圧を複数の電圧に分割するための複数の抵抗器と、
対応する1つをターンオンすることによって前記電圧の内の1つに等しい前記補償電圧を出力するための、前記複数の抵抗器に連結された複数のスイッチと
を備えることを特徴とする請求項1に記載の回路。 - 前記出力装置が、
前記複数のスイッチに連結された抵抗器と、
前記補償電圧のスルーレートを制御するように前記補償電圧に関する時定数を設定するための、前記抵抗器及びグランドに連結されたコンデンサと
を更に備えることを特徴とする請求項8に記載の回路。 - 所定の出力周波数を提供するための位相同期回路(PLL)であって、
出力周波数を生成するための電圧制御発振器(VCO)と、
前記VCOに連結された位相周波数検出器(PFD)と、
前記出力周波数を外部基準周波数と比較することによって前記出力周波数を前記所定のレベルに調整するように前記VCOに関する制御電圧を提供するための、前記PFDに連結されたチャージポンプ(CP)と、
所望の動作領域にある前記制御電圧を監視すると共に、前記VCOを制御する前記制御電圧に基づいて変更される補償電圧を提供するための、前記CP及び前記VCOに連結された補償回路と
を備えることを特徴とする位相同期回路。 - 前記制御電圧を平滑化するための、前記CPに連結されたループフィルタを更に備える
ことを特徴とする請求項10に記載の位相同期回路。 - 始動時に前記VCOを較正すると共に、前記出力周波数を特定の帯域内に調整するための周波数較正ループを更に備える
ことを特徴とする請求項10に記載の位相同期回路。 - 前記制御信号がデジタルの数値である
ことを特徴とする請求項12に記載の位相同期回路。 - 前記補償回路が、
前記制御電圧を高電位側しきい値電圧と比較すると共に、前記制御電圧が前記高電位側しきい値電圧より高い場合に第1のパルス信号を出力するための第1の比較器と、
前記制御電圧を低電位側しきい値電圧と比較すると共に、前記制御電圧が前記低電位側しきい値電圧より低い場合に第2のパルス信号を出力するための第2の比較器と、
値を有するスイッチ制御信号を生成するための、前記第1の比較器と前記第2の比較器に連結されたアキュムレータと、
前記VCOの前記制御電圧を補償する前記補償電圧を生成するための、前記スイッチ制御信号によって制御される出力装置とを備え、
前記生成する処理が、
もし前記第1のパルス信号が受信されるならば、加算値によって前記値を増加させる処理と、
もし前記第2のパルス信号が受信されるならば、減算値によって前記値を減少させる処理とを含む
ことを特徴とする請求項10に記載の位相同期回路。 - 前記アキュムレータが、もし前記第1のパルス信号が受信されるならば、前記加算値を前記スイッチ制御信号の前記値に加算し、もし前記第2のパルス信号が受信されるならば、前記減算値を前記スイッチ制御信号に加算するための加算器を備える
ことを特徴とする請求項14に記載の位相同期回路。 - 前記アキュムレータが、前記スイッチ制御信号の前記値を前記加算器に提供するための、前記加算器に連結された第1のフリップフロップを更に備える
ことを特徴とする請求項15に記載の位相同期回路。 - もし前記第1のパルス信号によって活性化されたならば、加算定数に等しい前記加算値を前記加算器に出力するための第2のフリップフロップと、
もし前記第2のパルス信号によって活性化されたならば、減算定数に等しい前記減算値を前記加算器に出力するための第3のフリップフロップと
を更に備えることを特徴とする請求項14に記載の位相同期回路。 - 前記出力装置が、
電源電圧とグランドとの間に連結された、前記電源電圧を複数の電圧に分割するための複数の抵抗器と、
対応する1つをターンオンすることによって前記電圧の内の1つに等しい前記補償電圧を出力するための、前記複数の抵抗器に連結された複数のスイッチと
を備えることを特徴とする請求項14に記載の位相同期回路。 - 電圧制御発振器に関する制御電圧を補償するための方法であって、
前記方法が、
前記制御電圧を高電位側しきい値電圧、及び低電位側しきい値電圧と比較する段階と、
もし前記制御電圧が前記高電位側しきい値電圧より高い場合、第1のパルス信号を出力する段階と、
もし前記制御電圧が前記低電位側しきい値電圧より低い場合、第2のパルス信号を出力する段階と、
アキュムレータを使用し、もし前記アキュムレータが前記第1のパルス信号を受信するならば、加算値によってスイッチ制御信号に関する値を増加させる段階と、
もし前記アキュムレータが前記第2のパルス信号を受信するならば、減算値を減算することによって前記スイッチ制御信号の前記値を減少させる段階と、
前記スイッチ制御信号の前記値に従って出力装置により補償電圧を生成する段階と
を含むことを特徴とする方法。 - 前記アキュムレータの始動の間に前記アキュムレータの前記スイッチ制御信号を外部リセット信号によって初期化する段階を更に含む
ことを特徴とする請求項19に記載の方法。
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