JP6872434B2 - 無線信号処理装置、半導体装置、及び発振周波数変動補正方法 - Google Patents

無線信号処理装置、半導体装置、及び発振周波数変動補正方法 Download PDF

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Description

本発明は、無線信号処理装置及び半導体装置に関し、例えば、発振周波数が可変に構成された発振器を含む無線信号処理装置及び半導体装置に関する。
また、本発明は、発振周波数変動補正方法に関し、例えば上記発振器の発振周波数の変動を補正する発振周波数変動補正方法に関する。
関連技術の一例として、特許文献１は、ＭＣＡ（Multi-Channel Access）用直接変調ＦＳＫ（Frequency Shift Keying）送信機を開示する。特許文献１に記載されるＭＡＣ用直接変調ＦＳＫ送信機は、位相同期ループ（ＰＬＬ：Phase Locked Loop）と、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）と、送信電力増幅器とを有する。特許文献１において、電圧制御発振器は、位相同期ループにより、特定チャンネルの目的周波数の発振信号を出力するように制御される。
特許文献１に記載のＭＣＡ用直接変調ＦＳＫ送信機において、無線送信の開始時に送信電力増幅器への供給電力をオンにすると、送信電力増幅器の入力インピーダンスが変化し、この入力インピーダンスの変化に起因して、送信電力増幅器の前段に配置された電圧制御発振器の発振周波数が変化する。特許文献１には、送信電力増幅器への電源供給開始時の発振周波数の変動を抑制するために、送信電力増幅器のオン／オフ用制御信号を電圧制御発振器に加え、発振周波数の変動を打ち消すことが記載されている。
また、関連技術の別の一例として、特許文献２は、通信用のＲＦＩＣ（無線周波数集積回路：Radio Frequency Integrated Circuit）を開示する。特許文献２に記載のＲＦＩＣは、ＬＣ発振器を含むＰＬＬ回路を有する。特許文献２には、送信出力段の増幅アンプをオン又はオフに切替えた場合に、電源ラインの電圧が変動し、この電圧変動に起因してＰＬＬ回路のロック外れが生じ得ることが記載されている。このロック外れの問題に対し、特許文献２では、ノイズ源である増幅アンプに供給される制御信号に応じて、ＬＣ発振器の容量値が制御される。このようにすることで、増幅アンプの状態変化に起因した発振周波数の変動を抑制することが可能である。
特開平１１−３０８２８５号公報 特許第５６６８０８２号公報
特許文献１及び２では、送信電力増幅器のオン時に、発振器の発振周波数が所定の補正量だけ補正される。このようにすることで、送信電力増幅器の状態変化に起因する発振周波数の変動を打ち消すことができる。しかしながら、特許文献１及び２では、発振周波数の補正量が固定されているため、発振周波数の変動を抑制しきれないことがあるという問題があった。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、無線信号処理装置は、電力増幅器の動作後に、位相同期ループが発振器に出力する第１の制御信号の変動を検出する変動検出部と、検出された変動に基づいて第２の制御信号を生成し、電力増幅器の増幅動作に伴う干渉に起因する発振器の発振周波数の変動の補正を実施する変動補正部とを備えるものである。
前記一実施の形態によれば、電力増幅器の増幅動作に伴う発振器への干渉の量や極性が一定でない場合でも、発振器の発振周波数の変動を抑制できる。
実施形態１に係る無線信号処理装置を含む無線送信装置を示すブロック図。 発振器の構成例を示すブロック図。 （ａ）〜（ｃ）は、それぞれ粗調用可変容量、微調用可変容量、及び補正用可変容量の構成例を示すブロック図。 位相同期ループの構成例を示すブロック図。 変動検出部及び変動補正部の構成例を示すブロック図。 制御信号Ｖｃｏｎｔを表す波形図。 （ａ）は、制御信号Ｖｃｏｎｔと発振周波数との関係を示すグラフ、（ｂ）は、制御信号ＦＲＥＱ＿ＣＴＲＬと発振周波数との関係を示すグラフ。 無線送信装置の各部の動作波形を示すタイミングチャート。 無線送信装置を含む半導体装置を示すブロック図。 デジタルＰＬＬの構成例を示すブロック図。 実施形態２において用いることができる変動検出部の構成例を示すブロック図。 変形例における変動検出部の構成例を示すブロック図。 実施形態３における変動補正部の構成例を示すブロック図。 補正テーブルの具体例を示す図。 ポーラー変調方式の無線送信装装置を示すブロック図。 ＬＤＯレギュレータと電力増幅器を示すブロック図。 検討に用いられた無線送信装置を示すブロック図。 発振器と整合回路との干渉作用を説明するためのモデル図。 ロック外れが起こる場合の動作の一例を示すタイミングチャート。
実施形態の説明に先立って、本発明者が検討した事項を説明する。図１７は、検討に用いられた無線送信装置を示す。無線送信装置２００は、位相同期ループ（ＰＬＬ）２０１、発振器（ＶＣＯ）２０２、電力増幅器（ＰＡ：Power Amplifier）２０３、整合回路２０４、基準信号生成回路２０５、ＰＬＬ制御部２０６、及びＰＡ制御部２０７を有する。
発振器２０２は、位相同期ループ２０１から出力される制御信号（その電圧）Ｖｃｏｎｔに応じた発振周期で発振し、発振信号Ｖｏｕｔを出力する。また、発振器２０２は、ＰＬＬ制御部２０６から出力される制御信号ＦＲＥＱ＿ＢＡＮＤに応じて、発振周波数の調整が可能に構成される。さらに、ＶＣＯ２０２は、ＰＬＬ制御部２０６から出力される制御信号ＭＯＤ＿ＶＣＯに応じて発振周波数を変化させることが可能に構成されている。
位相同期ループ２０１は、例えば位相比較器、チャージポンプ、ローパスフィルタ、及び分周器を含む。位相同期ループ２０１は、発振器２０２に出力する制御信号Ｖｃｏｎｔを通じて、発振器２０２が出力する発振信号Ｖｏｕｔを、基準信号生成回路２０５から入力される基準信号ＲＥＦＣＫＬに同期させる。また、位相同期ループ２０１は、ＰＬＬ制御部２０６から出力される制御信号ＤＩＶ＿ＰＬＬに応じて、発振信号Ｖｏｕｔを分周する分周器の分周比を変化させることで、発振器２０２の発振周波数を変化させる。位相同期ループ２０１は、例えば分周器の出力信号を、信号ＰＬＬＣＬＫとしてＰＬＬ制御部２０６に出力する。
電力増幅器２０３は、発振器２０２が出力する発振信号Ｖｏｕｔの電力を増幅する。電力増幅器２０３が出力する信号Ｐｏｕｔは、整合回路２０４を介してアンテナから送信される。一般に、整合回路２０４は、電力増幅器２０３が出力する不平衡信号を平衡信号に変換するためのバラン（Ｂａｌｕｎ：balanced/unbalanced）を含む。
ＰＬＬ制御部２０６は、位相同期ループ２０１と発振器２０２とを制御する。ＰＬＬ制御部２０６は、発振器２０２に制御信号ＦＲＥＱ＿ＢＡＮＤを出力し、発振器２０２の発振周波数が所望の周波数となるように、発振器２０２の発振周波数をキャリブレーションする。また、ＰＬＬ制御部２０６は、送信データに応じて発振器２０２に出力する信号ＭＯＤ＿ＶＣＯを変化させ、発振器２０２が出力する発振信号Ｖｏｕｔを送信データに応じて変調する。さらに、ＰＬＬ制御部２０６は、送信データに応じて位相同期ループ２０１に出力する信号ＤＩＶ＿ＰＬＬを変化させることで、発振器２０２が出力する発振信号Ｖｏｕｔを送信データに応じて変調する。
ＰＡ制御部２０７は、電力増幅器２０３を制御する。ＰＡ制御部２０７は、電力増幅器２０３に出力する制御信号ＰＡ＿ＯＮを通じて、電力増幅器２０３のオンとオフとを制御する。また、ＰＡ制御部２０７は、電力増幅器２０３に出力する信号ＰＯＷＥＲ＿ＣＯＤＥを通じて、電力増幅器２０３における無線信号の増幅度を制御する。ＰＡ制御部２０７は、例えば制御信号ＰＯＷＥＲ＿ＣＯＤＥの数値を段階的に増加させることで、無線信号の送信電力が段階的に増大するように、電力増幅器２０３を制御する。
例えば、ＢＬＥ（Bluetooth （登録商標） Low Energy）やＺｉｇＢｅｅ（登録商標）などの近距離無線システムでは、電流を削減するために、図１７に示されるように位相同期ループ２０１を用いて発振周波数が正確に制御された発振器２０２の出力を直接に電力増幅器２０３に入力する構成が採用される。このシステムは「直接変調システム」と呼ばれる。また、図１７に示される無線送信装置２００では、位相同期ループ２０１と発振器２０２との計２箇所において変調を行う２点変調方式が採用されている。直接変調システムでは、送信出力（Ｐｏｕｔ）の周波数ｆｒｆと発振器２０２の発振周波数ｆｖｃｏとは等しい。
ここで、近年、プリント回路板（ＰＣＢ：Printed-Circuit-Board)上の部品点数を減らすことが求められおり、電力増幅器２０３のためのバランを含む整合回路２０４をＩＣ（Integrated Circuit）に内蔵することが設計トレンドとなっている。整合回路２０４をＩＣ内に形成した場合、バランに用いられるインダクタなどの部品をプリント回路板に搭載する必要がなくなり、無線送信機の低コスト化を図ることができる。
一般に、発振器２０２は、インダクタとキャパシタとを含むＬＣ発振回路を含んで構成される。また、バランはインダクタを含んで構成される。その場合、電力増幅器２０３が比較的高い送信電力で信号出力を行うと、整合回路２０４のバランと発振器２０２のインダクタとの間で磁気結合などの干渉作用が生じる。この干渉作用に起因して発振器２０２の発振周波数が大きく変動すると、位相同期ループ２０１のロックが外れるという問題が生じる。
図１８は、発振器２０２と整合回路２０４との干渉作用を説明するためのモデル図である。図１８において、発振器２０２に含まれるインダクタ（そのインダクタンス）はＬ１で表され、整合回路２０４に含まれるインダクタ（そのインダクタンス）はＬ２で表されている。発振器２０２においてインダクタＬ１には電流（ＡＣ（Alternating Current）電流）ｉ１が流れ、電力増幅器２０３の出力側（整合回路２０４）においてインダクタＬ２には電流（ＡＣ電流）ｉ２が流れているとする。
上記において、インダクタＬ１とインダクタＬ２との間で磁気結合が生じると、インダクタＬ１の実効インダクタンスはＬ１からＬｅｆｆに変化する。実効インダクタンスＬｅｆｆは、Ｍを所定の係数として、下記式で定義される。
Ｌｅｆｆ＝Ｌ１＋（ｉ２／ｉ１）Ｍ
上記式から理解されるように、実効インダクタンスの変動量は、電力増幅器２０３側の電流ｉ２に比例し、発振器２０２側の電流ｉ１に反比例する。従って、電力増幅器２０３における送信電力の増幅度が高いほど、つまり送信パワーが高いほど、発振器２０２における実効インダクタンスの変動量が大きくなる。
実効インダクタンスの変化は、発振器２０２において発振周波数を変化させるように作用する。送信パワーがそれほど高くない場合、実効インダクタンスの変動は比較的小さい。その場合、実効インダクタンスの変動に伴って発振器２０２の発振周波数が変動しそうになっても、位相同期ループ２０１が出力する制御信号Ｖｃｏｎｔが変化することで、発振器２０２が出力する発振信号Ｖｏｕｔの周波数を一定の周波数に維持できる。しかし、実効インダクタンスの変動に伴う発振器２０２の発振周波数の変化量が位相同期ループ２０１のロックレンジ許容値を超えると、位相同期ループ２０１は、発振器ＶＣＯ２０２の発振周波数を所望の周波数に維持することができなくなる。つまり、位相同期ループ２０１のロックが外れる。
図１９は、ロック外れが起こる場合の動作の一例を示す。時刻ｔ０で無線送信装置２００が起動し、バイアス設定などのパワーオン時の動作が実施される。このとき、電力増幅器２０３はまだ起動されておらず、送信電力の増幅は実施されない（図１９（ｃ）を参照）。その後、ＰＬＬ制御部２０６は、時刻ｔ１で発振器２０２の発振周波数のキャリブレーションを開始する。発振周波数のキャリブレーションとは、発振周波数の粗調整動作である。発振周波数のキャリブレーションでは、制御信号ＦＲＥＱ＿ＢＡＮＤによりＶＣＯ２０２のＬＣ共振回路の容量バンクの設定が変更されつつ発振周波数がモニタされ、発振周波数がターゲットの周波数に近づく容量バンクの設定が取得される（図１９（ａ）を参照）。別の言い方をすると、発振周波数がターゲットの周波数に近づく制御信号ＦＲＥＱ＿ＢＡＮＤの値が確定される。発振周波数のキャリブレーションは、位相同期ループ２０１によるフィードバックループが形成されず、位相同期ループ２０１から一定電圧の制御信号Ｖｃｏｎｔが出力された状態で実施される。
キャリブレーションが実施され、発振器２０２の発振周波数がターゲットの周波数に近づくと、ＰＬＬ制御部２０６は、時刻ｔ２で位相同期ループ２０１を動作させる。発振器２０２の発振周波数は、位相同期ループ２０１の位相引き込み過程（トラッキング動作）を経て、ターゲットの周波数に正確に制御される（図１９（ｂ）を参照）。この動作は、発振器２０２の発振周波数の微調整動作であり、位相同期ループ２０１は、発振器２０２に含まれるアナログ可変容量（バラクタ）に供給される制御信号（その電圧）Ｖｃｏｎｔを変化させることで、発振器２０２の発振周波数をターゲットの周波数に一致させる。
位相同期ループ２０１がロック状態となった後、ＰＡ制御部２０７は、時刻ｔ３で、電力増幅器２０３に出力する制御信号ＰＡ＿ＯＮをアサートし、電力増幅器２０３をオンにしてランプアップ動作が開始する（図１９（ｃ）を参照）。ランプアップ動作とは、電力増幅器２０３に出力される信号ＰＯＷＥＲ＿ＣＯＤＥの値を段階的に増加することで、電力増幅器２０３の出力電力を段階的に増加させる動作である。
電力増幅器２０３が動作すると、上記したように、発振器２０２が整合回路２０４から干渉を受ける。この干渉は、発振器２０２の発振周波数を変動させるように作用する。発振器２０２の発振周波数が変動すると、位相同期ループ２０１から発振器２０２に出力される制御信号Ｖｃｏｎｔが変化し（図１９（ｂ）を参照）、発振器２０２が出力する発振信号Ｖｏｕｔの周波数は一定に保たれる（図１９（ａ）を参照）。例えば、干渉に起因して発振周波数が低下しそうになると、位相同期ループ２０１は発振周波数が増加する方向に制御信号Ｖｃｏｎｔを変化させることで、発振器２０２が出力する発振信号Ｖｏｕｔの周波数を所定周波数に保つ。
ここで、制御信号Ｖｃｏｎｔは、制御上の上限値と下限値とを有しており、位相同期ループ２０１は上限値よりも高い電圧の制御信号Ｖｃｏｎｔを出力することはできず、また、下限値よりも低い電圧の制御信号Ｖｃｏｎｔを出力することはできない。制御信号Ｖｃｏｎｔの上限値は、例えば位相同期ループ２０１への供給電圧と等しい。
制御信号Ｖｃｏｎｔの電圧が制御可能な電圧範囲にある場合、干渉に起因する周波数変動作用は制御信号Ｖｃｏｎｔが変化することで吸収され、位相同期ループ２０１はロック動作を維持できる。しかし、時刻ｔ４において、位相同期ループ２０１が出力する制御信号Ｖｃｏｎｔが上限値に到達すると、制御信号Ｖｃｏｎｔの電圧はそれ以上大きくならず、一定の電圧となる（図１９（ｂ）を参照）。その場合に、発振器２０２への干渉量が増加し、発振器２０２の発振周波数が更に変動すると、位相同期ループ２０１はロック動作を維持できず、ロック外れへと至る（図１９（ａ）を参照）。
上記ロック外れの問題のため、ある一定以上の出力を持つ電力増幅器２０３を発振器２０２と同じチップに集積化することはできなかった。あるいは、磁気干渉の原因となる電力増幅器２０３の整合回路２０４を、発振器２０２と同じチップに集積することができなかった。電力増幅器２０３及び整合回路２０４を発振器２０２と同じチップに集積化する場合、磁気干渉を低減するために、発振器２０２と電力増幅器２０３との間の距離を大きくとる必要があり、チップサイズを縮小することができなかった。また、その場合、チップ上で高周波信号を長距離伝送する必要があることから、高周波信号の特性劣化や消費電力の増加などが生じた。あるいは、発振器２０２を送信出力の周波数ｆｒｆの２倍の周波数で動作させるなどして、発振器２０２と電力増幅器２０３とで動作周波数を一致させない構成を採用する必要があった。
上記ロック外れの問題の問題に対し、特許文献１及び２では、送信電力増幅器のオン時に、発振器の発振周波数が所定の補正量だけ補正される。しかしながら、上記干渉の量は位相に応じて変化し、また、温度やプロセス条件などに応じても変化すると考えられる。従って、所定の固定量だけ発振周波数の補正を行ったとしても、ロック外れの問題を解消することができるとは限らない。干渉の極性は変化し得るため、固定的な補正では、逆補正となる場合も考えられる。本発明者は、以上のような検討を行った結果、以下に説明する実施形態を想到するに至った。
以下、図面を参照しつつ、上記課題を解決するための手段を適用した実施形態を詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ（Central Processing Unit）、メモリ、又はその他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、又はそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、何れかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスク）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、及び半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクション又は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部又は全部の変形例、応用例、詳細説明、又は補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、又は位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（Complementary MOS（Metal Oxide Semiconductor））などの集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
［実施形態１］
図１は、実施形態１に係る無線信号処理装置を含む無線送信装置を示す。無線送信装置１０は、位相同期ループ（ＰＬＬ）１１、発振器（ＶＣＯ）１２、電力増幅器（ＰＡ）１３、整合回路１４、変動検出部１５、変動補正部１６、ＰＬＬ制御部１７、ＰＡ制御部１８、及び基準信号生成回路２１を有する。無線送信装置１０の構成要素のうち、位相同期ループ１１、発振器１２、変動検出部１５、及び変動補正部１６は、無線信号処理装置（高周波数信号処理装置）２０を構成する。本実施形態に係る無線送信装置１０は、上記検討に用いられた無線送信装置２００（図１７を参照）とは、主に、変動検出部１５及び変動補正部１６が追加されている点で相違する。
発振器１２は、位相同期ループ１１から出力される制御信号Ｖｃｏｎｔに応じた周期で発振し、発振信号Ｖｏｕｔを出力する。位相同期ループ１１は、発振器１２からフィードバックされた発振信号Ｖｏｕｔと、基準信号生成回路２１から出力される基準信号ＲＥＦＣＬＫとに基づいて制御信号Ｖｃｏｎｔを生成する。位相同期ループ１１は、発振器１２に出力する制御信号Ｖｃｏｎｔを通じて発振器１２を制御し、発振器１２が出力する発振信号Ｖｏｕｔを基準信号ＲＥＦＣＫＬに同期させる。位相同期ループ１１は、例えばアナログＰＬＬで構成されており、アナログ電圧信号である制御信号Ｖｃｏｎｔを発振器１２に出力する。発振器１２は、制御信号Ｖｃｏｎｔの電圧に応じて発振周波数が制御される電圧制御発振器として構成される。ＰＬＬ制御部１７は、位相同期ループ１１及び発振器１２に対する制御などを行う。
電力増幅器１３は、発振器１２が出力する発振信号Ｖｏｕｔの電力を増幅する。電力増幅器１３は、位相同期ループ１１が発振器１２から出力される発振信号Ｖｏｕｔを所定周波数に制御している状態で、発振信号Ｖｏｕｔ（無線送信信号）を増幅する。電力増幅器１３が出力する信号Ｐｏｕｔは、整合回路１４を介してアンテナから送信される。整合回路１４は、インピーダンスを整合させるための回路と、電力増幅器１３から出力される不平衡信号を平衡信号に変換するためのバランとを含む。本実施形態において、発振器１２は、送信データに応じて位相又は周波数が変調された発振信号を出力し、無線送信装置１０は、位相同期ループ１１と発振器１２とを用いて直接変調を行う装置として構成される。
ＰＡ制御部１８は、電力増幅器１３に対する制御などを行う。ＰＡ制御部１８は、電力増幅器１３に出力する制御信号ＰＡ＿ＯＮを通じて、電力増幅器１３のオンとオフとを制御する。また、ＰＡ制御部１８は、電力増幅器１３に出力する信号ＰＯＷＥＲ＿ＣＯＤＥを通じて、電力増幅器１３における無線信号の増幅度を制御する。ＰＡ制御部１８は、例えば制御信号ＰＯＷＥＲ＿ＣＯＤＥの数値を段階的に増加させることで、電力増幅器１３の送信電力を、所定の電力まで段階的に増加させる。ＰＡ制御部１８は、送信電力を所定電力まで増加させた後、ＰＬＬ制御部１７に制御信号ＭＯＤ＿ＯＮを出力する。ＰＬＬ制御部１７は、制御信号ＭＯＤ＿ＯＮが出力された後、発振器１２の変調動作を行う。
［発振器］
図２は、発振器１２の構成例を示す。発振器１２は、ｐ型のＭＯＳトランジスタ（ＰＭＯＳトランジスタ）Ｑ１１及びＱ１２と、ｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）Ｑ２１及びＱ２２と、インダクタＬと、粗調用可変容量２５と、微調用可変容量２６と、変調用可変容量２７と、補正用可変容量２８とを有する。発振器１２において、インダクタＬと、粗調用可変容量２５、微調用可変容量２６、変調用可変容量２７、及び補正用可変容量２８とは、ＬＣ共振型の発振回路を構成する。インダクタＬ、粗調用可変容量２５、微調用可変容量２６、変調用可変容量２７、及び補正用可変容量２８は、一対の発振出力ノードの間に並列に接続される。
発振器１２において、ＰＭＯＳトランジスタＱ１１及びＱ１２のソースは、電源電圧ＶＤＤに接続される。また、ＰＭＯＳトランジスタＱ１１及びＱ１２の一方のゲートは他方のドレインに相互接続される。つまり、ＰＭＯＳトランジスタＱ１１及びＱ１２のゲート及びドレインはクロスカップル接続される。一方、ＮＭＯＳトランジスタＱ２１及びＱ２２のソースはそれぞれ接地電源電圧ＧＮＤに接続され、ゲート及びドレインはクロスカップル接続される。ＰＭＯＳトランジスタＱ１１及びＮＭＯＳトランジスタＱ２２のドレインと、ＰＭＯＳトランジスタＱ１２及びＮＭＯＳトランジスタＱ２２のドレインとは、それぞれ一対の発振出力ノードに接続される。
微調用可変容量（容量部１）２６は、発振周波数の微調整用に用いられる可変容量である。微調用可変容量２６は、位相同期ループ１１（図１を参照）から出力される制御信号（制御信号１）Ｖｃｏｎｔに応じて容量値を変化させる。補正用可変容量（容量部２）２８は、電力増幅器１３の動作に起因する発振周波数の変動を補正する場合に用いられる可変容量である。補正用可変容量２８は、変動補正部１６から出力される制御信号（制御信号２）ＦＲＥＱ＿ＣＴＲＬに応じて容量値を変化させる。
変調用可変容量（容量部３）２７は、発振信号Ｖｏｕｔを送信データに応じて変調する場合に用いられる可変容量である。変調用可変容量２７は、ＰＬＬ制御部１７から出力される制御信号（制御信号３）ＭＯＤ＿ＶＣＯに応じて容量値を変化させる。ＰＬＬ制御部１７は、送信データに応じて制御信号ＭＯＤ＿ＶＣＯを変化させる。発振器１２は、変調用可変容量２７に入力される制御信号ＭＯＤ＿ＶＣＯが送信データに応じて制御されることで、送信データに応じて変調された発振信号Ｖｏｕｔを出力する。
粗調用可変容量（容量部４）２５は、発振周波数の粗調整に用いられる可変容量である。粗調用可変容量２５は、ＰＬＬ制御部１７から出力される制御信号（制御信号４）ＦＲＥＱ＿ＢＡＮＤに応じて容量値を変化させる。制御信号ＦＲＥＱ＿ＢＡＮＤは、制御信号Ｖｃｏｎｔの信号範囲において、発振信号Ｖｏｕｔの周波数が所定周波数となるように調整される。ＰＬＬ制御部１７は、発振器１２に制御信号ＦＲＥＱ＿ＢＡＮＤを出力し、発振器１２の発振周波数が所望の周波数となるように、発振器１２の発振周波数をキャリブレーションする。
ここで、本実施形態において、制御信号Ｖｃｏｎｔはアナログ電圧信号であり、制御信号ＦＲＥＱ＿ＣＴＲＬ、ＭＯＤ＿ＶＣＯ、及びＦＲＱＥ＿ＢＡＮＤはそれぞれ所定ビット数のデジタル信号である。また、本実施形態において、特に制御信号ＦＲＥＱ＿ＣＴＲＬはサーモメータコードで符号化されている。
図３（ａ）〜（ｃ）は、それぞれ粗調用可変容量２５、微調用可変容量２６、及び補正用可変容量２８の構成例を示す。粗調用可変容量２５は、図３（ａ）に示されるように、一対の発振出力ノードの間にキャパシタＣａ及びＣｂがスイッチＳＷを介して直列に接続された回路を複数有する容量バンクを含む。粗調用可変容量２５に入力される制御信号ＦＲＥＱ＿ＢＡＮＤは、例えばｎを所定の整数としてｎビットのバイナリコードで表されている。その場合、粗調用可変容量２５は、ｉを１以上ｎ以下の整数として、キャパシタＣａｉ及びＣｂｉがスイッチＳＷｉを介して直列に接続された回路を、ｎ個有する。キャパシタＣａｉ及びＣｂｉのキャパシタンスは、ビット位置に応じた重みで重み付けされている。スイッチＳＷｉを制御信号ＦＲＥＱ＿ＢＡＮＤの各ビットの値に応じて制御することで、粗調用可変容量２５の容量値を制御信号ＦＲＥＱ＿ＢＡＮＤに応じて変化させることが可能である。その結果として、発振器１２の発振周波数を制御信号ＦＲＥＱ＿ＢＡＮＤに応じて制御することが可能である。
ＰＬＬ制御部１７は、位相同期ループ１１がオープンループの状態で発振器１２のキャリブレーションを実施する（図１９の時刻ｔ１から時刻ｔ２に対応）。ＰＬＬ制御部１７は、キャリブレーションにおいて、発振器１２の粗調用可変容量２５に与えられる制御信号ＦＲＥＱ＿ＣＴＲＬを変化させつつ発振信号Ｖｏｕｔの周波数をモニタし、所望の発振周波数が得られる制御信号ＦＲＥＱ＿ＢＡＮＤを探索する。別の言い方をすると、ＰＬＬ制御部１７は、発振信号Ｖｏｕｔの周波数が所定周波数となるように制御信号ＦＲＥＱ＿ＢＡＮＤを調整する。このキャリブレーションにより、発振信号Ｖｏｕｔの発振周波数が、所定周波数に粗調整される。
微調用可変容量２６は、図３（ｂ）に示されるように、一対の発振出力ノードの間に直列に接続されたバラクタＣｖｒ１及びＣｖｒ２を有する。バラクタＣｖｒ１及びＣｖｒ２の接続ノードには制御信号Ｖｃｏｎｔが入力され、バラクタＣｖｒ１及びＣｖｒ２のキャパシタンスは、アナログ電圧信号である制御信号Ｖｃｏｎｔの電圧の大きさに応じて変化する。バラクタＣｖｒ１及びＣｖｒ２のキャパシタンスを制御信号Ｖｃｏｎｔに応じて変化させることで、発振器１２の発振周波数を制御信号Ｖｃｏｎｔに応じて制御することが可能である。微調用可変容量２６により変化可能な発振周波数の範囲は、粗調用可変容量２５により変化可能な発振周波数の範囲よりも狭い。上記キャリブレーションの後、位相同期ループ１１は、発振器１２からフィードバックされた発振信号Ｖｏｕｔに基づく制御信号Ｖｃｏｎｔの生成を開始し、発振信号Ｖｏｕｔの周波数を所望の周波数に正確に制御する。
補正用可変容量２８は、図３（ｃ）に示されるように、一対の発振出力ノードの間に２つのキャパシタとスイッチＳＷとが直列に接続された回路を複数有する容量バンクを含む。制御信号ＦＲＥＱ＿ＣＴＲＬは、例えばｍを所定の整数としてｍビットのサーモメータコードで表されている。補正用可変容量２８と粗調用可変容量２５との相違点の１つは、補正用可変容量２８では、制御信号ＦＲＥＱ＿ＣＴＲＬがサーモメータコードであるため、各キャパシタがビット位置に応じて重み付けされていない点である。後述する変動補正部１６は、制御信号ＦＲＥＱ＿ＣＴＲＬを生成し、制御信号ＦＲＥＱ＿ＣＴＲＬに応じて補正用可変容量２８の容量値を制御することで、電力増幅器１３の動作後の発振器１２の発振周波数の変動を補正する。
なお、変調用可変容量２７の構成は、粗調用可変容量２５の構成と同様でよい。ただし、変調用可変容量２７における制御信号ＭＯＤ＿ＶＣＯの変化に対する容量値の変化（発振周波数の変化）は、粗調用可変容量２５における制御信号ＦＲＥＱ＿ＢＡＮＤの変化に対する容量の変化よりも小さいものとする。具体的に、例えば粗調用可変容量２５が１ＭＨｚのオーダーで発振周波数を変化させるように構成されている場合、変調用可変容量２７は１ｋＨｚのオーダーで発振周波数を変化させるように構成されていればよい。
上記に代えて、変調用可変容量２７の構成は、微調用可変容量２６の構成と同様でもよい。その場合は、例えばデジタル信号である制御信号ＭＯＤ＿ＶＣＯをアナログ電圧信号に変換するためのＤＡＣ（Digital to Analog Converter）を変調用可変容量２７の前段に配置すればよい。ＰＬＬ制御部１７は、送信データに応じて制御信号ＭＯＤ＿ＶＣＯを制御する。制御信号ＭＯＤ＿ＶＣＯが送信データに応じて制御されることで、発振器１２が出力する発振信号Ｖｏｕｔは、送信データに応じて変調される。
［位相同期ループ］
図４は、位相同期ループ１１の構成を示す。位相同期ループ１１は、位相比較器（ＰＦＤ：Phase Frequency Detector）３１、チャージポンプ（ＣＰ：Charge Pump）３２、ローパスフィルタ（ＬＰＦ：Low Pass Filter）３３、及び分周器（ＤＩＶ：Divider）３４を有する。分周器３４は、発振器１２が出力する発振信号Ｖｏｕｔを所定の分周比で分周する。分周器３４で分周された発振信号Ｖｏｕｔ（ＰＬＬＣＬＫ）は、位相比較器３１及びＰＬＬ制御部１７に入力される。
位相比較器３１は、分周器３４を介してフィードバックされる発振信号Ｖｏｕｔと、基準信号生成回路２１から出力される基準信号ＲＥＦＣＬＫとを比較する。チャージポンプ３２は、位相比較器３１での比較結果に応じて信号をローパスフィルタ（ループフィルタ）３３に出力する。ローパスフィルタ３３は、チャージポンプ３２が出力する信号の低周波成分を、制御信号Ｖｃｏｎｔとして出力する。このような動作により、位相同期ループ１１は、発振器１２が出力する発振信号Ｖｏｕｔを基準信号ＲＥＦＣＬＫに同期させる。
ＰＬＬ制御部１７は、デルタシグマ変調器（ＤＳＭ：Delta-Sigma Modulator）７１を含んでおり、デルタシグマ変調器７１は、分周器３４に制御信号ＤＩＶ＿ＰＬＬを出力する。分周器３４は、ＰＬＬ制御部１７から出力される制御信号ＤＩＶ＿ＰＬＬに応じて分周比を変化させる。デルタシグマ変調器７１は、送信データに応じて制御信号ＤＩＶ＿ＰＬＬを制御する。分周器３４の分周比が送信データに応じて制御されることで、位相同期ループ１１は、送信データに応じて制御信号Ｖｃｏｎｔが変化するように制御され、発振器１２が出力する発振信号Ｖｏｕｔは、送信データに応じて更に変調される。
［変動検出部及び変動補正部］
図１に戻り、変動検出部１５は、位相同期ループ１１が出力する制御信号Ｖｃｏｎｔをモニタする。変動検出部１５は、発振器１２に対して干渉源となる電力増幅器１３が増幅動作を開始した後、制御信号Ｖｃｏｎｔの時間変化に対する変動を検出する。変動検出部１５は、例えば電力増幅器１３における増幅動作の開始に関連した基準タイミングから、制御信号Ｖｃｏｎｔが所定のしきい値に到達するまでの時間（時間１）を検出する。本実施形態では、変動検出部１５は、電力増幅器１３がオンになってから、発振器１２において変調動作が開始されるタイミングまでの間の期間において、制御信号Ｖｃｏｎｔの変動を検出する。変動検出部１５は、検出した時間と、所定のしきい値とに基づいて、制御信号Ｖｃｏｎｔの時間変化に対する傾きを検出する。
変動補正部１６は、変動検出部１５が検出した変動に基づいて制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。変動補正部１６は、例えば変動検出部１５が検出した制御信号Ｖｃｏｎｔの時間変化に対する傾きと、電力増幅器１３における増幅動作の開始に関連した基準タイミングから増幅率の増加完了のタイミングまでの間の時間（時間２）とに基づいて、電力増幅器１３の干渉に起因する発振器１２の発振周波数の変動の量を推定する。変動補正部１６は、推定した発振周波数の変動の量に基づいて、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。変動補正部１６は、生成した制御信号ＦＲＥＱ＿ＣＴＲＬを発振器１２の補正用可変容量２８（図２を参照）に出力することで、電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動の補正を実施する。
変動補正部１６は、例えば電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動を打ち消すように、発振器１２の発振周波数を変化させる。制御信号Ｖｃｏｎｔは制御上の上限値と下限値とを有しており、変動補正部１６は、位相同期ループ１１が発振器１２に出力する制御信号Ｖｃｏｎｔが上限値より低く、かつ下限値より高くなるように、上記補正を行う。変動補正部１６は、例えば制御信号Ｖｃｏｎｔがその信号範囲の中央となるように、上記補正を行う。なお、変動補正部１６は、ＰＬＬ制御部１７に含まれていてもよい。
図５は、変動検出部１５及び変動補正部１６の構成例を示す。変動検出部１５は、ロック外れ検出部５１、スロープ検出部５２、及び基準電圧発生回路５３を有する。ロック外れ検出部５１は、制御信号Ｖｃｏｎｔをモニタし、位相同期ループ１１のロックが外れそうになっているか否かを検出する。より詳細には、ロック外れ検出部５１は、制御信号Ｖｃｏｎｔが制御上の上限値、又は下限値に近づいているか否かを検出する。
ＰＬＬ制御部１７は、変動検出部１５に、変動検出の実施を有効するための信号ＶＤＥＴ＿ＥＮを出力する。ＰＬＬ制御部１７は、例えばＰＡ制御部１８が制御信号ＰＡ＿ＯＮをアサートして電力増幅器１３をオンにすると、信号ＶＤＥＴ＿ＥＮをアサートする。ＰＬＬ制御部１７は、ＰＡ制御部１８が制御信号ＭＯＤ＿ＯＮをアサートすると、信号ＶＤＥＴ＿ＥＮをネゲートする。ロック外れ検出部５１は、信号ＶＤＥＴ＿ＥＮがアサートされている期間に、制御信号Ｖｃｏｎｔのモニタを実施する。
ロック外れ検出部５１は、比較器５４及び５５を含む。比較器（比較器１）５４は、制御信号Ｖｃｏｎｔと所定のしきい電圧（しきい電圧１）ＶｒｅｆＨとを比較する。比較器５４は、制御信号Ｖｃｏｎｔがしきい電圧ＶｒｅｆＨ以上になると、検出信号ＶＤＥＴＨを例えばＬ（Low）レベルからＨ（High）レベルに変化させる。別の言い方をすると、比較器５４は、検出信号ＶＤＥＴＨをアサートする。比較器（比較器２）５５は、制御信号Ｖｃｏｎｔと所定のしきい電圧（しきい電圧２）ＶｒｅｆＬとを比較する。比較器５４は、制御信号Ｖｃｏｎｔがしきい電圧ＶｒｅｆＬ以下になると、検出信号ＶＤＥＴＬをアサートする。比較器５４及び５５は、例えば信号ＶＤＥＴ＿ＥＮがアサートされている場合、制御信号Ｖｃｏｎｔとしきい電圧との比較を実施する。
基準電圧発生回路５３は、しきい電圧ＶｒｅｆＨ及びＶｒｅｆＬを生成する。ＰＬＬ制御部１７は、例えば変動検出部１５に、位相同期ループ１１のロックが外れそうになっているか否かの検出に使用されるしきい電圧を設定するための信号（デジタルコード）ＶＤＥＴＨ＿ＴＨ及びＶＤＥＴＬ＿ＴＨを出力する。基準電圧発生回路５３は、信号ＶＤＥＴＨ＿ＴＨ及びＶＤＥＴＬ＿ＴＨに基づいて基準電圧ＶｒｅｆＨ及びＶｒｅｆＬをそれぞれ生成する。基準電圧ＶｒｅｆＨは、例えば制御信号Ｖｃｏｎｔの制御上の上限値よりも少し低い電圧に設定される。基準電圧ＶｒｅｆＬは、例えば制御信号Ｖｃｏｎｔの制御上の下限値よりも少し高い電圧に設定される。基準電圧発生回路５３は、例えば抵抗分圧回路を含む。
スロープ検出部５２は、電力増幅器１３における増幅動作の開始に関連した基準タイミングから、ロック外れ検出部５１から検出信号ＶＤＥＴＨ又はＶＤＥＴＬが出力されるタイミングまでの時間を計測する。スロープ検出部５２は、例えばカウンタを含む。スロープ検出部５２のカウンタは、制御信号ＰＡ＿ＯＮがアサートされるとカウント動作を開始する。その後、カウンタは、検出信号ＶＤＥＴＨ又はＶＤＥＴＬの一方がアサートされると、カウント動作を停止する。カウンタのカウント値は、増幅開始から制御信号Ｖｃｏｎｔが所定のしきい電圧に到達するまでの間の時間に対応する。この時間は、電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動の量に応じて変化する。発振周波数の変動が大きいほど、制御信号Ｖｃｏｎｔが早くしきい電圧に到達し、スロープ検出部５２により計測される時間は短くなる。反対に、発振周波数の変動が小さければ、制御信号Ｖｃｏｎｔの変化は小さく、スロープ検出部５２により計測される時間は長くなる。スロープ検出部５２は、計測した時間と、しきい電圧ＶｒｅｆＨ又はＶｒｅｆＬとに基づいて、制御信号Ｖｃｏｎｔの時間変化に対する傾きを検出する。
変動補正部１６は、変動量算出部６１と、補正制御信号生成部６２とを有する。変動量算出部６１は、例えば、スロープ検出部５２が検出した制御信号Ｖｃｏｎｔの時間変化に対する傾きと、電力増幅器１３における増幅動作の開始に関連した基準タイミングから増幅率の増加完了のタイミングまでの間の時間と、発振器１２における制御信号Ｖｃｏｎｔの変化に対する発振周波数の変化量とに基づいて、電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動量を算出（推定）する。補正制御信号生成部６２は、変動量算出部６１が算出した変動量に基づいて、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。
図６は、制御信号Ｖｃｏｎｔを表す波形図である。図６において、時刻ｔｓは、電力増幅器１３がオンになり増幅動作を開始する時刻を表し、時刻ｔｅは増幅率の増加動作が完了する時刻を表す。時刻ｔｓは、図１９に示されるタイミングチャートにおける時刻ｔ３に対応し、時刻ｔｅは、電力増幅器１３のランプアップ動作（図１９（ｃ）を参照）が完了する時刻に対応する。時刻ｔｓにおける制御信号Ｖｃｏｎｔの電圧Ｖ０は、制御上限電圧ＶＨと制御下限電圧ＶＬとの中間の電圧であるとする。
スロープ検出部５２（図５を参照）は、時刻ｔｓで制御信号ＰＡ＿ＯＮがアサートされると時間計測を開始する。電力増幅器１３が増幅動作を開始すると、磁気結合などの干渉作用により、発振器１２の発振周波数が変動しそうになる。位相同期ループ１１は、出力する制御信号Ｖｃｏｎｔを変化させることで、発振器１２の発振周波数を所定周波数に維持する。図６の例では、位相同期ループ１１が制御信号Ｖｃｏｎｔを上昇させることで、発振器１２の発振周波数が所定周波数に維持される。
時刻ｔｄｅｔで制御信号ＶｃｏｎｔがＨｉｇｈ側のしきい電圧ＶｒｅｆＨに到達すると、比較器５４は、検出信号ＶＤＥＴＨを出力する。スロープ検出部５２は、時刻ｔｓから検出信号ＶＤＥＴＨが出力される時刻ｔｄｅｔまでの間の時間Δｔｄｅｔを計測する。時刻ｔｓから時刻ｔｄｅｔまでの間の制御信号Ｖｃｏｎｔの変化量をΔＶとすると、ΔＶは、下記式で表すことができる。
ΔＶ＝ＶｒｅｆＨ−Ｖ０
スロープ検出部５２は、ΔＶ／Δｔｄｅｔを、制御信号Ｖｃｏｎｔの時間変化に対する傾きとして検出する。
電力増幅器１３がランプアップ動作を継続し、送信パワーの増加に伴って干渉が更に増加すると、制御信号Ｖｃｏｎｔは制御上限電圧ＶＨに到達し、位相同期ループ１１のロックが外れることとなる（図１９（ｂ）の時刻ｔ４も参照）。変動量算出部６１（図５を参照）は、制御信号Ｖｃｏｎｔの変化の割合が一定であると仮定し、かつ制御信号Ｖｃｏｎｔが制御上限電圧ＶＨを超えて変化可能であると仮定し、その仮定の下で時刻ｔｅでの制御信号Ｖｃｏｎｔの変化量ΔＶｅｆｆを推定する。時刻ｔｅでの制御信号Ｖｃｏｎｔの変化量ΔＶｅｆｆは、下記式で表すことができる。
ΔＶｅｆｆ＝（ΔＶ／Δｔｄｅｔ）×（ｔｅ−ｔｓ）＝（ＶｒｅｆＨ−Ｖ０）×（ｔｄｅｔ−ｔｓ）／（ｔｅ−ｔｓ）
仮に、干渉の極性が上記とは逆向きであったとすると、位相同期ループ１１は、制御信号Ｖｃｏｎｔを低下させることで、発振器１２の発振周波数を所定周波数に維持しようとする。スロープ検出部５２は、時刻ｔｓから、比較器５５が検出信号ＶＤＥＴＬを出力するまでの間の時間Δｔｄｅｔを計測する。その場合における制御信号Ｖｃｏｎｔが制御下限電圧ＶＬを超えて変化可能であると仮定したときの時刻ｔｅでの制御信号Ｖｃｏｎｔの変化量ΔＶｅｆｆは、下記式で表すことができる。
ΔＶｅｆｆ＝（ΔＶ／Δｔｄｅｔ）×（ｔｅ−ｔｓ）＝（ＶｒｅｆＬ−Ｖ０）×（ｔｄｅｔ−ｔｓ）／（ｔｅ−ｔｓ）
なお、上記では、変動量算出部６１は、スロープ検出部５２で検出された傾きΔＶ／Δｔｄｅｔを用いて制御信号Ｖｃｏｎｔの変化量ΔＶｅｆｆを計算することとしたが、これには限定されない。例えば、スロープ検出部５２は、計測した時間Δｔｄｅｔを、制御信号Ｖｃｏｎｔの時間変化に対する傾きに対応する計測量として変動量算出部６１に出力してもよい。その場合も、変動量算出６１は、上記式に従って、時間Δｔｄｅｔから制御信号Ｖｃｏｎｔの変化量Ｖｅｆｆを計算することができる。
図７（ａ）は、発振器１２における制御信号Ｖｃｏｎｔと発振周波数との関係を示し、（ｂ）は、発振器１２における制御信号ＦＲＥＱ＿ＣＴＲＬと発振周波数との関係を示す。ここでは、制御信号Ｖｃｏｎｔの変化に対する発振周波数の変化の割合（傾き）をＫｖとし、制御信号ＦＲＥＱ＿ＣＴＲＬの変化に対する発振周波数の変化の割合をＫｃｏｒｒとする。なお、ここでは、説明簡略化のために、発振周波数が制御信号Ｖｃｏｎｔ及びＦＲＥＱ＿ＣＴＲＬに対して一次関数的に変化する例を説明するが、制御信号Ｖｃｏｎｔと発振周波数との関係、及び制御信号ＦＲＥＱ＿ＣＴＲＬと発振周波数との関係は、より高次の関数により表されていてもよい。
変動量算出部６１（図５を参照）は、上記制御信号Ｖｃｏｎｔの変化量ΔＶｅｆｆと、図７（ａ）に示される制御信号Ｖｃｏｎｔと発振周波数との関係とに基づいて、時刻ｔｅにおける、電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動量ΔＦｅｆｆを推定する。具体的には、変動量算出部６１は、下記式により、時刻ｔｅにおける発振周波数の変動量ΔＦｅｆｆを推定する。
ΔＦｅｆｆ＝Ｋｖ×ΔＶｅｆｆ
例えば、Ｋｖ＝５０ＭＨｚ／Ｖ、ＶｒｅｆＨ＝０．７Ｖ、Ｖ０＝０．４５Ｖ、（ｔｄｅｔ−ｔｓ）＝０．５μｓ、（ｔｅ−ｔｓ）＝１μｓであったとすると、ΔＦｅｆｆ＝５０［ＭＨｚ／Ｖ］×（０．７［Ｖ］−０．４５［Ｖ］／０．５［μｓ］）×（１［μｓ］）＝２５ＭＨｚとなる。
補正制御信号生成部６２は、変動量算出部６１で推定された発振周波数の変動量ΔＦｅｆｆと、発振器１２における制御信号ＦＲＥＱ＿ＣＴＲＬの変化量に対する発振周波数の変化の割合Ｋｃｏｒｒ（図７（ｂ）を参照）とに基づいて、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。具体的には、補正制御信号生成部６２は、下記式により、制御信号ＦＲＥＱ＿ＣＴＲＬの変化量Δｘを算出し、現在の制御信号ＦＲＥＱ＿ＣＴＲＬから算出した変化量Δｘだけ増減させることで、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。
Δｘ＝−ΔＦｅｆｆ／Ｋｃｏｒｒ＝−（Ｋｖ／Ｋｃｏｒｒ）×ΔＶｅｆｆ
例えば、Ｋｃｏｒｒ＝１ＭＨｚ／ＬＳＢ（least significant bit）出であった場合、Δｘ＝２５［ＭＨｚ］／１［ＭＨｚ／ＬＳＢ］＝２５となる。
制御信号Ｖｃｏｎｔが一定であると仮定した場合、補正用可変容量２８の容量値が制御信号ＦＲＥＱ＿ＣＴＲＬの変化に応じて変化すると、発振器１２の発振周波数は、補正用可変容量２８の容量値の変化分だけ変化する。変動補正部１６は、制御信号ＦＲＥＱ＿ＣＴＲＬにより補正用可変容量２８の容量値を変化させることで、発振器１２における制御信号Ｖｃｏｎｔと発振周波数との関係を、上記推定した発振周波数の変動の量だけ変化させる。このようにすることで、電力増幅器１３の増幅動作に伴う干渉に起因する発振器１２の発振周波数の変動を補正できる。
［動作例］
次いで、動作例について説明する。図８は、無線送信装置１０の各部の動作波形を示す。なお、図８においては、図１９の時刻ｔ０からｔ２に対応する期間の動作波形は図示を省略している。図８において、時刻ｔ１０は、位相同期ループ１１の引き込み動作が開始する図１９の時刻ｔ２に対応する。時刻ｔ１０以前の期間において、発振器１２のキャリブレーションが実施されており、粗調用可変容量２５（図２を参照）に入力される制御信号ＦＲＥＱ＿ＢＡＮＤは、制御信号Ｖｃｏｎｔがその中央付近にある場合に発振器１２の発振周波数が所望の発振周波数となるように調整されている。
時刻ｔ１０で位相同期ループ１１が引き込み動作を開始すると、発振器１２が出力する発振信号Ｖｏｕｔの周波数は、所定周波数に正確に制御される（図８（ａ）を参照）。位相同期ループ１１がロック状態となった後、ＰＡ制御部１８は、時刻ｔ１１で、制御信号ＰＡ＿ＯＮをアサートし、電力増幅器１３をオンにする。また、ＰＡ制御部１８は、電力増幅器１３に出力する制御信号ＰＯＷＥＲ＿ＣＯＤＥを段階的に増加させていくことで、電力増幅器１３の出力電力を段階的に増加させる（図８（ｄ）を参照）。変動検出部１５のスロープ検出部５２（図５を参照）は、制御信号ＰＡ＿ＯＮがアサートされると、時間計測を開始する。
電力増幅器１３が動作すると、発振器１２の発振周波数は、主に整合回路１４から受ける干渉に起因して変動しそうになる。位相同期ループ１１は、フィードバックされる発振信号Ｖｏｕｔの周波数が一定となるように制御信号Ｖｃｏｎｔを変化させることで、発振器１２の発振周波数の変動を抑制する（図８（ｂ）を参照）。図８（ｄ）では、位相同期ループ１１は、制御信号Ｖｃｏｎｔの電圧を上昇させることで、発振器１２の発振周波数を所定周波数に維持している（図８（ａ）を参照）。
変動検出部１５の比較器５４は、時刻ｔ１２で、制御信号Ｖｃｏｎｔがしきい電圧ＶｒｅｆＨに到達すると、検出信号ＶＤＥＴＨをアサートする（図８（ｃ）を参照）。スロープ検出部５２は、検出信号ＶＤＥＴＨがアサートされると、時刻ｔ１１で開始した時間の計測を停止する。スロープ検出部５２は、例えば時刻ｔ１１における制御信号Ｖｃｏｎｔの電圧値が制御上限値と制御下限値との中央の電圧値であるとみなし、計測した時間としきい電圧ＶｒｅｆＨとに基づいて、制御信号Ｖｃｏｎｔの時間変化に対する傾きを検出する。
変動補正部１６の変動量算出部６１は、スロープ検出部５２が検出した傾きに基づいて、電力増幅器１３におけるランプアップ動作の終了時刻での干渉に起因する発振器１２の発振周波数の変動量を推定する。補正制御信号生成部６２は、推定された変動量に基づいて制御信号ＦＲＥＱ＿ＣＴＲＬを生成し、時刻ｔ１３で、生成した制御信号ＦＲＥＱ＿ＣＴＲＬを発振器１２の補正用可変容量２８（図２を参照）に出力する（図８（ｅ）を参照）。
発振器１２の発振信号Ｖｏｕｔの周波数は、時刻ｔ１３で補正用可変容量２８の容量値が変化すると、一瞬変動する（図８（ａ））。しかしながら、位相同期ループ１１が発振信号Ｖｏｕｔの周波数が所定周波数となるように制御信号Ｖｃｏｎｔを変化させることで（図８（ｂ）を参照）、発振信号Ｖｏｕｔの周波数は、位相同期ループの時定数で所定周波数に引き戻される。電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動を打ち消すように、補正用可変容量２８の容量値を変化させることで、制御信号Ｖｃｏｎｔの電圧は、制御上の上限値と下限値との中央付近に戻り、位相同期ループ１１のロック状態を維持することが可能である。このとき、比較器５４が出力する検出信号ＶＤＥＴＨはネゲートされる（図８（ｃ）を参照）。
ＰＡ制御部１８は、電力増幅器１３のランプアップ動作が完了した後、時刻ｔ１４で、ＰＬＬ制御部１７に出力する制御信号ＭＯＤ＿ＯＮをアサートする。ＰＬＬ制御部１７は、制御信号ＭＯＤ＿ＯＮがアサートされると、位相同期ループ１１に出力する制御信号ＤＩＶ＿ＰＬＬ、及び発振器１２に出力する制御信号ＭＯＤ＿ＶＣＯを用いて、発振器１２が出力する発振信号Ｖｏｕｔを送信データに応じて変調する（図８（ａ）及び（ｂ）を参照）。電力増幅器１３は、発振器１２が出力する変調された発振信号Ｖｏｕｔを増幅し、アンテナから送信させる。
［ＲＦＩＣ］
図９は、図１の無線送信装置１０を含む半導体装置を示す。半導体装置（ＲＦＩＣ）１００は、デジタル回路ブロック１０１、パワーマネージメントモジュール（ＰＭＵ：Power Management Module）１０２、位相同期ループ／発振器ブロック１０３、受信ブロック１０４、送信ブロック１０６、整合回路ブロック１０６、及びその他のブロック１０７を有する。半導体装置１００は、例えば１個の半導体チップで構成される。半導体装置１００は、ＭＣＵ（Micro Computer Unit）などを更に有していてもよい。
パワーマネージメントモジュール１０２は、例えばＤＣ−ＤＣ（Direct Current - Direct Current）コンバータ１２１や、ＬＤＯ（Low Drop Out）レギュレータ１２２などを含む。デジタル回路ブロック１０１は、例えば図１に示される変動補正部１６、ＰＬＬ制御部１７、及びＰＡ制御部１８などを含む。デジタル回路ブロック１０１は、その他、例えば媒体アクセス制御を行う制御部や、送信データの変調及び受信データの復調を制御する制御部、ＤＣ−ＤＣコンバータ１２１及びＬＤＯレギュレータ１２２を制御する制御部などを含んでいてもよい。
位相同期ループ／発振器ブロック１０３は、位相同期ループ１１及び発振器１２を含む。受信ブロック１０４は、ＬＮＡ（Low Noise Amplifier）１４１、ミキサ１４２、ローパスフィルタ１４３、及びＡＤ（Analog to Digital）変換器１４４を含む。送信ブロック１０５は、電力増幅器１３を含む。電力増幅器１３は、発振器１２の出力信号を直接に増幅する。その他のブロック１０７は、基準信号生成回路２１を含む。基準信号生成回路２１は、例えば半導体装置１００に外付けされた水晶振動子２２に基づいて基準信号を生成する。
整合回路ブロック１０６は、受信整合回路１６１及び送信整合回路１６２を含む。アンテナで受信された信号は、受信整合回路１６１を介してＬＮＡ１４１に入力される。一方、電力増幅器１３で所定の送信電力に増幅された発振器１２の出力信号は、送信整合回路１６２を介してアンテナに伝達され、アンテナから送信される。送信整合回路１６２は、図１の整合回路１４に対応しており、非平衡信号を平衡信号に変換するバラン回路を含む。なお、図９においては、変動検出部１５及び変動補正部１６などは図示を省略している。変動補正部１６、及び変動検出部１５におけるスロープ検出部５２（図５を参照）は例えばデジタル回路ブロック１０１に含まれる。
なお、上記では、電力増幅器１３及び送信整合回路１６２が発振器１２と同じ半導体装置１００に搭載される例を示したが、これには限定されない。送信整合回路１６２は、必ずしも発振器１２と同じ半導体装置１００に搭載されていなくてもよく、半導体装置１００の外部に配置されていてもよい。電力増幅器１３も、同様に、発振器１２と同じ半導体装置１００に搭載されている必要はなく、半導体装置１００の外部に配置されていてもよい。電力増幅器１３や送信整合回路１６２が半導体装置１００の外部に配置されている場合でも、電力増幅器１３や送信整合回路１６２が発振器１２に対して干渉源となる場合があり、本実施形態は、そのような場合にも適用可能である。
［まとめ］
本実施形態では、発振器１２は、制御信号Ｖｃｏｎｔ及び制御信号ＦＲＥＱ＿ＣＴＲＬに応じて発振周期が可変に構成される。位相同期ループ１１は、制御信号Ｖｃｏｎｔを通じて、発振器１２が出力する発振信号Ｖｏｕｔを所定周波数に維持するように動作する。変動検出部１５は、電力増幅器１３の増幅動作開始後に位相同期ループ１１が出力する制御信号Ｖｃｏｎｔの変動を検出する。変動補正部１６は、変動検出部１５が検出した変動に基づいて、制御信号ＦＲＥＱ＿ＣＴＲＬを生成し、生成した制御信号ＦＲＥＱ＿ＣＲＬを発振器１２に出力することで、電力増幅器１３の増幅動作に伴う干渉に起因する発振周波数の変動の補正を実施する。
発振器１２と電力増幅器１３との間で磁気結合が発生し、発振器１２の発振周波数が大きく変動すると、位相同期ループ１１のロック外れが生じる。特に、直接変調方式では、発振器１２の発振周波数と電力増幅器１３が増幅する信号の周波数とが等しいため、磁気結合などの干渉に起因する実効インダクタンスの変化が大きく、発振器１２の発振周波数の変動が大きい。本実施形態では、変動検出部１５が検出した制御信号Ｖｃｏｎｔの変動に応じて発振器１２の発振周波数の補正を行うことで、発振器１２と電力増幅器１３との間の磁気結合に起因する位相同期ループ１１のロック外れを防止することができる。特に、本実施形態では、変動検出部１５において変動の方向や大きさが検出され、検出された変動に基づいて変動補正部１６により発振周波数の補正が実施されており、電力増幅器１３の増幅動作に伴う発振器１２への干渉の量や極性が一定でない場合でも、発振器１２の発振周波数の変動を抑制できる。
本実施形態では、発振器１２と電力増幅器１３との間の磁気結合に起因する位相同期ループ１１のロック外れを防止することができるため、電力増幅器１３の送信出力が比較的高い場合でも、発振器１２と電力増幅器１３とを同じチップに搭載することができる。一般に、発振器１２と電力増幅器１３とを同じチップに搭載される場合、インダクタ間の距離を長く取り、或いは特別な形状のインダクタを使用するなどして、干渉を低減する必要があった。また、干渉を低減させるために、発振器１２を送信出力の周波数ｆｒｆの２倍の周波数で動作させる必要があった。本実施形態では、上記したように発振器１２の発振周波数の変動を抑制できるため、発振器２０２と電力増幅器２０３との間の距離を大きくとる必要がなく、チップサイズを縮小することができる。また、チップ上で高周波信号を長距離伝送する必要がないため、高周波信号の特性劣化を抑制し、或いは消費電力の増加を抑制することができる。さらに、本実施形態では、発振器１２と電力増幅器１３との干渉の影響を抑制するために、発振器１２を送信出力の周波数ｆｒｆの２倍の周波数で動作させる必要がなくなる。
本実施形態では、変動検出部１５は、特にＰＡ制御部１８が出力する制御信号ＰＡ＿ＯＮがアサートされてから、制御信号ＭＯＤ＿ＯＮがアサートされて変動動作が開始される前の期間において、制御信号Ｖｃｏｎｔの変動を検出する。本実施形態を直接変調方式に適用した場合、変調開始後、制御信号Ｖｃｏｎｔは送信データに応じて変化する。このため、変調開始後に変動検出部１５において制御信号Ｖｃｏｎｔの変動を検出すると、誤動作の可能性がある。本実施形態では、ＰＬＬ制御部１７が出力する信号ＶＤＥＴ＿ＥＮは、制御信号ＰＡ＿ＯＮのアサートから制御信号ＭＯＤ＿ＯＮのアサートまでの期間だけアサートされる。このようにすることで、変調動作の開始後に変動検出部１５が制御信号Ｖｃｏｎｔの変動を検出することに起因する誤動作を回避できる。
さらに、本実施形態では、制御信号ＦＲＥＱ＿ＣＴＲＬにサーモメータコードが用いられる。仮に、補正用可変容量２８において、容量バンクが、粗調用可変容量２５と同様にバイナリコードで重み付けられていると、全ビットが反転した場合の誤差が大きくなる。本実施形態では、特に位相同期ループ１１がロックしている状態で変更される制御信号ＦＲＥＱ＿ＣＴＲＬにサーモメータコードが用いられているため、制御信号変更時の誤差を小さくできる効果がある。
［実施形態２］
次いで、実施形態２を説明する。本実施形態に係る無線送信装置の構成は、図１に示される実施形態１に係る無線送信装置の構成と同様である。本実施形態に係る無線送信装置は、主に、位相同期ループ１１にデジタルＰＬＬが使用される点で、実施形態１と相違する。他の点は、実施形態１と同様でよい。
［デジタルＰＬＬ］
図１０は、デジタルＰＬＬとして構成される位相同期ループの構成を示す。位相同期ループ１１ａは、アキュムレータ（ＡＣＣ：Accumulator）４１、加算器（減算器）４２、ループフィルタ（ＬＦ：Loop Filter）、加算器４４、ノーマライザ（ＮＯＲＭ：Normalizer）４５、アキュムレータ（ＡＣＣ）４６、及びＴＤＣ（time-to-digital converter）４７を有する。位相同期ループ１１ａには、基準信号生成回路２１から基準信号ＲＥＦＣＫＬが入力される。
本実施形態では、発振器１２は、デジタル信号（デジタルコード）に従って発振周波数が制御されるデジタル制御発振器（ＤＣＯ：Digitally controlled oscillator）として構成される。発振器１２の構成は、微調用可変容量２６（図２を参照）がデジタル信号に応じて制御される点を除けば、実施形態１において説明したものと同様な構成でよい。本実施形態において、微調用可変容量２６は、例えば図３（ａ）に示される粗調用可変容量２５と同様なトラッキング用容量バンクを含み、制御信号Ｖｃｏｎｔの値に応じて容量値が制御される。
ＰＬＬ制御部１７は、制御信号ＤＩＶ＿ＰＬＬを用いてアキュムレータ４１に分周情報を入力する。アキュムレータ４６及びＴＤＣ４７は、発振器１２からフィードバックされた発振信号Ｖｏｕｔの整数部及び小数部の分周情報を計算する。加算器４２は、制御信号ＤＩＶ＿ＰＬＬを受けたアキュムレータ４１の出力と、アキュムレータ４６及びＴＤＣ４７から出力される整数部及び小数部の分周情報とを加減算する。加算器４２の演算結果は、ループフィルタ４３で平滑化され、加算器４４を経てノーマライザ４５に入力される。ノーマライザ４５は、ループ利得を調整する規格化回路であり、ノーマライザ４５の出力は、制御信号Ｖｃｏｎｔとして発振器１２に入力される。
ＰＬＬ制御部１７は、発振信号Ｖｏｕｔを変調する場合は、送信データに応じて制御信号ＤＩＶ＿ＰＬＬ及びＭＯＤ＿ＶＣＯを制御する。制御信号ＭＯＤ＿ＶＣＯは、加算器４４によってループフィルタ４３の出力に加算され、ノーマライザ４５を介して発振器１２に出力される。発振器１２は、制御信号ＤＩＶ＿ＰＬＬ及びＭＯＤ＿ＶＣＯに基づいて制御される制御信号Ｖｃｏｎｔに応じた発振周波数で発振することで、送信データに応じて変調された発振信号Ｖｏｕｔを出力する。
［変動検出部］
図１１は、本実施形態において用いることができる変動検出部の構成例を示す。変動検出部１５ａは、スロープ検出部５２と判定回路５６とを有する。判定回路５６は、制御信号Ｖｃｏｎｔをモニタし、制御信号Ｖｃｏｎｔがしきい値に到達したか否かを判定する。判定回路５６は、例えば制御信号Ｖｃｏｎｔとしきい値ＶＤＥＴＨ＿ＴＨ及びＶＤＥＴＬ＿ＴＨとを比較する。しきい値ＶＤＥＴＨ＿ＴＨは、例えば制御信号Ｖｃｏｎｔの制御上の上限値よりも少し小さい値に設定され、しきい値ＶＤＥＴＬ＿ＴＨは、例えば制御信号Ｖｃｏｎｔの制御上の下限値より少し大きい値に設定される。
判定回路５６は、制御信号Ｖｃｏｎｔがしきい値ＶＤＥＴＨ＿ＴＨ以上である場合は、制御信号Ｖｃｏｎｔが上側のしきい値に到達した旨をスロープ検出部５２に通知する。また、判定回路５６は、制御信号Ｖｏｎｔがしきい値ＶＤＥＴＬ＿ＴＨ以下である場合は、制御信号Ｖｃｏｎｔが下側のしきい値に到達した旨をスロープ検出部５２に通知する。判定回路５６は、例えばＰＬＬ制御部１７から信号ＶＤＥＴ＿ＥＮが出力されている場合に、上記判定を実施する。
スロープ検出部５２は、実施形態１において説明したものと同様に、電力増幅器１３における増幅動作の開始に関連した基準タイミングから、判定回路５６において制御信号Ｖｃｏｎｔがしきい値に到達した旨の通知を受けるタイミングまでの時間を計測する。スロープ検出部５２は、例えばＰＡ制御部１８が出力する制御信号ＰＡ＿ＯＮがアサートされると、カウンタのカウント動作を開始する。このとき、スロープ検出部５２は、制御信号ＰＡ＿ＯＮがアサートされたタイミングにおける制御信号Ｖｃｏｎｔの値を保存する。スロープ検出部５２は、判定回路５６から制御信号Ｖｃｏｎｔがしきい値に到達した旨の通知を受け取ると、カウンタ動作を停止する。スロープ検出部５２は、制御信号ＰＡ＿ＯＮがアサートされたタイミングにおける制御信号Ｖｃｏｎｔの値と、しきい値ＶＤＥＴＨ＿ＴＨ又はＶＤＥＴＬ＿ＴＨと、カウンタのカウント値とに基づいて、制御信号Ｖｃｏｎｔの時間変化に対する傾きを検出する。変動補正部１６（図５などを参照）における制御信号ＦＲＥＱ＿ＣＴＲＬの生成は、実施形態１と同様でよい。
［傾き検出の別例］
本実施形態では、制御信号Ｖｃｏｎｔがデジタル信号であるため、制御信号Ｖｃｏｎｔにアナログ電圧信号が用いられる場合に比べて、制御信号Ｖｃｏｎｔの時間変化に対する傾きの検出の自由度が高い。スロープ検出部５２は、したしきい値への到達時間に基づいて傾きを検出するのに代えて、制御信号Ｖｃｏｎｔをモニタし、所定期間における制御信号Ｖｃｏｎｔの変化の大きさに基づいて、制御信号Ｖｃｏｎｔの時間変化に対する傾きを検出してもよい。
スロープ検出部５２は、例えば図６の時刻ｔｓで制御信号Ｖｃｏｎｔの値を保存し、カウンタの動作を開始させる。スロープ検出部５２は、カウンタのカウント値が所定の固定時間に対応した値となると、制御信号Ｖｃｏｎｔの値を取得し、取得した値と時刻ｔｓで保存した値との差分を計算する。この差分は、一定時間における制御信号Ｖｃｏｎｔの変化量を表している。スロープ検出部５２は、一定時間における制御信号Ｖｃｏｎｔの変化量を、変動量算出部６１に出力する。
変動量算出部６１は、スロープ検出部５２が出力した一定時間における制御信号Ｖｃｏｎｔの変化量と、一定時間の長さとに基づいて、電力増幅器１３のランプアップが完了する時刻ｔｅ（図６を参照）における制御信号Ｖｃｏｎｔの変化量を推定する。変動量算出部６１は、推定した制御信号Ｖｃｏｎｔの変化量に基づいて、時刻ｔｅにおける発振周波数の変動量ΔＦｅｆｆを推定する。補正制御信号生成部６２は、発振周波数の変動量ΔＦｅｆｆに基づいて制御信号ＦＲＥＱ＿ＣＴＲＬの変化量Δｘを算出し、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。
上記の場合、変動補正部１６は、例えば判定回路５６において制御信号Ｖｃｏｎｔがしきい値ＶＤＥＴＨ＿ＴＨ又はＶＤＥＴＬ＿ＴＨに到達したと判断された場合に、制御信号ＦＲＥＱ＿ＣＴＲＬを生成し、発振周波数の変動の補正を実施する。あるいは、変動補正部１６は、電力増幅器１３のランプアップが完了する時刻ｔｅにおいて制御信号Ｖｃｏｎｔが制御上限以上、又は制御下限以下となることが見込まれる場合に、発振周波数の変動の補正を実施してもよい。
［まとめ］
本実施形態では、位相同期ループ１１ａにデジタルＰＬＬが用いられる。本実施形態では、位相同期ループ１１ａをデジタル回路で構成することができ、ＣＭＯＳプロセス微細化の恩恵を受け、位相同期ループをアナログ回路で実現する場合に比べて小面積化が可能となる。また、制御信号Ｖｃｏｎｔがデジタル化されるため、アナログ回路で問題となる比較器のばらつきの要素が除去され、判定回路５６における判定の精度を向上できる。さらに、変動検出部１５及び変動補正部１６などは、制御信号Ｖｃｏｎｔを常時モニタすることもでき、例えばしきい値を自由に設定できるなど、制御自由度を高めることができると考えられる。
［変形例］
上記では、位相同期ループ１１ａにデジタルＰＬＬを用いる例を説明したが、アナログＰＬＬを用いつつ、変動検出部１５などにおいて制御信号Ｖｃｏｎｔをデジタル信号処理する構成も採用できる。図１２は、変形例における変動検出部の構成例を示す。この変形例において、位相同期ループ１１はアナログＰＬＬで構成されており、制御信号Ｖｃｏｎｔはアナログ電圧信号である。変動検出部１５ｂは、図１１に示される変動検出部１５ａの構成に加えて、ＡＤ変換器５７を有する。
ＡＤ変換器５７は、制御信号Ｖｃｏｎｔをデジタル信号に変換する。ＡＤ変換器５７は、ＰＬＬ制御部１７から信号ＶＤＥＴ＿ＥＮが出力されている場合に、制御信号Ｖｃｏｎｔをデジタル信号に変換する。判定回路５６は、ＡＤ変換器５７でデジタル信号に変換された制御信号Ｖｃｏｎｔをモニタし、制御信号Ｖｃｏｎｔがしきい値に到達したか否かを判定する。制御信号Ｖｃｏｎｔがデジタル信号に変換された後の変動検出部１５ｂ及び変動補正部１６の動作は、実施形態２において説明したものと同様でよい。
本変形例においては、アナログＰＬＬから出力される制御信号Ｖｃｏｎｔは、ＡＤ変換器５７を用いてデジタル信号に変換される。このようにすることで、位相同期ループ自体をデジタル化しなくても、制御信号Ｖｃｏｎｔがデジタル信号である場合に得られる効果を得ることが可能である。
［実施形態３］
続いて、実施形態３を説明する。本実施形態に係る無線送信装置の構成は、図１に示される実施形態１に係る無線送信装置の構成と同様である。本実施形態に係る無線送信装置は、主に、変動補正部１６における制御信号ＦＲＥＱ＿ＣＴＲＬの生成が実施形態１と相違する。他の点は、実施形態１又は実施形態２と同様でよい。
図１３は、本実施形態における変動補正部１６の構成例を示す。変動補正部１６ａは、補正制御信号生成部６２、及び補正テーブル６３を有する。本実施形態では、変動検出部１５は、基準タイミングから、制御信号Ｖｃｏｎｔがしきい電圧に到達したタイミングまでの時間（図６のΔｔｄｅｔに対応）を計測し、時間Δｔｄｅｔを変動補正部１６ａに出力する。補正テーブル６３は、時間Δｔｄｅｔと、制御信号ＦＲＥＱ＿ＣＴＲＬの制御量（補正量）に関連した値とを対応付けて記憶する。補正テーブル６３は、例えば比較器５４及び５５（図５を参照）において比較に使用されるしきい電圧ＶｒｅｆＨ及びＶｒｅｆＬごとに、時間Δｔｄｅｔと、制御信号ＦＲＥＱ＿ＣＴＲＬの制御量（補正量）とを対応付けて記憶する。
本実施形態において、補正制御信号生成部６２は、変動検出部１５において計測された時間Δｔｄｅｔに対応する補正量に関連する値を補正テーブル６３から取得する。補正制御信号生成部６２は、補正テーブル６３から取得した補正量に関連する値を用いて、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。
図１４は、補正テーブル６３の具体例を示す。例えば、補正テーブル６３は、制御信号ＦＲＥＱ＿ＣＴＲＬの変化量Δｘ（図７（ｂ）を参照）を、時間Δｔｄｅｔに対応して記憶している。変化量Δｘは、時間Δｔｄｅｔと、しきい電圧ＶｒｅｆＨ（ＶＤＥＦＨ＿ＴＨ）及びＶｒｅｆＬ（ＶＤＥＴＬ＿ＴＨ）を用いて計算で求めることができる。補正制御信号生成部６２は、変動検出部１５で計測された時間Δｔｄｅｔに対応する変化量Δｘを補正テーブル６３から取得し、制御信号ＦＲＥＱ＿ＣＴＲＬをΔｘだけ増減することで、制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。
［まとめ］
本実施形態では、補正テーブル６３を用い、補正制御信号生成部６２は、補正テーブル６３から取得した値を用いて制御信号ＦＲＥＱ＿ＣＴＲＬを生成する。補正テーブル６３を用いることで、変動量算出部６１（図５を参照）を用いて発振周波数の変動量を毎回算出しなくても、制御信号ＦＲＥＱ＿ＣＴＲＬを生成することができ、演算負荷を軽減することができる。
［他の変形例］
上記各実施形態では、発振器１２が出力する発振信号の周波数又は位相が変調される例を説明したが、これには限定されない。上記各実施形態において、電力増幅器１３に振幅変調機能を追加し、ポーラー変調方式を採用することとしてもよい。図１５は、ポーラー変調方式の無線送信装装置を示す。本変形例に係る無線送信装置１０ａは、図１に示す実施形態に係る無線送信装置１０の構成に加えて、ＬＤＯレギュレータ１９を有する。ＰＡ制御部１８は、ＬＤＯレギュレータ１９に制御信号ＭＯＤ＿ＰＡを送信する。他の点は、実施形態１〜３と同様でよい。
図１６は、ＬＤＯレギュレータ１９と電力増幅器１３とを示す。電力増幅器１３は、例えば並列に接続された複数のインバータ出力回路を有している。ＬＤＯレギュレータ１９は、電力増幅器１３用のＬＤＯレギュレータであり、電源電圧から、電力増幅器１３のインバータ回路に供給する電圧ＶＤＤ＿ＰＡを生成する。ＬＤＯレギュレータ１９は、制御信号ＭＯＤ＿ＰＡに応じて電圧ＶＤＤ＿ＰＡを変化させる。電力増幅器１３は、電源電圧ＶＤＤ＿ＰＡが変化すると、その変化の分だけ出力Ｐｏｕｔの振幅を変化させる。ＰＡ制御部１８は、送信データに応じて制御信号ＭＯＤ＿ＰＡを変化させ、電力増幅器１３の出力Ｐｏｕｔの振幅を送信データに応じて変調する。
［変調方式］
上記各実施形態に適用可能な変調方式として、一次変調方式が位相であるｎＰＳＫ（phase shift keying)）、ＭＳＫ（minimum shift keying）、ＧＭＳＫ（Gaussian filtered minimum shift keying）、及びＯＱＰＳＫ（offset quadriphase PSK）が挙げられ、また、一次変調方式が周波数であるｎＦＳＫ（frequency shift keying）、及びｎＧＦＳＫ（Gaussian filtered frequency shift keying）が挙げられる。振幅の変調が可能な変形例においては、上記したものに加えて、一次変調方式が振幅であるｎＡＳＫ（amplitude-shift keying）及びＯＯＫ（on-off-keying）が挙げられ、また、一次変調方式が直角位相振幅であるｎＱＡＭ（quadrature amplitude modulation）が挙げられる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
［付記１］
インダクタ、第１の制御信号に応じて容量値が変更可能な第１の容量部、及び第２の制御信号に応じて容量値が変更可能な第２の容量部を含む共振回路を有し、該共振回路の共振周波数に応じた発振周波数の発振信号を出力する発振器と、
前記第１の制御信号を生成して前記発振器に出力することで前記発振器を制御し、前記発振器から基準信号に同期した発振信号を出力させる位相同期ループと、
前記位相同期ループが前記発振器が出力する発振信号を所定周波数に制御している状態で、前記発振信号に基づく無線送信信号の増幅を行う電力増幅器であって、前記共振回路に対して干渉源となる電力増幅器が増幅動作を開始した後、前記第１の制御信号の時間変化に対する変動を検出する変動検出部と、
前記変動検出部が検出した変動に基づいて前記第２の制御信号を生成し、該生成した第２の制御信号を前記発振器に出力することで、前記電力増幅器の増幅動作に伴う干渉に起因する前記発振周波数の変動の補正を実施する変動補正部とを備える無線信号処理装置。
［付記２］
前記変動補正部は、前記第２の制御信号により、前記電力増幅器の干渉に起因する前記発振周波数の変動を打ち消すように前記発振周波数を変化させる付記１に記載の無線信号処理装置。
［付記３］
前記第１の制御信号は制御上の上限値と下限値とを有しており、前記変動補正部は、前記補正が実施された後に、前記位相同期ループが前記発振器に出力する第１の制御信号が前記上限値より低く、かつ前記下限値より高くなるように、前記補正を行う付記１に記載の無線信号処理装置。
［付記４］
前記変動検出部は、前記電力増幅器における前記増幅動作の開始に関連した基準タイミングから、前記第１の制御信号が所定のしきい値に到達するまでの間の第１の時間を検出する付記１に記載の無線信号処理装置。
［付記５］
前記変動検出部は、前記第１の制御信号が所定のしきい値に到達するまでの間の時間と前記所定のしきい値とに基づいて、前記第１の制御信号の時間変化に対する傾きを検出する付記４に記載の無線信号処理装置。
［付記６］
前記電力増幅器は、前記無線送信信号の電力が所定の電力となるまで複数の段階で増幅率が増加するように制御され、
前記変動補正部は、前記変動検出部が検出した傾きと、前記基準タイミングから前記増幅率の増加の完了タイミングまでの間の第２の時間とに基づいて、前記電力増幅器の干渉に起因する発振周波数の変動の量を推定する付記５に記載の無線信号処理装置。
［付記７］
前記変動補正部は、前記変動検出部が検出した傾きと、前記第２の時間と、前記発振器における前記第１の制御信号の変化に対する前記発振周波数の変化量とに基づいて、前記発振周波数の変動の量を推定する付記６に記載の無線信号処理装置。
［付記８］
前記変動補正部は、前記推定した発振周波数の変動の量と、前記発振器における前記第２の制御信号の変化量に対する前記発振周波数の変化量とに基づいて、前記第２の制御信号を生成する付記６に記載の無線信号処理装置。
［付記９］
変動補正部は、前記生成した前記第２の制御信号を前記発振器に出力することで、前記発振器における前記第１の制御信号と前記発振周波数との関係を、前記推定した発振周波数の変動の量だけ変化させる付記６に記載の無線信号処理装置。
［付記１０］
前記変動補正部は、前記第１の時間に対応して前記補正の補正量に関連する値が記憶されたテーブルを更に有し、前記変動検出部が検出した第１の時間に対応する前記補正量に関連する値を前記テーブルから取得し、該取得した補正量に関連する値に基づいて前記第２の制御信号を生成する付記４に記載の無線信号処理装置。
［付記１１］
前記第２の制御信号は、サーモメータコードで符号化されている付記１に記載の無線信号処理装置。
［付記１２］
前記発振器は、送信データに応じて位相又は周波数が変調された発振信号を出力する付記１に記載の無線信号処理装置。
［付記１３］
前記共振回路は、第３の制御信号に応じて容量値が変化する第３の容量部を更に含んでおり、前記発振器は、入力される第３の制御信号が送信データに応じて制御されることで、前記送信データに応じて変調された発振信号を出力する付記１２に記載の無線信号処理装置。
［付記１４］
前記位相同期ループは、前記送信データに応じて前記第１の制御信号が変化するように制御され、
前記発振信号は、前記第１の制御信号が前記送信データに応じて制御されることで更に変調される付記１３に記載の無線信号処理装置。
［付記１５］
前記変動検出部は、前記発振信号が前記送信データで変調される前の期間において前記第１の制御信号の変動の検出を行う付記１２に記載の無線信号処理装置。
［付記１６］
前記電力増幅器は、前記発振器が出力する発振信号を増幅する付記１２に記載の無線信号処理装置。
［付記１７］
電力増幅器は、前記送信データに応じて増幅率が制御され、前記無線送信信号の振幅を前記送信データに応じて更に変調する付記１２に記載の無線信号処理装置。
［付記１８］
前記位相同期ループはアナログ位相同期ループで構成され、アナログ電圧信号である第１の制御信号を前記発振器に出力し、
前記発振器は、前記第１の制御信号に応じて制御される電圧制御発振器として構成される付記１に記載の無線信号処理装置。
［付記１９］
前記第１の制御信号をデジタル信号に変換するアナログデジタル変換器を更に有し、
前記変動検出部は、前記アナログデジタル変換器を介して入力される第１の制御信号の変化をモニタし、前記変動を検出する付記１８に記載の無線信号処理装置。
［付記２０］
前記位相同期ループはデジタル位相同期ループとして構成され、デジタル信号である第１の制御信号を前記発振器に出力し、
前記発振器は、前記第１の制御信号に応じて制御されるデジタル制御発振器として構成される付記１に記載の無線信号処理装置。
［付記２１］
前記変動検出部は、前記第１の制御信号をモニタし、所定時間における前記第１の制御信号の変化の大きさに基づいて前記変動を検出する付記２０に記載の無線信号処理装置。
［付記２２］
前記変動検出部は、前記第１の制御信号と第１のしきい値とを比較する第１のコンパレータと、前記第１の制御信号と第２のしきい値とを比較する第２のコンパレータとを含み、前記基準タイミングから前記第１のコンパレータにおいて前記第１の制御信号が前記第１のしきい値以上である旨を示す比較結果が得られるタイミングまでの間の時間、又は前記基準タイミングから前記第２のコンパレータにおいて前記第１の制御信号が前記第２のしきい値以下である旨を示す比較結果が得られるタイミングまでの間の時間を、前記第１の時間として検出する付記４に記載の無線信号処理装置。
［付記２３］
前記共振回路は、第４の制御信号に応じて容量値が変化する第４の容量部を更に含んでおり、前記第４の制御信号は前記発振信号の周波数が所定周波数となるように調整される付記１に記載の無線信号処理装置。
［付記２４］
インダクタ、第１の制御信号に応じて容量値が変更可能な第１の容量部、及び第２の制御信号に応じて容量値が変更可能な第２の容量部を含む共振回路を有し、該共振回路の共振周波数に応じた発振周波数の発振信号を出力する発振器と、
前記第１の制御信号を生成して前記発振器に出力することで前記発振器を制御し、前記発振器から基準信号に同期した発振信号を出力させる位相同期ループと、
前記発振信号に基づく無線送信信号の増幅を行う電力増幅器と、
前記電力増幅器と前記無線送信信号の送信に用いられるアンテナとの間に配置され、インダクタを含み、平衡信号と非平衡信号との間で信号の変換を行うバラン回路と、
前記位相同期ループが前記発振器が出力する発振信号を所定周波数に制御している状態で前記電力増幅器が増幅動作を開始した後、前記第１の制御信号の時間変化に対する変動を検出する変動検出部と、
前記変動検出部が検出した変動に基づいて前記第２の制御信号を生成し、該生成した第２の制御信号を前記発振器に出力することで、前記共振回路に含まれるインダクタと前記バラン回路に含まれるインダクタとの間の電磁結合に起因する前記発振周波数の変動の補正を実施する変動補正部とを備える半導体装置。
［付記２５］
位相同期ループを用いて、インダクタ、第１の制御信号に応じて容量値が変更可能な第１の容量部、及び第２の制御信号に応じて容量値が変更可能な第２の容量部を含む共振回路を有する発振器が出力する発振信号の位相と基準信号の位相とを比較し、該比較の結果に基づいて前記第１の制御信号を生成し、該生成した第１の制御信号を前記発振器に入力することで、前記発振器から前記基準信号に同期した発振信号を出力させ、
前記位相同期ループを用いて前記発振信号が所定周波数に制御されている状態で、前記発振信号に基づく無線送信信号の電力を増幅し、
前記無線送信信号の電力の増幅動作が開始された後、前記発振器に入力される第１の制御信号の時間変化に対する変動を検出し、
前記検出された変動に基づいて前記第２の制御信号を生成し、該生成した第２の制御信号を前記発振器に入力することで、前記無線送信信号の電力の増幅動作に伴う干渉に起因する前記発振器の発振周波数の変動の補正を実施する発振周波数変動補正方法。
１０：無線送信装置
１１：位相同期ループ
１２：発振器
１３：電力増幅器
１４：整合回路
１５：変動検出部
１６：変動補正部
１７：ＰＬＬ制御部
１８：ＰＡ制御部
１９：ＬＤＯレギュレータ
２０：無線信号処理装置
２１：基準信号生成回路
２２：水晶振動子
２５：粗調用可変容量
２６：微調用可変容量
２７：変調用可変容量
２８：補正用可変容量
３１：位相比較器
３２：チャージポンプ
３３：ローパスフィルタ
３４：分周器
４１：アキュムレータ
４２：加算器
４３：ループフィルタ
４４：加算器
４５：ノーマライザ
４６：アキュムレータ
４７：ＴＤＣ
５１：ロック外れ検出部
５２：スロープ検出部
５３：基準電圧発生回路
５４、５５：比較器
５６：判定回路
５７：ＡＤ変換器
６１：変動量算出部
６２：補正制御信号生成部
６３：補正テーブル
７１：デルタシグマ変調器
１００：半導体装置
１０１：デジタル回路ブロック
１０２：パワーマネージメントモジュール
１０３：位相同期ループ／発振器ブロック
１０４：受信ブロック
１０５：送信ブロック
１０６：送信ブロック
１０６：整合回路ブロック
１０７：その他のブロック
１２１：ＤＣ−ＤＣコンバータ
１２２：ＬＤＯレギュレータ
１４２：ミキサ
１４３：ローパスフィルタ
１４４：ＡＤ変換器
１６１：受信整合回路
１６２：送信整合回路
２００：無線送信装置
２０１：位相同期ループ
２０２：発振器
２０３：電力増幅器
２０４：整合回路
２０５：基準信号生成回路
２０６：ＰＬＬ制御部
２０７：ＰＡ制御部

Claims (20)

  1. インダクタ、第１の制御信号に応じて容量値が変更可能な第１の容量部、及び第２の制御信号に応じて容量値が変更可能な第２の容量部を含む共振回路を有し、該共振回路の共振周波数に応じた発振周波数の発振信号を出力する発振器と、
    前記第１の制御信号を生成して前記発振器に出力することで前記発振器を制御し、前記発振器から基準信号に同期した発振信号を出力させる位相同期ループと、
    前記位相同期ループが前記発振器が出力する発振信号を所定周波数に制御している状態で、前記発振信号に基づく無線送信信号の増幅を行う電力増幅器であって、前記共振回路に対して干渉源となる電力増幅器が増幅動作を開始した後、前記第１の制御信号の時間変化に対する変動を検出する変動検出部と、
    前記変動検出部が検出した変動に基づいて前記第２の制御信号を生成し、該生成した第２の制御信号を前記発振器に出力することで、前記電力増幅器の増幅動作に伴う干渉に起因する前記発振周波数の変動の補正を実施する変動補正部とを備える無線信号処理装置。
  2. 前記変動補正部は、前記第２の制御信号により、前記電力増幅器の干渉に起因する前記発振周波数の変動を打ち消すように前記発振周波数を変化させる請求項１に記載の無線信号処理装置。
  3. 前記第１の制御信号は制御上の上限値と下限値とを有しており、前記変動補正部は、前記位相同期ループが前記発振器に出力する第１の制御信号が前記上限値より低く、かつ前記下限値より高くなるように、前記補正を行う請求項１に記載の無線信号処理装置。
  4. 前記変動検出部は、前記電力増幅器における前記増幅動作の開始に関連した基準タイミングから、前記第１の制御信号が所定のしきい値に到達するまでの間の第１の時間を検出する請求項１に記載の無線信号処理装置。
  5. 前記変動検出部は、前記第１の制御信号が所定のしきい値に到達するまでの間の時間と前記所定のしきい値とに基づいて、前記第１の制御信号の時間変化に対する傾きを検出する請求項４に記載の無線信号処理装置。
  6. 前記電力増幅器は、前記無線送信信号の電力が所定の電力となるまで複数の段階で増幅率が増加するように制御され、
    前記変動補正部は、前記変動検出部が検出した傾きと、前記基準タイミングから前記増幅率の増加の完了タイミングまでの間の第２の時間と、前記発振器における前記第１の制御信号の変化に対する前記発振周波数の変化量とに基づいて、前記電力増幅器の干渉に起因する発振周波数の変動の量を推定する請求項５に記載の無線信号処理装置。
  7. 前記変動補正部は、前記推定した発振周波数の変動の量と、前記発振器における前記第２の制御信号の変化量に対する前記発振周波数の変化量とに基づいて、前記第２の制御信号を生成する請求項６に記載の無線信号処理装置。
  8. 変動補正部は、前記生成した前記第２の制御信号を前記発振器に出力することで、前記発振器における前記第１の制御信号と前記発振周波数との関係を、前記推定した発振周波数の変動の量だけ変化させる請求項６に記載の無線信号処理装置。
  9. 前記変動補正部は、前記第１の時間に対応して前記補正の補正量に関連する値が記憶されたテーブルを更に有し、前記変動検出部が検出した第１の時間に対応する前記補正量に関連する値を前記テーブルから取得し、該取得した補正量に関連する値に基づいて前記第２の制御信号を生成する請求項４に記載の無線信号処理装置。
  10. 前記第２の制御信号は、サーモメータコードで符号化されている請求項１に記載の無線信号処理装置。
  11. 前記発振器は、送信データに応じて位相又は周波数が変調された発振信号を出力する請求項１に記載の無線信号処理装置。
  12. 前記変動検出部は、前記発振信号が前記送信データで変調される前の期間において前記第１の制御信号の変動の検出を行う請求項１１に記載の無線信号処理装置。
  13. 前記電力増幅器は、前記発振器が出力する発振信号を増幅する請求項１１に記載の無線信号処理装置。
  14. 電力増幅器は、前記送信データに応じて増幅率が制御され、前記無線送信信号の振幅を前記送信データに応じて更に変調する請求項１１に記載の無線信号処理装置。
  15. 前記位相同期ループはアナログ位相同期ループで構成され、アナログ電圧信号である第１の制御信号を前記発振器に出力し、
    前記発振器は、前記第１の制御信号に応じて制御される電圧制御発振器として構成される請求項１に記載の無線信号処理装置。
  16. 前記位相同期ループはデジタル位相同期ループとして構成され、デジタル信号である第１の制御信号を前記発振器に出力し、
    前記発振器は、前記第１の制御信号に応じて制御されるデジタル制御発振器として構成される請求項１に記載の無線信号処理装置。
  17. 前記変動検出部は、前記第１の制御信号をモニタし、所定時間における前記第１の制御信号の変化の大きさに基づいて前記変動を検出する請求項１６に記載の無線信号処理装置。
  18. 前記共振回路は、第４の制御信号に応じて容量値が変化する第４の容量部を更に含んでおり、前記第４の制御信号は前記発振信号の周波数が所定周波数となるように調整される請求項１に記載の無線信号処理装置。
  19. インダクタ、第１の制御信号に応じて容量値が変更可能な第１の容量部、及び第２の制御信号に応じて容量値が変更可能な第２の容量部を含む共振回路を有し、該共振回路の共振周波数に応じた発振周波数の発振信号を出力する発振器と、
    前記第１の制御信号を生成して前記発振器に出力することで前記発振器を制御し、前記発振器から基準信号に同期した発振信号を出力させる位相同期ループと、
    前記発振信号に基づく無線送信信号の増幅を行う電力増幅器と、
    前記電力増幅器と前記無線送信信号の送信に用いられるアンテナとの間に配置され、インダクタを含み、平衡信号と非平衡信号との間で信号の変換を行うバラン回路と、
    前記位相同期ループが前記発振器が出力する発振信号を所定周波数に制御している状態で前記電力増幅器が増幅動作を開始した後、前記第１の制御信号の時間変化に対する変動を検出する変動検出部と、
    前記変動検出部が検出した変動に基づいて前記第２の制御信号を生成し、該生成した第２の制御信号を前記発振器に出力することで、前記共振回路に含まれるインダクタと前記バラン回路に含まれるインダクタとの間の電磁結合に起因する前記発振周波数の変動の補正を実施する変動補正部とを備える半導体装置。
  20. 位相同期ループを用いて、インダクタ、第１の制御信号に応じて容量値が変更可能な第１の容量部、及び第２の制御信号に応じて容量値が変更可能な第２の容量部を含む共振回路を有する発振器が出力する発振信号の位相と基準信号の位相とを比較して比較結果を生成し、該比較結果に基づいて前記第１の制御信号を生成し、該生成した第１の制御信号を前記発振器に入力することで、前記発振器から前記基準信号に同期した発振信号を出力させ、
    前記位相同期ループを用いて前記発振信号が所定周波数に制御されている状態で、前記発振信号に基づく無線送信信号の電力を増幅し、
    前記無線送信信号の電力の増幅動作が開始された後、前記発振器に入力される第１の制御信号の時間変化に対する変動を検出し、
    前記検出した変動に基づいて前記第２の制御信号を生成し、該生成した第２の制御信号を前記発振器に入力することで、前記無線送信信号の電力の増幅動作に伴う干渉に起因する前記発振信号の周波数の変動の補正を実施する発振周波数変動補正方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10212006B2 (en) * 2016-03-01 2019-02-19 Mediatek Inc. Feed-forward filtering device and associated method
WO2019233571A1 (en) * 2018-06-05 2019-12-12 Telefonaktiebolaget Lm Ericsson (Publ) Lo phase correction for aas with multiple rfic
US11152974B2 (en) * 2018-10-31 2021-10-19 Samsung Electronics Co., Ltd. Wireless communication apparatus and method
US10998909B1 (en) * 2019-09-12 2021-05-04 Dialog Semiconductor B.V. Sensing device comprising a phase locked loop circuit
KR20210078965A (ko) * 2019-12-19 2021-06-29 삼성전자주식회사 전자 장치에서의 소손 방지 회로 및 이를 위한 방법
KR20220032365A (ko) 2020-09-07 2022-03-15 삼성전자주식회사 위상 고정 루프 및 이를 포함하는 전자 장치
WO2023195329A1 (ja) * 2022-04-05 2023-10-12 ソニーセミコンダクタソリューションズ株式会社 完全デジタル位相同期回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11308285A (ja) 1998-04-23 1999-11-05 General Res Of Electronics Inc Ｍｃａ用直接変調ｆｓｋ送信機
EP1583221A1 (en) * 2004-03-31 2005-10-05 NEC Compound Semiconductor Devices, Ltd. PLL frequency synthesizer circuit and frequency tuning method thereof
JP4651298B2 (ja) * 2004-04-08 2011-03-16 三菱電機株式会社 周波数自動補正ｐｌｌ回路
US20100259332A1 (en) * 2009-04-10 2010-10-14 Seeteck Tan Compensation circuit for voltage controlled oscillator
WO2012101774A1 (ja) 2011-01-26 2012-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US8456244B2 (en) * 2011-05-03 2013-06-04 Skyworks Solutions, Inc. Apparatus and methods for adjusting voltage controlled oscillator gain
JP2014135641A (ja) * 2013-01-10 2014-07-24 Renesas Electronics Corp 発振回路と、それを用いた無線通信装置および半導体装置
JP2016025453A (ja) * 2014-07-18 2016-02-08 セイコーエプソン株式会社 回路装置、電子機器及び移動体

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