WO2023195329A1 - 完全デジタル位相同期回路 - Google Patents

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WO2023195329A1
WO2023195329A1 PCT/JP2023/010811 JP2023010811W WO2023195329A1 WO 2023195329 A1 WO2023195329 A1 WO 2023195329A1 JP 2023010811 W JP2023010811 W JP 2023010811W WO 2023195329 A1 WO2023195329 A1 WO 2023195329A1
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WO
WIPO (PCT)
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output
tdc
time
digital converter
phase
Prior art date
Application number
PCT/JP2023/010811
Other languages
English (en)
French (fr)
Inventor
啓吾 文仙
昌久 田村
トゥアン ヴァン ファム
尚希 吉見
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of WO2023195329A1 publication Critical patent/WO2023195329A1/ja

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal

Definitions

  • the present disclosure relates to a fully digital phase-locked circuit, and particularly to a fully digital phase-locked circuit that can be more easily designed.
  • ADPLL All Digital PLL circuit in which all the components of the PLL (Phase Locked Loop) circuit are digitalized.
  • Some ADPLL circuits use a TDC (Time to Digital Converter) to extract phase difference information from the output of a DCO (Digitally Controlled Oscillator), which controls the frequency digitally.
  • TDC Time to Digital Converter
  • Patent Documents 1 and 2 disclose configurations disclosed in Patent Documents 1 and 2. Further, Patent Document 3 discloses a TDC configuration applicable to an ADPLL circuit.
  • the present disclosure has been made in view of this situation, and is intended to enable easier design.
  • a fully digital phase-locked circuit includes a first time-to-digital converter that detects a phase difference with a first resolution, and a first time-to-digital converter that detects a phase difference with a second resolution that is finer than the first resolution. a second time-to-digital converter in parallel, the second time-to-digital converter is disableable, and the first time-to-digital converter is used in synchronizing a reference clock signal.
  • This is a completely digital phase synchronization circuit that outputs a clock synchronization selection signal to a clock synchronization section that generates a clock signal for the digital section.
  • a fully digital phase-locked circuit includes a first time-to-digital converter that detects a phase difference with a first resolution, and a second time-to-digital converter that detects a phase difference with a second resolution that is finer than the first resolution. a second time-to-digital converter for synchronizing the reference clock signal from the first time-to-digital converter, the second time-to-digital converter being disableable;
  • the clock synchronization selection signal to be used is output to a clock synchronization section that generates a clock signal for the digital section.
  • the fully digital phase synchronized circuit may be an independent device or may be an internal block forming one device.
  • FIG. 1 is a block diagram showing a configuration example of an embodiment of an ADPLL circuit to which the present disclosure is applied.
  • FIG. FIG. 2 is a block diagram showing a configuration example of a TDC. 2 is a timing chart showing an example of operation of coarse TDC and fine TDC. 5 is a timing chart showing an example of the operation of the output generation section.
  • FIG. 3 is a diagram illustrating an example of an operation table of an output generation unit. 12 is a timing chart showing an example of operation of coarse TDC and fine TDC when clock skew exists.
  • FIG. 6 is a diagram illustrating an example of adding skew estimated values. 5 is a timing chart illustrating an example of the operation of the output generation unit when adding skew estimated values.
  • FIG. 7 is a diagram illustrating an example of an operation table of an output generation unit when adding skew estimated values.
  • FIG. 3 is a diagram illustrating the influence of a skew estimation value error.
  • FIG. 7 is a diagram showing a first example of a TDC output after synthesis based on a system simulation result of an ADPLL circuit when there is a skew estimation value error.
  • FIG. 7 is a diagram showing a second example of the TDC output after synthesis based on the system simulation results of the ADPLL circuit when there is a skew estimation value error.
  • FIG. 3 is a diagram showing an example of a system simulation result of an ADPLL circuit. 3 is a flowchart illustrating a first example of the operation of the ADPLL circuit.
  • FIG. 7 is a flowchart illustrating a second example of the operation of the ADPLL circuit.
  • 13 is a flowchart illustrating a third example of the operation of the ADPLL circuit.
  • FIG. 2 is a block diagram showing a configuration example of a general ADPLL circuit.
  • FIG. 2 is a block diagram showing a configuration example of an ADPLL circuit that provides a resolution switching function using current technology.
  • FIG. 1 is a block diagram showing a configuration example of an embodiment of an ADPLL circuit to which the present disclosure is applied.
  • the ADPLL circuit 10 generates an output from a DCO that controls the frequency by digital control from a digital frequency control input (FCW: Frequency Command Word) and an external reference frequency input (reference clock signal: REFCLK).
  • FCW Digital frequency control input
  • REFCLK reference clock signal
  • the ADPLL circuit 10 includes a control section 100, a REF accumulator 101, an adder 102, a loop filter 103, an OTW IF 104, a DCO 105, a frequency divider 106, a TDC 107, a clock synchronization section 108, and an accumulator 109.
  • the control section 100 controls the operation of each section of the ADPLL circuit 10.
  • the DCO 105 is a digitally controlled oscillator that outputs a signal with an oscillation frequency indicated by an oscillator control word (OTW: Oscillator Tuning Word) input from the OTW IF 104.
  • the output signal output from the DCO 105 becomes the output (clock signal: CLK) of the ADPLL circuit 10.
  • the frequency divider 106 divides the output signal from the DCO 105 at a predetermined frequency division ratio, and outputs the divided signal to the TDC 107 as a frequency-divided output signal (VCLK). Note that the frequency divider 106 is provided as necessary, and if the frequency divider 106 is not provided, the output signal from the DCO 105 is directly input to the TDC 107 as VCLK. In the following description, a case will be described in which the frequency divider 106 is provided as shown in FIG. 1 and VCLK from the frequency divider 106 is input to the TDC 107.
  • the TDC 107 is a time-to-digital converter that detects phase difference information of the output signal of the DCO 105 from REFCLK input as a reference clock signal and VCLK input from the frequency divider 106. TDC 107 outputs phase difference information to adder 102. Further, the TDC 107 outputs VCLK_DIV, which is obtained by dividing VCLK by a predetermined frequency division ratio, to the clock synchronization unit 108 and the accumulator 109.
  • the TDC 107 outputs a clock synchronization selection signal (hereinafter also referred to as a sel edge signal) to the clock synchronization unit 108, which is used when synchronizing REFCLK with VCLK_DIV. Furthermore, an enable signal (hereinafter also referred to as a fine TDC EN signal) and an output selection signal (hereinafter also referred to as a PHF sel signal) are input to the TDC 107 under control from the control unit 100. Details of the configuration of the TDC 107 will be described later with reference to FIG.
  • the clock synchronization unit 108 synchronizes the REFCLK input as a reference clock signal from the sel edge signal input from the TDC 107 and VCLK_DIV, generates RTREFCLK, and outputs it to each unit.
  • RTREFCLK is a clock signal for the digital section of the ADPLL circuit 10.
  • the accumulator 109 functions as a counter that integrates a predetermined value (for example, 1) in synchronization with VCLK_DIV input from the TDC 107 and outputs the integrated value to the adder 102.
  • the REF accumulator 101 inputs phase control information obtained from the FCW input thereto to the adder 102.
  • the adder 102 adds the output from the accumulator 109 (integrated value as an integer part) and the output from the TDC 107 (phase difference information as a decimal part) to obtain phase information. Further, the adder 102 subtracts the phase control information input from the REF accumulator 101 and the phase information obtained by the addition to generate phase error information and outputs it to the loop filter 103.
  • the loop filter 103 performs filter processing on the phase error information input from the adder 102 to generate a control value for the DCO 105 and outputs it to the OTW IF 104.
  • the OTW IF 104 generates an OTW based on the control value input from the loop filter 103 and outputs it to the DCO 105 .
  • the oscillation frequency of the DCO 105 is controlled by the above-described repeated operations.
  • FIG. 2 is a block diagram showing a configuration example of the TDC 107 in FIG. 1.
  • the TDC 107 includes an N frequency divider 131, a coarse TDC 132, a fine TDC 133, and an output generation section 135.
  • the fine TDC 133 includes a fine TDC main circuit 133A and a 1/N multiplier 134.
  • a coarse TDC 132 and a fine TDC 133 are provided in parallel.
  • the coarse TDC 132 performs phase difference detection with a first resolution.
  • the fine TDC 133 performs phase difference detection with a second resolution that is finer than the first resolution.
  • the fine TDC 133 can be disabled by the fine TDC EN signal.
  • the coarse TDC 132 outputs the sel edge signal to the clock synchronization unit 108.
  • the clock skew (clock time difference) between the clock synchronization unit 108 and the TDC 107 (coarse TDC 132) needs to be minimized.
  • the sel edge signal is a signal indicating which of the rising and falling edges of VCLK_DIV is farther from the REFCLK edge.
  • the coarse TDC 132 which has a coarse resolution and is small, can be placed in the (physical) vicinity of the clock synchronization section 108, thereby making it possible to minimize clock skew.
  • the TDC 107 can realize an operation mode switching function in which low power consumption operation is performed using only the coarse TDC 132 when bad jitter is acceptable, and high resolution operation is performed using the fine TDC 133 when low jitter is required. Furthermore, in the TDC 107, by outputting the sel edge signal from the coarse TDC 132, which can be easily miniaturized, it becomes easy to design a clock skew that matches the clock synchronization section 108.
  • the output generation unit 135 outputs phase difference information (PHF) based on the output (PHF1) of the coarse TDC 132, the output (PHF2) of the fine TDC 133, and the PHF sel signal.
  • phase difference information (PHF) is output based on the output (PHF1) of the coarse TDC 132.
  • phase difference information (PHF) is output based on the output (PHF1) of the coarse TDC 132, the output (PHF2) of the fine TDC 133, and PHF sel.
  • the output generation unit 135 combines and outputs these TDC outputs.
  • the fine TDC 133 is disabled, the output of the coarse TDC 132 is output as is (or may be delayed).
  • the output of the coarse TDC 132 can be output as is, or a value generated by combining the outputs of the coarse TDC 132 and fine TDC 133 can be output based on the PHF sel signal.
  • the fine TDC 133 generally performs averaging processing to find the VCLK cycle internally, and may output an unstable value immediately after being enabled. Therefore, by controlling the output generation unit 135 using a PHF sel signal different from the fine TDC EN signal of the fine TDC 133, it is possible to prevent the unstable value from propagating to subsequent stages and, by extension, malfunction of the ADPLL circuit 10. Additionally, by enabling the fine TDC133 in advance and switching the PHF sel signal when necessary after stabilization, seamless operation mode switching can be achieved.
  • the output generation unit 135 can generate phase difference information by combining the output of the coarse TDC 132 and the output of the fine TDC 133.
  • the output generation unit 135 performs output based on the PHF sel signal, which is different from the fine TDC EN signal of the fine TDC 133, to avoid the effect of unstable operation immediately after enabling the fine TDC 133 on the loop operation, and to ensure seamless operation. Mode switching can be realized.
  • the N frequency divider 131 is provided for a VCLK input common to the coarse TDC 132, the clock synchronizer 108, and the accumulator 109.
  • N is an integer.
  • the resolution of the coarse TDC 132 needs to be finer than 1/N in terms of output.
  • the output conversion measurement range (hereinafter also referred to as measurement range) of the fine TDC133 is 1/N, and the input conversion of the fine TDC133 matches the VCLK cycle, so the resolution of the coarse TDC132 is finer than the VCLK cycle.
  • the input conversion measurement range is assumed to match the period of the high-speed clock input (VCLK). Further, it is assumed that the output of the TDC 107 is the time difference between REFCLK and VCLK normalized by the cycle of the high-speed clock input (VCLK). That is, the output of TDC 107 is in the range of 0 to 1.
  • the normalization denominator is multiplied by N, so the input range is N times that of the case without the N frequency divider 131, and the output value is is 1/N times.
  • the 1/N multiplier 134 is placed after the fine TDC main circuit 133A that detects the phase difference, considering the change in the output of the coarse TDC132 due to the N frequency divider 131. This is to equalize the relationship between the input time difference and the output value of the fine TDC 133.
  • the power consumption of the coarse TDC 132, the clock synchronization unit 108, and the accumulator 109 can be reduced by the slow clock operation by the N frequency divider 131. Furthermore, by restricting the resolution of the coarse TDC 132, the information of the coarse TDC 132 can be interpolated with the information of the fine TDC 133, and phase difference information can be correctly obtained without missing information.
  • the output generation section 135 includes a selector 151, a nearest neighbor correction section 152, an adder 153, and an adder 154.
  • the added result is corrected to the value that most closely matches the output of coarse TDC132. That is, by performing such correction, the output of the coarse TDC 132 and the output of the fine TDC 133 are specifically combined. Details of the operations of the nearest neighbor correction unit 152 and the adder 154 in the output generation unit 135 will be described later with reference to FIGS. 3 to 5.
  • the adder 153 adds a value corresponding to the skew between the coarse TDC 132 and the fine TDC 133 (hereinafter also referred to as the skew estimated value) to the output of the fine TDC 133. Thereby, it is possible to correct the mismatch in results due to the skew that exists between the coarse TDC 132 and the fine TDC 133, and output correct phase difference information. Details of the operation of the output generation unit 135 when adding skew estimated values will be described later with reference to FIGS. 6 to 12.
  • the selector 151 selects the output of the coarse TDC 132 or the output generated based on the output of the coarse TDC 132 and the output of the fine TDC 133, and outputs it as phase difference information (PHF).
  • the control unit 100 independently controls the fine TDC EN signal input to the fine TDC 133 and the PHF sel signal input to the selector 151.
  • the TDC 107 is configured as described above. With this configuration, for example, the following effects can be obtained. In other words, since the coarse TDC132 and the fine TDC133, which can be disabled, are installed in parallel, low power operation is possible where only the coarse TDC132 is used when bad jitter is acceptable, and when low jitter is required, the coarse TDC132 and fine TDC133 are combined. It is possible to provide an operation mode switching function that enables high-resolution operation. Furthermore, by outputting a sel edge signal using the coarse TDC 132, which can be easily miniaturized, a skew design that matches the clock synchronization section 108 can be easily realized.
  • the slow clock operation by the N frequency divider 131 reduces the power consumption of the coarse TDC 132, the clock synchronizer 108, and the accumulator 109, and interpolates the information of the coarse TDC 132 with the information of the fine TDC 133, thereby eliminating information loss.
  • phase difference information can be obtained correctly without any problems.
  • mismatch due to skew between coarse TDC 132 and fine TDC 133 can be corrected using the skew estimate, and correct phase difference information can be output.
  • FIG. 3 is a timing chart showing an example of the operation of the coarse TDC 132 and fine TDC 133 in FIG. 2.
  • a in FIG. 3 shows the relationship between the TDC input timing chart and measurement edges.
  • VCLK_DIV and REFCLK are input to the coarse TDC 132
  • VCLK_fine and REFCLK_fine are input to the fine TDC 133.
  • the coarse TDC 132 measures the time from the rise of REFCLK to the rise of VCLK_DIV.
  • the fine TDC 133 measures the time from the rise of REFCLK_fine (here, the same signal as REFCLK) to the rise of VCLK_fine.
  • REFCLK (REFCLK_fine) rises at the 0.9 position for the coarse TDC 132 and at the 0.4 position for the fine TDC 133.
  • Each of the coarse TDC 132 and fine TDC 133 measures the corresponding time.
  • the output value is a value rounded down to the increment determined by the resolution.
  • FIG. 3 shows the relationship between the rising timing of REFCLK and the TDC output.
  • the horizontal axis shows the rise timing of REFCLK
  • the vertical axis shows the output value of each TDC.
  • the coarse TDC 132 is output in a rough step-like manner in accordance with the resolution of 0.25.
  • the fine TDC 133 since the fine TDC 133 has a fine resolution, it is expressed that the output is almost linear.
  • the fine TDC 133 has an output conversion measurement range of 1/N, and when it exceeds it, it is compared with the next edge of VCLK_fine, so an output that looks like it is folded back by 0.5 is obtained.
  • a straight line shown by line L13 is desirable, which has the wide measurement range of coarse TDC132 and the fine resolution 133 of fine TDC.
  • FIG. 4 shows a method for synthesizing coarse TDC132 and fine TDC133.
  • lines L21 to L23 correspond to lines L11 to L13 in B of FIG.
  • the nearest neighbor correction unit 152 and the adder 154 compare the output of the coarse TDC 132 and the output of the fine TDC 133, and add the output of the fine TDC 133 to the output of the fine TDC 133 among the integral multiples of 1/N.
  • the value V n that is closest to the range indicated by the output of the coarse TDC 132 is selected and added.
  • the coarse TDC132 outputs 0.75
  • the coarse TDC132 outputs a phase relationship of 0.75 to 1 if there is no rounding due to resolution, based on the range corresponding to the area shaded with dots.
  • +0.5 which is the value closest to the center of the range when added to the fine TDC 133, is selected as V n and added (A11 in the figure).
  • FIG. 5 is a diagram showing an example of an operation table of the output generation unit 135.
  • the operation table stores V n corresponding to the outputs of the coarse TDC 132 and fine TDC 133.
  • the nearest neighbor correction unit 152 and the adder 154 perform case classification according to the output of the coarse TDC 132 and the output of the fine TDC 133, and select the output V n from the operation table of FIG. With this combination method, the desired post-synthesis TDC output can be obtained.
  • FIG. 6 is a timing chart showing an example of the operation of the coarse TDC 132 and fine TDC 133 when clock skew exists.
  • the timing chart in FIG. 6 corresponds to the timing chart in FIG. 3, and shows an example where a clock skew exists, which did not exist in FIG.
  • Equation (1) 1/N is equal to the output conversion measurement range of the fine TDC 133, and Rc represents the output conversion resolution of the coarse TDC 132.
  • FIG. 7 is a diagram illustrating addition of skew estimated values.
  • lines L41 and L42 correspond to lines L31 and L32 in B of FIG. 6, and indicate the output of the coarse TDC 132 and the output of the fine TDC 133.
  • a line L43 indicates the output when the skew estimated value is added to the output of the fine TDC 133.
  • the adder 153 adds the skew estimated value to the output of the fine TDC 133.
  • 0.2 is added as a skew estimate to the output of fine TDC 133 (A21 in the figure).
  • the nearest neighbor correction unit 152 and the adder 154 compare the output of the coarse TDC 132 and the output of the fine TDC 133, and out of the number that is an integral multiple of 1/N, the output of the fine TDC 133 is The value V n that comes closest to the range indicated by the output of the coarse TDC 132 when added to is selected and added.
  • line L51 and line L52 correspond to line L41 and line L43 in FIG. 7, and indicate the output when the skew estimated value is added to the output of coarse TDC 132 and the output of fine TDC 133.
  • line L53 shows the TDC output after synthesis.
  • a V n of ⁇ 0.5 is selected and added to the output of the fine TDC 133 to which the estimated skew value is added, so that the addition result is closest to the range of values indicated by the output of the coarse TDC 132. (A31, A32 in the figure).
  • FIG. 9 is a diagram illustrating an example of an operation table of the output generation unit 135.
  • the operation table stores V n corresponding to the outputs of the coarse TDC 132 and fine TDC 133.
  • the difference between the operation table in FIG. 9 and the operation table in FIG. 5 is that the output of the fine TDC 133 after addition of the skew estimation value is used, so the range of possible values is expanded.
  • the nearest neighbor correction unit 152 and the adder 154 perform case classification according to the outputs of the coarse TDC 132 and the fine TDC 133 after addition of the skew estimated value, and select the output V n from the operation table of FIG.
  • the operation table in FIG. 9 has a wider range of possible values than the operation table in FIG. The operation is based on the same idea as in FIGS. 4 and 5 of adding.
  • FIG. 10 is a diagram illustrating the influence of the skew estimation value error. Under the present conditions, the above constraints are within ⁇ 0.125.
  • line L61 and line L71 show the output of coarse TDC132
  • line L62 and line L72 show the output of fine TDC133 after adding the skew estimated value
  • line L63 and line L73 show the TDC output after synthesis. shows.
  • a in FIG. 10 shows a case where the error in the skew estimation value is -0.1 and there is an error within the constraints. If the error in the skew estimation value does not exceed the above constraints, the TDC output after synthesis will generate continuous values as shown by line L63 in A in Figure 10 with respect to the rising timing of REFCLK on the horizontal axis. do.
  • B in FIG. 10 shows a case where the skew estimation value exceeds the above constraints and has an error of -0.2.
  • the combined TDC output becomes discontinuous with respect to the rising timing of REFCLK.
  • the output results of the combined TDC obtained by system simulation of the ADPLL circuit 10 with different skew estimation errors are shown in FIGS. 11 and 12.
  • the output frequency of the ADPLL circuit 10 is set so that the rise timing of REFCLK with respect to VCLK is slightly shifted every cycle, and a skew of 0.2 is given between coarse TDC132 and fine TDC133 by a value normalized by VCLK_DIV. ing.
  • Figure 11 shows the simulation results when the skew estimate shifts by -0.1.
  • this simulation result as shown by line L81 in FIG. 11, a continuous combined TDC output as assumed in FIG. 10A described above is obtained.
  • FIG. 12 shows the simulation results when the estimated skew value deviates by -0.2 (exceeds the above constraint of ⁇ 0.125). This simulation result confirms that a discontinuous output as assumed in FIG. 10B described above is obtained.
  • the skew estimated value can be determined from the delay difference of each clock path obtained by circuit simulation.
  • the estimated skew value may be swept and a value such that the combined TDC output is continuous may be determined.
  • FIG. 13 shows a system simulation result of the ADPLL circuit 10 when there is a skew of 250 psec between the coarse TDC 132 and the fine TDC 133, and when the error in the estimated skew value is sufficiently small.
  • the PHF sel signal is changed from "0" to "1" in 15,000 cycles.
  • the fine TDC 133 is enabled by the fine TDC EN signal and shifts to normal operation (S16, S17). Thereafter, the PHF sel signal is switched from "0" to "1" (S18). As a result, fine phase difference information is output by combining the outputs of the coarse TDC 132 and fine TDC 133.
  • the fine TDC 133 is enabled after the ADPLL circuit 10 is phase locked.
  • FIGS. 15 and 16 similarly to FIG. 14 (S11, S12), the fine TDC 133 is disabled as an initial setting when the ADPLL circuit 10 starts operating (S31, S32 in FIG. 16 S51, S52).
  • the fine TDC 133 is enabled after starting phase pull-in (S33) ("Yes” in S34), the fine TDC 133 is enabled and the transition to normal operation occurs. (S35, S36). Thereafter, the PHF sel signal is switched to "1" (S37). Then, in the ADPLL circuit 10, the phase pull-in is continued (S38) and the phase is locked (S39). That is, in the operation of the ADPLL circuit 10 shown in FIG. 15, the fine TDC 133 is enabled during phase locking (before phase locking).
  • the coarse TDC 132 and the fine TDC 133 with different resolutions are arranged in parallel, and the fine TDC 133 can be disabled. It is possible to provide an operation mode switching function that performs low power consumption operation using only TDC132 and fine TDC133 when low jitter is required, and performs high resolution operation by combining coarse TDC132 and fine TDC133. Furthermore, in the ADPLL circuit 10, by outputting the sel edge signal using the coarse TDC 132, which can be easily miniaturized, it becomes easy to design a skew design that matches the clock synchronization section 108. Furthermore, additional buffers and the like are not required, and power consumption can be reduced.
  • the output generation unit 135 can combine the outputs of the two TDCs, the coarse TDC 132 and the fine TDC 133, to generate and output phase difference information.
  • phase difference information based on the PHF sel signal, which is different from the fine TDC EN signal of the fine TDC133, we can avoid the effect of unstable operation immediately after enabling the fine TDC133 on the loop operation, and achieve seamless output. It is possible to realize switching of operation modes.
  • the coarse TDC 132, the clock synchronization unit 108, and the VCLK going to the accumulator 109 can be replaced with VCLK_DIV whose frequency is divided by N by the N frequency divider 131.
  • make the resolution of coarse TDC132 finer than the VCLK cycle ( output conversion measurement range of fine TDC133).
  • the power consumption of the coarse TDC 132, clock synchronizer 108, and accumulator 109 is reduced by the slow clock operation by the N frequency divider 131, and by restricting the resolution of the coarse TDC 132, the information of the coarse TDC 132 is converted into the information of the fine TDC 133.
  • phase difference information can be obtained correctly without missing information.
  • the output generation unit 135 can add an estimated skew value, which is a value corresponding to the skew between the coarse TDC 132 and the fine TDC 133, to the output of the fine TDC 133.
  • an estimated skew value which is a value corresponding to the skew between the coarse TDC 132 and the fine TDC 133
  • the mismatch due to clock skew between the coarse TDC 132 and the fine TDC 133 can be corrected using the skew estimation value, and correct phase difference information can be output.
  • the required jitter of the ADPLL circuit that is the clock source differs depending on the purpose of use.
  • the required resolution for TDC also differs depending on the required jitter. If the required resolution is not high, a delay line type TDC as disclosed in Patent Document 1 mentioned above can be used. On the other hand, when the required resolution is high, a vernier type TDC as disclosed in Patent Document 3 mentioned above can be used.
  • FIG. 17 shows the configuration of a general ADPLL circuit 20.
  • the control unit 200 to the accumulator 209 are illustrated in correspondence with the control unit 100 to the accumulator 109 in FIG. 1, but the configuration of the TDC 207 in FIG. 17 is different from the configuration of the TDC 107 in FIG.
  • the TDC 207 can be configured using a delay line type TDC or a vernier type TDC, but like the TDC 107 in Fig. 1, two coarse TDC 132 and fine TDC 133 are arranged in parallel, and the fine TDC 133 is configured as a delay line type TDC. This is different from the configuration that can be saved. Therefore, no enable signal (fine TDC EN signal) or output selection signal (PHF sel signal) is input to the TDC 207.
  • a configuration using a TDC 207 with high resolution is used to satisfy the requirements for low jitter applications.
  • this configuration is used for applications that do not require low jitter, it will result in increased power consumption compared to the optimal design.
  • the TDC 207 accounts for a large proportion of power consumption within the ADPLL circuit 20, and has a large influence. Therefore, it is desirable to reduce TDC resolution and, accordingly, power consumption in accordance with jitter requirements.
  • the frequency divider 206 does not necessarily need to be provided in the ADPLL circuit 20 of FIG. 17 as well.
  • FIG. 18 shows the configuration of an ADPLL circuit 30 that provides a resolution switching function using current technology.
  • the control unit 300 to the accumulator 309 are shown corresponding to the control unit 100 to the accumulator 109 in FIG. 1, but instead of the TDC 107 in FIG.
  • the configuration includes the following.
  • the ADPLL circuit 30 in FIG. 18 has a configuration that uses two independent TDCs, TDC307-1 and TDC307-2, so one of the clock synchronization selection signals (sel edge signal) output from each of the two TDCs is
  • the configuration includes a selector 310 that selects and outputs it to the clock synchronization section 308, and a selector 311 that selects one of the outputs of the two TDCs.
  • the fine TDC 133 which can be disabled, may be enabled and then switched to disabled.
  • the fine TDC133 is disabled as an initial setting, and then it is possible to enable the fine TDC133. Can be disabled.
  • the present disclosure can have the following configuration.
  • the first time-to-digital converter outputs a clock synchronization selection signal used when synchronizing the reference clock signal to a clock synchronization section that generates a clock signal of the digital section.
  • the fully digital phase synchronized circuit according to (1) above further comprising: (3)
  • the output generation unit includes: When the second time-to-digital converter is disabled, outputting the phase difference information based on the output of the first time-to-digital converter; When the second time-to-digital converter is enabled, the phase difference information is calculated based on the output of the first time-to-digital converter, the output of the second time-to-digital converter, and the output selection signal.
  • An N frequency divider is provided for an output signal that is commonly input to the first time digital converter, the clock synchronization unit, and an accumulator that accumulates an integrated value that is added to the phase difference information,
  • the output signal is a signal output from a digitally controlled oscillator,
  • the output generation section includes a nearest neighbor correction section and a first adder,
  • the nearest neighbor correction unit and the first adder add a value corresponding to an integral multiple of the measurement range of the second time-to-digital converter to the output of the second time-to-digital converter, and calculate the result of the addition. is corrected to a value that most closely matches the first time-to-digital converter.
  • the output generation unit adds a value corresponding to a skew between the first time-to-digital converter and the second time-to-digital converter to the output of the second time-to-digital converter.
  • the output generation unit generates the output based on the output of the first time-to-digital converter, or the output of the first time-to-digital converter and the output of the second time-to-digital converter, based on the output selection signal.
  • the fully digital phase synchronized circuit according to (7) above further comprising a selector that selects the output of the output and outputs it as the phase difference information.
  • the fully digital phase synchronized circuit according to (8) further comprising a control unit that independently controls an enable signal input to the second time-to-digital converter and the output selection signal input to the selector. .
  • the second time-to-digital converter has a main circuit that performs phase difference detection with the second resolution, and a 1/N multiplier placed after the main circuit.
  • Phase-locked circuit (11)
  • the digitally controlled oscillator outputs, as the output signal, a signal having an oscillation frequency indicated by an oscillator control word according to a control value obtained from phase error information,
  • the completely digital device according to (4) above, wherein the phase error information is generated by subtracting the phase control information obtained from the frequency control input and the phase information obtained by adding the phase difference information and the integrated value. Phase-locked circuit.
  • ADPLL circuit 100 control unit, 101 REF accumulator, 102 adder, 103 loop filter, 104 OTW IF, 105 DCO, 106 frequency divider, 107 TDC, 108 Clock synchronization section, 109 Accumulator, 131 N divider, 132 coarse TDC, 133 fine TDC, 133A fine TDC main circuit, 134 1/N multiplier, 135 output generation section, 151 selector, 152 nearest neighbor correction section, 153 adder, 154 adder

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本開示は、より容易に設計できるようにする完全デジタル位相同期回路に関する。 第１の分解能で位相差検出を行う第１の時間デジタル変換器と、第１の分解能よりも細かい第２の分解能で位相差検出を行う第２の時間デジタル変換器とを並列に備え、第２の時間デジタル変換器は、ディセーブル可能であり、第１の時間デジタル変換器は、基準クロック信号を同期化する際に用いられるクロック同期選択信号を、デジタル部のクロック信号を生成するクロック同期部に出力する完全デジタル位相同期回路が提供される。

Description

完全デジタル位相同期回路
　本開示は、完全デジタル位相同期回路に関し、特に、より容易に設計できるようにした完全デジタル位相同期回路に関する。
　PLL(Phase Locked Loop)回路の構成要素を全てデジタル化したADPLL(All Digital PLL)回路がある。ADPLL回路では、デジタル制御によって周波数をコントロールするDCO(Digitally Controlled Oscillator)の出力の位相差情報を取り出すためにTDC(Time to Digital Converter)を用いる構成がある。
　例えば、ADPLL回路においてTDCを用いた構成としては、特許文献１，２に開示された構成がある。また、特許文献３には、ADPLL回路に適用可能なTDCの構成が開示されている。
特開2002-76886号公報 特開2015-154444号公報 特開2009-246484号公報
　ADPLL回路においてTDCを用いた構成を採用する場合には、より容易に設計できるようにすることが求められる。
　本開示はこのような状況に鑑みてなされたものであり、より容易に設計できるようにするものである。
　本開示の一側面の完全デジタル位相同期回路は、第１の分解能で位相差検出を行う第１の時間デジタル変換器と、前記第１の分解能よりも細かい第２の分解能で位相差検出を行う第２の時間デジタル変換器とを並列に備え、前記第２の時間デジタル変換器は、ディセーブル可能であり、前記第１の時間デジタル変換器は、基準クロック信号を同期化する際に用いられるクロック同期選択信号を、デジタル部のクロック信号を生成するクロック同期部に出力する完全デジタル位相同期回路である。
　本開示の一側面の完全デジタル位相同期回路においては、第１の分解能で位相差検出を行う第１の時間デジタル変換器と、前記第１の分解能よりも細かい第２の分解能で位相差検出を行う第２の時間デジタル変換器とを並列に設けられ、前記第２の時間デジタル変換器は、ディセーブル可能とされ、前記第１の時間デジタル変換器から、基準クロック信号を同期化する際に用いられるクロック同期選択信号が、デジタル部のクロック信号を生成するクロック同期部に出力される。
　なお、本開示の一側面の完全デジタル位相同期回路は、独立した装置であってもよいし、１つの装置を構成している内部ブロックであってもよい。
本開示を適用したADPLL回路の一実施の形態の構成例を示すブロック図である。 TDCの構成例を示すブロック図である。 coarse TDCとfine TDCの動作例を示すタイミングチャートである。 出力生成部の動作例を示すタイミングチャートである。 出力生成部の動作テーブルの例を示す図である。 クロックスキューが存在する場合のcoarse TDCとfine TDCの動作例を示すタイミングチャートである。 スキュー推定値の加算例を説明する図である。 スキュー推定値加算時の出力生成部の動作例を示すタイミングチャートである。 スキュー推定値加算時の出力生成部の動作テーブルの例を示す図である。 スキュー推定値誤差の影響を説明する図である。 スキュー推定値誤差がある場合のADPLL回路のシステムシミュレーション結果による合成後のTDC出力の第１の例を示す図である。 スキュー推定値誤差がある場合のADPLL回路のシステムシミュレーション結果による合成後のTDC出力の第２の例を示す図である。 ADPLL回路のシステムシミュレーション結果の例を示す図である。 ADPLL回路の動作の第１の例を説明するフローチャートである。 ADPLL回路の動作の第２の例を説明するフローチャートである。 ADPLL回路の動作の第３の例を説明するフローチャートである。 一般的なADPLL回路の構成例を示すブロック図である。 現状の技術で分解能切り替え機能を提供するADPLL回路の構成例を示すブロック図である。
＜システム構成＞
　図１は、本開示を適用したADPLL回路の一実施の形態の構成例を示すブロック図である。
　ADPLL回路１０は、デジタルによる周波数制御入力(FCW：Frequency Command Word)と、外部からの基準周波数入力(基準クロック信号：REFCLK)から、デジタル制御によって周波数をコントロールするDCOから出力を発生させ、この出力信号から得られるFCWとの差異を元にDCOを調整し、基準周波数入力に基づくFCWによる制御値に出力を合わせる動作を行う完全デジタル位相同期回路である。
　図１において、ADPLL回路１０は、制御部１００、REFアキュムレータ１０１、加算器１０２、ループフィルタ１０３、OTW IF１０４、DCO１０５、分周器１０６、TDC１０７、クロック同期部１０８、及びアキュムレータ１０９を有する。制御部１００は、ADPLL回路１０の各部の動作を制御する。
　DCO１０５は、OTW IF１０４から入力される発振器制御ワード(OTW：Oscillator Tuning Word)が示す発振周波数の信号を出力するデジタル制御発振器である。DCO１０５から出力される出力信号が、ADPLL回路１０の出力(クロック信号：CLK)となる。分周器１０６は、DCO１０５からの出力信号を所定の分周比で分周し、分周出力信号(VCLK)としてTDC１０７に出力する。なお、分周器１０６は必要に応じて設けられ、分周器１０６を設けない場合には、DCO１０５からの出力信号が、VCLKとしてTDC１０７に直接入力される。以下の説明では、図１に示すように分周器１０６が設けられ、分周器１０６からのVCLKがTDC１０７に入力される場合を説明する。
　TDC１０７は、基準クロック信号として入力されるREFCLKと、分周器１０６から入力されるVCLKから、DCO１０５の出力信号の位相差情報を検出する時間デジタル変換器である。TDC１０７は、位相差情報を加算器１０２に出力する。また、TDC１０７は、VCLKを所定の分周比で分周したVCLK_DIVを、クロック同期部１０８及びアキュムレータ１０９に出力する。
　TDC１０７は、REFCLKをVCLK_DIVに同期化する際に用いられるクロック同期選択信号(以下、sel edge信号ともいう)をクロック同期部１０８に出力する。また、TDC１０７には、制御部１００からの制御に従い、イネーブル信号(以下、fine TDC EN信号ともいう)と、出力選択信号(以下、PHF sel信号ともいう)が入力される。TDC１０７の構成の詳細は、図２で後述する。
　クロック同期部１０８は、TDC１０７から入力されるsel edge信号とVCLK_DIVから、基準クロック信号として入力されるREFCLKを同期化してRTREFCLKを生成し、各部に出力する。RTREFCLKは、ADPLL回路１０のデジタル部のクロック信号である。アキュムレータ１０９は、TDC１０７から入力されるVCLK_DIVに同期して所定値(例えば１)を積算するカウンタとして機能し、その積算値を加算器１０２に出力する。
　REFアキュムレータ１０１は、そこに入力されるFCWから得られる位相制御情報を、加算器１０２に入力する。加算器１０２は、アキュムレータ１０９からの出力(整数部とする積算値)と、TDC１０７からの出力(小数部とする位相差情報)とを加算して位相情報を得る。また、加算器１０２は、REFアキュムレータ１０１から入力される位相制御情報と、加算で得られた位相情報との減算を行って位相誤差情報を生成し、ループフィルタ１０３に出力する。
　ループフィルタ１０３は、加算器１０２から入力される位相誤差情報にフィルタ処理を施して、DCO１０５に対する制御値を生成し、OTW IF１０４に出力する。OTW IF１０４は、ループフィルタ１０３から入力される制御値に基づきOTWを生成し、DCO１０５に出力する。以上の繰り返し動作によって、DCO１０５の発振周波数が制御される。
＜TDC構成＞
　図２は、図１のTDC１０７の構成例を示すブロック図である。
　図２において、TDC１０７は、N分周器１３１、coarse TDC１３２、fine TDC１３３、及び出力生成部１３５を有する。fine TDC１３３は、fine TDCメイン回路１３３Ａ、及び1/N掛け算器１３４を有する。
　TDC１０７においては、coarse TDC１３２とfine TDC１３３が並列に設けられる。coarse TDC１３２は、第１の分解能で位相差検出を行う。fine TDC１３３は、第１の分解能よりも細かい第２の分解能で位相差検出を行う。fine TDC１３３は、fine TDC EN信号によって、ディセーブルにすることが可能である。coarse TDC１３２は、sel edge信号を、クロック同期部１０８に出力する。
　ADPLL回路１０において悪いジッタでよい場合には、fine TDC１３３をディセーブルにし、coarse TDC１３２のみ用いることで低消費電力動作を実現することができる。一方で、ADPLL回路１０において低ジッタが必要なときには、fine TDC１３３をイネーブルにし、coarse TDC１３２とfine TDC１３３を組み合わせることにより高分解能動作を実現することができる。
　一般的に、クロック同期部１０８と、TDC１０７(coarse TDC１３２)との間のクロックスキュー(クロックの時間差)は最小化する必要がある。これは、TDC１０７(coarse TDC１３２)が計測した位相差情報(REFCLKとVCLK_DIVの位相差情報)に基づき生成したsel edge信号をクロック同期部１０８に伝え、クロック同期部１０８は、これを受けてVCLK_DIVエッジを選択し、REFCLKを同期化するためである。sel edge信号は、VCLK_DIVの立ち上がりと立ち下がりのどちらがREFCLKエッジから遠いかを示す信号である。
　この同期化の際に、仮に、REFCLKの立ち上がりとVCLK_DIVの同期化エッジのタイミングが近すぎるとメタスタビリティが発生し、後続の信号処理に問題が起こるため、sel edge信号を用いることで問題を避けている。この前提として、クロック同期部１０８でのREFCLKとVCLK_DIVの位相関係と、coarse TDC１３２との位相関係が同じである必要があり、そのためクロックスキューの最小化が求められる。ADPLL回路１０では、TDC１０７において、分解能が粗く小型なcoarse TDC１３２を、クロック同期部１０８の(物理的な)近傍に配置することが可能になり、クロックスキューの最小化が可能になる。
　このように、TDC１０７は、悪いジッタでよい場合にはcoarse TDC１３２のみ用いる低消費電力動作をし、低ジッタが必要なときにはfine TDC１３３により高分解能動作する、動作モード切り替え機能を実現することができる。また、TDC１０７では、小型化が容易なcoarse TDC１３２からsel edge信号を出力することで、クロック同期部１０８と整合したクロックスキュー設計が容易になる。
　TDC１０７において、出力生成部１３５は、coarse TDC１３２の出力(PHF1)、fine TDC１３３の出力(PHF2)、及びPHF sel信号に基づいて、位相差情報(PHF)を出力する。ここでは、fine TDC１３３がディセーブルのときには、coarse TDC１３２の出力(PHF1)に基づき、位相差情報(PHF)が出力される。一方で、fine TDC１３３がイネーブルのときには、coarse TDC１３２の出力(PHF1)、fine TDC１３３の出力(PHF2)、及びPHF selに基づき、位相差情報(PHF)が出力される。
　coarse TDC１３２とfine TDC１３３は異なる出力を持つため、出力生成部１３５では、これらのTDC出力を組み合わせ出力する。fine TDC１３３がディセーブルの場合には、coarse TDC１３２の出力をそのまま出力する(あるいは遅延してもよい)。fine TDC１３３がイネーブルの場合には、PHF sel信号に基づき、coarse TDC１３２の出力をそのまま出力するか、coarse TDC１３２とfine TDC１３３の出力を組み合わせて生成した値を出力することができる。
　fine TDC１３３は、内部でVCLKの周期を求めるために平均化処理を行うことが一般的であり、イネーブル直後には不安定値を出力することがある。そのため、fine TDC１３３のfine TDC EN信号とは別のPHF sel信号により、出力生成部１３５を制御することで、不安定値の後段への伝搬、ひいてはADPLL回路１０の誤動作を防ぐことができる。また、事前にfine TDC１３３をイネーブルしておき、安定後、必要になったタイミングで、PHF sel信号を切り替えることで、シームレスな動作モード切り替えを実現することができる。
　このように、出力生成部１３５が、coarse TDC１３２の出力と、fine TDC１３３の出力とを組み合わせることで、位相差情報を生成することができる。また、出力生成部１３５では、fine TDC１３３のfine TDC EN信号とは異なるPHF sel信号に基づき出力を行うことで、fine TDC１３３のイネーブル直後の不安定動作がループ動作に与える影響を避け、シームレスな動作モード切り替えを実現することができる。
　N分周器１３１は、coarse TDC１３２、クロック同期部１０８、及びアキュムレータ１０９に共通のVCLK入力に対して設けられる。ただし、Nは整数とされる。この場合、coarse TDC１３２の分解能は、出力換算で1/Nより細かい必要がある。すなわち、fine TDC１３３の出力換算測定レンジ(以下、測定レンジともいう)は1/Nであり、fine TDC１３３の入力換算ではVCLK周期に一致するため、coarse TDC１３２の分解能は、VCLK周期よりも細かくなる。
　ここで、ADPLL回路１０のTDC１０７では一般的な定義として、入力換算の測定レンジは高速クロック入力(VCLK)の周期と一致するものとする。また、TDC１０７の出力は、REFCLKとVCLKとの時間差を、高速クロック入力(VCLK)の周期で規格化したものとする。つまり、TDC１０７の出力は、0～1の範囲である。
　N分周器１３１を設けた場合には、同じ時間差であっても、規格化の分母がN倍になるため、入力レンジとしてはN分周器１３１がない場合のN倍となり、出力値としては1/N倍となる。fine TDC１３３において、位相差検出を行うfine TDCメイン回路１３３Ａの後段に1/N掛け算器１３４が配置してあるのは、N分周器１３１によるcoarse TDC１３２の出力の変化を考慮し、coarse TDC１３２とfine TDC１３３の入力時間差と出力値の関係を揃えるためである。
　このように、N分周器１３１による遅いクロック動作により、coarse TDC１３２、クロック同期部１０８、及びアキュムレータ１０９の消費電力を低減することができる。さらに、coarse TDC１３２の分解能を制約することでcoarse TDC１３２の情報をfine TDC１３３の情報で補間し、情報を欠如させることなく位相差情報を正しく求めることができる。
　上記でcoarse TDC１３２の分解能に与えた制約は、coarse TDC１３２の粗い1LSBの間を埋めるために、fine TDC１３３の細かな分解能で補間するにあたり、coarse TDC１３２の1LSB <= fine TDC１３３の出力換算測定レンジ(=1/N)、が必要であることを意味している。これを満たさない場合、coarse TDC１３２の1LSBの間を隙間がないように埋めることができない。
　出力生成部１３５は、セレクタ１５１、最近傍補正部１５２、加算器１５３、及び加算器１５４を有する。
　最近傍補正部１５２と加算器１５４は、1/N(= fine TDC１３３の出力換算測定レンジ)の整数倍(NはN分周器１３１の分周比)に対応する値を、fine TDC１３３の出力に加え、加えた結果がcoarse TDC１３２の出力に最も整合する値に補正する。すなわち、このような補正を行うことで、coarse TDC１３２の出力とfine TDC１３３の出力とが具体的に組み合わされる。出力生成部１３５における最近傍補正部１５２と加算器１５４の動作の詳細は、図３乃至図５で後述する。
　加算器１５３は、coarse TDC１３２とfine TDC１３３の間のスキューに相当する値(以下、スキュー推定値ともいう)を、fine TDC１３３の出力に加算する。これにより、coarse TDC１３２とfine TDC１３３の間に存在するスキューによる結果の不整合を補正し、正しい位相差情報を出力することができる。スキュー推定値加算時の出力生成部１３５の動作の詳細は、図６乃至図１２で後述する。
　セレクタ１５１は、PHF sel信号に基づいて、coarse TDC１３２の出力、又はcoarse TDC１３２の出力とfine TDC１３３の出力に基づき生成された出力を選択し、位相差情報(PHF)として出力する。制御部１００は、fine TDC１３３に入力されるfine TDC EN信号と、セレクタ１５１に入力されるPHF sel信号とを独立して制御する。
　TDC１０７は以上のように構成される。この構成により、例えば、次の効果が得られる。すなわち、coarse TDC１３２と、ディセーブル可能なfine TDC１３３が並列に設けられるため、悪いジッタでよい場合にはcoarse TDC１３２のみ用いる低消費電力動作となり、低ジッタが必要なときにはcoarse TDC１３２とfine TDC１３３とを組み合わせた高分解能動作となる、動作モード切り替え機能を提供することができる。また、小型化が容易なcoarse TDC１３２により、sel edge信号を出力することで、クロック同期部１０８と整合したスキュー設計が容易に実現できる。
　また、N分周器１３１による遅いクロック動作により、coarse TDC１３２、クロック同期部１０８、及びアキュムレータ１０９の消費電力を低減させつつ、coarse TDC１３２の情報をfine TDC１３３の情報で補間し、情報を欠如させることなく位相差情報を正しく求めることができる。さらに、coarse TDC１３２とfine TDC１３３の間のスキューによる不整合を、スキュー推定値を用いて補正し、正しい位相差情報を出力することができる。
＜出力生成部の動作＞
　次に、図３乃至図５を参照して、出力生成部１３５の動作内容について説明する。ここでは、N分周器１３１として2分周器を使用し、coarse TDC１３２の分解能を出力換算で0.25とした。また記載してある値は、VCLK_DIVの1周期で規格化した値を用いている。
　図３は、図２のcoarse TDC１３２とfine TDC１３３の動作例を示すタイミングチャートである。図３のＡは、TDC入力タイミングチャートと測定エッジとの関係を示す。図３のＡでは、VCLK_DIV，REFCLKが、coarse TDC１３２に入力され、VCLK_fine，REFCLK_fineが、fine TDC１３３に入力される信号を示している。
　coarse TDC１３２は、REFCLKの立ち上がりから、VCLK_DIVの立ち上がりまでの時間を計測する。fine TDC１３３は、REFCLK_fine(ここではREFCLKと同じ信号)の立ち上がりから、VCLK_fineの立ち上がりまでの時間を計測する。
　図３のＡに示すように、coarse TDC１３２としては0.9の位置で、fine TDC１３３としては0.4の位置でREFCLK(REFCLK_fine)が立ち上がっている。coarse TDC１３２とfine TDC１３３のそれぞれは、これに対応する時間を計測する。ただし、分解能が有限であるため、出力値としては分解能で決まる刻みに切り下げた値となる。
　図３のＢは、REFCLKの立ち上がりタイミングとTDC出力との関係を示す。図３のＢでは、横軸がREFCLKの立ち上がりタイミング、縦軸が各TDCの出力値を示している。
　線Ｌ１１で示すように、coarse TDC１３２は、分解能0.25に合わせて粗い階段状に出力される。線Ｌ１２で示すように、fine TDC１３３は、分解能が細かいため、ほぼ直線状に出力されることが表現されている。fine TDC１３３は、出力換算測定レンジが1/Nであり、それを超えると、VCLK_fineの次のエッジと比較されるため、0.5で折り返されたような出力が得られる。
　coarse TDC１３２とfine TDC１３３の所望の合成方法としては、coarse TDC１３２の広い測定レンジを持ち、fine TDCの細かい分解能１３３を持つ、線Ｌ１３で示される直線が望ましい。
　図４は、coarse TDC１３２とfine TDC１３３の合成方法を示す。図４において、線Ｌ２１乃至線Ｌ２３は、図３のＢの線Ｌ１１乃至線Ｌ１３に対応している。出力生成部１３５において、最近傍補正部１５２と加算器１５４は、coarse TDC１３２の出力と、fine TDC１３３の出力を比較し、1/Nの整数倍の数のうち、fine TDC１３３の出力に加算したときに最もcoarse TDC１３２の出力の示すレンジに近づく値Vnを選択して加算する。
　具体的には、図４では、ドットで濃淡を付けた領域に対応した範囲により、例えばcoarse TDC１３２が0.75と出力したとき、coarse TDC１３２としては分解能による丸めがなければ、0.75～1の位相関係にあることを示しており、fine TDC１３３に加算したときにその範囲の中心に最も近づく値である+0.5をVnとして選択し加算している(図中のＡ１１)。
　図５は、出力生成部１３５の動作テーブルの例を示す図である。図５において、動作テーブルには、coarse TDC１３２とfine TDC１３３の出力に対応したVnが格納される。これにより、最近傍補正部１５２と加算器１５４では、coarse TDC１３２の出力、及びfine TDC１３３の出力に応じて場合分けを実行し、図５の動作テーブルから出力Vnを選択する。この組み合わせ方法により、所望の合成後TDC出力を得ることができる。
＜スキュー推定値加算時の出力生成部動作＞
　次に、図６乃至図１２を参照して、スキュー推定値加算時の出力生成部１３５の動作内容について説明する。coarse TDC１３２とfine TDC１３３のクロックパスに異なる遅延(クロックスキュー)が存在する場合、coarse TDC１３２とfine TDC１３３の結果が不整合な関係となる。
　図６は、クロックスキューが存在する場合のcoarse TDC１３２とfine TDC１３３の動作例を示すタイミングチャートである。つまり、図６のタイミングチャートは、図３のタイミングチャートに対応し、図３では存在していなかったクロックスキューが存在する場合の例を示している。
　クロックスキューが存在する場合には、coarse TDC１３２とfine TDC１３３の結果が不整合な関係となるが、図６のＡにその関係を示している。図６のＡでは、fine TDC１３３の入力であるREFCLK_fineが、coarse TDC１３２の入力であるREFCLKに対し、0.2遅延した状況が示されている。
　この場合、図６のＢに示すように、スキューの影響でfine TDC１３３の出力が全体的に0.2だけ左にずれたようになる。つまり、図６のＢにおいて、線Ｌ３１乃至線Ｌ３３は、図３のＢの線Ｌ１１乃至線Ｌ１３に対応しているが、fine TDC１３３の出力を示す線Ｌ３２のみが左にずれている。このとき、シミュレーションや評価などによりこのスキューを、下記の式(１)から得られる値以内の誤差で推定し、図２の出力生成部１３５の構成により、このスキュー推定値を用いてスキューの影響を補正し、正しい出力を得ることができる。
　±(1/N－Rc)÷2 ・・・(１)
　ただし、式(１)において、1/Nは、fine TDC１３３の出力換算測定レンジに等しく、Rcは、coarse TDC１３２の出力換算の分解能を表している。図中の条件では、その許容誤差は、±(0.5－0.25)÷2＝±0.125である。
　図７は、スキュー推定値の加算を説明する図である。図７において、線Ｌ４１，線Ｌ４２は、図６のＢの線Ｌ３１，線Ｌ３２に対応し、coarse TDC１３２の出力とfine TDC１３３の出力を示す。また、線Ｌ４３は、fine TDC１３３の出力にスキュー推定値を加算したときの出力を示す。
　図７に示すように、まず、加算器１５３が、fine TDC１３３の出力にスキュー推定値を加算する。図７では、線Ｌ４２と線Ｌ４３との関係で示すように、fine TDC１３３の出力に対し、スキュー推定値として0.2が加算されている(図中のＡ２１)。そして、図８に示すように、最近傍補正部１５２と加算器１５４で、coarse TDC１３２の出力と、fine TDC１３３の出力とを比較し、1/Nの整数倍の数のうち、fine TDC１３３の出力に加算したときに最もcoarse TDC１３２の出力の示すレンジに近づく値Vnを選択して加算する。
　この手順は、上述した図４と同様である。この手順により、所望の合成後TDC出力が得られる。図８において、線Ｌ５１，線Ｌ５２は、図７の線Ｌ４１，線Ｌ４３に対応し、coarse TDC１３２の出力と、fine TDC１３３の出力にスキュー推定値を加算したときの出力を示す。また、線Ｌ５３は、合成後TDC出力を示す。図８においては、スキュー推定値を加算したfine TDC１３３の出力に、加算した結果がcoarse TDC１３２の出力が示す値のレンジに最も近くなるような、±0.5のVnを選択して加算している(図中のＡ３１，Ａ３２)。
　図９は、出力生成部１３５の動作テーブルの例を示す図である。図９において、動作テーブルには、coarse TDC１３２とfine TDC１３３の出力に対応したVnが格納される。図９の動作テーブルにおいて、図５の動作テーブルとの違いは、スキュー推定値の加算後のfine TDC１３３の出力を用いるため、値の取りうる範囲が拡大している点である。
　これにより、最近傍補正部１５２と加算器１５４では、coarse TDC１３２、及びスキュー推定値加算後のfine TDC１３３の出力に応じて場合分けを実行し、図９の動作テーブルから出力Vnを選択する。図９の動作テーブルは、図５の動作テーブルと比べて、値の取りうる範囲が拡大している点であるが、加算したときに最もcoarse TDC１３２の出力の示すレンジに近づく値を選択して加算する、という図４及び図５と同様の考え方で動作をする。
　ここで、上記の式(１)から得られる値以内の制約について、図１０を参照しながら説明する。図１０は、スキュー推定値誤差の影響を説明する図である。今回の条件では上記の制約は±0.125以内である。図１０のＡ，Ｂでは、線Ｌ６１，線Ｌ７１がcoarse TDC１３２の出力を示し、線Ｌ６２，線Ｌ７２がスキュー推定値加算後のfine TDC１３３の出力を示し、線Ｌ６３，線Ｌ７３が合成後TDC出力を示す。
　図１０のＡは、スキュー推定値の誤差が-0.1であり、制約内の誤差がある場合を示す。スキュー推定値の誤差が上記の制約を超えない場合であれば、横軸のREFCLK立ち上がりタイミングに対して、図１０のＡの線Ｌ６３で示すように、合成後のTDC出力は連続な値を生成する。
　一方で、図１０のＢは、上記の制約を超えたスキュー推定値の誤差-0.2を持つ場合を示す。この場合、図１０のＢの線Ｌ７３で示すように、REFCLK立ち上がりタイミングに対し合成後のTDC出力が不連続となる。
　なお、上記の制約は、図１０のＡで「許容誤差」の矢印で示す値に対応しており、この値は最近傍補正に対して最もマージンの無い位相関係におけるマージンに一致する。つまり、図中で示したドットで濃淡を付けた領域に対応した範囲(±0.125)までなら、スキュー推定値に誤差があっても問題はない。一方で当該範囲(±0.125)を超えるスキュー推定値の誤差があると位相が不連続となり問題となる。
　ここで、ADPLL回路１０のシステムシミュレーションにより得られた異なるスキュー推定誤差を持つ場合の合成後TDCの出力結果を、図１１と図１２に示す。このシミュレーションでは、VCLKに対するREFCLK立ち上がりタイミングが毎サイクル少しずつずれていくようADPLL回路１０の出力周波数を設定し、coarse TDC１３２とfine TDC１３３の間には、VCLK_DIVで規格化した値で0.2のスキューを与えている。
　図１１は、スキュー推定値が-0.1ずれた場合のシミュレーション結果を示す。このシミュレーション結果では、図１１の線Ｌ８１で示すように、上述した図１０のＡで想定したような連続な合成後TDC出力が得られている。
　一方で、図１２は、スキュー推定値が-0.2ずれた場合(上記の制約の±0.125を超えている場合)のシミュレーション結果を示す。このシミュレーション結果では、上述した図１０のＢで想定したような不連続な出力が得られていることが確かめられる。
　スキュー推定値の求め方であるが、例えば、回路シミュレーションにより得た各クロックパスの遅延差から、スキュー推定値を決定することができる。あるいは、実際の測定において、スキュー推定値を掃引し、合成後のTDC出力が連続となる値に決めても構わない。
＜ADPLLシステムシミュレーション結果＞
　図１３には、coarse TDC１３２とfine TDC１３３の間に250psecのスキューを持ち、またスキュー推定値の誤差が十分小さいときのADPLL回路１０のシステムシミュレーション結果を示す。このシミュレーションでは、15000サイクルにおいて、PHF sel信号を"0"から"1"に変化させている。
　すなわち、15000サイクルよりも前では、coarse TDC１３２のみを使用して粗い位相差情報を出力し、15000サイクル以降では、coarse TDC１３２とfine TDC１３３を使用して細かい位相差情報を出力している。図１３の線Ｌ９１の変化で示すように、変化前後でスムーズに合成後TDCの分解能が切り替えられていることが示されている。
＜ADPLL動作フロー＞
　次に、図１４乃至図１６のフローチャートを参照して、ADPLL回路１０の動作を説明する。まず、図１４のフローチャートを参照して、ADPLL回路１０の基本的な動作を示す。
　図１４に示すように、ADPLL回路１０の動作が開始したとき(Ｓ１１)、その初期設定として、fine TDC１３３がディセーブルとされ(Ｓ１２)、coarse TDC１３２のみを使用することになる。そして、ADPLL回路１０では、位相引き込みが開始され(Ｓ１３)、位相ロックされる(Ｓ１４)。
　このとき、fine TDC１３３をイネーブルする場合(Ｓ１５の「Yes」)には、fine TDC EN信号によってfine TDC１３３がイネーブルになって正常動作に移行する(Ｓ１６，Ｓ１７)。その後、PHF sel信号が"0"から"1"に切り替えられる(Ｓ１８)。これにより、coarse TDC１３２とfine TDC１３３の出力を組み合わせて、細かい位相差情報が出力される。ここでは、ADPLL回路１０の位相ロック後に、fine TDC１３３をイネーブルしている。
　また、fine TDC１３３をイネーブルしない場合(Ｓ１５の「No」)には、coarse TDC１３２のみを使用して、粗い位相差情報が出力される。
　次に、図１５と図１６のフローチャートを参照して、ADPLL回路１０の動作の変形例を示す。ただし、図１５と図１６においては、図１４(のＳ１１，Ｓ１２)と同様に、ADPLL回路１０の動作開始時に、初期設定としてfine TDC１３３がディセーブルされている(図１５のＳ３１，Ｓ３２，図１６のＳ５１，Ｓ５２)。
　図１５に示すように、ADPLL回路１０では、位相引き込みを開始(Ｓ３３)した後に、fine TDC１３３をイネーブルする場合(Ｓ３４の「Yes」)には、fine TDC１３３がイネーブルになって正常動作に移行する(Ｓ３５，Ｓ３６)。その後、PHF sel信号が"1"に切り替えられる(Ｓ３７)。そして、ADPLL回路１０では、位相引き込みが継続され(Ｓ３８)、位相ロックされる(Ｓ３９)。すなわち、図１５に示したADPLL回路１０の動作では、位相引き込み途中に(位相ロック前に)、fine TDC１３３をイネーブルしている。
　図１６に示すように、ADPLL回路１０では、fine TDC１３３をイネーブルする場合(Ｓ５３の「Yes」)には、fine TDC１３３がイネーブルになって正常動作に移行する(Ｓ５４，Ｓ５５)。その後、PHF sel信号が"1"に切り替えられる(Ｓ５６)。そして、ADPLL回路１０では、位相引き込みが開始され(Ｓ５７)、位相ロックされる(Ｓ５８)。すなわち、図１６に示したADPLL回路１０の動作では、位相引き込み前に、fine TDC１３３をイネーブルしている。
　以上のように、本開示を適用したADPLL回路１０では、分解能の異なるcoarse TDC１３２とfine TDC１３３を２つ並列に配置し、fine TDC１３３はディセーブル可能であるため、悪いジッタでよい場合にはcoarse TDC１３２のみ用いる低消費電力動作をし、低ジッタが必要なときにはcoarse TDC１３２とfine TDC１３３とを組み合わせて高分解能動作をする、動作モード切り替え機能を提供することができる。また、ADPLL回路１０では、小型化が容易なcoarse TDC１３２によりsel edge信号を出力することで、クロック同期部１０８と整合したスキュー設計等の設計が容易になる。さらに、追加のバッファ等が不要となり、消費電力を削減することができる。
　また、ADPLL回路１０では、出力生成部１３５により、coarse TDC１３２とfine TDC１３３の２つのTDCの出力を組み合わせて、位相差情報を生成して出力することができる。ここでは、fine TDC１３３のfine TDC EN信号とは異なるPHF sel信号に基づき、位相差情報の出力を行うことで、fine TDC１３３のイネーブル直後の不安定動作がループ動作に与える影響を避けて、シームレスな動作モードの切り替えを実現することができる。
　また、ADPLL回路１０では、coarse TDC１３２と、クロック同期部１０８と、アキュムレータ１０９へ向かうVCLKをN分周器１３１によりN分周したVCLK_DIVに置き換えることができる。その場合、coarse TDC１３２の分解能をVCLK周期(= fine TDC１３３の出力換算測定レンジ)よりも細かくする。これにより、N分周器１３１による遅いクロック動作によりcoarse TDC１３２、クロック同期部１０８、アキュムレータ１０９の消費電力を低減させつつ、coarse TDC１３２の分解能を制約することで、coarse TDC１３２の情報をfine TDC１３３の情報で補間し、情報を欠如させることなく位相差情報を正しく求めることができる。
　また、ADPLL回路１０では、出力生成部１３５により、coarse TDC１３２とfine TDC１３３の間のスキューに相当する値であるスキュー推定値を、fine TDC１３３の出力に加算することができる。これにより、coarse TDC１３２とfine TDC１３３の間のクロックスキューによる不整合を、スキュー推定値を用いて補正して、正しい位相差情報を出力することができる。
　ここで、クロック源であるADPLL回路は、使用用途により要求ジッタが異なる。要求ジッタに合わせ、TDCへの要求分解能も異なる。求められる分解能が高くない場合には、上記の特許文献１に開示されているようなディレイライン型のTDCを用いることができる。一方で、求められる分解能が高い場合には、上記の特許文献３に開示されているようなバーニア型のTDCを用いることができる。
　図１７には、一般的なADPLL回路２０の構成を示している。図１７においては、制御部２００乃至アキュムレータ２０９を、図１の制御部１００乃至アキュムレータ１０９に対応させて図示しているが、図１７のTDC２０７の構成は、図１のTDC１０７の構成と異なる。すなわち、TDC２０７は、ディレイライン型のTDC又はバーニア型のTDCを用いて構成することができるが、図１のTDC１０７のような、coarse TDC１３２とfine TDC１３３を２つ並列に配置し、fine TDC１３３がディセーブル可能である構成とは異なる。そのため、TDC２０７に、イネーブル信号(fine TDC EN信号)や出力選択信号(PHF sel信号)が入力されることもない。
　一つのADPLL回路２０を多用途に用いる場合、低ジッタ用途の要求を満足するように分解能の高いTDC２０７による構成が用いられる。一方で、この構成を、低ジッタが必要ない用途に用いる場合、最適設計と比較し消費電力の増大を招くことになる。ADPLL回路２０内でTDC２０７の占める消費電力の割合は大きく、影響が大きい。そのため、ジッタ要求に合わせて、TDCの分解能、それにともない消費電力が下げられることが望ましい。なお、図１７のADPLL回路２０においても、分周器２０６は必ずしも設ける必要はない。
　分解能の異なる独立なTDCを２つ用意し、これらの２つのTDCを用い分けることは、現状の技術でも実現は可能である。図１８には、現状の技術で分解能切り替え機能を提供するADPLL回路３０の構成を示している。図１８においては、制御部３００乃至アキュムレータ３０９を、図１の制御部１００乃至アキュムレータ１０９に対応させて図示しているが、図１のTDC１０７の代わりに、図１８のTDC３０７－１とTDC３０７－２を設けた構成となる。
　図１８のADPLL回路３０においては、TDC３０７－１とTDC３０７－２の独立した２つのTDCを使い分ける構成となるため、２つのTDCのそれぞれから出力されるクロック同期選択信号(sel edge信号)の一方を選択してクロック同期部３０８に出力するセレクタ３１０と、２つのTDCの出力のいずれか一方を選択するセレクタ３１１とが設けられた構成となる。図１８のADPLL回路３０では、TDC３０７－１とTDC３０７－２の独立した２つのTDCと、クロック同期部３０８の３箇所に渡ってスキューを揃える必要があり、設計が困難である。それに対して、図１のADPLL回路１０では、分解能が粗く小型なcoarse TDC１３２(図２)をクロック同期部１０８の近傍に配置することが可能であり、クロックスキューの最小化が可能になることは先に述べた通りである。なお、図１８のADPLL回路３０においても、分周器３０６は必ずしも設ける必要はない。
　また、上記の特許文献２に開示されているような2-step TDCで分解能切り替えを実現する場合、2-step TDC自体の複雑な引き回し構成やTime-Amplifierによる非線形性の発生という別の問題が発生してしまう。
＜変形例＞
　上述した説明では、図２のTDC１０７において、N分周器１３１を設けた構成を示したが、N分周器１３１を設けない構成としても構わない。また、N分周器１３１は、多相クロックを生成するようにしてもよい。
　TDC１０７において、fine TDC EN信号の入力が切り替えられることで、ディセーブル可能なfine TDC１３３をイネーブルした後に、ディセーブルに切り替えてもよい。例えば、図１４乃至図１６に示したADPLL動作フローでは、初期設定としてfine TDC１３３はディセーブルであり、その後、fine TDC１３３をイネーブルすることが可能となっていたが、イネーブルしたfine TDC１３３をその後、さらにディセーブルにすることができる。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
　また、本開示は、以下のような構成をとることができる。
（１）
　第１の分解能で位相差検出を行う第１の時間デジタル変換器と、
　前記第１の分解能よりも細かい第２の分解能で位相差検出を行う第２の時間デジタル変換器と
　を並列に備え、
　前記第２の時間デジタル変換器は、ディセーブル可能であり、
　前記第１の時間デジタル変換器は、基準クロック信号を同期化する際に用いられるクロック同期選択信号を、デジタル部のクロック信号を生成するクロック同期部に出力する
　完全デジタル位相同期回路。
（２）
　前記第１の時間デジタル変換器の出力、前記第２の時間デジタル変換器の出力、及び位相差情報の出力を選択するための出力選択信号に基づいて、前記位相差情報を出力する出力生成部をさらに備える
　前記（１）に記載の完全デジタル位相同期回路。
（３）
　前記出力生成部は、
　　前記第２の時間デジタル変換器がディセーブルとなるとき、前記第１の時間デジタル変換器の出力に基づいて、前記位相差情報を出力し、
　　前記第２の時間デジタル変換器がイネーブルとなるとき、前記第１の時間デジタル変換器の出力、前記第２の時間デジタル変換器の出力、及び前記出力選択信号に基づいて、前記位相差情報を出力する
　前記（２）に記載の完全デジタル位相同期回路。
（４）
　前記第１の時間デジタル変換器、前記クロック同期部、及び前記位相差情報と加算される積算値を積算するアキュムレータに共通に入力される出力信号に対し、N分周器を備え、
　前記出力信号は、デジタル制御発振器から出力される信号であり、
　前記積算値は、前記出力信号に同期して所定値を積算して得られる
　前記（２）又は（３）に記載の完全デジタル位相同期回路。
（５）
　前記第１の時間デジタル変換器の分解能は、前記出力信号の周期よりも細かい
　前記（４）に記載の完全デジタル位相同期回路。
（６）
　前記出力生成部は、最近傍補正部と第１の加算器を有し、
　前記最近傍補正部と前記第１の加算器は、前記第２の時間デジタル変換器の測定レンジの整数倍に対応する値を前記第２の時間デジタル変換器の出力に加えて、加えた結果が前記第１の時間デジタル変換器に最も整合する値に補正する
　前記（３）に記載の完全デジタル位相同期回路。
（７）
　前記出力生成部は、前記第１の時間デジタル変換器と前記第２の時間デジタル変換器の間のスキューに相当する値を、前記第２の時間デジタル変換器の出力に加算する第２の加算器をさらに有する
　前記（６）に記載の完全デジタル位相同期回路。
（８）
　前記出力生成部は、前記出力選択信号に基づいて、前記第１の時間デジタル変換器の出力、又は前記第１の時間デジタル変換器の出力と前記第２の時間デジタル変換器の出力に基づき生成された出力を選択し、前記位相差情報として出力するセレクタをさらに有する
　前記（７）に記載の完全デジタル位相同期回路。
（９）
　前記第２の時間デジタル変換器に入力されるイネーブル信号と、前記セレクタに入力される前記出力選択信号とを独立して制御する制御部をさらに備える
　前記（８）に記載の完全デジタル位相同期回路。
（１０）
　前記第２の時間デジタル変換器は、前記第２の分解能で位相差検出を行うメイン回路と、前記メイン回路の後段に配置される1/N掛け算器を有する
　前記（４）に記載の完全デジタル位相同期回路。
（１１）
　前記デジタル制御発振器は、位相誤差情報から得られる制御値に応じた発振器制御ワードが示す発振周波数の信号を、前記出力信号として出力し、
　前記位相誤差情報は、周波数制御入力から得られる位相制御情報と、前記位相差情報と前記積算値を加算して得られる位相情報とを減算して生成される
　前記（４）に記載の完全デジタル位相同期回路。
　１０　ADPLL回路，　１００　制御部，　１０１　REFアキュムレータ，　１０２　加算器，　１０３　ループフィルタ，　１０４　OTW IF，　１０５　DCO，　１０６　分周器，　１０７　TDC，　１０８　クロック同期部，　１０９　アキュムレータ，　１３１　N分周器，　１３２　coarse TDC，　１３３　fine TDC，　１３３Ａ　fine TDCメイン回路，　１３４　1/N掛け算器，　１３５　出力生成部，　１５１　セレクタ，　１５２　最近傍補正部，　１５３　加算器，　１５４　加算器

Claims (11)

  1. 　第１の分解能で位相差検出を行う第１の時間デジタル変換器と、
    　前記第１の分解能よりも細かい第２の分解能で位相差検出を行う第２の時間デジタル変換器と
    　を並列に備え、
    　前記第２の時間デジタル変換器は、ディセーブル可能であり、
    　前記第１の時間デジタル変換器は、基準クロック信号を同期化する際に用いられるクロック同期選択信号を、デジタル部のクロック信号を生成するクロック同期部に出力する
    　完全デジタル位相同期回路。
  2. 　前記第１の時間デジタル変換器の出力、前記第２の時間デジタル変換器の出力、及び位相差情報の出力を選択するための出力選択信号に基づいて、前記位相差情報を出力する出力生成部をさらに備える
    　請求項１に記載の完全デジタル位相同期回路。
  3. 　前記出力生成部は、
    　　前記第２の時間デジタル変換器がディセーブルとなるとき、前記第１の時間デジタル変換器の出力に基づいて、前記位相差情報を出力し、
    　　前記第２の時間デジタル変換器がイネーブルとなるとき、前記第１の時間デジタル変換器の出力、前記第２の時間デジタル変換器の出力、及び前記出力選択信号に基づいて、前記位相差情報を出力する
    　請求項２に記載の完全デジタル位相同期回路。
  4. 　前記第１の時間デジタル変換器、前記クロック同期部、及び前記位相差情報と加算される積算値を積算するアキュムレータに共通に入力される出力信号に対し、N分周器を備え、
    　前記出力信号は、デジタル制御発振器から出力される信号であり、
    　前記積算値は、前記出力信号に同期して所定値を積算して得られる
    　請求項２に記載の完全デジタル位相同期回路。
  5. 　前記第１の時間デジタル変換器の分解能は、前記出力信号の周期よりも細かい
    　請求項４に記載の完全デジタル位相同期回路。
  6. 　前記出力生成部は、最近傍補正部と第１の加算器を有し、
    　前記最近傍補正部と前記第１の加算器は、前記第２の時間デジタル変換器の測定レンジの整数倍に対応する値を前記第２の時間デジタル変換器の出力に加えて、加えた結果が前記第１の時間デジタル変換器に最も整合する値に補正する
    　請求項３に記載の完全デジタル位相同期回路。
  7. 　前記出力生成部は、前記第１の時間デジタル変換器と前記第２の時間デジタル変換器の間のスキューに相当する値を、前記第２の時間デジタル変換器の出力に加算する第２の加算器をさらに有する
    　請求項６に記載の完全デジタル位相同期回路。
  8. 　前記出力生成部は、前記出力選択信号に基づいて、前記第１の時間デジタル変換器の出力、又は前記第１の時間デジタル変換器の出力と前記第２の時間デジタル変換器の出力に基づき生成された出力を選択し、前記位相差情報として出力するセレクタをさらに有する
    　請求項７に記載の完全デジタル位相同期回路。
  9. 　前記第２の時間デジタル変換器に入力されるイネーブル信号と、前記セレクタに入力される前記出力選択信号とを独立して制御する制御部をさらに備える
    　請求項８に記載の完全デジタル位相同期回路。
  10. 　前記第２の時間デジタル変換器は、前記第２の分解能で位相差検出を行うメイン回路と、前記メイン回路の後段に配置される1/N掛け算器を有する
    　請求項４に記載の完全デジタル位相同期回路。
  11. 　前記デジタル制御発振器は、位相誤差情報から得られる制御値に応じた発振器制御ワードが示す発振周波数の信号を、前記出力信号として出力し、
    　前記位相誤差情報は、周波数制御入力から得られる位相制御情報と、前記位相差情報と前記積算値を加算して得られる位相情報とを減算して生成される
    　請求項４に記載の完全デジタル位相同期回路。
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