JP2005079835A - Ｐｌｌ発振回路及びこれを用いた電子機器 - Google Patents

Abstract

【課題】 より低ジッタなＰＬＬ発振回路を実現する。
【解決手段】 電圧制御発振器８と分周器１０との間に移相器１５を介挿し、位相器１５によって、電圧制御発振器８の発振出力信号を所定量遅延させた後、分周器１０で分周し、これを帰還信号とする。前記移相器１５において、基準信号Ｒｅｆの立ち上がり或いは立ち下がりのタイミングと前記電圧制御発振器８の発振出力信号の変化率が略零で安定している時点とが一致するように、例えば１／４周期位相がずれるように遅延させることで、前記基準信号Ｒｅｆと同期して動作する各デジタル回路のスイッチングノイズ等が電圧制御発振器８の発振出力信号に混入した場合であっても、発振出力信号が安定している時点で混入したノイズは、発振出力信号の位相ずれを引き起こさないから、スイッチングノイズ等に起因する、ＰＬＬ出力のジッタの発生を抑制することができる。
【選択図】 図１

Description

本発明は、ＰＬＬ発振回路及びこれを用いた電子機器に関し、特に、出力ジッタを低減することの可能なＰＬＬ発振回路及びこれを用いた電子機器に関する。

近年、通信或いはコンピュータといったＩＴ分野においては、高速化が進み、そこで用いられる発振器は、ジッタが低いことが求められている。
このため、発振器として広く用いられている、ＰＬＬ発振回路のジッタを低減することが要求されている。
特に、半導体集積回路を用いたＰＬＬ発振回路においては、デジタル回路及びアナログ回路が混在した回路であるため、水晶発振回路や、ＰＬＬ発振回路を構成するデジタル回路等のノイズが、電圧制御発振器等のアナログ回路に混入し、ＰＬＬ発振回路の発振出力ノイズの発生の一因となっている。

発振出力ノイズのうち、高速通信分野で問題となるのは、ジッタと呼ばれる時間軸方向のノイズである。
ところで、現在、半導体集積回路を用いて構成されるＰＬＬ発振回路は、チャージポンプを用いて、電圧制御発振器の出力に応じた帰還信号と基準信号Ｒｅｆとの位相差に応じた制御信号を生成し、この制御信号により電圧制御発振器を制御するようにしたチャージポンプ型が一般的である（例えば、非特許文献１参照）。

そして、例えば逓倍回路として用いられる場合には、例えば図１４に示すように、電圧制御発振器８の出力を分周器（ＤＩＶ）１０で分周した信号を帰還信号とし、この帰還信号と基準信号Ｒｅｆとの位相が一致するように動作するようになっている。
この図１４に示す方式では、ＰＬＬ発振回路へ入力する基準信号Ｒｅｆを出力する水晶発振回路１や、ＰＬＬ発振回路を構成するデジタル回路部である、位相比較器（ＰＤ）２、チャージポンプ（ＣＰ）４、分周器１０が発生するノイズが、電圧制御発振器８の内部信号や出力信号を変調することに起因して、電圧制御発振器８の発振出力にノイズが発生する。

そのため、これを回避するために、ＰＬＬ発振回路がロックした後にチャージポンプ２の電流を小さくし、リファレンスリークを減らすことで、ジッタを低減するようにした方法が提案されている（例えば、特許文献１参照）。なお、図１４において、６は、ローパスフィルタ（ＬＰＦ）である。
フロイド エム・ガードナー（Floyd M.Gardner）著,「チャージポンプ フェーズロックループス（Charge-Pump Phase-Lock Loops）」，vol．COM-28，１９８０年１１月 特開平７−１０６９５９号公報

しかしながら、前述のように、ＰＬＬ発振回路がロックした後にチャージポンプ２の電流を小さくしリファレンスリークを減らすようにした場合には、電源経由のノイズによるジッタを低減することはできない。このため、ジッタの低減の点からは不十分であり、ジッタをより低減することの可能なＰＬＬ発振回路が望まれていた。
そこで、この発明は、上記従来の未解決の問題に着目してなされたものであり、電源経由のノイズによるジッタを低減することの可能なＰＬＬ発振回路を提供することを目的としている。

上記目的を達成するために、第１の発明では、電圧制御発振器と、入力される基準信号と同期して動作し且つ前記基準信号と前記電圧制御発振器の発振出力信号に応じた帰還信号との位相が一致するように前記電圧制御発振器の発振周波数を制御する制御回路と、を備えたＰＬＬ発振回路において、前記基準信号波形においてその信号値が変動する変動部の発生タイミングと、前記電圧制御発振器の発振出力信号波形においてその信号値が変動する変動部の発生タイミングとがずれるように、タイミング調整を行うタイミング調整手段を備えることを特徴としている。

この第１の発明では、入力される基準信号と帰還信号との位相が一致するように制御回路によって、電圧制御発振器の発振周波数が制御され、この電圧制御発振器の発振出力信号に応じた信号が前記帰還信号として帰還される。
このとき、入力される基準信号の基準信号波形において、その信号値が変動する変動部の発生タイミング、つまり基準信号が立ち上がっているとき或いは立ち下がっているときと、電圧制御発振器の発振出力信号波形においてその信号値が変動する変動部の発生タイミング、つまり、発振出力信号波形が立ち上がっているとき或いは立ち下がっているときとがずれるように、タイミング調整手段によって調整が行われる。

ここで、制御回路がデジタル回路で構成されている場合等には、その動作に伴ってスイッチングノイズ等が発生する。このノイズは、制御回路の動作、つまり、基準信号の動作に同期して発生する。このノイズが電圧制御発振器に混入すると、発振出力信号のジッタの要因となる位相ずれ等が生じる場合がある。
前記スイッチングノイズ等が混入するタイミングと、電圧制御発振器の発振出力信号の変動部の発生タイミングとが同等のタイミングである場合には、発振出力信号に混入したノイズは、発振出力信号に対して位相ずれを伴うことになるが、このタイミングがずれた場合には、位相ずれの発生を低減することができることが知られている。

前記タイミング調整手段では、基準信号が立ち上がるとき或いは立ち下がるとき等の変動部の発生タイミング、つまり、スイッチングノイズが発生するタイミングと、電圧制御発振器の発振出力信号の変動部の発生タイミングとが一致しないように調整している。したがって、発振出力信号に位相ずれが生じることを抑制することができ、ジッタを低減することができる。

また、第２の発明では、前記タイミング調整手段は、前記電圧制御発振器の発振出力信号を遅延させる遅延手段であることを特徴としている。
この第２の発明では、タイミング調整手段は、遅延手段であって、電圧制御発振器の発振出力信号を遅延させることで、電圧制御発振器の発振出力信号の変動部の発生タイミングと、基準信号波形の変動部の発生タイミングとを調整するようにしたから、前記タイミング調整を容易に行うことができる。

また、第３の発明では、前記遅延手段は、前記基準信号波形の前記変動部の発生タイミングと、前記電圧制御発振器の発振出力信号波形においてその信号値が安定する安定部の発生タイミングとが一致するように、前記電圧制御発振器の発振出力信号を遅延させることを特徴としている。
この第３の発明では、遅延手段では、基準信号波形の変動部の発生タイミングが、前記電圧制御発振器の発振出力信号波形の安定部の発生タイミングと一致するよう調整する。ここで、電圧制御発振器の発振出力信号波形の安定部の発生タイミングで、この発振出力信号波形にノイズが混入した場合、このノイズは、発振出力信号に対して位相ずれを引き起こさないから、この時点でノイズが混入したとしても、発振出力信号に位相ずれが生じることはない。

したがって、この時点でノイズが混入するように、ノイズの発生タイミング、つまり、スイッチングノイズ等のノイズが発生するタイミング、すなわち、基準信号波形の立ち上がり或いは立ち下がりのタイミングと、発振出力信号の安定部つまり信号値の変動が小さい時点とが一致するように調整することで、発振出力信号にノイズが混入したとしても、発振出力信号の位相ずれを抑制することができる。

また、第４の発明では、前記遅延手段は、前記電圧制御発振器の発振出力信号をＮ／４周期遅延させるようになっており、Ｎは１以上の奇数であることを特徴としている。
この第４の発明では、遅延手段によって、電圧制御発振器の発振出力信号を、Ｎを１以上の奇数とするＮ／４周期遅延させる。
ここで、入力される基準信号波形の立ち上がり或いは立ち下がりのタイミングでスイッチングノイズ等のノイズが前記電圧制御発振器に混入するから、電圧制御発振器の発振出力信号を１／４周期或いは３／４周期等、Ｎを１以上の奇数とするＮ／４周期遅延させ、電圧制御発振器の発振出力信号の信号値変動が略零となるタイミングでノイズが混入されるように調整することで、スイッチングノイズ等による位相ずれの発生を的確に抑制することができ、ＰＬＬ発振回路の発振出力信号のジッタを低減することができる。

また、第５の発明では、前記電圧制御発振器は、複数段に接続された発振信号生成用素子を含んで構成され、前記遅延手段は、前記各発振信号生成用素子の出力信号全てについて、その出力信号波形の前記変動部の発生タイミングと、前記基準信号波形の前記変動部の発生タイミングとがずれるように、前記電圧制御発振器の発振出力信号を遅延させることを特徴としている。

この第５の発明では、電圧制御発振器は、例えばリングオシレータ等、複数段に接続された発振信号生成用素子を含んで構成され、各発振信号生成用素子の出力を次段の発振信号生成用素子に入力することで、発振信号を得るようにしている。
ここで、何れかの発振信号生成用素子の出力の立ち上がり或いは立ち下がりで、スイッチングノイズ等が混入した場合、これは位相ずれを引き起こすことになる。しかしながら、遅延手段では、スイッチングノイズ等の発生タイミング、つまり、基準信号の前記変動部の発生タイミングと、全ての発振信号生成用素子の出力信号の変動部の発生タイミングとがずれるように調整を行うようにしているから、リングオシレータ等、複数段の発振信号生成用素子を含んで構成される電圧制御発振器であっても、確実にジッタを低減することができる。

また、第６の発明では、前記制御回路は、前記電圧制御発振器の発振出力信号を分周する分周手段を備え、当該分周手段の出力を前記帰還信号とし、前記分周手段における分周比を変更することで前記発振出力信号の周波数を変化させるようにしたＰＬＬ発振回路であって、前記遅延手段は、前記分周手段の分周比に応じて、前記発振出力信号の遅延量を変更するようになっていることを特徴としている。

この第６の発明では、制御回路は、電圧制御発振器の発振出力信号を分周する分周手段を備えており、この分周手段の出力を帰還信号として、電圧制御発振器の周波数調整を行う。そして、分周手段での分周比を変更することで、結果的に電圧制御発振器の発振出力信号の周波数を変化させるようになっている。
したがって、前記遅延手段での遅延量を、分周手段の分周比に応じて変更することで、すなわち、前記発振出力信号の周波数に応じて遅延量を調整することができ、すなわち、発振周波数の変更に応じて前記遅延量の調整を容易に行うことができる。

また、第７の発明では、前記制御回路は、前記基準信号と前記帰還信号との位相差に応じた制御信号を生成し、前記電圧制御発振器は、当該制御信号に応じてその発振周波数を調整するようにしたＰＬＬ発振回路であって、前記遅延手段は、前記制御信号に応じて前記発振出力信号の遅延量を調整するようになっていることを特徴としている。
この第７の発明では、制御回路は、基準信号と帰還信号との位相差に応じた制御信号を生成し、この制御信号に応じて電圧制御発振器ではその発振周波数の調整を行う。

このとき、前記遅延手段では、制御信号に応じて発振出力信号の遅延量を調整する。ここで、前記制御信号は、前記発振周波数に一意に対応する信号であるから、前記制御信号に応じて前記遅延量を調整することはすなわち、前記発振周波数に応じて前記遅延量を調整することになり、発振周波数の変化に応じて前記遅延量の調整を容易に行うことができる。

また、第８の発明では、前記請求項１乃至６の何れかに記載のＰＬＬ発振回路を含んで電子機器を構成している。
この第８の発明では、発振出力信号に含まれるジッタがより低減されたＰＬＬ発振回路を含む電子機器を容易に実現することができ、より高精度な電子機器を実現することができる。

以下、本発明の実施の形態を説明する。
まず、本発明の第１の実施の形態を説明する。
図１は、第１の実施の形態におけるＰＬＬ発振回路１００の一例を示す回路図である。
このＰＬＬ発振回路１００は、公知のＰＬＬ発振回路と同様に、例えば水晶発振回路１からの基準信号Ｒｅｆと帰還信号との位相差を検出する位相比較器（ＰＤ）２と、前記位相比較器２からの位相差信号を電流信号に変換するチャージポンプ（ＣＰ）４と、当該チャージポンプ４で電流信号に変換した位相差信号をフィルタ処理するローパスフィルタ（ＬＰＦ）６と、当該ローパスフィルタ６の出力に応じて周波数制御を行う、例えばＬＣ発振器等で構成される電圧制御発振器（ＶＣＯ）８と、前記帰還信号を出力する分周器（ＤＩＶ）１０と、を備え、さらに、前記電圧制御発振器８と前記分周器１０との間に介挿された移相器１５を備えている。そして、前記電圧制御発振器８の発振出力が前記移相器１５に供給され、ここで、移相調整が行われた後、前記分周器１０に供給されるようになっている。

前記移相器１５は、例えば図２に示すように、遅延回路２０と、当該遅延回路２０の遅延量を切り替える遅延量切り替え回路３０とから構成されている。前記遅延回路２０は、例えば、複数段の遅延セルで構成される公知の電圧制御型の遅延回路で構成され、また、前記遅延量切り替え回路３０は、スイッチング素子ＳＷ及びこれと直列に接続されたトランジスタＴｒとが並列に複数接続された、公知の電流量調整回路を含んで構成されている。

そして、各スイッチング素子ＳＷ１〜ＳＷｎを操作し、複数のトランジスタＴｒ１〜Ｔｒｎのうち、有効となるトランジスタ数を変化させることで各遅延セルを流れる電流量を調整することにより各遅延セルの遅延量が調整されて、遅延回路２０に入力される信号が、所定量だけ遅延されて出力されるようになっている。
ここで、前記遅延量切り替え回路３０の遅延量は、次のようにして設定される。

“「TheDesignofLow Noise Oscillators」 Ali Hajimiri,Thomas H Lee,Kluwer Academic Publishers,1999”によると、発振器の発振出力に加わるノイズとこのノイズによる発振器出力の位相のずれとの間には、図３に示すような関係がある。
つまり、図３（ａ）に示すように、横軸を時間、縦軸を出力パルスとしたとき、出力パルスの出力電圧が立ち上がりきった時点（立ち下がりきった時点も同様）τ、つまり、電圧変化率が零もしくは小さい時点でノイズが混入した場合には、位相のずれは極小さくなる。一方、図３（ｂ）に示すように、出力パルスの出力電圧の立ち上がり途中、或いは、立ち下がり途中の時点τでノイズが混入した場合には、位相のずれが生じる。

なお、ここでは、ノイズを出す側として、前記基準信号Ｒｅｆを出力する水晶発振回路１、位相比較器２、チャージポンプ４、分周器１０とし、ノイズを受ける側として電圧制御発振器８とする。
ところで、ＰＬＬ回路で問題となるノイズは、図４に示すように、主に電源を経由したスイッチングノイズと、ローパスフィルタ６で平滑しきれない、電圧制御発振器８の制御電圧に付加されるノイズ、いわゆるリファレンスリークである。前記水晶発振回路１、位相比較器２及びチャージポンプ４は、水晶発振回路１と同じ位相でその出力パルスにスイッチングノイズが発生し、また、ロック状態では、分周器１０も同じ位相でスイッチングノイズが発生する。

したがって、各部で発生するスイッチングノイズ及びリファレンスリーク等のノイズが電圧制御発振器８に混入するタイミングがずれるように、前記遅延量切り替え回路３０における遅延量を設定する。
ここで、図５は、各部の出力信号及びノイズの発生タイミングとの対応を表したものであって、（ａ）は、水晶発振回路１及び他のデジタル回路の出力パルスの位相、（ｂ）は、水晶発振回路１及び他のデジタル回路において発生するスイッチングノイズ或いはリファレンスリーク等によりパルス上に発生するパルスノイズの位相、（ｃ）は移相器１５が配設されていない場合の電圧制御発振器８の出力信号の位相、（ｄ）は、移相器１５が配設されている場合の電圧制御発振器８の出力信号の位相である。

前記遅延量は、具体的には、図５（ｄ）に示すように、電圧制御発振器８の出力信号の電圧変化率が零またはその近傍となるタイミングと、パルスノイズが発生するタイミングとが一致するように遅延量を設定する。
例えば、基準信号Ｒｅｆを２逓倍するＰＬＬ回路では、電圧制御発振器８が基準信号Ｒｅｆの２倍の周波数の信号を出力するから、図５（ｂ）及び（ｃ）に示すように、電圧制御発振器８の出力信号の立ち上がりタイミングとパルスノイズの発生タイミングとが一致することになる。

したがって、これを回避するために、図５（ｄ）に示すように、パルスノイズが発生するタイミングと、電圧制御発振器８の出力信号の信号変化率が零近傍となる時点とが一致するように遅延量を設定する。つまり、図５に示すように、遅延量として電圧制御発振器８の出力信号の周期の１／４周期に相当する値を設定する。
次に、上記実施の形態の動作を説明する。

今、水晶発振回路１、位相比較器２、チャージポンプ４、分周器１０の出力信号が図５（ａ）の位相であるものとする。
これら各デジタル回路では、スイッチング動作を行っておりこのスイッチング動作により発生するスイッチングノイズは、図５（ｂ）に示すように、各デジタル回路の出力信号の位相と同期したタイミングで発生する。

このように各デジタル回路で発生したスイッチングノイズや、リファレンスリークは、電圧制御発振器８の出力信号に混入することになる。
ここで、電圧制御発振器８では、基準信号Ｒｅｆの２倍の周波数の発振信号を出力し、また、移相器１５では、電圧制御発振器８の出力信号を１／４周期遅延させて帰還信号として位相比較器２に供給するように設定されているものとすると、電圧制御発振器８は、基準信号Ｒｅｆの２倍の周波数の信号を出力するように動作し、且つ、基準信号Ｒｅｆに対し、電圧制御発振器８の出力信号の位相が１／４周期だけ進んだ位相の信号を出力するように動作することになる。

したがって、電圧制御発振器８の出力信号は、図５（ｄ）に示すように、その立ち上がりタイミングは、基準信号Ｒｅｆの立ち上がりタイミングとずれることになる。つまり、スイッチングノイズ等の発生タイミングとずれており、このとき、電圧制御発振器８では、基準信号Ｒｅｆよりも１／４周期だけ位相がずれるように動作するから、図５（ｂ）及び（ｄ）に示すように、スイッチングノイズ等のパルスノイズが発生するタイミングは、電圧制御発振器８の出力信号の変化率が零近傍となるタイミングと一致することになる。

したがって、前述の図３（ａ）に示すように、電圧制御発振器８の出力信号の変化率が零近傍となるタイミングで混入したパルスノイズは、その位相ずれには影響を及ぼさないことから、電圧制御発振器８の出力信号にパルスノイズが混入した場合であっても、このパルスノイズに起因して電圧制御発振器８の出力信号に位相ずれが生じることはない。
一方、前記移相器１５が介挿されていない場合には、前記電圧制御発振器８の出力信号の立ち上がりタイミングと、前記パルスノイズの発生タイミングとが一致することから、前記図３（ｂ）に示すように、電圧制御発振器８の出力信号がパルスノイズの影響をうけその位相ずれが発生することになる。

しかしながら、上述のように、電圧制御発振器８の出力信号とパルスノイズの発生タイミングとを調整することで、パルスノイズにより発生する位相ずれを抑制することができるから、すなわち、ＰＬＬ発振回路１００のジッタを抑制することができる。
なお、上記実施の形態においては、移相器１５として、図２に示すようにデジタル回路を用いた場合について説明したが、これに限るものではない。

例えば、図６に示すように、複数の抵抗Ｒ１〜Ｒｍ及びコンデンサＣ１〜Ｃｎをそれぞれスイッチング素子ＳＷ１〜ＳＷｍ、ＳＷｍ＋１〜ＳＷｍ＋ｎにより個別に選択可能に構成した公知のＲＣ回路で構成される遅延回路を構成してこれを移相器とし、各スイッチング素子ＳＷ１〜ＳＷｍ、ＳＷｍ＋１〜ＳＷｍ＋ｎによって有効とする抵抗及びコンデンサを選択することによって遅延時間を変更するようにしてもよい。

このように、移相器１５を、アナログ回路からなるＲＣ回路で構成することによって、スイッチングノイズ等が発生することなく、移相器１５を動作させることができるから、ＰＬＬ発振回路１００の出力信号に含まれるジッタをより低減することができる。
次に、本発明の第２の実施の形態を説明する。
この第２の実施の形態は、図７に示すように、前記移相器として、前記ローパスフィルタ６からの前記電圧制御発振器８を制御するための制御信号Ｖｃに応じて遅延量を調整する電圧制御型移相器１５ａを用い、制御信号Ｖｃに応じて自動的に前記遅延量を調整するようにしたものである。

前記電圧制御型移相器１５ａは、例えば図８に示すように、電圧制御可変抵抗Ｒｖと、電圧制御可変容量Ｃｖとから遅延量が決定されるＲＣ回路からなる遅延回路によって構成されている。そして、前記電圧制御可変抵抗Ｒｖ及び電圧制御可変容量Ｃｖの抵抗値及び容量値それぞれを、前記電圧制御発振器８への制御信号Ｖｃに応じて制御することで自動的に遅延時間を調整するようにしている。

つまり、制御信号Ｖｃに応じて決定される電圧可変抵抗Ｒｖの抵抗値及び電圧制御可変容量Ｃｖの容量値が、前記制御信号Ｖｃに応じて一意に決定される電圧制御発振器８の発振周波数の時に、１／４周期だけ遅延させるために必要な遅延量となり得るように、前記ローパスフィルタ６の出力特性及び、前記制御信号Ｖｃに対する前記電圧制御可変抵抗Ｒｖ及び電圧制御可変容量Ｃｖの変化特性を設定している。

これによって、前記制御電圧Ｖｃの変化に伴って、前記電圧制御可変抵抗Ｒｖの抵抗値及び電圧制御可変容量Ｃｖの容量値が変化し、これに応じて一意に決定される遅延量によって、前記電圧制御発振器８の出力信号は１／４周期だけ遅延されることになり、前記電圧制御発振器８の発振周波数に応じて前記遅延量を自動的に調整することができる。
また、このとき、電圧制御型移相器１５ａは、アナログ回路で構成されているから、電圧制御型移相器１５ａの動作に伴ってスイッチングノイズ等が発生することはない。したがって、電圧制御方位相器１５ａによるスイッチングノイズ等に起因して、電圧制御発振器８の発振出力信号に位相ずれが発生する等の影響が生じることを回避することができる。

なお、このとき、図９に示すように、電圧制御可変抵抗Ｒｖ及び電圧制御可変容量Ｃｖの制御を行うための制御器１７を設け、前記電圧制御可変抵抗Ｒｖ及び電圧制御可変容量Ｃｖを、前記制御器１７によって前記制御信号Ｖｃに応じて個別に制御するようにしてもよい。この場合には、予め前記制御信号Ｖｃと、この制御信号Ｖｃによって一意に決定される電圧制御発振器８の発振周波数であるときに必要とする遅延量を実現し得る、電圧制御可変抵抗Ｒｖの抵抗値及び電圧制御可変容量Ｃｖの容量値との対応を予め検出してこれをテーブルとして保持しておき、制御信号Ｖｃに応じて、これに対応する容量値及び抵抗値となるように、前記電圧制御可変抵抗Ｒｖ及び電圧制御可変容量Ｃｖの制御を行うようにすればよい。

このように、各可変素子を個別に制御することで、可変素子が互いに逆特性を持つ場合や、変化率が大きく異なる場合でも、的確に制御することができ、より高精度に遅延時間を調整することができる。また、前記制御器１７によって各可変素子を制御するようにしているから、各部の出力特性が変化した場合等であっても、制御器１７における各可変素子に対する制御特性を変更することで容易に対処することができる。

また、前記各実施の形態において、基準信号Ｒｅｆの周波数を一定とし、前記分周器１０における分周比を変化させることで、ＰＬＬ発振回路１００の発振周波数を変化させるように構成されている場合には、図１０に示すように、前記分周器１０の分周比の切り替えに応じて、前記移相器１５、１５ａにおける遅延時間を切り替えるようにすることも可能である。

つまり、発振周波数の変化に応じて位相が変化するから、分周器１０の分周比の切り替えに応じて前記移相器１５、１５ａの遅延量を変化させるようにしてもよい。この場合も、前記移相器を、前記図２の移相器１５に示すようなデジタル回路或いは、図６に示すようなアナログ回路で構成し、分周比に応じて遅延量を変更するようにしてもよく、また、前記移相器を、前記図８或いは図９に示すように電圧制御型移相器１５ａで構成し、前記分周比に応じた分周比信号に応じて前記電圧制御可変抵抗Ｒｖ或いは電圧制御可変容量Ｃｖを調整するようにしてもよい。

また、上記各実施の形態においては、前記移相器１５又は１５ａを、前記分周器１０の直前、つまり、前記電圧制御発振器８の発振出力をフィードバックするためのフィードバックラインに設け、前記電圧制御発振器８の出力をＰＬＬ発振出力とするようにした場合について説明したがこれに限るものではない。ＰＬＬ発振回路１００の発振信号の出力先の機器が、前記基準信号Ｒｅｆと同位相の発振出力を要求していない場合には、前記電圧制御発振器８の出力側の直近に前記移相器１５又は１５ａを介挿し、この移相器１５又は１５ａの出力をＰＬＬ発振出力として出力するようにしてもよい。要は、前記電圧制御発振器８の出力信号と、これに混入されるノイズの発生タイミングとを調整することの可能な位置であれば、例えば、前記分周器１０と前記位相比較器２との間等、どの位置に挿入してもよい。

また、上記実施の形態においては、移相器１５、１５ａを１／４周期遅延するように設定したが、これに限るものではなく、３／４周期遅延させるようにした場合でも同等の作用効果を得ることができ、要は、Ｎを１以上の奇数とする、Ｎ／４周期遅延するように設定すればよい。
また、上記各実施の形態においては、電圧制御発振器８としてＬＣ発振器に代表される、発振回路全体が同一の位相で動作する発振器を用いた場合について説明したが、これに限るものではなく、任意の電圧制御発振器を用いることができる。このとき、前記電圧制御発振器８として、例えば、図１１に示すように、多相に構成されている場合には、各相において位相ずれが発生するから、これを考慮して前記遅延量を設定するようにすればよい。

つまり、電圧制御発振器８が例えば３段のインバータＩＮＶを備えたリングオシレータで構成されている場合、相毎に４／３πずつ位相がずれているため１周期の１／３及び２／３だけ位相のずれた信号の立ち上がり或いは立ち下がりを含むことになる。
このため、これを考慮し、前記遅延時間を設定する。例えば、リングオシレータの場合には、Ｎを１以上の奇数とするＮ／（４×段数）〔周期〕等、各出力段における信号波形それぞれの立ち上がり或いは立ち下がりの変動タイミングが、前記パルスノイズの発生タイミングと一致しないように、遅延量を設定すればよい。

つまり、例えば、前記図１１に示す、インバータ３段のリングオシレータの場合には、例えば、１／１２周期、３／１２周期、或いは、５／１２周期等だけずらすようにすればよい。
このようにすることによって、図１２に示すように、各フェーズの出力波形の立ち上がり或いは立ち下がりのタイミングそれぞれと、各パルスノイズの発生タイミングとをずらすことができる。このため、各フェーズの出力波形毎に、パルスノイズによる位相ずれの発生を抑制することができるから、結果的に最終的に出力される電圧制御発振器８の発振出力の位相ずれを抑制することができる。

また、上記各実施の形態におけるＰＬＬ発振回路を、例えば、図１３に示すように、ＣＤＲ(Clock Data Recovery)回路に組み込み、より高精度にデータ信号の再生を行うことの可能なＣＤＲ回路を構成するようにしてもよい。
この場合、あるデータ信号Ｄinを、上記ＰＬＬ発振回路１００に入力するようにし、このデータ信号Ｄinにロックすることで、クロック信号ＣＬＫを抽出する。そして、例えばＤ型フリップフロップ回路等によって、抽出したクロック信号ＣＬＫを用いてデータ信号Ｄinに対してラッチをかけることで、データ信号Ｄinのタイミング補正を行い、リタイミングデータ信号Ｄin′を出力する。

これによって、データ信号Ｄinのみから、クロック信号ＣＬＫと、ノイズ除去されたデータ信号であるリタイミングデータ信号Ｄin′を得ることができ、いわゆる、ＣＤＲ回路を実現することができる。ここで、前記ＰＬＬ発振回路１００は、ジッタの少ない発振信号を出力するから、より高精度にデータ再生を行うことの可能なＣＤＲ回路を、容易に実現することができる。

なお、ＣＤＲ回路に限らず、ＰＬＬ発振回路を用いた各種回路や、電子機器等であっても適用することができる。
なお、上記各実施の形態において、水晶発振回路１、位相比較器２、チャージポンプ４、ローパスフィルタ６、分周器１０が制御回路に対応し、位相器１５、１５ａがタイミング調整手段及び遅延手段に対応し、分周器１０が分周手段に対応し、図１１のインバータＩＮＶが発振信号生成用素子に対応している。

本発明の第１の実施の形態におけるＰＬＬ発振回路の一例を示すブロック図である。 図１の移相器の一例を示す回路図である。 ノイズが混入するタイミングと位相のずれとの関係を説明するための説明図である。 図１の電圧制御発振器へのノイズの混入経路を説明するための説明図である。 本発明の動作説明に供する説明図である。 移相器のその他の例である。 本発明の第２の実施の形態におけるＰＬＬ発振回路の一例を示すブロック図である。 図７の移相器の一例を示す回路図である。 図７の移相器のその他の例を示す回路図である。 ＰＬＬ発振回路のその他の例を示すブロック図である。 リングオシレータで構成される電圧制御発振器の一例である。 電圧制御発振器がリングオシレータで構成されている場合の移相器の遅延量の設定方法を説明するための説明図である。 本発明のＰＬＬ発振回路を用いたＣＤＲ回路の一例である。 従来のＰＬＬ発振回路の一例である。

符号の説明

１ 水晶発振回路、２ 位相比較器、４ チャージポンプ、６ ローパスフィルタ、８ 電圧制御発振器、１０ 分周器、１５ 移相器

Claims (8)

1. 電圧制御発振器と、入力される基準信号と同期して動作し且つ前記基準信号と前記電圧制御発振器の発振出力信号に応じた帰還信号との位相が一致するように前記電圧制御発振器の発振周波数を制御する制御回路と、を備えたＰＬＬ発振回路において、
   前記基準信号波形においてその信号値が変動する変動部の発生タイミングと、前記電圧制御発振器の発振出力信号波形においてその信号値が変動する変動部の発生タイミングとがずれるように、タイミング調整を行うタイミング調整手段を備えることを特徴とするＰＬＬ発振回路。
2. 前記タイミング調整手段は、前記電圧制御発振器の発振出力信号を遅延させる遅延手段であることを特徴とする請求項１記載のＰＬＬ発振回路。
3. 前記遅延手段は、前記基準信号波形の前記変動部の発生タイミングと、前記電圧制御発振器の発振出力信号波形においてその信号値が安定する安定部の発生タイミングとが一致するように、前記電圧制御発振器の発振出力信号を遅延させることを特徴とする請求項２記載のＰＬＬ発振回路。
4. 前記遅延手段は、前記電圧制御発振器の発振出力信号をＮ／４周期遅延させるようになっており、Ｎは１以上の奇数であることを特徴とする請求項３記載のＰＬＬ発振回路。
5. 前記電圧制御発振器は、複数段に接続された発振信号生成用素子を備え、
   前記遅延手段は、前記各発振信号生成用素子の出力信号全てについて、その出力信号波形の前記変動部の発生タイミングと、前記基準信号波形の前記変動部の発生タイミングとがずれるように、前記電圧制御発振器の発振出力信号を遅延させることを特徴とする請求項２記載のＰＬＬ発振回路。
6. 前記制御回路は、前記電圧制御発振器の発振出力信号を分周する分周手段を備え、当該分周手段の出力を前記帰還信号とし、前記分周手段における分周比を変更することで前記発振出力信号の周波数を変化させるようにしたＰＬＬ発振回路であって、
   前記遅延手段は、前記分周手段の分周比に応じて、前記発振出力信号の遅延量を変更するようになっていることを特徴とする請求項２乃至５の何れか１項に記載のＰＬＬ発振回路。
7. 前記制御回路は、前記基準信号と前記帰還信号との位相差に応じた制御信号を生成し、前記電圧制御発振器は、当該制御信号に応じてその発振周波数を調整するようにしたＰＬＬ発振回路であって、
   前記遅延手段は、前記制御信号に応じて前記発振出力信号の遅延量を調整するようになっていることを特徴とする請求項２乃至６の何れか１項に記載のＰＬＬ発振回路。
8. 前記請求項１乃至７の何れかに記載のＰＬＬ発振回路を含む構成を有することを特徴とする電子機器。

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