JP7389037B2 - 時間同期装置、電子機器、時間同期システム及び時間同期方法 - Google Patents

時間同期装置、電子機器、時間同期システム及び時間同期方法 Download PDF

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Description

関連出願の相互参照
本出願は、２０１８年６月１１日に提出された第２０１８１０５９６４１３．９号である中国特許出願の優先権を主張し、ここで、上記中国特許出願の開示事項全体が、この出願の一部として援用される。
本発明の実施例は、時間同期装置、電子機器、時間同期システム及び時間同期方法に関する。
分散型ネットワーク情報時代において、ネットワークシステム内の各機器が作動の協力と一致、情報の正確伝送を実現させるため、多くの業界において、例えば、情報技術（ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ、ＩＴ）業界の「正時でのオークション」、「リーダーの選出」、金融業界の「株式市場の開閉」、通信業界の「同期ネットワーキング」などのビジネスプロセスでは、ネットワークシステムにおける各機器のクロック同期が非常に重要である。ネットワーククロック同期技術の鍵は、各機器のローカルクロックの周波数であり、クロックの周波数が大きいほど、ネットワークからローカル装置に同期される時間の精度が高くなり、各機器間の作動協力性と一致性がより向上する。
本発明の少なくとも一つの実施例では、電子機器に用いられる時間同期装置を提供し、前記時間同期装置は、信号生成回路と時間調整回路を含む。信号生成回路は、周波数制御ワードを生成するように構成される制御回路と、初期周波数を有する入力信号と前記周波数制御ワードを受信し、前記周波数制御ワードと前記入力信号に応じて、目標周波数を有する出力信号を生成して出力するように構成される信号調整回路と、を含む。前記時間調整回路は、前記目標周波数を有する出力信号に基づいて、前記電子機器のクロック信号に対して同期調整操作を行うように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記制御回路は、水晶発振ドリフトの影響パラメータに応じて、前記周波数制御ワードを生成するように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、信号生成回路は、前記影響パラメータを取得するように構成されるパラメータ取得回路をさらに含む。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記水晶発振ドリフトの影響パラメータは、温度パラメータを含み、前記パラメータ取得回路は、温度検出サブ回路を含み、前記温度検出サブ回路は、前記温度パラメータを検出するように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記温度検出サブ回路は、温度検出器と第１カウンターを含み、前記温度検出器は、環境温度を検出するように構成され、前記温度パラメータは前記環境温度を含み、前記第１カウンターは、前記環境温度と参照温度に応じて、周波数変化量を記録するように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記制御回路は、下記の式に基づいて、前記環境温度に応じて、前記周波数制御ワードを生成するように構成され、
Figure 0007389037000001
 ここで、ＦＮは前記周波数制御ワードを表し、ＦＴＯは前記参照温度に対応する参照周波数制御ワードを表し、ｆΔは基準時間単位の周波数を表し、
Figure 0007389037000002
 ここで、Δｆは前記周波数変化量を表し、ｒ、ｐ、ｄ、ｇは定数であり、ΔＴは前記環境温度と前記参照温度との差であり、ΔＴ＝Ｔ１－Ｔ２であり、Ｔ１は前記環境温度を表し、Ｔ２は前記参照温度を表し、ｎは正の整数である。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記水晶発振ドリフトの影響パラメータは、劣化パラメータを含み、前記パラメータ取得回路は、劣化読み取りサブ回路を含み、前記劣化読み取りサブ回路は、水晶発振源の前記劣化パラメータを読み取るように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記劣化読み取りサブ回路は、劣化読み取り素子と第２カウンターを含み、前記劣化読み取り素子は、前記水晶発振源の劣化速度を読み取り、さらに前記劣化速度に対応する参照時間を読み取るように構成され、前記劣化パラメータは、前記劣化速度と前記参照時間を含み、前記第２カウンターは、前記参照時間の数を記録するように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記制御回路は、下記の式に基づいて、前記劣化速度に応じて、前記周波数制御ワードを生成するように構成され、
Figure 0007389037000003
 ＦＮは前記周波数制御ワードを表し、ＦＡＯは参照周波数制御ワードを表し、γは前記劣化パラメータの積を表し、ここで、γ＝ｖ・ｔであり、ｖは劣化速度を表し、ｔは前記参照時間の数を表し、ｔは自然数である。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記信号調整回路は、基準時間単位生成サブ回路と周波数調整サブ回路を含み、基準時間単位生成サブ回路は、前記初期周波数を有する前記入力信号を受信し、前記初期周波数に応じて、基準時間単位を生成して出力するように構成され、周波数調整サブ回路は、前記周波数制御ワードと前記基準時間単位に応じて、前記目標周波数を有する前記出力信号を生成して出力するように構成される。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記基準時間単位生成サブ回路は、所定の発振周波数で発振するように構成される電圧制御発振器と、前記電圧制御発振器の出力周波数を基準出力周波数にロックするように構成される第１位相ロックループ回路と、等間隔の位相を有するＫ個の出力信号を出力するように構成されるＫ個の出力端と、を含み、ここで、Ｋは１より大きい正の整数であり、前記基準出力周波数はｆｄとして表し、前記基準時間単位は、前記Ｋ個の出力端により出力された、隣接する任意の二つの出力信号間の時間幅であり、前記基準時間単位は△として表し、Δ＝１／（Ｋ・ｆｄ）である。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記基準時間単位生成サブ回路は、電圧制御遅延器と、第２位相ロックループ回路と、Ｋ個の出力端とを含み、前記電圧制御遅延器は、一つ又はカスケード接続された複数の遅延ユニットを含み、前記入力信号と前記第２位相ロックループ回路の出力信号に応じて、遅延信号を発生するように構成され、前記第２位相ロックループ回路は、前記入力信号と前記遅延信号に応じて、前記電圧制御遅延器の出力周波数を基準出力周波数にロックするように構成され、前記Ｋ個の出力端は、等間隔の位相を有するＫ個の出力信号を出力するように構成され、ここで、Ｋは１より大きい正の整数であり、前記基準出力周波数はｆｄとして表し、前記基準時間単位は、前記Ｋ個の出力端により出力された隣接する任意の二つの出力信号間の時間幅であり、前記基準時間単位は△として表し、Δ＝１／（Ｋ・ｆｄ）である。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記周波数調整サブ回路は、下記の式に基づいて、前記周波数制御ワードと前記基準時間単位に応じて、前記目標周波数を特定するように構成され、
Figure 0007389037000004
 ここで、ｆＴＡＦ－ＤＰＳは前記目標周波数を表し、Ｆは前記周波数制御ワードを表す。
例えば、本発明の少なくとも一つの実施例で提供された時間同期装置において、前記周波数調整サブ回路は、時間平均周波数直接周期合成器を含む。
本発明の少なくとも一つの実施例では電子機器をさらに提供し、前記電子機器は、上記のいずれかに記載の時間同期装置を含む。
例えば、本発明の少なくとも一つの実施例で提供された電子機器は、前記初期周波数を有する入力信号を提供するように構成される周波数源をさらに含む。
本発明の少なくとも一つの実施例では時間同期システムをさらに提供し、前記時間同期システムは、複数の電子機器を含む。前記複数の電子機器における少なくとも一つは、上記のいずれかに記載の電子機器である。
本発明の少なくとも一つの実施例では、上記のいずれかに記載の時間同期装置に適用される時間同期方法をさらに提供し、前記時間同期方法は、周波数制御ワードを生成するステップと、前記周波数制御ワードと前記入力信号に応じて、前記目標周波数を有する出力信号を生成して出力するステップと、前記目標周波数を有する出力信号に基づいて、前記電子機器のクロック信号に対して同期調整操作を行うステップと、を含む。
本発明の実施例の技術案をより明確に説明するために、実施例の図面を以下で簡単に説明する。以下に説明される図面は、本発明のいくつかの実施例に関するのみ、本発明を限定することではないことは明らかである。
図１はクロックのネットワークでの分散の概略図である。 図２は本発明の少なくとも一つの実施例で提供された電子機器の概略ブロック図である。 図３は本発明の少なくとも一つの実施例で提供された電子機器に用いられる時間同期装置の概略ブロック図である。 図４は本発明の少なくとも一つの実施例で提供された信号生成回路の概略ブロック図である。 図５は本発明の少なくとも一つの実施例で提供された信号生成回路の他の概略ブロック図である。 図６Ａは本発明の少なくとも一つの実施例で提供された基準時間単位生成サブ回路の概略構成図である。 図６Ｂは本発明の少なくとも一つの実施例で提供された他の基準時間単位生成サブ回路の概略構成図である。 図７は本発明の少なくとも一つの実施例で提供された等間隔の位相を有するＫ個の基準出力信号の概略図である。 図８は本発明の少なくとも一つの実施例で提供された周波数調整サブ回路の概略ブロック図である。 図９は本発明の少なくとも一つの実施例で提供された周波数調整サブ回路の的作動原理概略図である。 図１０Ａは本発明の少なくとも一つの実施例で提供された周波数調整サブ回路の構成概略図である。 図１０Ｂは本発明の少なくとも一つの実施例で提供された他の周波数調整サブ回路の構成概略図である。 図１１は本発明の少なくとも一つの実施例で提供された時間同期システムの概略ブロック図である。 図１２は本発明の少なくとも一つの実施例で提供された時間同期システムの、ネットワーク時間同期プロトコルＮＴＰに基づいて時間を同期する概略図である。 図１３は本発明の少なくとも一つの実施例で提供された時間同期方法の概略フローチャートである。
本発明に係る実施例の目的、技術案及びメリットをより明確にするために、以下、本発明の実施例の図面を参照しながら、本発明の実施例を明確かつ完全に説明する。勿論、ここで記載された実施例は、ただ本発明の実施例の一部だけであり、本発明の全ての実施例ではない。ここで記載された本発明の実施例に基づき、当業者が創造的な活動をしない前提で得られる他の実施例は全て本発明の技術範囲に含まれる。
特に定義されていない限り、本明細書で使用される技術用語又は科学用語は、本発明の当業者によって一般的に理解されるのと同じ意味を有する。本明細書で使用する「第１の」、「第２の」などの単語は、いずれも順序、数または重要性を示すことではなく、構成部分間を区別するためにのみ使用される。「備える」又は「含む」などの単語は、要素又は物体、及び同等物を包含することを意味し、他の要素又は物体を除外することではない。「接続されている」又は「連結されている」などの単語は、物理的又は機械的接続に限定されず、直接接続または間接接続に関わらず、電気的接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対的な位置関係を示すためにのみ使用され、述べられた物体の絶対位置が変化すると、当該相対的な位置関係も変化される。
本発明の実施例の以下の説明を明確且つ簡潔にするために、既知の機能及び既知の部材への詳細な説明は、本発明では省略されている。
図１はクロックのネットワークでの分散の概略図である。図１に示すように、ビッグデータネットワーク（例えば、インターネット）に直面する場合、すべてのネットワークノードのクロックを同期させるために、複数のクロックリンクによってすべてのネットワークノードを駆動する必要がある。単純なソフトウェアによる方法、単純なハードウェアによる方法、ハードウェアとソフトウェアの組み合わせによる方法など、クロックを同期させる方法は数多くある。具体的に、クロック同期方法には、一方向の時刻提供（Ｏｎｅ－ｗａｙ ｔｉｍｉｎｇ）、双方向の時刻提供（ｔｗｏ－ｗａｙ ｔｉｍｉｎｇ）、ネットワーククロック同期技術、及びネットワークメッセージによるクロック修正（例えば、ＮＴＰやＰＴＰ技術）が含まれる。一方向の時刻提供と双方向の時刻提供の精度は、比較的低く、ネットワーククロック同期技術とネットワークメッセージによるクロック修正は、一方向の時刻提供と双方向の時刻提供よりも高い精度を持っている。クロック同期方法は、周波数同期方法を含み、例えば、１０ＭＨｚや５ＭＨｚなどの標準周波数をケーブルまたは光ケーブルで直接伝達すること（ただし、この方法には多くの制限要因がある）、マスタークロックとスレーブクロックの時間差を測定して取得し、マスタークロックとスレーブクロックの時間差をロックして周波数ロックを実現すること、又は周波数偏差を間接的に算出して周波数修正を完了することである。しかしながら、上記のすべてのクロック同期方法では、時間精度の修正幅が限定されており、サーバとクライアントの間には、ハードウェア、ソフトウェア、ネットワークリンクなどの要因による差異があるため、各要因の変化は、いずれもネットワーク内の各機器の時間修正に影響を与える。
本発明の少なくとも一つの実施例では、電子機器に用いられる時間同期装置、電子機器、時間同期システム及び時間同期方法を提供する。当該時間同期装置は、信号生成回路を介して周波数の十分に大きな出力信号を合成でき、出力信号の周波数の粒度が高いことで、電子機器に、より正確な同期クロックを取得させ、ネットワークシステム内の電子機器の作動協力性と一致性をより向上させる。
以下、本発明の実施例について、図面を参照しながら詳細に説明するが、本発明はこれらの具体的な実施例に限定されるものではない。
図２は本発明の少なくとも一つの実施例で提供された電子機器の概略ブロック図である。図３は本発明の少なくとも一つの実施例で提供された電子機器に用いられる時間同期装置の概略ブロック図である。図４は本発明の少なくとも一つの実施例で提供された信号生成回路の概略ブロック図である。図５は本発明の少なくとも一つの実施例で提供された信号生成回路の他の概略ブロック図である。
例えば、図２に示すように、本発明の少なくとも一つの実施例で提供された電子機器５０は、本発明の少なくとも一つの実施例で提供された時間同期装置１０００を含むことができる。電子機器５０は、例えばデータ伝送機能を有する任意の装置であってもよく、スマートフォン、タブレットパーソナルコンピュータ、電子ブックリーダー、ラップトップポータブルコンピュータ、デスクトップコンピュータなどを含むが、これらに限定されず、本発明の実施例はこれを限定しない。
例えば、図３に示すように、本発明の少なくとも一つの実施例で提供された時間同期装置１０００は、信号生成回路１００と時間調整回路１５０を含む。図４に示すように、信号生成回路１００は、制御回路１１と信号調整回路１２を含む。制御回路１１は、周波数制御ワードを生成するように構成される。信号調整回路１２は、初期周波数を有する入力信号と周波数制御ワードを受信し、周波数制御ワードと入力信号に基づいて、目標周波数を有する出力信号を生成し出力するように構成される。例えば、時間調整回路１５０は、目標周波数を有する出力信号に基づいて、当該電子機器のクロック信号を調整して，同期クロック信号を取得するように構成される。
例えば、図２に示すように、電子機器５０は周波数源２００をさらに含むことができる。周波数源２００は、初期周波数を有する入力信号を提供するともに、当該入力信号を信号生成回路１００に伝送するように構成される。例えば、初期周波数は、周波数源２００により実際的に生成し出力した信号の周波数を表すことができる。目標周波数は、ユーザの所望しようとする信号の周波数を表す。例えば、目標周波数は、信号生成回路１００によって出力された信号が到達可能な周波数を表す。例えば、目標周波数は初期周波数より大きい。目標周波数は、クロック同期を必要とする端末機器の時間同期精度に関わる。
例えば、ネットワーククロック同期システムは、第１端末機器と第２端末機器を含み、第１端末機器と第２端末機器は、時間を同期化する必要がある。第１端末機器のローカルクロック信号の周波数がｆである場合、当該第１端末機器が調整可能な周波数正確度は１／ｆである。第１端末機器と第２端末機器間において修正する必要がある時間誤差がｔであり、ｔ＞１／ｆの場合、第１端末機器は、第２端末機器との時間誤差をよりよく修正して，第１端末機器と第２端末機器の間の時間同期をよりよく実現することができる。修正された時間誤差は、ｔ０＝Ｎ０／ｆであり、Ｎ０は整数であり、Ｎ０は、ｔを１／ｆで除算した結果（すなわち、ｔ×ｆ）に最も近接する整数を表することができ、第１端末機器の同期時間修正能力は、δ＝ｔ－ｔ０＝ｔ－Ｎ０／ｆとして表すことができ、δは、第１端末機器の時間を修正した後、第１端末機器と第２端末機器の間の時間誤差を表すことができる。ｆが大きいほど、Ｎ０とｔ×ｆがより近接し、時間誤差δが小さくなる。しかし、修正される時間誤差がｔ＜１／ｆの場合、当該第１端末機器によって時間誤差を修正することが非常に難しく、又は、第１端末機器の時間を修正した後取得した修正時間が、第２端末機器の時間と、まだ大きな誤差がある。よって、端末機器が修正しようとする時間誤差がｔである場合、目標周波数ｆＴＡＦ－ＤＰＳの範囲は、ｆＴＡＦ－ＤＰＳ＞１／ｔであってもよい。
例えば、周波数源２００は、自励発振源と合成周波数源を含んでもよい。例えば、自励発振源は、水晶発振器、空洞発振器、及び電圧制御発振器などを含む。合成周波数源は、直接アナログ周波数源、直接デジタル周波数源、間接アナログ周波数源、及び間接デジタル周波数源を含む。
例えば、周波数源２００は、通常の水晶発振器（Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ、ＸＯ）、温度補償水晶発振器（Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏｍｐｅｎｓａｔｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ、ＴＣＸＯ）及び定温水晶発振器（Ｏｖｅｎ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ、ＯＣＸＯ）などの水晶発振源を含むことができる。
例えば、クロック同期技術は、同期時間検出と、リモートクロック推定と、ローカルクロックキャリブレーションを含むことができる。電子機器の同期時間精度の式は、
π＝Ｃ１・ε＋Ｃ２・Ｇ１＋Ｃ３・Ｇ２＋Ｃ４・ｕ＋Ｃ５・Ｇｓ
と表すことができる。
ここで、πは同期時間精度を表し、εはリモートクロックを読み取る際の伝送遅延不確実性を表し、Ｇ１はクロックドリフト（つまり、水晶発振源の周波数ドリフト）を表し、Ｇ２は読み取りクロック粒度を表し、ｕは調整粒度比率を表し、Ｇｓはクロック設定粒度を表す。Ｃ１、Ｃ２、Ｃ３、Ｃ４及びＣ５は重み係数である。Ｇ２、ｕ及びＧｓは、いずれも周波数源によって生成された入力信号の初期周波数ｆｃに直接又は間接に関する。電子機器のクロックのカウンターが、入力信号の初期周波数ｆｃのステップサイズ（１／ｆｃ）に従って増加するため、ｆｃが大きいほど、同期時間精度πが大きくなる（πが小さいほど、同期時間精度が高める）。
例えば、上記の同期時間精度の式から、水晶発振源の周波数ドリフトが同期時間精度に影響を与え、通常は、作動する環境温度と素子の劣化によって、水晶発振源の周波数ドリフトが発生されることが分かる。したがって、水晶発振源の周波数ドリフトによって出力信号の目標周波数に与える影響を補償して、同期時間の精度を向上させる必要がある。周波数制御ワードは、出力信号の目標周波数を制御するために用いられ、水晶発振器源の周波数ドリフトに従って、周波数制御ワードを変化させることで、出力信号の目標周波数への補償を実現する。
例えば、制御回路１１は、水晶発振ドリフトの影響パラメータを取得し、影響パラメータに基づいて周波数制御ワードを生成するように構成される。つまり、周波数制御ワードは、水晶発振ドリフトの影響パラメータに基づいて変化されることができる。水晶発振ドリフトの影響パラメータが変化する場合、周波数制御ワードも対応的な変化が発生する。
例えば、入力信号及び出力信号は、いずれもパルス信号である。
例えば、周波数制御ワードは、出力信号の目標周波数を制御するためのものである。信号調整回路１２は、当該周波数制御ワードと入力信号の初期周波数とに基づいて、出力信号を生成し、生成された出力信号の周波数を目標周波数とすることで、異なる機器の時間同期の精度ニーズを満たす。例えば、同一な初期周波数に対して、周波数制御ワードが変化すると、目標周波数も対応的に変化することで、同一な初期周波数を有する入力信号が、異なる目標周波数を有する出力信号に変換されることができ、異なる電子機器のニーズを満たす。
例えば、図４に示すように、信号生成回路１００はパラメータ取得回路１３をさらに含む。パラメータ取得回路１３は、水晶発振ドリフトの影響パラメータを検出するように構成されることで、水晶発振ドリフトの影響パラメータによる出力信号の目標周波数への影響を補償する。
例えば、水晶発振ドリフトの影響パラメータによって、周波数源により生成された入力信号の初期周波数が、異なる条件において同一ではない。例えば、水晶発振ドリフトを影響する要因は、環境温度と周波数源劣化などを含むことができる。例えば、一部の例において、環境温度の影響により、初期周波数の周波数誤差が±１０ｐｐｍまで到達することができる。周波数源劣化の影響により、周波数源により生成された入力信号の初期周波数の周波数誤差は、時間とともに増加し、徐々に積み重ねる。本発明の実施例において、水晶発振ドリフトの影響パラメータを検出することで、当該水晶発振ドリフトの影響パラメータに基づいて周波数制御ワードを生成し、そして信号調整回路１２は周波数制御ワードに基づいて補償された出力信号を生成することができる。つまり、当該出力信号の目標周波数がユーザによって予め設定された周波数にもっと近接するか、又は周波数と同一することで、水晶発振ドリフトの影響パラメータによる出力信号の目標周波数の誤差を補償することを実現する。よって、本発明の少なくとも一つの実施例で提供された信号生成回路１００は、周波数源の物理的構造を変更しないまま、出力信号の周波数を補償し、出力信号の周波数誤差を補正して、ネットワークシステムにおける各機器の時間同期の正確度を向上させる。
なお、製造誤差の影響により、周波数源により生成された入力信号の初期周波数は、一定な一つの製造誤差を有することができ、出力信号の目標周波数を影響してしまう。よって、水晶発振ドリフトを影響する要因は、製造誤差などを含むことができ、本発明ではこれを限定しない。
例えば、一部の例において、図５に示すように、水晶発振ドリフトの影響パラメータは、温度パラメータＴ０を含む。パラメータ取得回路１３は、温度検出サブ回路１３１を含む。温度検出サブ回路１３１は、温度パラメータＴ０を検出して、環境温度による出力信号の目標周波数の誤差を補償するように構成される。
例えば、温度検出サブ回路１３１は、温度検出器と第１カウンターを含むことができる。温度検出器は、環境温度を検出するように構成され、温度パラメータＴ０は環境温度を含むことができる。第１カウンターは、環境温度と参照温度に基づいて周波数変化量を記録するように構成される。
例えば、温度パラメータと周波数変化量との関係は、非線形であるが、これに限られず、特殊な温度センサによって温度パラメータと周波数変化量との線形比例関係を出力してもよい。例えば、本発明において、温度パラメータと周波数変化量との関係式は、以下のように表すことができる。
Figure 0007389037000005
ここで、Δｆは周波数変化量を表し、ｒ、ｐ、ｄ、ｇは、いずれも定数であり、ΔＴは環境温度と参照温度との差であり、ΔＴ＝Ｔ１－Ｔ２であり、Ｔ１は環境温度を表し、Ｔ２は参照温度を表し、ｎは正の整数である。例えば、参照温度は２５℃であってもよく、つまりＴ２＝２５であってもよいが、これに限られない。参照温度は他の値であってもよく、本発明ではこれを限定しない。
例えば、実際の状況に応じて、温度係数ｒ、ｐ、ｄ、ｇの値を具体的に設定してもよい。上記式における温度係数の数はｎに関わる。温度パラメータと周波数変化量間との関係が２次の非線形関係である場合、ｎは２であり、この場合、温度パラメータと周波数変化量との関係式は、以下のように表すことができる。
Figure 0007389037000006
従って、上記式では三つの温度係数のみを含み、即ち、ｒ、ｐ、ｇのみを含む。しかし、ｎが他の値である場合、上記式の温度係数の数も対応的に変化する。
例えば、周波数変化量は、信号調整回路１２によって生成された出力信号の目標周波数の変化量を表す。つまり、周波数変化量は下記の式で表すことができる。
Figure 0007389037000007
ここで、ｆ１は現在の環境温度における出力信号の目標周波数を表し、ｆ２は参照温度における出力信号の目標周波数を表す。
例えば、周波数制御ワードと周波数変化量との関係式は、以下のように表すことができる。
Figure 0007389037000008
ここで、ＦＮは周波数制御ワードを表し、ＦＴＯは参照温度に対応する参照周波数制御ワード（即ち、参照温度における周波数制御ワード）を表し、ｆΔは基準時間単位の周波数を表す。参照周波数制御ワードＦＴＯは予め検出して電子機器のメモリに記憶してもよい。例えば、制御回路は、式８に基づいて、環境温度に応じて、周波数制御ワードを生成するように構成されてもよい。
例えば、本発明の少なくとも一つの実施例で提供された信号生成回路において、温度検出器によって環境温度を検出し、制御回路１１に温度パラメータをリアルタイムにフィードバックしてもよく、制御回路１１は、温度パラメータに基づいて、周波数制御ワードをリアルタイムに調整することで、温度による出力信号の目標周波数の周波数誤差をリアルタイムに補正することができる。
例えば、他のいくつかの例において、図５に示すように、水晶発振ドリフトの影響パラメータは、劣化パラメータＡ０を含む。パラメータ取得回路１３は、劣化読み取りサブ回路１３２を含んでもよい。劣化読み取りサブ回路１３２は、水晶発振源の劣化パラメータＡ０を読み取るように構成されることで、周波数源の劣化による出力信号の目標周波数の誤差を補償する。
例えば、劣化読み取りサブ回路１３２は、劣化読み取り素子と第２カウンターを含んでもよい。劣化読み取り素子は、水晶発振源の劣化速度を読み取り、さらに水晶発振源の劣化速度に対応する参照時間を読み取るように構成され、劣化パラメータは劣化速度と参照時間を含む。第２カウンターは、参照時間の数を記録するように構成される。
なお、劣化速度は、水晶発振源自身の性質により決められるので、当該水晶発振源の使用中、劣化速度は一定な値と見なすことができる。劣化速度は、当該水晶発振源を製造するメーカーによって提供され、当該劣化速度は、電子機器のメモリに記憶してもよく、劣化速度というパラメータを使用する必要がある場合、劣化読み取り素子によって、電子機器のメモリから直接に読み取る。
例えば、水晶発振源の劣化速度は、ｐｐｍ（ｐａｒｔｓ ｐｅｒ ｍｉｌｌｉｏｎ、１００万分の１）、又はｐｐｂ（ｐａｒｔｓ ｐｅｒ ｂｉｌｌｉｏｎ、１０億分の１）で表すことができる。例えば、水晶発振源の劣化速度が±５ｐｐｍ／ｙｅａｒである場合、１年において、水晶発振源により生成された信号の周波数の誤差値が±５ｐｐｍ以内であることを表し、水晶発振源の劣化速度が±１ｐｐｍ／ｍｏｕｔｈである場合、１ヶ月において、水晶発振源により生成された信号の周波数の誤差値が±１ｐｐｍ以内であることを表す。
例えば、参照時間は劣化速度に関わり、水晶発振源の劣化速度の単位時間が年である場合、例えば、水晶発振源の劣化速度が±５ｐｐｍ／ｙｅａｒである場合、参照時間は１年であり、水晶発振源の劣化速度の単位時間が月である場合、例えば、水晶発振源の劣化速度が±１ｐｐｍ／ｍｏｎｔｈである場合、参照時間は一ケ月である。
例えば、周波数制御ワードと劣化パラメータとの関係式は、以下のように表すことができる。
Figure 0007389037000009
ここで、ＦＮは周波数制御ワードを表し、ＦＡＯは参照周波数制御ワードを表し、γは劣化パラメータの積を表し、ここで、γ＝ｖ・ｔであり、ｖは劣化速度を表し、ｔは参照時間の数を表し、ｔは自然数で、即ち、０、１、２．．．．．．である。参照周波数制御ワードＦＡＯは初めて周波数源を使用する際に対応する周波数制御ワードを表すことができ、参照周波数制御ワードＦＡＯは予め検出して電子機器のメモリに記憶してもよい。例えば、制御回路は、式（９）に基づいて、劣化速度に応じて、周波数制御ワードを生成するように構成されてもよい。
例えば、劣化速度の単位時間が年ある場合、即ち、参照時間が１年である場合、周波数源２００が１年未満使用された場合、ｔはいずれも０であり、周波数源２００が１年以上且つ２年未満使用された場合、ｔは１であり、以後も同様に類推する。
例えば、本発明の少なくとも一つの実施例で提供された信号生成回路において、劣化読み取りサブ回路１３２は、所定の時間ごとに、制御回路１１に劣化パラメータＡ０を伝送することで、周波数制御ワードに対して劣化補正を行うことができる。所定の時間は、１０日、１ヶ月、１年などであってもよい。例えば、所定の時間は、参照時間と同じであってもよい。例えば、参照時間が１年である場合、所定の時間も１年であってもよく、即ち、１年ごとに周波数制御ワードに対して一回の劣化補正を行う。
なお、いくつかの実施例において、パラメータ取得回路１３は、温度検出サブ回路１３１と劣化読み取りサブ回路１３２を同時に含むことで、環境温度と周波数源の劣化が出力信号に対する影響を同時に補償することができる。
例えば、図５に示すように、制御回路１１は、算出サブ回路１１１と出力サブ回路１１２を含むことができる。算出サブ回路１１１は、パラメータ取得回路１３から水晶発振ドリフトの影響パラメータ（例えば、影響パラメータは、劣化パラメータＡ０と温度パラメータＴ０などを含む）を取得し、水晶発振ドリフトの影響パラメータに応じて、周波数制御ワードＦを生成するように構成される。出力サブ回路１１２は、周波数制御ワードＦを信号調整回路１２に出力するように構成される。
例えば、算出サブ回路１１１は、上記の式８及び／又は式９に応じて、周波数制御ワードを算出することができる。
例えば、出力サブ回路１１２は、クロック信号の制御において、算出サブ回路１１１により算出された周波数制御ワードＦを信号調整回路１２に出力することができる。
例えば、制御回路１１は、ハードウェア回路により実現されてもよい。例えば、算出サブ回路１１１と出力サブ回路１１２は、ハードウェア回路によって実現されてもよい。算出サブ回路１１１は、例えば、トランジスタ、抵抗器、コンデンサ、増幅器などの要素によって構成されてもよい。出力サブ回路１１２は、例えば、トリガーなどの要素によって構成されてもよい。もちろん、制御回路１１の機能もソフトウェアにより実現されてもよい。例えば、算出サブ回路１１１と出力サブ回路１１２の機能も、ソフトウェアにより実現されてもよい。例えば、プロセッサによってメモリに記憶された命令とデータを実行することで、算出サブ回路１１１と出力サブ回路１１２の機能を実現することができる。
例えば、図５に示すように、信号調整回路１２は、基準時間単位生成サブ回路１２１と周波数調整サブ回路１２２を含むことができる。基準時間単位生成サブ回路１２１は、初期周波数ｆｃを有する入力信号を受信し、初期周波数に応じて、基準時間単位Δを生成して出力するように構成される。周波数調整サブ回路１２２は、周波数制御ワードＦと基準時間単位Δに応じて、目標周波数ｆＴＡＦ－ＤＰＳを有する出力信号を生成して出力するように構成される。
図６Ａは本発明の少なくとも一つの実施例で提供された基準時間単位生成サブ回路の概略構成図である。図６Ｂは本発明の少なくとも一つの実施例で提供された他の基準時間単位生成サブ回路の概略構成図である。図７は本発明の少なくとも一つの実施例で提供された等間隔の位相を有するＫ個の基準出力信号の概略図である。
例えば、基準時間単位生成サブ回路１２１は、初期周波数に応じて、等間隔の位相を有するＫ個の基準出力信号と基準時間単位を生成して出力するように構成される。基準時間単位生成サブ回路１２１は、位相ロックループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）又は遅延ロックループ（ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ、 ＤＬＬ）を含むことができる。
例えば、いくつかの例において、基準時間単位生成サブ回路１２１は、ＰＬＬを含んでもよい。図６Ａに示すように、基準時間単位生成サブ回路１２１は、電圧制御発振器（ＶＣＯ）１２１１、第１位相ロックループ回路１２１２、Ｋ個の出力端１２１３を含むことができる。電圧制御発振器１２１１は、所定の発振周波数で発振するように構成される。第１位相ロックループ回路１２１２は、電圧制御発振器１２１１の出力周波数を基準出力周波数にロックするように構成される。Ｋ個の出力端１２１３は、等間隔の位相を有するＫ個の出力信号を出力するように構成され、Ｋは１より大きい正の整数で、例えば、Ｋ＝１６、３２、１２８又は他の数値である。
例えば、基準時間単位は△として表すことができ、基準出力周波数はｆｄとして表すことができる。図７に示すように、基準時間単位△は、Ｋ個の出力端１２１３により出力された隣接する任意の二つの出力信号間の時間幅（ｔｉｍｅ ｓｐａｎ）である。基準時間単位△は、通常、多段の電圧制御発振器１２１１によって生成される。電圧制御発振器１２１１によって生成された信号の周波数ｆｖｃｏは、第１位相ロックループ回路１２１２により既知の基準出力周波数ｆｄにロックすることができ、即ち、ｆｄ＝ｆｖｃｏである。
例えば、基準時間単位△は、以下の式で算出することができる。
Figure 0007389037000010
ここで、Ｔｄは多段の電圧制御発振器１２１１により生成された信号の周期を表す。ｆΔは基準時間単位の周波数を表し、即ち、ｆΔ＝１／Δ＝Ｋ・ｆｄである。
例えば、第１位相ロックループ回路１２１２は、位相検出器（ＰＦＤ）、ループフィルタ（ＬＰＦ）、分周器（Ｎ）を含む。例えば、本発明の実施例において、まず、初期周波数を有する入力信号が位相検出器に入力されることができ、そして、ループフィルタに入り、続いて、電圧制御発振器に入り、最後に、電圧制御発振器により生成された所定の発振周波数ｆｖｃｏを有する信号が、分周器により分周されて、分周信号の分周周波数ｆｖｃｏ／Ｎを取得することができ、分周周波数ｆｖｃｏ／Ｎが位相検出器にフィードバックされ、位相検出器は、入力信号の初期周波数ｆｃと分周周波数ｆｖｃｏ／Ｎとを比べ、初期周波数ｆｃと分周周波数ｆｖｃｏ／Ｎとの周波数と位相が同一である場合、両者間の誤差は０になり、この場合、ＰＬＬはロック状態になる。
なお、ループフィルタはローパスフィルタであってもよい。分周器の分周係数はＮであり、Ｎは実数で、Ｎは１以上である。
例えば、基準出力周波数ｆｄは初期周波数ｆｃに関わる。例えば、電圧制御発振器１２１１により生成された信号の周波数ｆｖｃｏと初期周波数ｆｃ間の関係は、ｆｖｃｏ＝Ｎ×ｆｃとして表すことができ、ｆｄ＝ｆｖｃｏであるため、基準時間単位△は、Δ＝Ｔｄ／Ｋ＝１／（Ｋ・ｆｄ）＝１／（Ｋ・Ｎ・ｆｃ）として表すことができる。分周係数Ｎが１である場合、ｆｖｃｏ＝ｆｃであり、さらに、ｆｄ＝ｆｖｃｏであるため、基準出力周波数ｆｄは初期周波数ｆｃに等しくなることができる。つまり、ｆｄ＝ｆｃである。
例えば、他のいくつかの例において、基準時間単位生成サブ回路１２１はＤＬＬを含んでもよい。ＤＬＬは、ＣＭＯＳ技術で実現することで、ＤＬＬが任意なチップと回路に容易に集積でき、信号生成回路のコストを削減し、効率を向上させる。例えば、図６Ｂ示すように、基準時間単位生成サブ回路１２１は、電圧制御遅延器１２１４、第２位相ロックループ回路１２１５、Ｋ個の出力端１２１３を含む。電圧制御遅延器１２１４は、一つ又はカスケード接続された複数の遅延ユニットを含むことができ、入力信号と第２位相ロックループ回路１２１５的出力信号に応じて、遅延信号を発生するように構成される。第２位相ロックループ回路１２１５は、入力信号と遅延信号に応じて、電圧制御遅延器１２１４の出力周波数を基準出力周波数にロックするように構成される。Ｋ個の出力端１２１３は、等間隔の位相を有するＫ個の出力信号を出力するように構成され、Ｋは１より大きい正の整数である。
例えば、図６Ｂ示すように、第２位相ロックループ回路１２１５は、位相検出器（ＰＦＤ）、チャージポンプ（図示せず）、ループフィルタ（ＬＰＦ）などを含むことができる。位相検出器は、入力信号の初期周波数ｆｃとフィードバックされた遅延信号の周波数ｆｄｂ間の位相差を検出し、当該位相差をチャージポンプに出力する。チャージポンプは、当該位相差に応じて、位相差に正比例する電圧信号を出力し、電圧信号をループフィルタに出力する。ループフィルタは、当該電圧信号の高調波をフィルタリングすることで、電圧制御遅延器１２１４の制御電圧Ｖｃｏｍを取得する。
例えば、遅延ユニットが、２対１の多重化ゲート回路（ＭＵＸ２＿１）などを含んでもよい。遅延ユニットの遅延時間は、制御電圧Ｖｃｏｍに応じて変化することができ、例えば、遅延ユニットの制御電圧がＶｃｏｍであり、遅延時間がＴｖｃｏｌである場合、ＶｃｏｍはＴｖｃｏｌに正比例する。
例えば、基準出力周波数をｆｄとして表し、基準時間単位を△として表す。基準時間単位△は、Ｋ個の出力端により出力された隣接する任意の二つの出力信号間の時間幅であり、Δ＝１／（Ｋ・ｆｄ）である。基準出力周波数ｆｄは初期周波数ｆｃに等しいため、Δ＝１／（Ｋ・ｆｃ）である。
例えば、周波数源２００により生成された入力信号の初期周波数がｆｃであり、基準出力周波数ｆｄが初期周波数ｆｃに等しい場合、即ち、ｆｄ＝ｆｃである場合、入力信号の時間粒度は１／ｆｄであり、信号生成回路１００により、周波数源から出力された入力信号の初期周波数ｆｃを調整してから、目標周波数ｆＴＡＦ－ＤＰＳを有する出力信号を取得することができ、出力信号の時間粒度は△であり、即ち、１／（Ｋ・ｆｄ）であり、Ｋは１より大きい正の整数であり、出力信号の時間粒度１／（Ｋ・ｆｄ）は、入力信号の時間粒度１／ｆｄより小さいため、当該信号生成回路を含む電子機器の時間同期の精度がより高くなり、作動協力性がより良好である。例えば、一つの例において、周波数源２００により生成された入力信号の初期周波数ｆｃ＝２０ＭＨｚである場合、入力信号の時間粒度は５０ｎｓであり、周波数粒度は５×１０－８である。信号生成回路が当該入力信号を処理してから、出力信号を取得し、出力信号の時間粒度は△であり、周波数粒度は１／（Ｋ・ｆｃ）である。△が非常に小さくしてもよく、例えば、Ｋが１０２４である場合、△は４８．８ｐｓになることができ、よって、出力信号の時間粒度は４８．８ｐｓであり、出力信号の周波数粒度は、４．９×１０－１１であることで、入力信号に比べて、出力信号の時間粒度と周波数粒度がすべてＫ（つまり、１０２４）倍増加されている。
入力信号と出力信号との時間粒度と周波数粒度間の対応関係は、以下の表１に示すようである。
Figure 0007389037000011
上記の表１から分かるように、本発明の信号生成回路は、入力信号を調整して、出力信号を取得し、出力信号の目標周波数が入力信号の初期周波数より大きいため、出力信号の時間粒度と周波数粒度とが、いずれも上がることができる。
なお、図６Ａ及び図６Ｂに示された回路構造は、基準時間単位生成サブ回路１２１の例示的な実現方式にすぎない。基準時間単位生成サブ回路１２１の具体的な構成はこれに限定されるものではなく、他の回路構成で構成してもよいが、ここでは限定しない。
図８は本発明の少なくとも一つの実施例で提供された周波数調整サブ回路の概略ブロック図を示す。図９は本発明の少なくとも一つの実施例で提供された周波数調整サブ回路の的作動原理概略図を示す。
例えば、図８示すように、周波数調整サブ回路１２２は、第１入力モジュール１２２１、第２入力モジュール１２２２、出力モジュール１２２３を含む。第１入力モジュール１２２１は、基準時間単位生成サブ回路１２１からの、等間隔の位相を有するＫ個の基準出力信号と基準時間単位を受信するように構成される。第２入力モジュール１２２２は、制御回路１１からの周波数制御ワードを受信するように構成される。出力モジュール１２２３は、周波数制御ワード及び基準時間単位とマッチングする、目標周波数を有する出力信号を生成して出力するように構成される。
例えば、周波数調整サブ回路１２２は、時間平均周波数直接周期合成器（ＴＡＦ－ＤＰＳ）を含んでもよい。時間平均周波数直接周期合成器（Ｔｉｍｅ－Ａｖｅｒａｇｅ－Ｆｒｅｑｕｅｎｃｙ Ｄｉｒｅｃｔ Ｐｅｒｉｏｄ Ｓｙｎｔｈｅｓｉｓ、ＴＡＦ－ＤＰＳ）技術は、あらゆる周波数のパルス信号を生成できる新しい周波数合成技術である。つまり、ＴＡＦ－ＤＰＳ合成器は、小さな周波数粒度の細かい周波数調整を実現できる。また、単一なパルスの各々が直接構築されるため、ＴＡＦ－ＤＰＳ合成器の出力周波数は瞬時に変更され、すなわち、周波数スイッチングの迅速さがある。実験により、ＴＡＦ－ＤＰＳ合成器の周波数の粒度は、数ｐｐｂ（ｐａｒｔｓ ｐｅｒ ｂｉｌｌｉｏｎ）に達する可能性がある。任意の周波数の生成と周波数の迅速なスイッチングは、従来の周波数源に比べてＴＡＦ－ＤＰＳ合成器の主な利点である。ＴＡＦ－ＤＰＳ合成器は、本発明の実施例による周波数調整サブ回路１２２のある具体的な実現方式である。
よって、本発明の実施例で提供された信号生成回路は、以下のような利点を含むが、これに限られない。
（１）低コストと実現の柔軟性。ＴＡＦ－ＤＰＳに基づく周波数補償器は、完全にデジタル設計され、ＨＤＬエンコーディングによってプログラミング可能な論理素子（ＦＰＧＡなど）に書き込むことができ、周波数補償器のパラメータもいつでも簡単に設定することができる。したがって、周波数補償器の機能は、特別な専用回路なしで、一般的なＦＰＧＡまたは他のプログラミング可能な素子によって実現される。もちろん、ＡＳＩＣを使用して周波数補償器の機能を実現してもよい。
（２）高精度。ＴＡＦ－ＤＰＳにより出力されたパルス信号の周波数／周期を正確に制御でき、その周波数分解能は１０億分の１レベルに達するため、時間同期の精度を効果的に向上できる。
例えば、ＴＡＦ－ＤＰＳ合成器は、プログラミング可能な論理素子（例えば、ＡＳＩＣまｔ或ＦＰＧＡ）を用いて実現してもよい。又は、ＴＡＦ－ＤＰＳ合成器は、従来のアナログ回路素子を用いて実現してもよい。本発明はこれを限定しない。
以下、図９を参照して、ＴＡＦ－ＤＰＳ合成器に基づく周波数調整サブ回路の作動原理を説明する。
例えば、図９に示すように、ＴＡＦ－ＤＰＳ合成器５１０に基づく周波数調整サブ回路１２２は、基準時間単位５２０と周波数制御ワード５３０との二つの入力を有する。周波数制御ワード５３０は、Ｆとして表し、Ｆ＝Ｉ＋ｒであり、Ｉは１より大きい整数であり、ｒは分数である。
例えば、ＴＡＦ－ＤＰＳ合成器５１０は、一つの出力ＣＬＫ５５０を有する。当該ＣＬＫ５５０は、合成された時間平均周波数クロック信号である。本発明の少なくとも一つの実施例において、ＣＬＫ５５０は目標周波数を有する出力信号である。基準時間単位５２０に応じて、ＴＡＦ－ＤＰＳ合成器５１０は、第１周期ＴＡ＝Ｉ・Δと第２周期ＴＢ＝（Ｉ＋１）・Δとの２種類の周期を発生することができる。つまり、出力ＣＬＫ５５０は、クロックパルス列５４０であり、当該クロックパルス列５４０は、第１周期ＴＡ５４１と第２周期ＴＢ５４２がインターリーブされて構成される。分数ｒは、第２周期ＴＢの発生確率を制御するためのものであり、よって、ｒも第１周期ＴＡの発生確率を特定することができる。
例えば、図９に示すように、出力信号ＣＬＫ５５０の周期ＴＴＡＦ－ＤＰＳは以下の式で表すことができる。
Figure 0007389037000012
よって、周波数制御ワード５３０がＦ＝Ｉ＋ｒである場合、
Figure 0007389037000013
 を取得することができる。
上記式１２から分かるように、ＴＡＦ－ＤＰＳ合成器５１０により出力された出力信号ＣＬＫの周期ＴＴＡＦ－ＤＰＳは、周波数制御ワード５３０と線形比例になる。周波数制御ワード５３０が変化する場合、ＴＡＦ－ＤＰＳ合成器５１０により出力された出力信号の周期ＴＴＡＦ－ＤＰＳも同一な形式で変化される。
また、周期Ｔは周波数ｆに反比例するので、所定の条件を満たす場合、例えば、周波数制御ワード５３０の変化量が非常に小さい場合（所定の閾値より小さい場合）、出力信号の目標周波数も、周波数制御ワード（Ｆ）の波形変化にほぼ線形に追従することができる。制御回路１１は、水晶発振ドリフトの影響パラメータに応じて、周波数制御ワードを生成することができ、そしてＴＡＦ－ＤＰＳ合成器５１０は、当該周波数制御ワードに応じて、目標周波数を有する出力信号を生成し、当該目標周波数は周波数制御ワードに対応し、周波数制御ワードを調整することで目標周波数を調整可能で、温度パラメータと劣化パラメータに基づいて、周波数制御ワードを補償してから、対応的に、目標周波数も補償される。
例えば、上記式１０と式１２に基づいて、目標周波数は以下のように表す。
ｆＴＡＦ－ＤＰＳ＝１／ＴＴＡＦ－ＤＰＳ＝１／（Ｆ・Δ）＝（Ｋ・ｆｄ）／Ｆ
ここで、ｆＴＡＦ－ＤＰＳは目標周波数を表し、Ｆは周波数制御ワードを表す。例えば、周波数調整サブ回路は、当該式に基づいて、周波数制御ワードと基準時間単位に応じて、目標周波数を特定するように構成される。
図１０Ａは本発明の少なくとも一つの実施例で提供された周波数調整サブ回路の構成概略図である。図１０Ｂは本発明の少なくとも一つの実施例で提供された他の周波数調整サブ回路の構成概略図である。
以下、図１０Ａと図１０Ｂを参照して、ＴＡＦ－ＤＰＳ合成器の回路構成について説明する。
例えば、図１０Ａに示すように、いくつかの実施例において、第１入力モジュール１２２１は、Ｋ→１マルチプレクサ７１１を含むことができる。Ｋ→１マルチプレクサ７１１は、等間隔の位相を有するＫ個の基準出力信号を受信する複数の入力端と、制御入力端と、出力端とを有する。
例えば、出力モジュール１２２３は、トリガー回路７３０を含む。トリガー回路７３０は、パルス列を生成するためのものである。パルス列は、例えば、第１周期ＴＡのパルス信号と第２周期ＴＢのパルス信号とがインターリーブされて構成される。トリガー回路７３０は、Ｄトリガー、インバータ、出力端を含む。Ｄトリガーは、データ入力端と、Ｋ→１マルチプレクサ７１１の出力端からの出力を受信するためのクロック入力端と、第１クロック信号ＣＬＫ１を出力するための出力端とを含む。インバータは、第１クロック信号ＣＬＫ１を受信するためのインバータ入力端と、第２クロック信号ＣＬＫ２を出力するためのインバータ出力端とを含む。トリガー回路７３０の出力端は、目標周波数を有する出力信号Ｓｏｕｔとして、第１クロック信号ＣＬＫ１を出力するためのものである。
例えば、第１クロック信号ＣＬＫ１はパルス列を含む。第２クロック信号ＣＬＫ２はＤトリガーのデータ入力端に接続される。
例えば、第２入力モジュール１２２２は、論理制御回路７４０を含む。論理制御回路７４０は、制御回路１１により出力された周波数制御ワードＦを受信するための入力端と、第１クロック信号ＣＬＫ１を受信するためのクロック入力端と、第１入力モジュール１２２１のＫ→１マルチプレクサの制御入力端に接続された出力端とを含む。
例えば、図１０Ｂに示すように、他のいくつかの実施例において、第１入力モジュール１２２１は、第１Ｋ→１マルチプレクサ７２１と、第２Ｋ→１マルチプレクサ７２３と、２→１マルチプレクサ７２５とを含む。第１Ｋ→１マルチプレクサ７２１と第２Ｋ→１マルチプレクサ７２３は、それぞれ、等間隔の位相を有するＫ個の信号を受信するための複数の入力端と、制御入力端と、出力端とを含む。２→１マルチプレクサ７２５は、制御入力端と、出力端と、第１Ｋ→１マルチプレクサ７２１からの出力を受信するための第１入力端と、第２Ｋ→１マルチプレクサ７２３からの出力を受信するための第２入力端とを含む。
例えば、図１０Ｂに示すように、出力モジュール１２２３は、トリガー回路を含む。トリガー回路は、パルス列を生成するためのものである。トリガー回路は、Ｄトリガー７６１と、インバータ７６３と、出力端７６２とを含む。Ｄトリガー７６１は、データ入力端と、２→１マルチプレクサ７２５の出力端からの出力を受信するためのクロック入力端と、第１クロック信号ＣＬＫ１を出力するための出力端とを含む。インバータ７６３は、第１クロック信号ＣＬＫ１を受信するための入力端と、第２クロック信号ＣＬＫ２を出力するための出力端と含む。トリガー回路の出力端７６２は、目標周波数を有する出力信号Ｓｏｕｔとして、第１クロック信号ＣＬＫ１を出力するためのものである。
例えば、第１クロック信号ＣＬＫ１が２→１マルチプレクサ７２５の制御入力端に接続され、第２クロック信号ＣＬＫ２がＤトリガー７６１のデータ入力端に接続されている。
例えば、図１０Ｂに示すように、第２入力モジュール１２２２は、第１論理制御回路７０と第２論理制御回路７４を含む。第１論理制御回路７０は、第１加算器７０１と、第１レジスタ７０３と、第２レジスタ７０５とを含む。第２論理制御回路７４は、第２加算器７４１と、第３レジスタ７４３と、第４レジスタ７４５とを含む。
第１加算器７０１は、周波数制御ワードＦと第１レジスタ７０３に記憶された最上位ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔｓ、例えば、５ビット）とを加算し、そして、第２クロック信号ＣＬＫ２の立ち上がりエッジで、加算結果を第１レジスタ７０３に格納する。又は、第１加算器７０１は、周波数制御ワードＦと第１レジスタ７０３に記憶された全部の情報とを加算し、第２クロック信号ＣＬＫ２の立ち上がりエッジで、加算結果を第１レジスタ７０３に格納する。第２クロック信号ＣＬＫ２の次の立ち上がりエッジで、第１レジスタ７０３に記憶された最上位ビットを、第１Ｋ→１マルチプレクサ７２１の選択信号として第２レジスタ７０５に記憶し、前記選択信号は、Ｋ個の多相入力信号から一つの信号を第１Ｋ→１マルチプレクサ７２１の第１出力信号として選択するためのものである。
第２加算器７４１は、周波数制御ワードＦと第１レジスタ７０３に記憶された最上位ビットを加算し、そして、第２クロック信号ＣＬＫ２の立ち上がりエッジで、加算結果を第３レジスタ７４３に格納する。第１クロック信号ＣＬＫ１の次の立ち上がりエッジで、第３レジスタ７４３に記憶されている情報を、第２Ｋ→１マルチプレクサ７２３の選択信号として第４レジスタ７４５に記憶し、前記選択信号は、Ｋ個の多相入力信号から一つの信号を第２Ｋ→１マルチプレクサ７２３の第２出力信号として選択するためのものである。
第１クロック信号ＣＬＫ１の立ち上がりエッジで、２→１マルチプレクサ７２５は、第１Ｋ→１マルチプレクサ７２１からの第１出力信号と第２Ｋ→１マルチプレクサ７２３からの第２出力信号のうち一方を２→１マルチプレクサ７２５の出力信号として選択し、Ｄトリガー７６１の入力クロック信号とする。
例えば、図１０Ａと図１０Ｂに示されたＴＡＦ－ＤＰＳ合成器により出力された出力信号Ｓｏｕｔの周期（ＴＴＡＦ－ＤＰＳ）は、上記の式１２に基づいて算出できる。例えば、周波数制御ワードは、Ｆ＝Ｉ＋ｒの形式で設定し、ここで、Ｉは［２，２Ｋ］の範囲内の整数であり、ｒは［０，１）の範囲内の小数である。
なお、ＴＡＦ－ＤＰＳに関する作動原理は、文献Ｌ．ＸＩＵ、「Ｎａｎｏｍｅｔｅｒ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ ｂｅｙｏｎｄ ｔｈｅ Ｐｈａｓｅ－Ｌｏｃｋｅｄ Ｌｏｏｐ」、Ｐｉｓｃａｔａｗａｙ、ＮＪ ０８８５４、 ＵＳＡ、 Ｊｏｈｎ Ｗｉｌｅｙ ＩＥＥＥ－ｐｒｅｓｓ， ２０１２と、Ｌ． ＸＩＵ、「Ｆｒｏｍ Ｆｒｅｑｕｅｎｃｙ ｔｏ Ｔｉｍｅ－Ａｖｅｒａｇｅ－Ｆｒｅｑｕｅｎｃｙ： ａ Ｐａｒａｄｉｇｍ Ｓｈｉｆｔ ｉｎ ｔｈｅ Ｄｅｓｉｇｎ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ Ｓｙｓｔｅｍ」、Ｐｉｓｃａｔａｗａｙ、 ＮＪ ０８８５４、 ＵＳＡ、 Ｊｏｈｎ Ｗｉｌｅｙ ＩＥＥＥ－ｐｒｅｓｓ、 ２０１５とを参照することができる。その全内容は参照により本明細書に援用する。
図１１は本発明の少なくとも一つの実施例で提供された時間同期システムの概略ブロック図を示す。図１２は本発明の少なくとも一つの実施例で提供された時間同期システムの、ネットワーク時間同期プロトコルＮＴＰに基づいて時間を同期する概略図を示す。
例えば、本発明の少なくとも一つの実施例で提供された時間同期システム６０は、複数の電子機器を含むことができる。複数の電子機器のうち少なくとも一つは、上記のいずれかの一項に記載の電子機器である。電子機器の信号生成回路は、目標周波数を有する出力信号を生成することができ、電子機器の時間調整回路は、目標周波数を有する出力信号に基づいて、当該電子機器のクロック信号に対して同期調整操作を行うことで、電子機器のネットワーク時間同期の精度をより向上させる。
例えば、時間同期システム６０における各電子機器は、いずれも上記任意な実施例に記載の電子機器であるため、時間同期システム６０における各電子機器は、いずれも、時間同期システム６０における複数の電子機器の時間を同期させるように、目標周波数を有する出力信号に基づいてそのクロック信号を調整することができる。出力信号の目標周波数が周波数源により出力された元の入力信号の初期周波数より大きいため、時間同期システム６０における複数の電子機器の時間同期精度は高く、各電子機器が作動する場合の一致性、協力性がより良好である。
例えば、図１１に示すように、いくつかの例において、時間同期システム６０は、二つの電子機器を含み、当該二つの電子機器は、それぞれ、第１電子機器６１と第２電子機器６２である。第１電子機器６１は、クライアント側に位置され、第２電子機器６２は、サーバ側に位置される。図１２に示すように、第１電子機器６１は、第１タイムスタンプで、第１ネットワークメッセージを第２電子機器６２に送信するように構成される。第１ネットワークメッセージには、当該第１電子機器６１の第１タイムスタンプでの時間情報が付随される。第１タイムスタンプで、第１電子機器６１での時間はＴ１であるため、第１ネットワークメッセージには当該時間Ｔ１が含まれ、第２電子機器６２での時間はＴ１＋ｄ１であり、ｄ１は第１電子機器６１と第２電子機器６２間の同期時間の誤差であり、第１電子機器６１と第２電子機器６２間の位置差異により、第２電子機器６２は第２タイムスタンプで第１ネットワークメッセージを受信する。第２タイムスタンプで、第２電子機器６２での時間はＴ２であり、このとき、第１電子機器６１での時間はＴ２－ｄ１である。第２電子機器６２の内部システムの時間遅延を介して、第２電子機器６２は第３タイムスタンプで第２ネットワークメッセージを第１電子機器６１に出力する。第２ネットワークメッセージには、当該第２電子機器６２の第２タイムスタンプでの時間情報と、第２電子機器６２の第３タイムスタンプでの時間信号と、第１ネットワークメッセージに含まれる第１電子機器６１の第１タイムスタンプでの時間情報とが付随されている。第３タイムスタンプで、第２電子機器６２での時間はＴ３であり、第１電子機器６１での時間はＴ３－ｄ１である。よって、第２ネットワークメッセージには、時間Ｔ１、時間Ｔ２、時間Ｔ３とが含まれている。第１電子機器６１は、第４タイムスタンプで、第２ネットワークメッセージを受信する。第４タイムスタンプで、第１電子機器６１での時間はＴ４であり、第２電子機器６２での時間はＴ４＋ｄ１である。そして、第１電子機器６１は、時間Ｔ１、Ｔ２、Ｔ３、Ｔ４に基づいて第１電子機器６１と第２電子機器６２間の時間偏差を算出し、第１電子機器６１のクロック信号を調整して、第１電子機器６１の同期クロック信号を取得することができる。当該第１電子機器６１の同期クロック信号は、第２電子機器６２と同期するクロック信号を表し、つまり、当該同期クロック信号は、第２電子機器６２のクロック信号と同期される。
例えば、第１電子機器６１の同期クロック信号の精度は、第１電子機器６１の信号生成回路により出力された出力信号の目標周波数の値に正の相関があり、目標周波数が大きいほど、第１電子機器６１の同期クロック信号の精度が高い。例えば、目標周波数が１００ＨＺである場合、第１電子機器６１の同期クロック信号の時間粒度（即ち、同期精度）は、０．０１ｓである。
例えば、ｄ２は、ネットワークメッセージが第１電子機器６１と第２電子機器６２との間で伝送されるときにかかる一方向平均遅延時間であり、ｄ２は、以下の式で表すことができる。
Figure 0007389037000014
例えば、図１２に示すように、ｄ２１（以下、第１伝送遅延時間として表す）は、第１ネットワークメッセージが第１電子機器６１から第２電子機器６２に伝送される過程中の伝送遅延時間であり、ｄ２２（いか、第２伝送遅延時間として表す）は、第２ネットワークメッセージが第２電子機器６２から第１電子機器６１に伝送される過程中の伝送遅延時間であり、両者は以下の関係がある。
Figure 0007389037000015
同期時間誤差ｄ１は、
Figure 0007389037000016
 として表すことができる。
第１伝送遅延時間ｄ２１と第２伝送遅延時間ｄ２２とが等しい場合、つまり、ｄ２１＝ｄ２２＝ｄ２になり、同期時間誤差ｄ１は、
Figure 0007389037000017
 として表すことができる。
即ち、第１電子機器６１の時間と第２電子機器６２の時間とは、［（Ｔ２－Ｔ１）＋（Ｔ３－Ｔ４）］／２との差がある。例えば、一つの例において、時間Ｔ１が１０：００：００であり、時間Ｔ２が１１：００：０１であり、時間Ｔ３が１１：００：０２であり、時間Ｔ４が１０：００：０３である場合、一方向伝送ネットワークメッセージの時間は、ｄ２＝（３－１）／２＝１秒であり、つまり、一方向伝送遅延は１秒であり、同期時間誤差は、ｄ１＝（１：００：０１＋００：５９：５９）／２＝１時間であり、つまり、修正しよう時間誤差は１時間である。
なお，第１伝送遅延時間ｄ２１と第２伝送遅延時間ｄ２２とは、お互いに異なってもよく、即ち、ｄ２１とｄ２２とは等しくなくてもよい。ネットワーク時間同期プロトコルＮＴＰは、クライアント側／サーバ側モード、ピアモード、ブロードキャストモード、マルチキャストモードなどを含み、異なる作動モードにおいて、電子機器の時間同期方式は異なり、本発明ではこれを限定しない。例えば、上記の例において、時間Ｔ３は１１：００：０２であり、第１電子機器６１の時間を第２電子機器６２の時間に強制的に更新する必要がある場合、第１電子機器６１の時間Ｔ４を直接にＴ３＋ｄ２（１ｓ）に更新すればよい。つまり、第４タイムスタンプで、第１電子機器６１のクロック信号は１１：００：０３であり、第２電子機器６２のクロック信号は１１：００：０３であり、つまり、第１電子機器６１のクロック信号は第２電子機器６２のクロック信号と同期される。
例えば、第１電子機器６１は、第２電子機器６２の時間と同期するように、そのクロック信号を調整する必要がある。第１電子機器６１で調整する必要がある時間誤差が、ｄ１＝［（Ｔ２－Ｔ１）＋（Ｔ３－Ｔ４）］／２である。よって、第１電子機器６１における信号生成回路により生成された出力信号の目標周波数ｆＴＡＦ－ＤＰＳがｄ１＞１／ｆＴＡＦ－ＰＤＳという関係式を満たす場合、第１電子機器６１は当該時間誤差をよりよく修正することができ、第１電子機器６１は、第２電子機器６２との時間とよりよく同期することができる。
例えば、一つの例において、ｄ１が０．０７ｓであり、第１電子機器６１における信号生成回路により生成された出力信号の目標周波数ｆＴＡＦ－ＰＤＳが１００Ｈｚである場合、第１電子機器６１の出力信号の時間粒度は０．０１ｓであり、ｄ１＞１／ｆＴＡＦ－ＰＤＳであるため、第１電子機器６１が第２電子機器６２との時間誤差を修正することができ、修正された時間が０．０７ｓであるため、第１電子機器６１と第２電子機器６２との時間が完全に同期する。しかし、目標周波数ｆＴＡＦ－ＰＤＳが２００Ｈｚである場合、ｄ１＞１／ｆＴＡＦ－ＰＤＳであるが、第１電子機器６１の出力信号の時間粒度が０．０２ｓで、第１電子機器６１が第２電子機器６２との時間誤差を完全に修正できず、第１電子機器６１の修正可能な時間が０．０６ｓで、このような場合、修正された第１電子機器６１と第２電子機器６２とは、時間誤差が０．０１ｓである。第１電子機器６１と第２電子機器６２との時間誤差閾値が０．０２ｓである場合、修正された時間誤差は時間誤差閾値より小さく、修正された第１電子機器６１のクロック信号が時間同期システムの時間同期ニーズを満たす。
図１３は本発明の少なくとも一つの実施例で提供された時間同期方法の概略フローチャートである。本発明の少なくとも一つの実施例で提供された時間同期方法は、本発明の任意の実施例に記載の時間同期装置に適用することができる。
例えば、図１３に示すように、時間同期方法は、以下のようなステップを含むことができる。
Ｓ１１において、周波数制御ワードを生成する。
Ｓ１２において、周波数制御ワードと入力信号とに応じて、目標周波数を有する出力信号を生成して出力する。
Ｓ１３において、目標周波数を有する出力信号に基づいて、電子機器のクロック信号に対し同期調整する。
本発明の実施例で提供された時間同期方法は、十分に大きい目標周波数を有する出力信号を合成でき、即ち、出力信号の周波数粒度が高いことで、各電子機器がより正確な同期クロックを取得し、各電子機器がネットワークシステムにおける作動協力性と一致性がよりよくなる。
例えば、ステップＳ１１は、パラメータ取得回路により水晶発振ドリフトの影響パラメータを検出するステップと、水晶発振ドリフトの影響パラメータに基づいて、周波数制御ワードを生成するステップと、周波数制御ワードを信号調整回路に出力するステップとを含むことができる。
例えば、ステップＳ１２は、初期周波数を有する入力信号受信し、初期周波数を有する入力信号に基づいて、基準時間単位を生成して出力するステップと、周波数制御ワードと基準時間単位に基づいて、目標周波数を有する出力信号を生成して出力するステップとを含むことができる。
例えば、目標周波数を有する出力信号は、ＴＡＦ－ＤＰＳ合成器により生成されてもよい。
なお、ステップＳ１１とステップＳ１２とは、本発明の任意の実施例に記載の時間同期装置における信号生成回路により実現してもよく、ステップＳ１３は、本発明の任意の実施例に記載の時間同期装置における時間調整回路により実現してもよく、類似な操作又はステップはここで繰り返さない。
例えば、ステップＳ１３において、電子機器のクロック信号を同期調整してから、電子機器と時間同期システムにおける残りの電子機器との同期クロック信号を取得することができ、同期クロック信号の精度は、電子機器により生成された出力信号の目標周波数に正の相関がある。
例えば、いくつかの例において、時間同期システムは、第１電子機器と第２電子機器とを含むことができる。時間同期方法は、以下のようなステップを含むことができる。
Ｓ２１において、第１タイムスタンプで、第１電子機器は、第２電子機器に第１ネットワークメッセージを送信し、この場合、第１電子機器での時間がＴ１であり、前記第１ネットワークメッセージには時間Ｔ１が含まれる。
Ｓ２２において、第２タイムスタンプで、第２電子機器が第１ネットワークメッセージを受信し、この場合、第２電子機器での時間がＴ２である。
Ｓ２３において、第３タイムスタンプで、第２電子機器が第１電子機器に第２ネットワークメッセージを送信し、この場合、第２電子機器での時間がＴ３であり、前記第２ネットワークメッセージには、時間Ｔ１、時間Ｔ２、時間Ｔ３が含まれる。
Ｓ２４において、第４タイムスタンプで、第１電子機器が第２ネットワークメッセージを受信し、この場合、第１電子機器での時間がＴ４である。
Ｓ２５において、時間Ｔ１、Ｔ２、Ｔ３、Ｔ４に応じて、第１電子機器と第２電子機器との同期時間誤差を算出する。
Ｓ２６において、第１電子機器により生成された、目標周波数を有する出力信号に基づいて、第１電子機器のクロック信号に対して同期調整操作を行い、同期時間誤差を解消する。
例えば、ステップＳ２６において、第１電子機器により生成された出力信号の目標周波数がｆで、第１電子機器と第２電子機器との同期時間誤差がΔＴで，ΔＴ＞１／ｆである場合、第１電子機器が当該同期時間誤差をよりよく修正することができ、第１電子機器と第２電子機器との時間を同期させる。
例えば、ステップＳ２６は、ステップＳ１１乃至ステップＳ１３を含むことができる。
なお、図１３に示した時間同期方法は、本発明の任意の実施例に記載の時間同期システムにより実現することができ、類似な操作又はステップはここで繰り返さない。
本発明に対して、次のようないくつかの点を説明する必要がある。
（１）本発明の実施例の図面は、本発明の実施例に係る構造のみに関し、他の構造は共通の設計を参照することができる。
（２）矛盾がない限り、本発明の実施例及び実施例における特徴を互いに組み合わせて、新しい実施例を取得することができる。
以上では本発明の具体的な実施例にすぎず、本発明の保護範囲はこれに限定されず、本発明の保護範囲は特許請求の範囲に従うべきである。

Claims (17)

  1. 電子機器に用いられる時間同期装置であって、
    前記時間同期装置は、信号生成回路と時間調整回路を含み、
    前記信号生成回路は、
    周波数制御ワードを生成するように構成される制御回路と、
    初期周波数を有する入力信号と前記周波数制御ワードを受信し、前記周波数制御ワードと前記入力信号に応じて、目標周波数を有する出力信号を生成して出力するように構成される信号調整回路と、を含み、
    前記時間調整回路は、前記目標周波数を有する出力信号に基づいて、前記電子機器のクロック信号に対して同期調整操作を行うように構成され、
    前記制御回路は、水晶発振ドリフトの影響パラメータに応じて、前記周波数制御ワードを生成するように構成されることを特徴とする時間同期装置。
  2. 前記信号生成回路は、前記影響パラメータを取得するように構成されるパラメータ取得回路をさらに含むことを特徴とする請求項１に記載の時間同期装置。
  3. 前記水晶発振ドリフトの影響パラメータは、温度パラメータを含み、
    前記パラメータ取得回路は、温度検出サブ回路を含み、
    前記温度検出サブ回路は、前記温度パラメータを検出するように構成されることを特徴とする請求項２に記載の時間同期装置。
  4. 前記温度検出サブ回路は、温度検出器と第１カウンターを含み、
    前記温度検出器は、環境温度を検出するように構成され、前記温度パラメータは前記環境温度を含み、
    前記第１カウンターは、前記環境温度と参照温度に応じて、周波数変化量を記録するように構成され、
    前記周波数変化量は、前記参照温度にて前記信号調整回路によって生成される前記出力信号の周波数に関係する現在の前記環境温度にて前記信号調整回路によって生成される前記出力信号の前記目標周波数の変化量を示すことを特徴とする請求項３に記載の時間同期装置。
  5. 前記制御回路は、下記の式に基づいて、前記環境温度に応じて、前記周波数制御ワードを生成するように構成されることを特徴とする請求項４に記載の時間同期装置。
    Figure 0007389037000018
    （式中、ＦＮは前記周波数制御ワードを表し、ＦＴＯは前記参照温度に対応する参照周波数制御ワードを表し、ｆΔは基準時間単位の周波数を表す。）
    Figure 0007389037000019
    （式中、Δｆは前記周波数変化量を表し、ｒ、ｐ、ｄ、ｇは定数であり、ΔＴは前記環境温度と前記参照温度との差であり、ΔＴ＝Ｔ１－Ｔ２であり、Ｔ１は前記環境温度を表し、Ｔ２は前記参照温度を表し、ｎは正の整数である。）
  6. 前記水晶発振ドリフトの影響パラメータは、劣化パラメータを含み、前記パラメータ取得回路は、劣化読み取りサブ回路を含み、
    前記劣化読み取りサブ回路は、水晶発振源の前記劣化パラメータを読み取るように構成されることを特徴とする請求項２に記載の時間同期装置。
  7. 前記劣化読み取りサブ回路は、劣化読み取り素子と第２カウンターを含み、
    前記劣化読み取り素子は、前記水晶発振源の劣化速度を読み取り、さらに前記劣化速度に対応する参照時間を読み取るように構成され、前記劣化パラメータは、前記劣化速度と前記参照時間を含み、
    前記第２カウンターは、前記参照時間の数を記録するように構成されることを特徴とする請求項６に記載の時間同期装置。
  8. 前記制御回路は、下記の式に基づいて、前記劣化速度に応じて、前記周波数制御ワードを生成するように構成されることを特徴とする請求項７に記載の時間同期装置。
    Figure 0007389037000020
    （式中、ＦＮは前記周波数制御ワードを表し、ＦＡＯは参照周波数制御ワードを表し、γは前記劣化パラメータの積を表し、ここで、γ＝ｖ・ｔであり、ｖは前記劣化速度を表し、ｔは前記参照時間の数を表し、ｔは自然数である。）
  9. 前記信号調整回路は、基準時間単位生成サブ回路と周波数調整サブ回路を含み、
    基準時間単位生成サブ回路は、前記初期周波数を有する前記入力信号を受信し、前記初期周波数に応じて、基準時間単位を生成して出力するように構成され、
    周波数調整サブ回路は、前記周波数制御ワードと前記基準時間単位に応じて、前記目標周波数を有する前記出力信号を生成して出力するように構成されることを特徴とする請求項１乃至８のいずれか一項に記載の時間同期装置。
  10. 前記基準時間単位生成サブ回路は、
    所定の発振周波数で発振するように構成される電圧制御発振器と、
    前記電圧制御発振器の出力周波数を基準出力周波数にロックするように構成される第１位相ロックループ回路と、
    等間隔の位相を有するＫ個の出力信号を出力するように構成されるＫ個の出力端と、を含み、
    Ｋは１より大きい正の整数であり、
    ここで、前記基準出力周波数はｆｄとして表され、前記基準時間単位は、前記Ｋ個の出力端により出力された、隣接する任意の二つの出力信号間の時間幅であり、前記基準時間単位は△として表され、Δ＝１／（Ｋ・ｆｄ）であることを特徴とする請求項９に記載の時間同期装置。
  11. 前記基準時間単位生成サブ回路は、電圧制御遅延器と、第２位相ロックループ回路と、Ｋ個の出力端とを含み、
    前記電圧制御遅延器は、一つ又はカスケード接続された複数の遅延ユニットを含み、前記入力信号と前記第２位相ロックループ回路の出力信号に応じて、遅延信号を発生するように構成され、
    前記第２位相ロックループ回路は、前記入力信号と前記遅延信号に応じて、前記電圧制御遅延器の出力周波数を基準出力周波数にロックするように構成され、
    前記Ｋ個の出力端は、等間隔の位相を有するＫ個の出力信号を出力するように構成され、Ｋは１より大きい正の整数であり、
    ここで、前記基準出力周波数はｆｄとして表され、前記基準時間単位は、前記Ｋ個の出力端により出力された、隣接する任意の二つの出力信号間の時間幅であり、前記基準時間単位は△として表され、Δ＝１／（Ｋ・ｆｄ）であることを特徴とする請求項９に記載の時間同期装置。
  12. 前記周波数調整サブ回路は、下記の式に基づいて、前記周波数制御ワードと前記基準時間単位に応じて、前記目標周波数を特定するように構成されることを特徴とする請求項１０又は１１に記載の時間同期装置。
    Figure 0007389037000021
    （式中、ｆＴＡＦ－ＤＰＳは前記目標周波数を表し、Ｆは前記周波数制御ワードを表す。）
  13. 前記周波数調整サブ回路は、時間平均周波数直接周期合成器を含むことを特徴とする請求項１０乃至１２のいずれか一項に記載の時間同期装置。
  14. 請求項１乃至１３のいずれか一項に記載の時間同期装置を含むことを特徴とする電子機器。
  15. 前記初期周波数を有する入力信号を提供するように構成される周波数源をさらに含むことを特徴とする請求項１４に記載の電子機器。
  16. 複数の電子機器を含み、
    前記複数の電子機器のうちの少なくとも一つは、請求項１４又は１５に記載の電子機器であることを特徴とする時間同期システム。
  17. 請求項１乃至１３のいずれか一項に記載の時間同期装置に適用される時間同期方法であって、
    前記時間同期方法は、
    周波数制御ワードを生成するステップと、
    前記周波数制御ワードと前記入力信号に応じて、前記目標周波数を有する出力信号を生成して出力するステップと、
    前記目標周波数を有する出力信号に基づいて、前記電子機器のクロック信号に対して同期調整操作を行うステップと、を含むことを特徴とする時間同期方法。
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