JP2007181128A - 適応的遅延調整を有する位相補間器 - Google Patents
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Abstract
【解決手段】 位相補間器は、2つの可調整遅延器30及び31、可調整遅延器30で遅延された信号と可調整遅延器31で遅延された信号との位相差を検出する位相比較器32、位相比較器32の出力を積分する積分器33、可調整遅延器30及び31の制御電圧を設定する乗算器34−1、34−2を備える。位相比較器32と積分器33を備えるフィードバックループは、可調整遅延器30の遅延量を制御し、{ACK1、ACK2}及びICK間の位相関係を確実に保持し、安定なICK位相を実現する。
【選択図】図4A
Description
図1に示されるクロックデータ再生(CDR)システムの例では、並列フロントエンドサンプラ10−1、10−2、10−3、・・・、10−n、デマルチプレクサ(DEMUX)11、位相検出ユニット12、2つの非線形性修正コーダ13−1、及び、13−2、遅延補償素子(t_dly)14−1、及び、14−2、位相補間器15及びチャージポンプ16がある。入力データDinは、シリアルデータであり、入力データDinは、サンプラ10−1、10−2、10−3、・・・、10−nによって並列にラッチされる。サンプラ10−1、10−2、10−3、・・・、10−nは、たとえば、ラッチあるいはフリップフロップである。各サンプラ10−1、10−2、10−3、・・・、10−nは、異なるタイミングでデータをラッチする。これは、入力データDinがシリアルデータからパラレルデータに変換されることを意味する。n個のサンプラが設けられる場合には、入力データDinは、n個のパラレルデータに変換される。並列化された入力データQは、並列化された入力データを互いに同期させ、並列データである出力データDoutとして出力するデマルチプレクサ11に入力される。デマルチプレクサ11は、並列化された入力データQの位相情報を検出し、これを位相検出ユニット12に出力する。位相検出ユニット12は、並列化された入力データQ間の位相の差を表す信号を出力する。位相検出ユニット12からの出力信号は、チャージポンプ16と非線形性修正コーダ13−1及び13−2に供給される。チャージポンプ16は、位相検出ユニット12の出力を、データ再生システムの動作のための基準クロック信号(CK1及びCK2)を生成するVCO(Voltage Controlled Oscillator)の制御電圧に変換する。制御電圧を変えることにより、基準クロック信号(CK1及びCK2)の位相あるいは周波数を変えることができる。非線形性修正コーダ13−1及び13−2に入力される位相検出ユニット12の出力は、遅延補償素子14−1及び14−2の遅延量制御電圧と、位相補間器15の重み係数(g1及びg2)に変換される。非線形性修正コーダ13−1及び13−2は、たとえば、位相検出ユニット12の出力を遅延補償素子14−1及び14−2の適切な電圧信号と、位相補間器15の重み係数g1及びg2に変換するルックアップテーブルからなっている。基準クロック信号CK1及びCK2は、たとえば、それぞれ、サンプラ10−1及び10−3のクロック信号ACK1及びACK2とするために、遅延補償素子14−1及び14−2によって遅延される。位相補間器15は、基準クロックCK1及びCK2と、重み係数g1及びg2を受信し、重み係数g1及びg2の値に依存して補間クロック信号ICKを生成する。補間クロック信号ICKは、ACK1とACK2のタイミングの中間のタイミングのデータをラッチするために使用される。Qの数が3であれば、位相補間器が1つだけ設けられるが、Qの数が3より大きい場合には、複数の位相補間器が設けられる。
従来の位相補間器においては、ICKと基準クロック(CK1とCK2)の間に位相エラーがある。位相エラーが生じると、データ再生システムの出力に、間違ったデータができる。
図3(a)に示されるように、従来の位相補間器は、乗算器20−1及び20−2、アナログ加算器21、及び、増幅器22を備えている。信号CK1は、乗算器20−1によってg1が乗算され、信号CK2は、乗算器20−2によって、g2が乗算される。乗算器20−1及び20−2からの出力は、アナログ加算器21に入力され、出力が加算される。以下に説明されるように、中間位相信号は、乗算器20−1及び20−2の出力を加算することによって生成される。増幅器22は、アナログ加算器21の出力を増幅して、中間信号の振幅を信号ICKに適したものとする。
図3(b)において、基準クロックCK1及びCK2は、周期Tcの信号として示されている。信号CK1及びCK2は、互いに対し位相シフトされている。点線で、望ましい出力として示されている補間信号が必要である。しかし、アナログ加算器ADの出力と増幅器ICKの出力(実際の出力)は、必要な出力からt_dlyだけ遅延されている。CK1、CK2、及び、ICKの位相をマッチさせるために、CK1とCK2の位相は遅延されなければならない。したがって、それぞれ、CK1とCK2からt_dlyだけ遅延された信号ACK1とACK2が生成されている。
更に悪いことには、CK1とCK2の位相差は、{g1、g2}の非線形関数であるので、非線形性修正コーダが、従来のクロックデータ再生システムに必要である。
従来の位相補間器においては、ICKは、(g1・CK1+g2・CK2)の形状波形として考えることができる。重みg1及びg2は、{CK1、CK2}への類似性の比を調整する。g1がg2より大きい場合は、補間されたICKは、CK2よりもCK1により近く、g2がg1より大きい場合には、補間されたICKは、CK1よりもCK2に近い。CK1、CK2双方が正弦波である場合には、以下の式(1)及び(2)を参照されたい。CK1とCK2が、三角波あるいは矩形波である場合には、補間クロックは、g1・CK1とg2・CK2のすべての正弦波の高周波の和となる。
CK1とCK2が両方とも正弦波である場合は、wをクロック(CK1及びCK2)の角周波数とし、tを時間とし、kをCK1とCK2の位相差とした場合、これらは、CK1=sin(wt)及びCK2=sin(wt−k)と表される。
AD(t)=g1・sin(wt)+g2・sin(wt−k)
=g1・sin(wt)+g2・[sin(wt)cos(k)−sin(k)cos(wt)]
=[g1+g2・cos(k)]sin(wt)−g2・sin(k)cos(wt)
式(1)
で与えられる。
wt=arctan[g2・sin(k)/(g1+g2・cos(k)] 式(2)
で与えられる。
式(2)の値は、各g1、g2、及びkの非線形関数であることに注意されたい。
数学的には、
AD(t)=g1・S(CK1の正弦波高周波)+g2・S(CK2の正弦波高周波)
式(3)
これはまた、g1、g2及び、CK1とCK2の位相差の関数である。
本発明の第1の位相補間器は、補間クロック信号を生成するために、第1の基準クロック信号を可変な遅延量だけ遅延させる第1の可調整遅延手段と、比較用信号を生成するために、第1の基準クロック信号とは異なる位相を持つ第2の基準クロック信号を可変な遅延量だけ遅延させる第2の可調整遅延手段と、補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第1の可調整遅延手段と、前記第2の可調整遅延手段の遅延量を制御する遅延量制御手段とを備えることを特徴とする。
本発明の位相補間器においては、ICKは、ICKと基準クロック(CK1、CK2)間の位相が正確に配置され、細かく調整されるように、フィードバックループによって調整される。更に、本発明の位相補間器を使用したCDRシステムの設計は、中間クロックが、複雑な補償回路やコーディング回路を用いないで、位相補間器から直接使用可能なので、簡素化することが可能である。
図4Aに示されるように、本発明の位相補間器は、ICKを生成するために、2つの可調整遅延ブロック30及び31を用いる。これらの2つの可調整遅延ブロック30及び31、位相補間器32、及び、積分器33は、入力クロックと出力クロック間の位相を自動的に調整するフィードバックループを形成する。(CK1、CK2)及びICK間の位相は、(t_dly2/t_dly1)=(g2/g1)を維持するフィードバックループによって監視される。
全体として、本発明の実施形態の位相補間器においては、2つの可調整遅延素子を制御するフィードバックループが存在する。ICKとphi間の位相がゼロになるにつれ、Vsは、安定し、t_dly1は、上記値に等しくなる。
図4Cに示されるように、CK1、CK2、ICK及びphi間の関係は、CK1の立ち上がりを時間t=0として定義する時間軸上に示されている。位相比較器の出力H(t)は、ICKとphi間の位相差に比例しており、
H(t)=Ki・{[Tsep−t_dly2(t)]−t_dly1(t)}
=Ki・[Tsep−t_dly2(t)−t_dly1(t)]
と表される。
可調整遅延器31をゲインKdで設定すると、
t_dly1(t)/t_dly2(t)=g1/g2 式(5)
である。
時間「t」が十分大きい、あるいは、「M」が十分小さい、あるいは、両方の条件が成り立つ場合、
t_dly2(t)及びt_dly1(t)間の関係が式(5)で与えられるので、t_dly2(t)の典型的な解は、
図4Dにt_dly1、t_dly2の典型的な振る舞いを示す。時間「t」が十分大きい、あるいは、「M」が十分小さい、あるいは、両方の条件が成り立つ場合、t_dly1(t)と(Tsep−t_dly2)の両者は、一定値、特に、(Tsep・g1)/(g1+g2)に収束する。
図5において、図1と同様の素子には、同じ参照符号を付けて、説明を省略する。
このグラフの値は、カリフォルニア大学バークレー校のバークレー予測技術モデル(BPTM)のような標準0.18umCMOSパラメータを使った典型的なトランジスタ遅延を用いて計算した。CK1及びCK2、Tsepの時間差は、位相差が90度となるように(Tc/4)に設定されている。クロック周期が360度として表されていることに注意されたい。このグラフでは、Tsep/Tc*360(度)=90(度)が、図6(b)に示されているように、仮定されている。図6(a)において、横軸は、度を単位とした補間位相を示し、縦軸は、度を単位とした補間エラーを示しており、グラフは、さまざまな補間位相における補間エラーの大きさを示している。従来技術では、補間エラーは、補間位相が約30度で約−6度、補間位相が約70度で+6度である。従来の位相補間器は、図6(a)に示されるように、非線形特性を有している。
図7(a)及び7(b)において、Lv1及びLv2は、インダクタ、Cv1及びCv2は、制御電圧によってその値を変えることのできる可変キャパシタである。{g1・Vs、g2・Vs}は、本発明の実施形態の位相補間器の乗算器によって生成される電圧である。図7(a)において、g1・Vsは、CK1とICK間の時間遅延「t_dly1」に影響を与える、キャパシタンス値「Cv1」を調整するための制御電圧として使用される。図7(b)において、制御電圧は、(Vdc2−g2・Vs)であり、Vdc2は、t_dly2=Tcとなる制御電圧である。したがって、図7(a)の構成は、可調整遅延器30として使用可能であり、図7(b)のそれは、可調整遅延器31として使用可能である。
図9(a)に示されるように、たとえば、VCOからの2つの基準クロック(CK_0、CK_180)は、6位相クロック生成器を形成するように、4つの位相補間器45〜48に入力される。クロック生成器は、互いに60度離れた位相を有するクロックを出力する。したがって、6つの位相は、0、60、120、180、240、及び300度である。位相補間器45、46、47、48の(g1、g2)値は、kを定数として、それぞれ、(k、2k)、(2k、k)、(k、2k)、(2k、k)である。接続されていない出力ポートは、出力線がつながれていない。図7(b)に示されるように、Ck_0とCK_180は、そのまま使われる。CK_60、CK_120、CK_240及びCK_300は、多位相クロック生成器によって生成される。
図5のように、図10(a)においては、このグラフの値は、標準0.18umCMOSパラメータを用いた、典型的なトランジスタ遅延を使って計算された。このプロットは、従来技術と本発明の位相補間器の位相特性の差を記載している。図7の位相補間器45と47の場合のように、比(g2/g1)が2に固定されており、従来の位相補間器の補間クロック(ICK)の位相エラーは、(1)位相補間器への入力波形と、(2)入力基準クロック(CK1、CK2)の位相差を示す「angle12」に依存している。ここで、「angle12」は、図10(b)に示されるように、TsepをCK1とCK2間の時間差、TcをCK1とCK2の周期としたとき、(Tsep/Tc)*360(度)で定義される。(CK1、CK2)が矩形波である場合には、ICKの位相エラーは、「angle12」と共に、増加する。更に、そのようなエラーの増加は、「angle12」が約45度を超えると、劇的に増加する。
システムクロックの大きなシステムの離れた場所(このシステムは、クロック信号に基づいて動作する、互いに遠く離れている論理ブロック59と60を含んでいる)への応用において、これらのシステムクロックを同期させるのは通常難しい。この例では、2つのシステムクロック、ICK(t)とphi(t)は、同じ共通のクロックから生成されるが、システムの異なるレイアウト配線61と62を通る。ICK(t)は、レイアウト配線61を通り、phi(t)は、レイアウト配線62を通る。これらのレイアウト配線の遅延時間には差が存在するので、ICK(t)とphi(t)は同期しない。
ICK(t)あるいはphi(t)が他より速い場合、図12(a)のPD1部及びPD2部において、横方向の点線として示されているように、それぞれ、PD1とPD2の積分信号である、int(PD1)とint(PD2)の値の間に差が存在する。この差は、(int(PD1)−int(PD2))がゼロになるまで、ICK(t)とphi(t)の位相差が減るように、Vsの値を変える。最終的に、位相制御ループは、安定化されて、図12(b)に示されるように、ICK(t)とphi(t)が同期される。
図13の基本素子は、図4のものと同じである。したがって、共通の素子は、図4のものと同じ符号で示し、説明を省略する。
補間クロック信号を生成するために、第1の基準クロック信号を可変な遅延量だけ遅延させる第1の可調整遅延手段と、
比較用信号を生成するために、第1の基準クロック信号とは異なる位相を持つ第2の基準クロック信号を可変な遅延量だけ遅延させる第2の可調整遅延手段と、
補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、
補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第1の可調整遅延手段と、前記第2の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第1の可調整遅延手段と、前記第2の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする付記1に記載の位相補間器。
前記第2の可調整遅延手段の遅延量は、負の値であることを特徴とする付記1に記載の位相補間器。
前記第1の可調整遅延手段と前記第2の可調整遅延手段の遅延量の大きさの和は、前記第1の基準クロック信号と前記第2の基準クロック信号の位相の時間差に等しいことを特徴とする付記1に記載の位相補間器。
前記第1の可調整遅延手段と前記第2の可調整遅延手段は、LC型アナログ遅延回路で構成されていることを特徴とする付記1に記載の位相補間器。
前記第1の可調整遅延手段と前記第2の可調整遅延手段は、RC型アナログ遅延回路で構成されていることを特徴とする付記1に記載の位相補間器。
補間クロック信号を生成するために、第1の基準クロック信号を可変な遅延量で遅延させる第1の可調整遅延手段と、
比較用信号を生成するために、補間クロック信号を可変な遅延量で遅延させる第2の可調整遅延手段と、
第1の基準クロック信号と異なる位相を有する第2の基準クロック信号と比較用信号の位相を比較し、位相結果信号を出力する位相比較手段と、
第2の基準クロック信号と比較用信号の位相差を減らすように、比較結果信号に基づいて、第1の可調整遅延手段と第2の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。
前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第1の可調整遅延手段と、前記第2の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする付記7に記載の位相補間器。
前記第1の可調整遅延手段と前記第2の可調整遅延手段の遅延量の大きさの和は、前記第1の基準クロック信号と前記第2の基準クロック信号の位相の時間差に等しいことを特徴とする付記7に記載の位相補間器。
前記第1の可調整遅延手段と前記第2の可調整遅延手段は、LC型アナログ遅延回路で構成されていることを特徴とする付記7に記載の位相補間器。
前記第1の可調整遅延手段と前記第2の可調整遅延手段は、RC型アナログ遅延回路で構成されていることを特徴とする付記7に記載の位相補間器。
付記1または7に記載の位相補間器と、
該位相補間器によって生成される基準クロック信号と補間信号に従って、入力データをラッチするデータラッチ手段と、
を備えることを特徴とするクロックデータ再生システム。
付記1または7に記載の位相補間器を複数備え、
各位相補間器は、互いに異なる位相を有する入力クロック信号に基づいて、他の位相補間器とは異なる位相の、第1の基準クロック信号と第2の基準クロック信号に互いに置き換えて割り当てられる補間クロック信号を生成することを特徴とする多位相クロック生成器。
第1の遅延量で共通クロックを遅延させる第1の可調整遅延手段と、
第2の遅延量で共通クロックを遅延させる第2の可調整遅延手段と、
該第1の可調整遅延手段の出力を伝搬させる経路と該第2の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、
互いに同じ遅延量を有する、該第1の可調整遅延手段の伝搬された出力をフィードバックする第1の経路と、該第2の可調整遅延手段の伝搬された出力をフィードバックする第2の経路とを備えるフィードバック経路と、
該第1の可調整遅延手段の伝搬された出力と、該第2の可調整遅延手段のフィードバックされた出力との位相差を、該第2の可調整遅延手段の伝搬された出力と該第1の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、
該差信号を小さくするように、該第1の遅延量と該第2の遅延量を制御する制御手段と、
を備えるクロック同期装置。
参照信号を可変遅延量で遅延させ、参照信号の1つから補間クロック信号を生成する遅延手段と、
補間クロック信号をフィードバックし、補間クロック信号の位相を、基準クロック信号のそれと比較し、該比較結果に基づいて、遅延量を調整するフィードバック手段と、
を備えることを特徴とする位相補間器。
11 デマルチプレクサ
12 位相検出ユニット
13−1、13−2 非線形性修正コーダ
14−1、14−2 遅延補償素子
15 従来の位相補間器
16 チャージポンプ
20−1、20−2 乗算器
21 アナログ加算器
22 増幅器
30、31、30a、31a 可調整遅延器
32 位相比較器
33 積分器
34−1、34−2 乗算器
40、45〜48 本発明の実施形態の位相補間器
50−1、50−2 乗算器
51、52 可調整遅延器
53、56、57 積分器
55、58 位相比較器
59、60 論理ブロック
61、62 レイアウト配線
63 フィードバック配線
Claims (10)
- 補間クロック信号を生成するために、第1の基準クロック信号を可変な遅延量だけ遅延させる第1の可調整遅延手段と、
比較用信号を生成するために、第1の基準クロック信号とは異なる位相を持つ第2の基準クロック信号を可変な遅延量だけ遅延させる第2の可調整遅延手段と、
補間クロック信号と比較用信号の位相を比較し、比較結果信号を出力する位相比較手段と、
補間クロック信号と比較用信号の位相差を小さくするように、比較結果信号に基づき、前記第1の可調整遅延手段と、前記第2の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。 - 前記比較結果信号は、前記補間クロック信号と比較用信号の位相差に依存して変化する可変電圧であり、
前記第1の可調整遅延手段と、前記第2の可調整遅延手段の遅延量は、この可変電圧によって制御されることを特徴とする請求項1に記載の位相補間器。 - 前記第2の可調整遅延手段の遅延量は、負の値であることを特徴とする請求項1に記載の位相補間器。
- 前記第1の可調整遅延手段と前記第2の可調整遅延手段の遅延量の大きさの和は、前記第1の基準クロック信号と前記第2の基準クロック信号の位相の時間差に等しいことを特徴とする請求項1に記載の位相補間器。
- 前記第1の可調整遅延手段と前記第2の可調整遅延手段は、LC型アナログ遅延回路で構成されていることを特徴とする請求項1に記載の位相補間器。
- 前記第1の可調整遅延手段と前記第2の可調整遅延手段は、RC型アナログ遅延回路で構成されていることを特徴とする請求項1に記載の位相補間器。
- 補間クロック信号を生成するために、第1の基準クロック信号を可変な遅延量で遅延させる第1の可調整遅延手段と、
比較用信号を生成するために、補間クロック信号を可変な遅延量で遅延させる第2の可調整遅延手段と、
第1の基準クロック信号と異なる位相を有する第2の基準クロック信号と比較用信号の位相を比較し、位相結果信号を出力する位相比較手段と、
第2の基準クロック信号と比較用信号の位相差を減らすように、比較結果信号に基づいて、第1の可調整遅延手段と第2の可調整遅延手段の遅延量を制御する遅延量制御手段と、
を備えることを特徴とする位相補間器。 - 請求項1または7に記載の位相補間器と、
該位相補間器によって生成される基準クロック信号と補間信号に従って、入力データをラッチするデータラッチ手段と、
を備えることを特徴とするクロックデータ再生システム。 - 請求項1または7に記載の位相補間器を複数備え、
各位相補間器は、互いに異なる位相を有する入力クロック信号に基づいて、他の位相補間器とは異なる位相の、第1の基準クロック信号と第2の基準クロック信号に互いに置き換えて割り当てられる補間クロック信号を生成することを特徴とする多位相クロック生成器。 - 第1の遅延量で共通クロックを遅延させる第1の可調整遅延手段と、
第2の遅延量で共通クロックを遅延させる第2の可調整遅延手段と、
該第1の可調整遅延手段の出力を伝搬させる経路と該第2の可調整遅延手段の出力を伝搬させる経路とからなる伝搬経路と、
互いに同じ遅延量を有する、該第1の可調整遅延手段の伝搬された出力をフィードバックする第1の経路と、該第2の可調整遅延手段の伝搬された出力をフィードバックする第2の経路とを備えるフィードバック経路と、
該第1の可調整遅延手段の伝搬された出力と、該第2の可調整遅延手段のフィードバックされた出力との位相差を、該第2の可調整遅延手段の伝搬された出力と該第1の可調整遅延手段のフィードバックされた出力との位相差と比較することによって得られる差信号を生成する差信号生成手段と、
該差信号を小さくするように、該第1の遅延量と該第2の遅延量を制御する制御手段と、
を備えるクロック同期装置。
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