WO2011024212A1 - 位相インタポレータ及び半導体回路装置 - Google Patents

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clock signal
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小関由知
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富士通株式会社
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Definitions

  • the present invention relates to a phase interpolator and a semiconductor circuit device.
  • the clock signal CLK2 whose phase advance amount is 90 ° from the regenerated clock signals CLK1 and CLK1B and CLK2B is generated and data is captured from the signal transmitted using these.
  • CLK2B is a signal whose phase advance amount is 180 ° from CLK2.
  • variable 45-degree phase shift circuit receives the feedback signal and changes the characteristic value of the circuit to adjust the phase shift angle to 45 ° by setting the phase advance amount to 0 °. .
  • a differential clock signal whose phase with data is adjusted is input, the differential clock signal is transformed and output, and a signal generated based on the differential clock signal is fed back to provide a differential clock signal. It is known to control the amount of signal deformation.
  • Such a four-phase clock signal is generated using a phase interpolator.
  • the temperature characteristics, voltage characteristics, frequency characteristics, etc. of the transistors (MOSFETs) inside the phase interpolator vary.
  • MOSFETs transistors
  • the disclosed phase interpolator includes a selector, a first mixer, a second mixer, a first phase detector, a second phase detector, a first charge pump circuit, and a second charge pump.
  • a pump circuit, an analog-digital converter, and an adder are included.
  • the selector supplies a four-phase clock signal to the first mixer and the second mixer.
  • the first mixer determines a first clock signal and a second clock signal to be generated based on the clock signal supplied from the selector, and determines an advance amount of the first phase given to the clock signal.
  • the first clock signal having an advance amount of the first phase and the second clock signal having a phase advance amount of 180 ° with respect to the first clock signal in accordance with a first control signal to be determined
  • the second mixer determines a third clock signal and a fourth clock signal to be generated based on the clock signal supplied from the selector, and determines an advance amount of the second phase given to the clock signal.
  • the phase advance amount is 270 with respect to the third clock signal and the first clock signal, which is 90 ° with respect to the first clock signal.
  • the fourth clock signal having a phase of [deg.].
  • the first phase detector obtains an exclusive OR of the first clock signal output from the first mixer and the third clock signal output from the second mixer.
  • the second phase detector obtains an exclusive OR of the second clock signal output from the first mixer and the fourth clock signal output from the second mixer.
  • the first charge pump circuit converts the exclusive OR output from the first phase detector into a first voltage signal.
  • the second charge pump circuit converts the exclusive OR output from the second phase detector into a second voltage signal.
  • the analog-to-digital converter is generated based on a combined signal of the first voltage signal output from the first charge pump circuit and the second voltage signal output from the second charge pump circuit.
  • a digital signal is generated based on the signal.
  • the adder adds the digital signal output from the analog-digital converter to the first control signal to generate the second control signal, and supplies the second control signal to the second mixer.
  • phase interpolator it is possible to realize a phase interpolator that outputs a four-phase clock signal whose phase advance angle is exactly 90 °, and it is possible to accurately detect the transmitted signal.
  • ADC analog digital converter
  • FIG. 1 is a diagram showing an example of a data transmission / reception system having a reception-side semiconductor integrated circuit device including a transmission-side semiconductor integrated circuit device and a phase interpolator.
  • the data transmission / reception system of FIG. 1 includes a transmission-side semiconductor integrated circuit device (hereinafter referred to as a transmission-side LSI chip) 100 and a reception-side semiconductor integrated circuit device (hereinafter referred to as a reception-side LSI chip) 200, and a transmission path 300 that connects them.
  • a transmission-side LSI chip 100 that transmits an input signal includes an output terminal 102 connected to an output buffer circuit 101.
  • a receiving-side LSI chip 200 that receives an input signal includes an input terminal 201.
  • the transmission line 300 connects between the output terminal 102 and the input terminal 201.
  • the transmission-side LSI chip 100 transmits input data from the output buffer circuit 101 to the LSI chip 200 via the transmission path 300.
  • the input data is, for example, a serial signal transmitted by a so-called embedded system in which a clock is embedded in the data.
  • the receiving-side LSI chip 200 includes an IO macro 202 and a processing circuit 208.
  • the IO macro 202 is an input circuit cell, extracts data and edges from the input signal received from the transmission-side LSI chip 100, and inputs them to the processing circuit 208.
  • the processing circuit 208 is a circuit that executes a predetermined process such as a process of recovering a clock from data and edge information, and other data communication for an input signal.
  • the IO macro 202 includes an input buffer circuit 203, a data output circuit 204, an edge output circuit 205, a PLL (Phase Locked Loop) 206, and a phase interpolator (PI) 207.
  • PLL Phase Locked Loop
  • Input data transmitted via the transmission path 300 is input to the input buffer circuit 203 via the input terminal 201.
  • the input buffer circuit 203 inputs the received input data to the data output circuit 204 and the edge output circuit 205.
  • the PLL 206 generates four-phase clock signals and supplies them to the phase interpolator 207.
  • the four-phase clock signals are clocks whose phase advance amounts are 0 °, 90 °, 180 °, and 270 °, respectively.
  • a clock having a phase advance amount of 0 ° is a signal having a phase advance amount of 0 °.
  • a clock having a phase advance amount of 90 ° is a signal having a phase advance amount of 90 ° with respect to a clock having a phase advance amount of 0 °. The same applies to other signals.
  • the phase interpolator 207 generates a four-phase clock signal CLK11, a clock signal CLK12, a clock signal CLK13, and a clock signal CLK13 based on the four-phase clock signal input from the PLL 206.
  • the clock signal CLK11 is a clock signal whose phase advance amount is ⁇ .
  • the phase advance amount ⁇ is a desired phase advance amount determined according to the phase of the input data.
  • the clock signal CLK12 is a clock signal having a phase advance amount of ( ⁇ + 90 °), and is a clock signal having an advance amount of 90 ° with respect to the clock signal CLK11.
  • the clock signal CLK13 is a clock signal having a phase advance amount of ( ⁇ + 180 °), and is a clock signal having an advance amount of 180 ° with respect to the clock signal CLK11.
  • the clock signal CLK14 is a clock signal having a phase advance amount of ( ⁇ + 270 °) and is a clock signal having an advance amount of 270 ° with respect to the clock signal CLK11.
  • the phase interpolator 207 supplies the clock signal CLK12 and the clock signal CLK13 to the data output circuit 204.
  • the phase interpolator 207 supplies the clock signal CLK11 and the clock signal CLK13 to the edge output circuit 205.
  • the clock signal CLK11 corresponds to, for example, the clock signal CLK1 in FIG.
  • the clock signal CLK12, the clock signal CLK13, and the clock signal CLK13 correspond to the clock signal CLK2, the clock signal CLK1B, and the clock signal CLK2B in FIG. 9, respectively.
  • the data output circuit 204 extracts data from the input data according to the clock signal CLK12 and the clock signal CLK13 supplied from the phase interpolator 207, and outputs the data to the processing circuit 208.
  • the edge output circuit 205 extracts the input data near the edge from the input data according to the clock signal CLK11 and the clock signal CLK13 supplied from the phase interpolator 207, and outputs the input data to the processing circuit 208.
  • the processing circuit 208 extracts edge information from the input data and data in the vicinity of the edge in synchronization with the input clock, performs signal processing such as converting it to a phase signal, and then uses them. A predetermined process is performed and a phase signal, in other words, the first control signal PIcode is output to the phase interpolator 207.
  • FIG. 2 is a diagram illustrating an example of a phase interpolator.
  • ADC Analog Digital Converter
  • the selector 1 is supplied with the four-phase clock signal from the PLL 206.
  • the selector 1 supplies the supplied four-phase clock signal to the first mixer 21 and the second mixer 22 based on the first control signal PIcode.
  • the first control signal PIcode will be described later.
  • the mixer 21 receives a clock signal having a phase advance amount of 0 °, and simultaneously receives a clock signal having a phase advance amount of 180 °.
  • the input IN1 to the mixer 21 is a clock signal having a phase advance amount of 0 °
  • the input IN1B is a clock signal having a phase advance amount of 180 °.
  • a clock signal having a phase advance angle of 90 ° is input to the mixer 21, and at the same time, a signal having a phase advance amount of 270 ° is also input.
  • the input IN2 to the mixer 21 is a clock signal having a phase advance amount of 90 °
  • the input IN2B is a clock signal having a phase advance amount of 270 °.
  • the mixer 22 is supplied with a clock signal having a phase advance amount of 90 °, and at the same time, a clock signal having a phase advance amount of 270 °.
  • the input IN1 to the mixer 22 is a clock signal having a phase advance amount of 90 °
  • the input IN1B is a clock signal having a phase advance amount of 270 °.
  • a clock signal having a phase advance amount of 180 ° is input to the mixer 22, and at the same time, a signal having a phase advance amount of 0 ° is also input.
  • the input IN2 to the mixer 22 is a clock signal with a phase advance amount of 180 °
  • the input IN2B is a clock signal with a phase advance amount of 0 °.
  • the mixer 21 advances by 180 ° with respect to the first clock signal CLK11 having a desired phase advance amount ⁇ and the clock signal CLK11 in accordance with the first control signal PIcode.
  • a second clock signal CLK13 having a phase advance amount ( ⁇ + 180 °) is generated.
  • the first control signal defines the clock signal CLK11 and the clock signal CLK13 generated by the mixer 21, and also defines the advance amount of the first phase given thereto. In FIG. 3, the advance amount of the first phase is 0 °.
  • the clock signal CLK13 is a signal whose phase advance amount is 180 ° (opposite phase) with respect to the clock signal CLK11.
  • the output of the mixer 21 is input to the first output buffer circuit 31 corresponding to the mixer 21 and the first and second phase detectors 41 and 42.
  • the mixer 22 Based on the clock signal supplied from the selector 1, the mixer 22 generates a third clock signal CLK12 having a phase whose phase advance amount is 90 ° with respect to the clock signal CLK11 in accordance with the second control signal PIcode ′. And a fourth clock signal CLK14 having a phase advance amount of 270 ° with respect to the clock signal CLK11 (in other words, a phase advance amount of 90 ° with respect to the clock signal CLK13). .
  • the second control signal determines the clock signal CLK12 and the clock signal CLK14 generated by the mixer 22, and also determines the advance amount of the second phase applied thereto.
  • the advance amount of the second phase is a value obtained by adding an advance amount corresponding to a phase shift ⁇ described later to 90 °.
  • the clock signal CLK14 is a signal whose phase advance angle is 180 ° with respect to the clock signal CLK12.
  • the clock signal CLK12 and the clock signal CLK14 (second differential signal) are signals having a phase whose phase advance amount is 90 ° with respect to the clock signal CLK11 and the clock signal CLK13 (first differential signal).
  • the output of the mixer 22 is input to the second output buffer circuit 32 corresponding to the mixer 22 and the first and second phase detectors 41 and 42.
  • the second control signal PIcode ′ is generated from the first control signal PIcode used to generate the clock signal CLK11 and the clock signal CLK13, and the clock signal CLK12 and the clock signal CLK14 having a phase advance amount of 90 °. Is a signal added with the value used for.
  • the second control signal PIcode ′ includes a phase shift of the clock signal CLK12 and the clock signal CLK14 with respect to the phase of the clock signal CLK11 and the clock signal CLK13 (in other words, the advance or delay of the phase advance amount). )
  • the value used for correcting ⁇ is added. As a result, the phases of the clock signal CLK12 and the clock signal CLK14 are maintained so that the phase advance amount accurately has 90 ° with respect to the phases of the clock signal CLK11 and the clock signal CLK13.
  • the phase shift (in other words, the phase advance shift) ⁇ is the phase advance between the clock signal CLK11 and the clock signal CLK13 and the clock signal CLK12 and the clock signal CLK14. It is a value obtained by subtracting 90 ° from the angular difference.
  • the phase shift ⁇ is an undesired shift and is originally a value that is desirably “0”.
  • FIG. 3 is a diagram illustrating an example of a phase interpolator mixer.
  • the mixer 21 includes two differential circuits (differential pairs), eight current sources, and eight control switches. Since the mixer 22 has the same configuration as the mixer 21, the illustration of the mixer 22 is omitted.
  • the number of current sources and control switches is not limited to eight. The number of current sources and control switches varies arbitrarily depending on the resolution at which an arbitrary phase signal is created.
  • the two differential circuits include a first differential circuit including resistors R31 and R32, which are loads common to the two differential circuits, N-channel MOS transistors (FETs) M1 and M2, and a second differential circuit including M3 and M4.
  • Input signals IN1, IN1B, IN2, and IN2B are applied to the gate electrodes of M1, M2, M3, and M4, respectively.
  • IN1B is an inverted signal of IN1.
  • IN2B is an inverted signal of IN2.
  • Differential outputs OUT and OUTB are connected to connection points of the resistors R31 and R32 and M1, M2, M3, and M4.
  • the differential output OUT corresponds to a clock signal having a phase advance amount ⁇
  • the differential output OUTB corresponds to a clock signal having a phase advance amount ( ⁇ + 180 °).
  • the differential outputs OUT and OUTB are input to the first output buffer circuit 31. Further, the differential output OUT is input to the first phase detector 41, and the differential output OUTB is input to the second phase detector 42.
  • the clock signal CLK11 is output to the differential output OUT.
  • the clock signal CLK13 is output to the differential output OUTB. This is signal INA2.
  • the clock signal CLK12 is output to the differential output OUT. This is signal INB1.
  • the clock signal CLK14 is output to the differential output OUTB. This is signal INB2.
  • the eight current sources include M13 to M20.
  • a bias voltage Bias is applied to the gate electrodes of M13 to M20.
  • a ground potential is connected to the source electrodes of M13 to M20.
  • a control switch corresponding to the current source is connected between the drain electrodes of the current sources M13 to M20 and the first and second differential circuits.
  • the first differential circuit is driven by current sources M13, M15, M17, and M19.
  • the second differential circuit is driven by current sources M14, M16, M18, and M20.
  • the eight control switches include M5 to 12 provided corresponding to the eight current sources.
  • a 4-bit control signal PIcode [3: 0] is applied to the gate electrodes of the control switches M5, M7, M9, and M11.
  • Each bit of PIcode [3: 0] is applied to any one of control switches M5, M7, M9, and M11 associated in advance.
  • a 4-bit control signal PIcodeB [3: 0] is applied to the gate electrodes of the control switches M6, M8, M10, and M12.
  • Each bit of PIcodeB [3: 0] is applied to any one of control switches M6, M8, M10, and M12 associated in advance.
  • PIcodeB [3: 0] is an inverted signal of PIcode [3: 0].
  • PIcodeB [3: 0] and PIcode [3: 0] are both the first control signal PIcode.
  • Control switches M5 and M6, M7 and 8, M9 and M10, and M11 and M12 are paired. Therefore, signals having an inversion relationship with each other are applied to the gate electrodes of the control switches to be paired. Thus, when one of the paired control switches is on, the other is off.
  • a clock signal having a phase advance amount of 0 ° is applied to IN1
  • a lead angle amount is 180 ° to IN1B with respect to a clock signal having a phase advance amount of 0 °. Therefore, a signal (with a phase advance amount of 180 °) is applied.
  • a clock signal having a phase advance amount of 90 ° is applied to IN2
  • IN2B has an advance amount of 180 ° with respect to a clock signal having a phase advance amount of 90 °.
  • a certain signal (and therefore a phase advance amount of 270 °) is applied.
  • PIcode [3: 0] supplied to the control switches M5, M7, M9, and M11 corresponding to the first differential circuit is (1, 1, 0, 0)
  • the second differential PIcodeB [3: 0] supplied to the control switches M6, M8, M10, and M12 corresponding to the circuit is set to (0, 0, 1, 1).
  • the weighting of IN1 with the phase advance amount of 0 ° is equal to the weighting of IN1 with the phase advance amount of 90 ° and the weighting of IN1B with the phase advance amount of 180 ° and the phase advancement.
  • This is equivalent to setting the weighting of IN2B with the angular amount of 270 ° to the weight “0”.
  • PIcode [3: 0] is set to (1, 1, 1, 0), and PIcodeB [3: 0] is set to (0 , 0, 0, 1).
  • the weighting of IN1 with a phase advance amount of 0 ° and the weighting of IN2 with a phase advance amount of 90 ° is set to 3: 1
  • the weight and phase of IN1B with a phase advance amount of 180 ° are set to 3: 1.
  • the mixer 22 has the same configuration as the mixer 21, but receives the second control signal PIcode 'instead of the first control signal PIcode.
  • the mixer 22 is a differential signal whose phase advance amount is 90 ° with respect to the differential signal output from the mixer 21, in other words, the phase advance amount ( ⁇ + 90 °) and the phase advance angle.
  • An amount ( ⁇ + 270 °) of a clock signal (differential signal) is output.
  • phase difference ⁇ of the clock signal CLK12 and the clock signal CLK14 with respect to the phase of the clock signal CLK11 exists in the second control signal PIcode ′
  • the value used for correction is added. Accordingly, the phases of the clock signal CLK12 and the clock signal CLK14 are kept so as to be accurately shifted by 90 ° with respect to the phases of the clock signal CLK11 and the clock signal CLK13.
  • the value used for correcting the phase shift ⁇ is not added to the second control signal PIcode ′.
  • the first output buffer circuit 31 is an output circuit of the phase interpolator, and outputs a signal output from the output terminal of the mixer 21 as an output signal of the phase interpolator.
  • the second output buffer circuit 32 is an output circuit of the phase interpolator, and outputs a signal output from the output terminal of the mixer 22 as an output signal of the phase interpolator.
  • the phase interpolator has a differential signal including the clock signal having the phase advance amount ⁇ and the phase advance amount ( ⁇ + 180 °), and the phase advance amount is 90 ° with respect to the differential signal.
  • a differential signal in other words, a differential signal including a clock signal having a phase advance amount ( ⁇ + 90 °) and a phase advance amount ( ⁇ + 270 °) is output.
  • the first phase detector 41 includes a clock signal CLK11 (a clock signal having a phase advance amount ⁇ ) output from the mixer 21 and a clock signal CLK12 (a phase advance angle amount ( ⁇ + 90) output from the mixer 22.
  • the first phase detector 41 inputs the obtained exclusive OR to the first charge pump circuit 51 corresponding to the first phase detector 41.
  • the second phase detector 42 includes a clock signal CLK13 (clock signal having a phase advance amount ( ⁇ + 180 °)) output from the first mixer 21 and a clock signal CLK14 (phase advance) output from the mixer 22.
  • the exclusive OR with the angular amount (clock signal of ⁇ + 270 °) is obtained.
  • the second phase detector 42 inputs the obtained exclusive OR to the second charge pump circuit 52 corresponding to the second phase detector 42.
  • FIG. 4A is a diagram illustrating an example of a phase detector (PFD).
  • PFD phase detector
  • the phase detector 41 is an exclusive OR circuit EOR1. To the phase detector 41, the signal INA1 from the mixer 21 and the signal INB1 from the mixer 22 are input. The phase detector 41 obtains the result of an exclusive OR operation (EOR: Exclusive-OR) of the signal INA1 and the signal INB1, and outputs the result as a signal OUT1.
  • EOR Exclusive-OR
  • the phase detector 42 is an exclusive OR circuit EOR2.
  • the phase detector 42 receives the signal INA2 from the mixer 21 and the signal INB2 from the mixer 22.
  • the phase detector 42 obtains the result of the exclusive OR (EOR) of the signal INA2 and the signal INB2, and outputs the result as the signal OUT2.
  • the first charge pump circuit 51 converts the result of the exclusive OR operation output from the phase detector 41 into a first voltage signal.
  • the second charge pump circuit 52 converts the exclusive OR output from the phase detector 42 into a second voltage signal.
  • the output terminal of the first charge pump circuit 51 is connected to the output terminal of the second charge pump circuit 52.
  • the low-pass filter 6 receives a signal obtained by synthesizing the first voltage signal and the second voltage signal.
  • FIG. 4B is a diagram illustrating an example of a charge pump circuit.
  • the charge pump circuit 51 includes an analog switch circuit and two constant current sources inserted between the analog switch circuit and two power supplies.
  • the analog switch circuit includes a p-channel MOSFET ⁇ MP511 and an n-channel MOSFET ⁇ MN512.
  • a signal OUT1 from the phase detector 41 is input to the charge pump circuit 51 as an input IN.
  • the charge pump circuit 51 forms an inverted signal according to the input signal OUT1 and outputs it as a charge pump circuit output.
  • the charge pump circuit 52 is not shown in FIG. 4B, but has the same configuration as the charge pump circuit 51.
  • the charge pump circuit 52 takes the signal OUT2 from the phase detector 42 as an input IN, forms an inverted signal thereof, and outputs it as an output of the charge pump circuit.
  • the low-pass filter 6 is provided between the first and second charge pump circuits 51 and 52 and the ADC 7 and filters a signal obtained by synthesizing the first voltage signal and the second voltage signal by an RC circuit. Cut high frequency components.
  • the output (LPF output) of the low-pass filter 6 is a signal generated based on a combined signal of the first voltage signal and the second voltage signal.
  • the LPF output is input to the ADC 7.
  • FIG. 4C is a diagram illustrating an example of a low-pass filter.
  • the low pass filter (LPF) 6 is a filter circuit including a resistor R62 and a capacitor C63 connected in series, and a capacitor C61 connected in parallel to the series circuit.
  • the low pass filter 6 is supplied with the charge pump circuit outputs from the two charge pump circuits 51 and 52 in common.
  • the capacitors C61 and C63 are charged by the charge pump circuit output from the charge pump circuits 51 and 52, or discharged to the charge pump circuit output.
  • the low pass filter 6 outputs the level (voltage signal) charged in the capacitors C61 and C63 as an LPF output.
  • the ADC 7 is a signal generated based on a combined signal of the first voltage signal output from the first charge pump circuit 51 and the second voltage signal output from the second charge pump circuit 52, in other words, For example, a digital signal is generated based on the LPF output.
  • the output of the ADC 7 is input to the adder 8.
  • FIG. 5 is a diagram illustrating an example of an analog-digital converter (ADC).
  • ADC analog-digital converter
  • the ADC 7 includes a plurality of resistors R71 to R73, a plurality of comparators 71 to 72, and an encoder 73.
  • the number of the plurality of resistors R71 to R73 is not limited to three, and the number of the plurality of comparators 71 to 72 is not limited to two.
  • the plurality of resistors R71 to R73 are connected in series between the power supply voltage VDD and the ground potential, and divide the power supply voltage VDD into a plurality of voltage values Ref1 to Ref2.
  • the voltage at the connection point of the plurality of resistors R71 to R73 is input to one input terminal of the plurality of comparators 71 to 72 as the reference voltage Ref1 to Ref2.
  • the LPF output from the low pass filter 6 is input to the other input terminals of the plurality of comparators 71 to 72.
  • Each of the plurality of comparators 71 to 72 compares the input reference voltages Ref1 to Ref2 with the LPF output, forms an output “1” in a predetermined case, and inputs the output to the encoder 73.
  • reference voltages Ref1 to Ref2 formed inside the ADC 7 are illustrated outside the ADC 1.
  • the encoder 73 converts the LPF output from the low-pass filter 6 into a digital signal based on the outputs of the plurality of comparators 71 to 72, and further converts the converted digital signal into an addition value to the PIcode.
  • the encoder 73 sets the added value to the clock signal CLK11 and the clock signal CLK13.
  • the values are used to generate the clock signal CLK12 and the clock signal CLK14 having a phase advance amount of 90 °.
  • the encoder 73 sets the digital signal so that the phase shift of the clock signal CLK12 and the clock signal CLK14 with respect to the phase of the clock signal CLK11 and the clock signal CLK13 is 90 °. Is output.
  • the ADC 7 basically refers to the value that the LPF output takes when the phase shift of the clock signal CLK 12 and the clock signal CLK 14 with respect to the phase of the clock signal CLK 11 and the clock signal CLK 13 is 90 °. Used as voltage. Therefore, a value 1 ⁇ 2 Vdd that is half the power supply voltage Vdd is used as the reference voltage.
  • the encoder 73 corrects the addition value, the value used for generating the signal with the phase advance amount of 90 °, and the correction of the phase shift ⁇ . It is set as the value which added the value used for.
  • the adder 8 receives, for example, a first control signal PIcode and an output of the ADC 7 from a control circuit.
  • the adder 8 adds the digital signal output from the ADC 7 to the first control signal PIcode, generates a second control signal PIcode ′, and supplies the second control signal PIcode ′ to the mixer 22.
  • the mixer 22 can set the differential signal to be output as a signal having a phase advance angle of 90 ° relative to the differential signal output from the mixer 21.
  • FIG. 6 shows the case where the phase advance amount difference between the outputs of the phase interpolator 207 is kept exactly 90 °
  • FIG. 7 shows the phase advance amount between the outputs of the phase interpolator 207
  • 8 shows the case where the difference is smaller than 90 °
  • FIG. 8 shows the case where the phase advance amount difference between the outputs of the phase interpolator 207 is larger than 90 °.
  • FIG. 6 shows four phases of ⁇ , ( ⁇ + 90 °), ( ⁇ + 180 °), and ( ⁇ + 270 °) based on four-phase clock signals with phase advance amounts of 0 °, 90 °, 180 °, and 270 °.
  • the state in which the clock signal is formed is shown.
  • the mixer 21 outputs a differential signal having a desired phase advance amount ⁇
  • the mixer 22 has a phase advance amount ( ⁇ + 90 °) having an advance amount of 90 ° with respect to these signals.
  • ⁇ is the advance amount of the desired phase.
  • the output of the phase detector 41 is an exclusive OR of the signal of the phase advance amount ⁇ and the signal of the phase advance amount ( ⁇ + 90 °). Accordingly, as shown in FIG. 6, the output OUT1 is at a high level during a period when one of the inputs is at a high level (“1”), and is at a low level during other periods.
  • the output of the phase detector 42 is an exclusive OR of the signal of the phase advance amount ( ⁇ + 180 °) and the signal of the phase advance amount ( ⁇ + 270 °). Therefore, as shown in FIG. 6, the output OUT2 becomes high level during a period when one of the inputs is high level (“1”), and becomes low level during other periods.
  • the charge pump circuits 51 and 52 output an inverted signal of the signal OUT1 from the phase detectors 41 and 42. Therefore, the charge pump circuits 51 and 52 charge the capacitor C61 and the capacitor C63 of the low pass filter 6 during the high level period and the low pass filter 6 during the low level period in the signal obtained by inverting the PFD output of FIG. The capacitor 61 and the capacitor C63 are discharged.
  • the phase advance amount difference between the outputs of the phase interpolator 207 is 90 °. Therefore, in the PFD output of FIG. 6, the high level period and the low level period are equal. In other words, the charging time and discharging time of the capacitor C61 and the capacitor C63 of the low pass filter 6 become equal.
  • the charge pump circuit output which is the result of combining the outputs of the charge pump circuits 51 and 52, becomes a signal having a predetermined voltage value.
  • This predetermined voltage value is, for example, a half voltage (1/2 Vdd) of the power supply voltage Vdd. As described above, this voltage value is used as a reference voltage for the ADC 7.
  • the output of the encoder 73 of the ADC 7 is only a value corresponding to the phase advance amount 90 °
  • the output PIcode ′ of the adder 8 is a value obtained by adding a value corresponding to the phase advance amount 90 ° to PIcode. It becomes.
  • the four-phase clock signals CLK11, CLK12, CLK13, and CLK14 output from the two mixers 21 and 22 maintain the phase advance amount difference as it is.
  • the phase advance amount difference between the outputs of the phase interpolator 207 is smaller than 90 °.
  • a signal having a phase advance amount difference of 90 ° with respect to a clock signal having a phase advance amount ⁇ is a phase advanced by ⁇ .
  • the high level period and the low level period are not equal, and the charging time and discharging time of the capacitor C61 and the capacitor C63 of the low pass filter 6 are not equal. That is, when the duty ratio of the PFD output is not 1: 1, the charging time and discharging time of the capacitor 61 and the capacitor 63 of the low-pass filter 6 are also not 1: 1.
  • the high level period becomes shorter than 1 ⁇ 4 period. In other words, the period is shorter than a period corresponding to a phase advance amount of 90 ° with respect to one cycle of 360 °. This high level period corresponds to the advance amount ⁇ of the advanced phase.
  • the output of the charge pump circuit which is the result of combining the outputs of the charge pump circuits 51 and 52, gradually increases to a higher value and corresponds to the advance amount ⁇ of the advanced phase than the original value 1 ⁇ 2 Vdd. It will be higher by the value you want. Accordingly, the output of the ADC 7 also becomes a value that is larger by a value corresponding to the advance amount ⁇ of the phase advanced than the original value “0”, and the output PIcode ′ of the adder 8 is changed to the PIcode by the advance amount of the original phase. A value corresponding to the difference of 90 ° is added to a value corresponding to the advance amount ⁇ of the advanced phase. In other words, the output PIcode 'of the adder 8 is a value that delays the phase (advanced) at that time.
  • the control signal PIcode ' that delays the current phase relative to the mixer 21 is input to the mixer 22.
  • the four-phase clock signals CLK11, CLK12, CLK13, and CLK14 output from the two mixers 21 and 22 are corrected to 90 °, which is the difference in the correct phase advance amount.
  • the difference in the phase advance amount between the outputs of the phase interpolator 207 is greater than 90 °.
  • the signal that should originally have a phase advance amount difference of 90 ° with respect to the clock signal having the phase advance amount ⁇ has a phase delayed by ⁇ .
  • the high level period is longer than a quarter cycle, in other words, It becomes longer than a period corresponding to a phase advance amount of 90 ° with respect to one cycle of 360 °. This high level period corresponds to the advanced phase amount ⁇ of the delayed phase.
  • the output of the charge pump circuit which is the result of combining the outputs of the charge pump circuits 51 and 52, gradually decreases to a lower value, and corresponds to the advance amount ⁇ of the phase delayed from the original value 1 ⁇ 2 Vdd.
  • the value will be as low as Accordingly, the output of the ADC 7 is also a value that is smaller by a value corresponding to the phase advance amount ⁇ delayed from the original value “0” 0, and the output PIcode ′ of the adder 8 is changed to PIcode by the original phase advance amount.
  • the value corresponding to the difference of 90 ° is added, and the value corresponding to the advance amount ⁇ of the delayed phase is subtracted.
  • the output PIcode 'of the adder 8 is set to a value that advances the (advanced) phase at that time.
  • the control signal PIcode ′ that advances the current phase relative to the mixer 21 is input to the mixer 22.
  • the four-phase clock signals CLK11, CLK12, CLK13, and CLK14 output from the two mixers 21 and 22 are corrected to 90 °, which is the difference in the correct phase advance amount.
  • the above embodiment is an example in which the four-phase clock signals CLK11, CLK12, CLK13, and CLK14 are maintained at 90 ° which is the difference in the advance amount of the correct phase. May be a value other than 90 °.
  • the first mixer 21 has a phase advance amount ⁇ of the clock signal CLK11 and a phase advance amount of 180 with respect to the clock signal CLK11.
  • a clock signal CLK13 that is ° is generated.
  • the advance amount of the phase of the clock signal CLK13 is ( ⁇ + 180 °).
  • the second mixer 22 is a clock that is a value obtained by adding or subtracting a predetermined advance amount adjustment value x to the clock signal CLK11 with a phase advance amount of 90 ° in accordance with the second control signal PIcode ′.
  • a signal CLK12 and a clock signal CLK14 which is a value obtained by adding or subtracting a predetermined advance amount adjustment value x to a phase advance amount of 270 ° with respect to the clock signal CLK11, are generated.
  • the advance amount of the phase of the clock signal CLK12 is ( ⁇ + 90 ° ⁇ x)
  • the advance amount of the phase of the clock signal CLK14 is ( ⁇ + 270 ° ⁇ x).
  • the difference in the advance amount of the phase of the clock signals CLK12 and CLK14 with respect to the clock signals CLK11 and CLK13 is (90 ° ⁇ x).
  • a digital signal output from the ADC 7 to be added to the first control signal PIcode is generated as follows.
  • the ADC 7 includes a combined signal of the first voltage signal output from the first charge pump circuit 51 and the second voltage signal output from the second charge pump circuit 52, and the second control signal PIcode.
  • a digital signal is generated based on a signal generated based on a signal (hereinafter referred to as an adjustment signal) that gives a signal amount corresponding to a predetermined advance amount adjustment value x in '.
  • the voltages Ref1 and Ref2 input to the comparators 71 and 72 of the ADC 7 are variable. Therefore, the voltages Ref1 and Ref2 are voltage signals including an adjustment signal.
  • the voltages Ref1 and Ref2 are a signal component having a phase advance difference of 90 ° between the clock signals CLK12 and CLK14 with respect to the clock signals CLK11 and CLK13, and the clock signals CLK12 and CLK14 with respect to the clock signals CLK11 and CLK13. This is the sum or difference with the signal component (the signal component of the adjustment signal) that uses the difference in phase advance amount as the advance amount adjustment value x.
  • the voltages Ref1 and Ref2 are usually signal components with a difference in advance amount of 90 °. This is the default value of the voltages Ref1 and Ref2.
  • the voltages Ref1 and Ref2 use the signal component that sets the difference in the advance amount as 90 ° and the difference in the advance amount as the advance amount adjustment value. It is the sum of the signal component x.
  • the voltages Ref1 and Ref2 are the signal component that sets the advance amount difference to 90 ° and the advance amount difference is the advance amount adjustment value x. And a signal component.
  • the resistor R73 is a variable resistor.
  • the voltages Ref1 and Ref2 can be changed by changing the value of the variable resistor R73.
  • the control signal of the variable resistor R73 is input from the input terminal of the LSI chip 200, for example, and set in a register that stores the value of the control signal.
  • the value of the control signal of the variable resistor R73 is determined based on, for example, the result of a data transmission test between the LSI chip 100 and the LSI chip 200. As a result, in the period determined by the up and down edges of the clock, the data is captured more accurately by synchronizing with the signal of the advance amount different from the advance amount of 90 ° instead of the center of the period. Can capture data.

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Abstract

　第１のミキサ２１は、第１の制御信号に従って、第１のクロック信号と第１のクロック信号の逆位相の第２のクロック信号とを生成する。第２のミキサ２２は、第２の制御信号に従って、第１のクロック信号に対して位相の進角量が９０°である第３のクロック信号と第３のクロック信号の逆位相の第４のクロック信号とを生成する。ＡＤＣ７は、第１のクロック信号と第３のクロック信号との排他的論理和に基づいて形成された電圧信号と、第２のクロック信号と第４のクロック信号との排他的論理和に基づいて形成された電圧信号との合成信号に基づいて生成された信号に基づいて、デジタル信号を生成する。加算器８は、前記デジタル信号を第１の制御信号に加算して第２の制御信号を生成して、第２のミキサ２２に供給する。

Description

位相インタポレータ及び半導体回路装置
　本発明は、位相インタポレータ及び半導体回路装置に関する。
　半導体装置の間における信号の転送の方法として、クロックをデータに埋め込むエンベデッド方式がある。エンベデッド方式においては、図９に示すように、伝送された信号におけるエッジを認識して、これに基づいてクロック信号ＣＬＫ１及びＣＬＫ１Ｂを再生する。ＣＬＫ１ＢはＣＬＫ１に対して位相の進角量が１８０°である位相を持つ信号である。
　また、エンベデッド方式で、データのトリガとしてクロックのアップエッジとダウンエッジの両エッジを使用する方式においては、再生されたクロック信号ＣＬＫ１及びＣＬＫ１Ｂから位相の進角量が９０°であるクロック信号ＣＬＫ２及びＣＬＫ２Ｂを生成して、これらを用いて伝送された信号からデータを取り込む。ＣＬＫ２ＢはＣＬＫ２から位相の進角量が１８０°である信号である。これにより、エッジに対して９０°の進角量を有する信号の期間の中心において、データを取り込むことができる。すなわち、この場合には信号のアップ又はダウン期間の前半期間がセットアップ期間、信号のアップ又はダウン期間の後半期間がホールド期間となる。
　なお、可変型４５度移相回路が帰還信号を受けて回路の特性値を変化させることで、位相の進角量を０°にして移相角を４５°に調整することが知られている。
　また、データとの位相が調整された差動クロック信号を入力し、この差動クロック信号を変形して出力すると共に、差動クロック信号に基づいて生成された信号をフィードバックして、差動クロック信号の変形量を制御することが知られている。
特開２００５－２６０７８７号公報 特開２００４－２９７４０４号公報
　伝送された信号から正確なデータを取り出すためには、データを取り込むタイミングが、信号期間の中心に近いほうが、セットアップ期間及びホールド期間ともにマージンを取りやすい。換言すれば、クロック信号ＣＬＫ２及びＣＬＫ２Ｂの位相の進角量は、クロック信号ＣＬＫ１及びＣＬＫ１Ｂから９０°である方が、セットアップ期間とホールド期間のマージンを取りやすい。従って、位相の進角量が正確に９０°である４個のクロック信号（４相クロック信号）ＣＬＫ１、ＣＬＫ１Ｂ、ＣＬＫ２及びＣＬＫ２Ｂを生成することが望ましい。
　このような４相クロック信号は、位相インタポレータを用いて生成される。しかし、製造ばらつきに起因して、位相インタポレータの内部のトランジスタ（ＭＯＳＦＥＴ）の温度特性、電圧特性、周波数特性等がばらつく。このため、４相クロック信号の間の位相の進角量を正確に９０°とする場合には、温度特性、電圧特性、周波数特性等のばらつきを考慮する必要がある。
　本発明は、位相の進角量が正確に９０°である４相クロック信号を出力する位相インタポレータを提供することを目的とする。
　開示される位相インタポレータは、セレクタと、第１のミキサと、第２のミキサと、第１の位相検出器と、第２の位相検出器と、第１のチャージポンプ回路と、第２のチャージポンプ回路と、アナログデジタル変換器と、加算器とを含む。セレクタは、４相のクロック信号を第１のミキサ及び第２のミキサに供給する。第１のミキサは、セレクタから供給された前記クロック信号に基づいて、生成される第１のクロック信号及び第２のクロック信号を定めると共に前記クロック信号に与えられる第１の位相の進角量を定める第１の制御信号に従って、前記第１の位相の進角量の前記第１のクロック信号と前記第１のクロック信号に対して位相の進角量が１８０°である前記第２のクロック信号とを生成する。第２のミキサは、セレクタから供給された前記クロック信号に基づいて、生成される第３のクロック信号及び第４のクロック信号を定めると共に前記クロック信号に与えられる第２の位相の進角量を定める第２の制御信号に従って、前記第１のクロック信号に対して位相の進角量が９０°である前記第３のクロック信号と前記第１のクロック信号に対して位相の進角量が２７０°である位相の前記第４のクロック信号とを生成する。第１の位相検出器は、第１のミキサから出力された前記第１のクロック信号と前記第２のミキサから出力された前記第３のクロック信号との排他的論理和を求める。第２の位相検出器は、第１のミキサから出力された前記第２のクロック信号と前記第２のミキサから出力された前記第４のクロック信号との排他的論理和を求める。第１のチャージポンプ回路は、第１の位相検出器から出力された排他的論理和を第１の電圧信号に変換する。第２のチャージポンプ回路は、第２の位相検出器から出力された排他的論理和を第２の電圧信号に変換する。アナログデジタル変換器は、第１のチャージポンプ回路から出力された前記第１の電圧信号と前記第２のチャージポンプ回路から出力された前記第２の電圧信号との合成信号に基づいて生成された信号に基づいて、デジタル信号を生成する。加算器は、アナログデジタル変換器から出力されたデジタル信号を前記第１の制御信号に加算して前記第２の制御信号を生成して、前記第２のミキサに供給する。
　開示される位相インタポレータによれば、位相の進角量が正確に９０°である４相クロック信号を出力する位相インタポレータを実現することができ、伝送された信号を正確に検出することができる。
位相インタポレータを含む半導体装置の一例を示す図である。 位相インタポレータの一例を示す図である。 ミキサの一例を示す図である。 位相検出器、チャージポンプ回路、フィルタ回路の一例を示す図である。 アナログデジタル変換器（ＡＤＣ）の一例を示す図である。 位相インタポレータの動作説明図である。 位相インタポレータの動作説明図である。 位相インタポレータの動作説明図である。 ４相クロック信号を示すタイミングチャートである。
　図１は、送信側半導体集積回路装置と位相インタポレータを含む受信側半導体集積回路装置を有するデータ送受信システムの一例を示す図である。
　図１のデータ送受信システムは、送信側半導体集積回路装置（以下、送信側ＬＳＩチップ）１００及び受信側半導体集積回路装置（以下、受信側ＬＳＩチップ）２００と、これらの間を接続する伝送路３００とを含む。入力信号を送信する送信側ＬＳＩチップ１００は、出力バッファ回路１０１に接続された出力端子１０２を備える。入力信号を受信する受信側ＬＳＩチップ２００は入力端子２０１を含む。伝送路３００は、出力端子１０２と入力端子２０１との間を接続する。送信側ＬＳＩチップ１００は、出力バッファ回路１０１から、伝送路３００を介して、入力データをＬＳＩチップ２００に送信する。入力データは、例えば、クロックがデータに埋め込まれた、いわゆるエンベデッド方式で送信されるシリアル信号である。
　受信側ＬＳＩチップ２００は、ＩＯマクロ２０２と、処理回路２０８とを含む。ＩＯマクロ２０２は、入力回路セルであり、送信側ＬＳＩチップ１００から受信した入力信号からデータとエッジを抽出し、これらを処理回路２０８に入力する。処理回路２０８は、入力信号について、データとエッジ情報からクロックを再生する処理や、その他データ通信等の予め定められた処理を実行する回路である。ＩＯマクロ２０２は、入力バッファ回路２０３、データ出力回路２０４、エッジ出力回路２０５、ＰＬＬ（Phase Locked Loop）２０６、位相インタポレータ（ＰＩ）２０７を含む。
　伝送路３００を介して伝送された入力データは、入力端子２０１を介して、入力バッファ回路２０３に入力される。入力バッファ回路２０３は、受信した入力データをデータ出力回路２０４及びエッジ出力回路２０５に入力する。
　一方、ＰＬＬ２０６は、４相のクロック信号を生成して、これらを位相インタポレータ２０７に供給する。４相のクロック信号は、各々、位相の進角量が０°、９０°、１８０°及び２７０°のクロックである。位相の進角量０°のクロックは、位相の進角量が０°の信号である。位相の進角量が９０°のクロックは、位相の進角量０°のクロックに対して位相の進角量が９０°である信号である。他の信号も同様である。
　位相インタポレータ２０７は、ＰＬＬ２０６から入力される４相のクロック信号に基づいて、４相のクロック信号ＣＬＫ１１、クロック信号ＣＬＫ１２、クロック信号ＣＬＫ１３及びクロック信号ＣＬＫ１３を生成する。
　クロック信号ＣＬＫ１１は、位相の進角量がαのクロック信号である。位相の進角量αは、入力データの位相に応じて定まる所望の位相の進角量である。クロック信号ＣＬＫ１２は、位相の進角量が（α＋９０°）のクロック信号であり、クロック信号ＣＬＫ１１に対して９０°の進角量のクロック信号である。クロック信号ＣＬＫ１３は、位相の進角量が（α＋１８０°）のクロック信号であり、クロック信号ＣＬＫ１１に対して１８０°の進角量のクロック信号である。クロック信号ＣＬＫ１４は、位相の進角量が（α＋２７０°）のクロック信号であり、クロック信号ＣＬＫ１１に対して２７０°の進角量のクロック信号である。これらの４相のクロック信号については後述する。
　位相インタポレータ２０７は、クロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１３を、データ出力回路２０４に供給する。位相インタポレータ２０７は、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３を、エッジ出力回路２０５に供給する。
　なお、クロック信号ＣＬＫ１１は、例えば、図９におけるクロック信号ＣＬＫ１に相当する。同様に、クロック信号ＣＬＫ１２、クロック信号ＣＬＫ１３及びクロック信号ＣＬＫ１３は、各々、図９におけるクロック信号ＣＬＫ２、クロック信号ＣＬＫ１Ｂ及びクロック信号ＣＬＫ２Ｂに相当する。
　データ出力回路２０４は、位相インタポレータ２０７から供給されるクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１３に従って、入力データからデータを抽出して、処理回路２０８に出力する。エッジ出力回路２０５は、位相インタポレータ２０７から供給されるクロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３に従って、入力データからエッジ付近での入力データを抽出して、処理回路２０８に出力する。処理回路２０８は、入力されたクロックに同期して、入力されたデータおよびエッジ付近のデータからエッジ情報を抽出し、それを位相信号に変換するなどの信号処理を行ってから、これらを用いた所定の処理を行うと共に、位相信号、換言すれば、第１の制御信号ＰＩｃｏｄｅを位相インタポレータ２０７に出力する。
　図２は、位相インタポレータの一例を示す図である。
　図２の位相インタポレータ２０７は、セレクタ１、ミキサ２１及び２２、出力バッファ回路３１及び３２、位相検出器（ＰＦＤ：Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）４１及び４２、チャージポンプ回路５１及び５２、ロウパスフィルタ６、アナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ　Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）７、加算器８を含む。
　セレクタ１には、前述したように、ＰＬＬ２０６から、４相のクロック信号が供給される。セレクタ１は、第１の制御信号ＰＩｃｏｄｅに基づいて、供給された４相のクロック信号を、第１のミキサ２１及び第２のミキサ２２に供給する。第１の制御信号ＰＩｃｏｄｅについては後述する。
　ミキサ２１には、位相の進角量が０°のクロック信号が入力され、同時に、位相の進角量が１８０°のクロック信号も入力される。例えば、ミキサ２１への入力ＩＮ１が位相の進角量が０°のクロック信号であり、入力ＩＮ１Ｂが位相の進角量が１８０°のクロック信号である。また、ミキサ２１には、位相の進角量が９０°のクロック信号が入力され、同時に、位相の進角量が２７０°の信号も入力される。例えば、ミキサ２１への入力ＩＮ２が位相の進角量が９０°のクロック信号であり、入力ＩＮ２Ｂが位相の進角量が２７０°のクロック信号である。
　ミキサ２２には、位相の進角量が９０°のクロック信号が入力され、同時に、位相の進角量が２７０°のクロック信号も入力される。例えば、ミキサ２２への入力ＩＮ１が位相の進角量が９０°のクロック信号であり、入力ＩＮ１Ｂが位相の進角量が２７０°のクロック信号である。また、ミキサ２２には、位相の進角量が１８０°のクロック信号が入力され、同時に、位相の進角量が０°の信号も入力される。例えば、ミキサ２２への入力ＩＮ２が位相の進角量が１８０°のクロック信号であり、入力ＩＮ２Ｂが位相の進角量が０°のクロック信号である。
　ミキサ２１は、セレクタ１から供給されたクロック信号に基づいて、第１の制御信号ＰＩｃｏｄｅに従って、所望の位相の進角量αの第１のクロック信号ＣＬＫ１１と、クロック信号ＣＬＫ１１に対して１８０°進んだ位相の進角量（α＋１８０°）の第２のクロック信号ＣＬＫ１３とを生成する。第１の制御信号は、ミキサ２１により生成されるクロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３を定めると共に、これらに与えられる第１の位相の進角量を定める。図３において、第１の位相の進角量は、０°である。クロック信号ＣＬＫ１３はクロック信号ＣＬＫ１１に対して位相の進角量が１８０°である（逆位相の）信号である。ミキサ２１の出力は、ミキサ２１に対応する第１の出力バッファ回路３１と、第１及び第２の位相検出器４１及び４２に入力される。
　ミキサ２２は、セレクタ１から供給されたクロック信号に基づいて、第２の制御信号ＰＩｃｏｄｅ’に従って、クロック信号ＣＬＫ１１に対して位相の進角量が９０°である位相の第３のクロック信号ＣＬＫ１２と、クロック信号ＣＬＫ１１に対して位相の進角量が２７０°である（換言すれば、クロック信号ＣＬＫ１３に対し位相の進角量が９０°である）位相の第４のクロック信号ＣＬＫ１４とを生成する。第２の制御信号は、ミキサ２２により生成されるクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４を定めると共に、これらに与えられる第２の位相の進角量を定める。図３において、第２の位相の進角量は、９０°に、後述する位相のずれβに相当する進角量を加えた値である。クロック信号ＣＬＫ１４はクロック信号ＣＬＫ１２に対して位相の進角量が１８０°である信号である。クロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４（第２の差動信号）は、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３（第１の差動信号）に対して位相の進角量が９０°である位相の信号である。ミキサ２２の出力は、ミキサ２２に対応する第２の出力バッファ回路３２と、第１及び第２の位相検出器４１及び４２に入力される。
　第２の制御信号ＰＩｃｏｄｅ’は、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の生成に用いられる第１の制御信号ＰＩｃｏｄｅに、位相の進角量が９０°である位相のクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の生成に用いられる値が加算された信号である。これに加えて、第２の制御信号ＰＩｃｏｄｅ’には、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対するクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相のずれ（換言すれば、位相の進角量の進み又は遅れ）βの修正に用いられる値が加算される。これにより、クロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相は、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対して正確に位相の進角量が９０°を有するように保たれる。
　位相のずれ（換言すれば、位相の進角量のずれ）βは、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相の進角量と、クロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相との間における位相の進角量の差から９０°を引いた値である。位相のずれβは、不所望なずれであり、本来は“０”であることが望ましい値である。
　図３は、位相インタポレータのミキサの一例を示す図である。
　ミキサ２１は、２個の差動回路（差動対）と、８個の電流源と、８個の制御スイッチとを含む。なお、ミキサ２２はミキサ２１と同様の構成を有するので、ミキサ２２の図示は省略する。なお、電流源と制御スイッチの数は８個に限られない。電流源と制御スイッチの数は、任意の位相信号を作成する際の解像度によって任意に変わる。
　２個の差動回路は、これらに共通の負荷である抵抗Ｒ３１及びＲ３２と、ＮチャネルＭＯＳトランジスタ（ＦＥＴ）Ｍ１及びＭ２とを含む第１の差動回路と、Ｍ３及びＭ４とを含む第２の差動回路とを含む。Ｍ１、Ｍ２、Ｍ３及びＭ４のゲート電極には、各々、入力信号ＩＮ１、ＩＮ１Ｂ、ＩＮ２、ＩＮ２Ｂが印加される。ＩＮ１ＢはＩＮ１の反転信号である。ＩＮ２ＢはＩＮ２の反転信号である。抵抗Ｒ３１及びＲ３２とＭ１、Ｍ２、Ｍ３及びＭ４との接続点に、差動出力ＯＵＴ及びＯＵＴＢが接続される。
　差動出力ＯＵＴは位相の進角量αのクロック信号に相当し、差動出力ＯＵＴＢは、位相の進角量（α＋１８０°）のクロック信号に相当する。差動出力ＯＵＴ及びＯＵＴＢは、第１の出力バッファ回路３１に入力される。また、差動出力ＯＵＴは第１の位相検出器４１に入力され、差動出力ＯＵＴＢは第２の位相検出器４２に入力される。
　従って、ミキサ２１において、差動出力ＯＵＴには、クロック信号ＣＬＫ１１が出力される。これは、信号ＩＮＡ１である。差動出力ＯＵＴＢには、クロック信号ＣＬＫ１３が出力される。これは、信号ＩＮＡ２である。
　なお、ミキサ２２において、差動出力ＯＵＴには、クロック信号ＣＬＫ１２が出力される。これは、信号ＩＮＢ１である。差動出力ＯＵＴＢには、クロック信号ＣＬＫ１４が出力される。これは、信号ＩＮＢ２である。
　８個の電流源は、Ｍ１３～Ｍ２０を含む。Ｍ１３～Ｍ２０のゲート電極には、バイアス電圧Ｂｉａｓが印加される。Ｍ１３～Ｍ２０のソース電極には、接地電位が接続される。電流源Ｍ１３～Ｍ２０のドレイン電極と第１及び第２の差動回路との間には、当該電流源に対応する制御スイッチが接続される。第１の差動回路は、電流源Ｍ１３、Ｍ１５、Ｍ１７、Ｍ１９により駆動される。第２の差動回路は、電流源Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０により駆動される。
　８個の制御スイッチは、８個の電流源に対応して設けられるＭ５～１２を含む。制御スイッチＭ５、Ｍ７、Ｍ９、Ｍ１１のゲート電極には、例えば４ビットの制御信号ＰＩｃｏｄｅ［３：０］が印加される。ＰＩｃｏｄｅ［３：０］の各ビットは、予め対応付けられた制御スイッチＭ５、Ｍ７、Ｍ９、Ｍ１１のいずれか１個に印加される。制御スイッチＭ６、Ｍ８、Ｍ１０、Ｍ１２のゲート電極には、例えば４ビットの制御信号ＰＩｃｏｄｅＢ［３：０］が印加される。ＰＩｃｏｄｅＢ［３：０］の各ビットは、予め対応付けられた制御スイッチＭ６、Ｍ８、Ｍ１０、Ｍ１２のいずれか１個に印加される。
　ＰＩｃｏｄｅＢ［３：０］は、ＰＩｃｏｄｅ［３：０］の反転信号である。ＰＩｃｏｄｅＢ［３：０］及びＰＩｃｏｄｅ［３：０］は、共に、第１の制御信号ＰＩｃｏｄｅである。
　制御スイッチＭ５とＭ６、Ｍ７と８、Ｍ９とＭ１０、Ｍ１１とＭ１２は、各々、対とされる。従って、対とされる制御スイッチのゲート電極には相互に反転の関係にある信号が印加される。これにより、対とされる制御スイッチの一方がオンである場合、他方はオフとされる。
　例えば、α＝４５°のクロック信号を生成する場合、ミキサ２１は、以下のように制御される。
　第１の差動回路において、ＩＮ１には位相の進角量０°のクロック信号が印加され、ＩＮ１Ｂには、位相の進角量０°のクロック信号に対して進角量が１８０°である（従って、位相の進角量１８０°の）信号が印加される。第２の差動回路において、ＩＮ２には、位相の進角量９０°のクロック信号が印加され、ＩＮ２Ｂには、位相の進角量９０°のクロック信号に対して進角量が１８０°である（従って、位相の進角量２７０°の）信号が印加される。
　一方、例えば、第1の差動回路に対応する制御スイッチＭ５、Ｍ７、Ｍ９、Ｍ１１へ供給されるＰＩｃｏｄｅ［３：０］が（１，１，０，０）とされ、第２の差動回路に対応する制御スイッチＭ６、Ｍ８、Ｍ１０、Ｍ１２へ供給されるＰＩｃｏｄｅＢ［３：０］が（０，０，１，１）とされる。これは、位相の進角量０°のＩＮ１への重み付けと、位相の進角量９０°のＩＮ２への重み付けとを等しくし、位相の進角量１８０°のＩＮ１Ｂへの重み付けと位相の進角量２７０°のＩＮ２Ｂへの重み付けとを重み“０”としたことに等しい。
　これにより、Ｍ５及びＭ７がオンし、Ｍ９及びＭ１１がオフする。また、Ｍ６及びＭ８がオフし、Ｍ１０及びＭ１２がオンする。この結果、第１の差動回路及び第２の差動回路に等しい大きさの駆動電流が流れる。これにより、ＩＮ１である位相の進角量０°のクロック信号と、ＩＮ２である位相の進角量９０°のクロック信号とが等しい比率で合成され、位相の進角量α＝４５°のクロック信号が生成され、差動出力ＯＵＴに出力される。この時、同時に、クロック信号の進角量が位相の進角量α＝４５°のクロック信号に対して１８０°である位相２２５°を持つ信号が、差動出力ＯＵＴＢに出力される。以上から、ミキサ１は、位相の進角量α及び位相の進角量（α＋１８０°）のクロック信号（差動信号）を出力する。
　なお、例えば、位相の進角量α＝２２．５°の信号を生成する場合、ＰＩｃｏｄｅ［３：０］が（１，１，１，０）とされ、ＰＩｃｏｄｅＢ［３：０］が（０，０，０，１）とされる。これは、位相の進角量０°のＩＮ１への重み付けと、位相の進角量９０°のＩＮ２への重み付けとを３：１とし、位相の進角量１８０°のＩＮ１Ｂへの重み付けと位相の進角量２７０°のＩＮ２Ｂへの重み付けとを重み“０”としたことに等しい。
　ミキサ２２は、前述したように、ミキサ２１と同様の構成を有するが、第１の制御信号ＰＩｃｏｄｅに代えて、第２の制御信号ＰＩｃｏｄｅ’を入力される。これにより、ミキサ２２は、ミキサ２１が出力する差動信号に対して位相の進角量が９０°である差動信号、換言すれば、位相の進角量（α＋９０°）及び位相の進角量（α＋２７０°）のクロック信号（差動信号）を出力する。
　また、第２の制御信号ＰＩｃｏｄｅ’には、前述したように、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対するクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相のずれβが存在する場合に、位相のずれβの修正に用いられる値が加算される。これにより、クロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相は、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対して、正確に９０°だけずれるように保たれる。位相のずれβが存在しない場合には、第２の制御信号ＰＩｃｏｄｅ’には、位相のずれβの修正に用いられる値は加算されない。
　図２において、第１の出力バッファ回路３１は、位相インタポレータの出力回路であり、ミキサ２１の出力端子から出力される信号を、位相インタポレータの出力信号として出力する。第２の出力バッファ回路３２は、位相インタポレータの出力回路であり、ミキサ２２の出力端子から出力される信号を、位相インタポレータの出力信号として出力する。以上により、位相インタポレータは、位相の進角量α及び位相の進角量（α＋１８０°）のクロック信号を含む差動信号と、この差動信号に対して位相の進角量が９０°である差動信号、換言すれば、位相の進角量（α＋９０°）及び位相の進角量（α＋２７０°）のクロック信号を含む差動信号とを出力する。
　一方、第１の位相検出器４１は、ミキサ２１から出力されたクロック信号ＣＬＫ１１（位相の進角量αのクロック信号）と、ミキサ２２から出力されたクロック信号ＣＬＫ１２（位相の進角量（α＋９０°）のクロック信号）との排他的論理和を求める。第１の位相検出器４１は、求めた排他的論理和を、第１の位相検出器４１に対応する第１のチャージポンプ回路５１に入力する。第２の位相検出器４２は、第１のミキサ２１から出力されたクロック信号ＣＬＫ１３（位相の進角量（α＋１８０°）のクロック信号）と、ミキサ２２から出力されたクロック信号ＣＬＫ１４（位相の進角量（α＋２７０°）のクロック信号）との排他的論理和を求める。第２の位相検出器４２は、求めた排他的論理和を、第２の位相検出器４２に対応する第２のチャージポンプ回路５２に入力する。
　図４（Ａ）は、位相検出器（ＰＦＤ）の一例を示す図である。
　位相検出器４１は、排他的論理和回路ＥＯＲ１である。位相検出器４１には、ミキサ２１からの信号ＩＮＡ１と、ミキサ２２からの信号ＩＮＢ１とが入力される。位相検出器４１は、信号ＩＮＡ１と信号ＩＮＢ１との排他的論理和演算（ＥＯＲ：Ｅｘｃｌｕｓｉｖｅ－ＯＲ）の結果を求めて、信号ＯＵＴ１として出力する。
　位相検出器４２は、排他的論理和回路ＥＯＲ２である。位相検出器４２には、ミキサ２１からの信号ＩＮＡ２と、ミキサ２２からの信号ＩＮＢ２とが入力される。信号ＩＮＡ２は、信号ＩＮＡ１の反転信号（＝ＩＮＡ１Ｂ）である。信号ＩＮＢ２は、信号ＩＮＢ１の反転信号（＝ＩＮＢ１Ｂ）である。位相検出器４２は、信号ＩＮＡ２と信号ＩＮＢ２との排他的論理和演算（ＥＯＲ）の結果を求めて、信号ＯＵＴ２として出力する。
　第１のチャージポンプ回路５１は、位相検出器４１から出力された排他的論理和演算の結果を第１の電圧信号に変換する。第２のチャージポンプ回路５２は、位相検出器４２から出力された排他的論理和を第２の電圧信号に変換する。第１のチャージポンプ回路５１の出力端子は、第２のチャージポンプ回路５２の出力端子と、相互に接続される。これにより、ロウパスフィルタ６には、第１の電圧信号と第２の電圧信号とを合成した信号が入力される。
　図４（Ｂ）は、チャージポンプ回路の一例を示す図である。
　チャージポンプ回路５１は、アナログスイッチ回路と、アナログスイッチ回路と２個の電源との間に挿入された２個の定電流源とを含む。アナログスイッチ回路は、ｐチャネルＭＯＳＦＥＴ・ＭＰ５１１とｎチャネルＭＯＳＦＥＴ・ＭＮ５１２とにより構成される。チャージポンプ回路５１には、位相検出器４１からの信号ＯＵＴ１が入力ＩＮとして入力される。チャージポンプ回路５１は、入力された信号ＯＵＴ１に応じてその反転信号を形成して、チャージポンプ回路出力として出力する。
　チャージポンプ回路５２は、図４（Ｂ）には示されないが、チャージポンプ回路５１と同じ構成を有する。チャージポンプ回路５２は、位相検出器４２からの信号ＯＵＴ２を入力ＩＮとして、その反転信号を形成して、チャージポンプ回路出力として出力する。
　ロウパスフィルタ６は、第１及び第２のチャージポンプ回路５１及び５２とＡＤＣ７との間に設けられ、第１の電圧信号と第２の電圧信号とを合成した信号をＲＣ回路によりフィルタリングして、高域成分をカットする。ロウパスフィルタ６の出力（ＬＰＦ出力）は、第１の電圧信号と第２の電圧信号との合成信号に基づいて生成された信号である。ＬＰＦ出力は、ＡＤＣ７に入力される。
　図４（Ｃ）は、ロウパスフィルタの一例を示す図である。
　ロウパスフィルタ（ＬＰＦ）６は、直列接続された抵抗Ｒ６２及びキャパシタＣ６３と、この直列回路に並列に接続されたキャパシタＣ６１とを含むフィルタ回路である。ロウパスフィルタ６には、２個のチャージポンプ回路５１及び５２からのチャージポンプ回路出力が共通に入力される。キャパシタＣ６１及びＣ６３は、チャージポンプ回路５１及び５２からのチャージポンプ回路出力により充電され，又は、チャージポンプ回路出力に放電する。ロウパスフィルタ６は、キャパシタＣ６１及びＣ６３に充電されたレベル（電圧信号）を、ＬＰＦ出力として出力する。
　ＡＤＣ７は、第１のチャージポンプ回路５１から出力された第１の電圧信号と第２のチャージポンプ回路５２から出力された第２の電圧信号との合成信号に基づいて生成された信号、換言すれば、ＬＰＦ出力に基づいて、デジタル信号を生成する。ＡＤＣ７の出力は、加算器８に入力される。
　図５は、アナログデジタル変換器（ＡＤＣ）の一例を示す図である。
　ＡＤＣ７は、複数の抵抗Ｒ７１～Ｒ７３と、複数のコンパレータ７１～７２と、エンコーダ７３とを含む。複数の抵抗Ｒ７１～Ｒ７３の数は３個に限られず、複数のコンパレータ７１～７２の数は２個に限られない。
　複数の抵抗Ｒ７１～Ｒ７３は、電源電圧ＶＤＤと接地電位との間に直列に接続され、電源電圧ＶＤＤを複数の電圧値Ｒｅｆ１～Ｒｅｆ２に分圧する。換言すれば、複数の抵抗Ｒ７１～Ｒ７３の接続点の電圧が、参照電圧Ｒｅｆ１～Ｒｅｆ２として、複数のコンパレータ７１～７２の一方の入力端子に入力される。複数のコンパレータ７１～７２の他方の入力端子には、ロウパスフィルタ６からのＬＰＦ出力が入力される。複数のコンパレータ７１～７２は、各々、入力された参照電圧Ｒｅｆ１～Ｒｅｆ２とＬＰＦ出力とを比較して、所定の場合に出力“１”を形成して、エンコーダ７３に入力する。なお、図１においては、ＡＤＣ７の内部で形成される参照電圧Ｒｅｆ１～Ｒｅｆ２を、ＡＤＣ１の外部に図示している。
　エンコーダ７３は、複数のコンパレータ７１～７２の出力に基づいて、ロウパスフィルタ６からのＬＰＦ出力をデジタル信号に変換し、更に、当該変換したデジタル信号をＰＩｃｏｄｅへの加算値に変換する。
　この時、エンコーダ７３は、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対するクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相のずれβが存在しない場合には、前記加算値を、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３に対して位相の進角量９０°である位相のクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の生成に用いられる値とする。従って、エンコーダ７３は、ＬＰＦ出力が予め定められた値である場合に、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対するクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相のずれを９０°とするように、デジタル信号を出力する。
　このために、ＡＤＣ７は、基本的には、クロック信号ＣＬＫ１１及びクロック信号ＣＬＫ１３の位相に対するクロック信号ＣＬＫ１２及びクロック信号ＣＬＫ１４の位相のずれが９０°である場合にＬＰＦ出力の取る値を、ＡＤＣ７の参照電圧として用いる。従って、参照電圧としては、電源電圧Ｖｄｄの半分の値１／２Ｖｄｄが用いられる。
　なお、実際には、図７の例においては、位相のずれが進角量９０°に対して位相マージンを有するように、電源電圧Ｖｄｄを分圧することにより、１／２Ｖｄｄより高い電圧Ｒｅｆ１と１／２Ｖｄｄより低い電圧Ｒｅｆ２を作成し、それぞれをコンパレータ７１、およびコンパレータ７２の電圧Ｒｅｆとして用いる。
　また、エンコーダ７３は、位相のずれβが存在する場合には、前記加算値を、前記位相の進角量が９０°である信号の生成に用いられる値と、位相のずれβの修正の修正に用いられる値とを加算した値とする。
　加算器８には、例えば制御回路から第１の制御信号ＰＩｃｏｄｅと、ＡＤＣ７の出力とが入力される。加算器８は、ＡＤＣ７から出力されたデジタル信号を第１の制御信号ＰＩｃｏｄｅに加算して、第２の制御信号ＰＩｃｏｄｅ’を生成して、ミキサ２２に供給する。これにより、ミキサ２２は、出力する差動信号を、ミキサ２１が出力する差動信号に対して相対的に位相の進角量が９０°である信号とすることができる。
　図６～図８は、位相インタポレータのタイミングチャートである。特に、図６は位相インタポレータ２０７の出力の間の位相の進角量の差が正確に９０°を保っている場合を示し、図７は位相インタポレータ２０７の出力の間の位相の進角量の差が９０°より小さい場合を示し、図８は位相インタポレータ２０７の出力の間の位相の進角量の差が９０°より大きい場合を示す。
　図６は、位相の進角量が０°、９０°、１８０°及び２７０°の４相のクロック信号に基づいて、α、（α＋９０°）、（α＋１８０°）及び（α＋２７０°）の４相のクロック信号が形成されている状態を示す。換言すれば、ミキサ２１は所望の位相の進角量αの差動信号を出力し、ミキサ２２はこれらの信号に対して９０°の進角量を有する位相の進角量（α＋９０°）の差動信号を出力する。αは、前述したように、所望の位相の進角量である。
　従って、位相検出器４１の出力は位相の進角量αの信号と位相の進角量（α＋９０°）の信号との排他的論理和である。従って、出力ＯＵＴ１は、図６に示すように、入力の一方がハイレベル（“１”）である期間にハイレベルとなり、これ以外の期間にロウレベルとなる。また、位相検出器４２の出力は位相の進角量（α＋１８０°）の信号と位相の進角量（α＋２７０°）の信号との排他的論理和である。従って、出力ＯＵＴ２は、図６に示すように、入力の一方がハイレベル（“１”）である期間にハイレベルとなり、これ以外の期間にロウレベルとなる。
　従って、位相検出器（ＰＦＤ）４１の出力ＯＵＴ１及び位相検出器４２の出力ＯＵＴ２を重ねた結果であるＰＦＤ出力は、図６に示すようになる。
　チャージポンプ回路５１及び５２は、位相検出器４１及び４２からの信号ＯＵＴ１の反転信号を出力する。従って、チャージポンプ回路５１及び５２は、図６のＰＦＤ出力を反転した信号において、ハイレベルの期間中はロウパスフィルタ６のキャパシタＣ６１及びキャパシタＣ６３を充電し、ロウレベルの期間中はロウパスフィルタ６のキャパシタ６１及びキャパシタＣ６３から放電する。
　ここで、図６においては、位相インタポレータ２０７の出力の間の位相の進角量の差が、９０°である。従って、図６のＰＦＤ出力において、ハイレベルの期間とロウレベルの期間とが等しくなる。換言すれば、ロウパスフィルタ６のキャパシタＣ６１及びキャパシタＣ６３の充電時間と放電時間とが等しくなる。
　この結果、チャージポンプ回路５１及び５２の出力を合成した結果であるチャージポンプ回路出力は、予め定められた電圧値の信号となる。この予め定められた電圧値は、例えば、電源電圧Ｖｄｄの１／２の電圧（１／２Ｖｄｄ）である。この電圧値は、前述したように、ＡＤＣ７の参照電圧として用いられる。この場合、ＡＤＣ７のエンコーダ７３の出力は位相の進角量９０°に相当する値のみとなり、加算器８の出力ＰＩｃｏｄｅ’は、ＰＩｃｏｄｅに位相の進角量９０°に相当する値を加算した値となる。この結果、２個のミキサ２１及び２２の出力する４相のクロック信号ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３及びＣＬＫ１４は、そのまま正しく位相の進角量の差を維持する。
　一方、図７においては、位相インタポレータ２０７の出力の間の位相の進角量の差が９０°より小さい。換言すれば、図７に示すように、位相の進角量αのクロック信号に対して本来は９０°の位相の進角量の差を持つ信号が、βだけ進んだ位相となっている。
　このため、図７のＰＦＤ出力において、ハイレベルの期間とロウレベルの期間とが等しくなくなり、ロウパスフィルタ６のキャパシタＣ６１及びキャパシタＣ６３の充電時間と放電時間とが等しくなくなる。すなわち、ＰＦＤ出力のデューティ比が１：１でなくなる場合には、ロウパスフィルタ６のキャパシタ６１及びキャパシタ６３の充電時間と放電時間についても1：1でなくなる。具体的には、図７に示すように、２個の位相検出器（ＰＦＤ）４１及び４２の出力を重ねた結果であるＰＦＤ出力において、ハイレベルの期間が、１／４周期よりも短くなり、換言すれば、１周期３６０°に対する位相の進角量９０°に相当する期間よりも短くなる。このハイレベルの期間は、進んだ位相の進角量βに相当する。
　この結果、チャージポンプ回路５１及び５２の出力を合成した結果であるチャージポンプ回路出力は、次第に高い値に上昇して、本来の値１／２Ｖｄｄよりも、進んだ位相の進角量βに相当する値だけ高い値となる。従って、ＡＤＣ７の出力も本来の値“０” よりも進んだ位相の進角量βに相当する値だけ大きい値となり、加算器８の出力ＰＩｃｏｄｅ’は、ＰＩｃｏｄｅに、本来の位相の進角量の差９０°に相当する値と進んだ位相の進角量βに相当する値とを加算した値となる。換言すれば、加算器８の出力ＰＩｃｏｄｅ’は、その時点の（進んでいる）位相を遅らせる値とされる。
　従って、ミキサ２２には、ミキサ２１に対して相対的に現時点での位相をより遅らせるような制御信号ＰＩｃｏｄｅ’が入力される。この結果、２個のミキサ２１及び２２の出力する４相のクロック信号ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３及びＣＬＫ１４は、正しい位相の進角量の差である９０°に修正される。
　また、図８においては、位相インタポレータ２０７の出力の間の位相の進角量の差が９０°より大きい。換言すれば、図８に示すように、位相の進角量αのクロック信号に対して本来は９０°の位相の進角量の差を持つべき信号が、βだけ遅れた位相となっている。図７に示すように、２個の位相検出器（ＰＦＤ）４１及び４２の出力を重ねた結果であるＰＦＤ出力において、ハイレベルの期間が、１／４周期よりも長くなり、換言すれば、１周期３６０°に対する位相の進角量９０°に相当する期間よりも長くなる。このハイレベルの期間は、遅れた位相の進角量βに相当する。
　この結果、チャージポンプ回路５１及び５２の出力を合成した結果であるチャージポンプ回路出力は、次第に低い値に下降して、本来の値１／２Ｖｄｄよりも、遅れた位相の進角量βに相当する値だけ低い値となる。従って、ＡＤＣ７の出力も本来の値“０” よりも遅れた位相の進角量βに相当する値だけ小さい値となり、加算器８の出力ＰＩｃｏｄｅ’は、ＰＩｃｏｄｅに、本来の位相の進角量の差９０°に相当する値を加算し、遅れた位相の進角量βに相当する値を減算した値となる。換言すれば、加算器８の出力ＰＩｃｏｄｅ’は、その時点の（進んでいる）位相を進める値とされる。
　従って、ミキサ２２には、ミキサ２１に対して相対的に現時点での位相をより進めるような制御信号ＰＩｃｏｄｅ’が入力される。この結果、２個のミキサ２１及び２２の出力する４相のクロック信号ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３及びＣＬＫ１４は、正しい位相の進角量の差である９０°に修正される。
　以上の実施態様は、４相のクロック信号ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３及びＣＬＫ１４において、正しい位相の進角量の差である９０°に維持する例であるが、維持される位相の進角量の差は９０°以外の値であっても良い。
　例えば、信号の伝送路３００等の条件によっては、クロックのアップエッジとダウンエッジにより定まる期間において、その期間の中心で、換言すれば、エッジに対して９０°の進角量を有する信号に同期してデータを取込むことが最善ではない場合がある。この場合、むしろ９０°の進角量とは異なる進角量の信号に同期してデータを取込むほうが、正確にデータを取込むことができる場合がある。
　この場合、例えば、第１のミキサ２１は、前述したように、第１の制御信号ＰＩｃｏｄｅに従って、位相の進角量αのクロック信号ＣＬＫ１１と、クロック信号ＣＬＫ１１に対して位相の進角量が１８０°であるクロック信号ＣＬＫ１３とを生成する。換言すれば、クロック信号ＣＬＫ１３の位相の進角量は、（α＋１８０°）である。
　また、第２のミキサ２２は、第２の制御信号ＰＩｃｏｄｅ’に従って、クロック信号ＣＬＫ１１に対して位相の進角量が９０°に所定の進角量調整値ｘを加算又は減算した値であるクロック信号ＣＬＫ１２と、クロック信号ＣＬＫ１１に対して位相の進角量が２７０°に所定の進角量調整値ｘを加算又は減算した値であるクロック信号ＣＬＫ１４とを生成する。換言すれば、クロック信号ＣＬＫ１２の位相の進角量は（α＋９０°±ｘ）であり、クロック信号ＣＬＫ１４の位相の進角量は（α＋２７０°±ｘ）である。この場合、クロック信号ＣＬＫ１１及びＣＬＫ１３に対するクロック信号ＣＬＫ１２及びＣＬＫ１４の位相の進角量の差は（９０°±ｘ）である。
　このために、第２の制御信号ＰＩｃｏｄｅ’を生成する過程で、第１の制御信号ＰＩｃｏｄｅに加算されるＡＤＣ７の出力するデジタル信号が、以下のように生成される。例えば、ＡＤＣ７は、第１のチャージポンプ回路５１から出力された第１の電圧信号と第２のチャージポンプ回路５２から出力された第２の電圧信号との合成信号と、第２の制御信号ＰＩｃｏｄｅ’における所定の進角量調整値ｘに相当する信号量を与える信号（以下、調整信号）とに基づいて生成された信号に基づいて、デジタル信号を生成する。
　具体的には、ＡＤＣ７のコンパレータ７１及び７２に入力される電圧Ｒｅｆ１及びＲｅｆ２が可変とされる。従って、電圧Ｒｅｆ１及びＲｅｆ２は、調整信号を含む電圧信号である。換言すれば、電圧Ｒｅｆ１及びＲｅｆ２は、クロック信号ＣＬＫ１１及びＣＬＫ１３に対するクロック信号ＣＬＫ１２及びＣＬＫ１４の位相の進角量の差を９０°とする信号成分と、クロック信号ＣＬＫ１１及びＣＬＫ１３に対するクロック信号ＣＬＫ１２及びＣＬＫ１４の位相の進角量の差を進角量調整値ｘとする信号成分（調整信号の信号成分）との和又は差である。
　例えば、電圧Ｒｅｆ１及びＲｅｆ２は、通常、進角量の差を９０°とする信号成分とされる。これが電圧Ｒｅｆ１及びＲｅｆ２のデフォルト値である。
　そして、進角量の差を（９０°＋ｘ）とする場合には、電圧Ｒｅｆ１及びＲｅｆ２は、進角量の差を９０°とする信号成分と、進角量の差を進角量調整値ｘとする信号成分との和とされる。進角量の差を（９０°－ｘ）とする場合には、電圧Ｒｅｆ１及びＲｅｆ２は、進角量の差を９０°とする信号成分と、進角量の差を進角量調整値ｘとする信号成分との差とされる。
　このために、例えば、抵抗Ｒ７３が可変抵抗とされる。可変抵抗Ｒ７３の値を変更することにより、電圧Ｒｅｆ１及びＲｅｆ２を変更することができる。可変抵抗Ｒ７３の制御信号は、例えば、ＬＳＩチップ２００の入力端子から入力され、制御信号の値を格納するレジスタにセットされる。可変抵抗Ｒ７３の制御信号の値は、例えば、ＬＳＩチップ１００とＬＳＩチップ２００との間におけるデータの伝送テストの結果に基づいて定められる。これにより、クロックのアップエッジとダウンエッジにより定まる期間において、その期間の中心ではなく、９０°の進角量とは異なる進角量の信号に同期してデータを取込むことにより、より正確にデータを取込むことができる。
１　　セレクタ
６　　ロウパスフィルタ（ＬＰＦ）
７　　アナログデジタル変換器
８　　加算器
２１、２２　　ミキサ
３１、３２　　出力バッファ回路
４１、４２　　位相検出器（ＰＦＤ）
５１、５２　　チャージポンプ回路
１００、２００　　半導体集積回路装置（ＬＳＩチップ）
１０２　　出力端子
２０１　　入力端子
２０２　　ＩＯマクロ
２０３　　入力バッファ回路
２０４　　データ出力回路
２０５　　エッジ出力回路
２０６　　ＰＬＬ
２０７　　位相インタポレータ（ＰＩ）
２０８　　処理回路
３００　　伝送路

Claims (7)

  1. 　４相のクロック信号を第１のミキサ及び第２のミキサに供給するセレクタと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第１のクロック信号及び第２のクロック信号を定めると共に前記クロック信号に与えられる第１の位相の進角量を定める第１の制御信号に従って、前記第１の位相の進角量の前記第１のクロック信号と前記第１のクロック信号に対して位相の進角量が１８０°である前記第２のクロック信号とを生成する第１のミキサと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第３のクロック信号及び第４のクロック信号を定めると共に前記クロック信号に与えられる第２の位相の進角量を定める第２の制御信号に従って、前記第１のクロック信号に対して位相の進角量が９０°である前記第３のクロック信号と前記第１のクロック信号に対して位相の進角量が２７０°である位相の前記第４のクロック信号とを生成する第２のミキサと、
    　前記第１のミキサから出力された前記第１のクロック信号と前記第２のミキサから出力された前記第３のクロック信号との排他的論理和を求める第１の位相検出器と、
    　前記第１のミキサから出力された前記第２のクロック信号と前記第２のミキサから出力された前記第４のクロック信号との排他的論理和を求める第２の位相検出器と、
    　前記第１の位相検出器から出力された排他的論理和を第１の電圧信号に変換する第１のチャージポンプ回路と、
    　前記第２の位相検出器から出力された排他的論理和を第２の電圧信号に変換する第２のチャージポンプ回路と、
    　前記第１のチャージポンプ回路から出力された前記第１の電圧信号と前記第２のチャージポンプ回路から出力された前記第２の電圧信号との合成信号に基づいて生成された信号に基づいて、デジタル信号を生成するアナログデジタル変換器と、
    　前記アナログデジタル変換器から出力されたデジタル信号を前記第１の制御信号に加算して前記第２の制御信号を生成して、前記第２のミキサに供給する加算器とを備える
    　ことを特徴とする位相インタポレータ。
  2. 　前記アナログデジタル変換器は、前記第１の電圧信号と前記第２の電圧信号との合成信号に基づいて生成された信号が予め定められた値である場合に、前記第１及び第２のクロック信号の位相に対する前記第３及び第４のクロック信号の位相のずれを９０°とするように、前記デジタル信号を出力する
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  3. 　前記アナログデジタル変換器は、前記第１及び第２のクロック信号の位相に対する前記第３及び第４のクロック信号の位相のずれが９０°である場合に前記第１の電圧信号と前記第２の電圧信号との合成信号に基づいて生成された信号の取る値を、当該アナログデジタル変換器の参照電圧として用いる
    　ことを特徴とする請求項２に記載の位相インタポレータ。
  4. 　前記位相インタポレータが、更に、
    　前記第１及び第２のチャージポンプ回路と前記アナログデジタル変換器との間に設けられ、前記第１の電圧信号と前記第２の電圧信号とを合成した信号をフィルタリングするロウパスフィルタを備える
    　ことを特徴とする請求項１に記載の位相インタポレータ。
  5. 　４相のクロック信号を第１のミキサ及び第２のミキサに供給するセレクタと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第１のクロック信号及び第２のクロック信号を定めると共に前記クロック信号に与えられる第１の位相の進角量を定める第１の制御信号に従って、前記第１の位相の進角量の前記第１のクロック信号と前記第１のクロック信号に対して位相の進角量が１８０°である前記第２のクロック信号とを生成する第１のミキサと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第３のクロック信号及び第４のクロック信号を定めると共に前記クロック信号に与えられる第２の位相の進角量を定める第２の制御信号に従って、前記第１のクロック信号に対して位相の進角量が９０°である前記第３のクロック信号と前記第１のクロック信号に対して位相の進角量が２７０°である位相の前記第４のクロック信号とを生成する第２のミキサと、
    　前記第１のミキサから出力された前記第１のクロック信号と前記第２のミキサから出力された前記第３のクロック信号との排他的論理和を求める第１の位相検出器と、
    　前記第１のミキサから出力された前記第２のクロック信号と前記第２のミキサから出力された前記第４のクロック信号との排他的論理和を求める第２の位相検出器と、
    　前記第１の位相検出器から出力された排他的論理和を第１の電圧信号に変換する第１のチャージポンプ回路と、
    　前記第２の位相検出器から出力された排他的論理和を第２の電圧信号に変換する第２のチャージポンプ回路と、
    　前記第１のチャージポンプ回路から出力された前記第１の電圧信号と前記第２のチャージポンプ回路から出力された前記第２の電圧信号との合成信号に基づいて生成された信号に基づいて、デジタル信号を生成するアナログデジタル変換器と、
    　前記アナログデジタル変換器から出力されたデジタル信号を前記第１の制御信号に加算して前記第２の制御信号を生成して、前記第２のミキサに供給する加算器とを備える位相インタポレータと、
    　前記セレクタに前記４相のクロック信号を供給するＰＬＬ回路と、
    　受信した入力信号を、エッジ出力回路及びデータ出力回路に入力する入力バッファ回路と、
    　前記第１のミキサから出力された前記第１のクロック信号と前記第２のクロック信号とに従って、前記入力信号からエッジを抽出するエッジ出力回路と、
    　前記第２のミキサから出力された前記第３のクロック信号と前記第４のクロック信号とに従って、前記入力信号からデータを抽出するデータ出力回路とを備える
    　ことを特徴とする半導体回路装置。
  6. 　４相のクロック信号を第１のミキサ及び第２のミキサに供給するセレクタと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第１のクロック信号及び第２のクロック信号を定めると共に前記クロック信号に与えられる第１の位相の進角量を定める第１の制御信号に従って、前記第１の位相の進角量の前記第１のクロック信号と前記第１のクロック信号に対して位相の進角量が１８０°である前記第２のクロック信号とを生成する第１のミキサと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第３のクロック信号及び第４のクロック信号を定めると共に前記クロック信号に与えられる第２の位相の進角量を定める第２の制御信号に従って、前記第１のクロック信号に対して位相の進角量が９０°に所定の進角量調整値を加算又は減算した値である前記第３のクロック信号と前記第１のクロック信号に対して位相の進角量が２７０°に所定の進角量調整値を加算又は減算した値である前記第４のクロック信号とを生成する第２のミキサと、
    　前記第１のミキサから出力された前記第１のクロック信号と前記第２のミキサから出力された前記第３のクロック信号との排他的論理和を求める第１の位相検出器と、
    　前記第１のミキサから出力された前記第２のクロック信号と前記第２のミキサから出力された前記第４のクロック信号との排他的論理和を求める第２の位相検出器と、
    　前記第１の位相検出器から出力された排他的論理和を第１の電圧信号に変換する第１のチャージポンプ回路と、
    　前記第２の位相検出器から出力された排他的論理和を第２の電圧信号に変換する第２のチャージポンプ回路と、
    　前記第１のチャージポンプ回路から出力された前記第１の電圧信号と前記第２のチャージポンプ回路から出力された前記第２の電圧信号との合成信号と、前記第２の制御信号における前記所定の進角量調整値に相当する信号量を与える信号とに基づいて生成された信号に基づいて、デジタル信号を生成するアナログデジタル変換器と、
    　前記アナログデジタル変換器から出力されたデジタル信号を前記第１の制御信号に加算して前記第２の制御信号を生成して、前記第２のミキサに供給する加算器とを備える
    　ことを特徴とする位相インタポレータ。
  7. 　４相のクロック信号を第１のミキサ及び第２のミキサに供給するセレクタと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第１のクロック信号及び第２のクロック信号を定めると共に前記クロック信号に与えられる第１の位相の進角量を定める第１の制御信号に従って、前記第１の位相の進角量の前記第１のクロック信号と前記第１のクロック信号に対して位相の進角量が１８０°である前記第２のクロック信号とを生成する第１のミキサと、
    　前記セレクタから供給された前記クロック信号に基づいて、生成される第３のクロック信号及び第４のクロック信号を定めると共に前記クロック信号に与えられる第２の位相の進角量を定める第２の制御信号に従って、前記第１のクロック信号に対して位相の進角量が９０°に所定の進角量調整値を加算又は減算した値である前記第３のクロック信号と前記第１のクロック信号に対して位相の進角量が２７０°に所定の進角量調整値を加算又は減算した値である前記第４のクロック信号とを生成する第２のミキサと、
    　前記第１のミキサから出力された前記第１のクロック信号と前記第２のミキサから出力された前記第３のクロック信号との排他的論理和を求める第１の位相検出器と、
    　前記第１のミキサから出力された前記第２のクロック信号と前記第２のミキサから出力された前記第４のクロック信号との排他的論理和を求める第２の位相検出器と、
    　前記第１の位相検出器から出力された排他的論理和を第１の電圧信号に変換する第１のチャージポンプ回路と、
    　前記第２の位相検出器から出力された排他的論理和を第２の電圧信号に変換する第２のチャージポンプ回路と、
    　前記第１のチャージポンプ回路から出力された前記第１の電圧信号と前記第２のチャージポンプ回路から出力された前記第２の電圧信号との合成信号と、前記第２の制御信号における前記所定の進角量調整値に相当する信号量を与える信号とに基づいて生成された信号に基づいて、デジタル信号を生成するアナログデジタル変換器と、
    　前記アナログデジタル変換器から出力されたデジタル信号を前記第１の制御信号に加算して前記第２の制御信号を生成して、前記第２のミキサに供給する加算器とを備える位相インタポレータと、
    　前記セレクタに前記４相のクロック信号を供給するＰＬＬ回路と、
    　受信した入力信号を、エッジ出力回路及びデータ出力回路に入力する入力バッファ回路と、
    　前記第１のミキサから出力された前記第１のクロック信号と前記第２のクロック信号とに従って、前記入力信号からエッジを抽出するエッジ出力回路と、
    　前記第２のミキサから出力された前記第３のクロック信号と前記第４のクロック信号とに従って、前記入力信号からデータを抽出するデータ出力回路とを備える
    　ことを特徴とする半導体回路装置。
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