JP2010239483A - Ｄｌｌ回路 - Google Patents

Abstract

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。
【選択図】図１

Description

この発明は、クロック生成回路に用いられるＤＬＬ回路(Delay Lock Loop)における遅延制御回路に関する。

ＤＬＬ回路は、一般に、遅延回路の出力である内部クロックの外部クロックに対する位相差を検出する位相比較回路と、位相比較回路で検出した位相差に応じたレベルの電圧を出力するチャージポンプ回路と、チャージポンプから出力される電圧の高周波成分を除去するローパスフィルタと、ローパスフィルタから出力される電圧に応じた遅延制御信号を遅延回路に出力する遅延制御回路とを備えている。これにより、位相比較回路で検出される位相差がなくなるように遅延回路の遅延時間が制御され、最終的に内部クロックの位相が外部クロックの位相に一致させられる。

ところで、このようなＤＬＬ回路では、ローパスフィルタの出力電圧の変化量に対するＤＬＬロック周波数（遅延時間）の変化量を所望の範囲に設定しようとすると、ローパスフィルタの出力電圧の変化に対するＤＬＬロック周波数の変化特性に起因して、チャージポンプ回路の出力電圧によるＤＬＬロック周波数への影響が大きくなり、チャージポンプ回路やその前段の位相比較回路によって生じたジッタ成分により内部クロックのジッタ精度が悪化するといった問題があった。

このような問題を解決するＤＬＬ回路として、特許文献１に記載されたＤＬＬ回路が知られている。

図８は、この従来のＤＬＬ回路の遅延制御回路の構成を示す回路図である。図８に示すように、この遅延制御回路では、電源とグランドとの間に、ダイオード接続されたＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ１とが直列に接続されている。そして、ＮＭＯＳトランジスタ１のゲートにローパスフィルタの出力電圧Ｖｉが入力される。それ故、ＮＭＯＳトランジスタ１及びＰＭＯＳトランジスタ２にはＶｉに比例した電流（Ｖｉが電流に変換された電流）が流れる。ＰＭＯＳトランジスタ２のゲートにはＰＭＯＳトランジスタ３のゲートが接続されていて、このＰＭＯＳトランジスタ３と、ダイオード接続されたＮＭＯＳトランジスタ４とが電源とグランドとの間に直列に接続されている。それ故、ＰＭＯＳトランジスタ３には、ＰＭＯＳトランジスタ２と同じ電流、すなわちＶｉに比例した電流が流れる。一方、ＰＭＯＳトランジスタ３とＮＭＯＳトランジスタ４との間のノードには定電流源７から定電流Ｉｄが供給される。それ故、ＮＭＯＳトランジスタ４には、Ｖｉ比例した電流に定電流Ｉｄが加算された電流が流れる。ＮＭＯＳトランジスタ４のゲートにはＮＭＯＳトランジスタ５のゲートが接続されていて、ダイオード接続されたＰＭＯＳトランジスタ６とこのＮＭＯＳトランジスタ５とが電源とグランドとの間に直列に接続されている。それ故、ＮＭＯＳトランジスタ５及びＰＭＯＳトランジスタ６には、ＮＭＯＳトランジスタ４と同じ電流、すなわちＶｉに比例した電流に定電流Ｉｄが加算された電流が流れる。そして、ＮＭＯＳトランジスタ５及びＰＭＯＳトランジスタ６のゲートから、Ｖｉに比例した電流に定電流Ｉｄが加算された電流に比例した電圧（当該電流が電圧に変換された電圧）がそれぞれ制御電圧として遅延回路に出力される。従って、このＤＬＬ回路によれば、ローパスフィルタの出力に比例した電圧を電流に変換した後に定電流Ｉｄが与えられる。その結果、ローパスフィルタの出力の変化量に対するＤＬＬロック周波数の変化量に上限が与えられることから、チャージポンプ回路の出力による影響を低減して、ジッタ精度の良いクロックを生成できると記載されている。
特開２００８−２３６１１０号公報

しかしながら、上述の従来のＤＬＬ回路には以下のような問題があった。

図９は上述の従来のＤＬＬ回路におけるローパスフィルタの出力電圧Ｖｉの変化に対するＤＬＬロック周波数の変化を示す図である。

図９に示すように、従来のＤＬＬ回路においては、ローパスフィルタの出力電圧Ｖｉを電流に変換するＮＭＯＳトランジスタ１の製造ばらつき（具体的には閾値電圧Ｖｔのばらつき）の影響を受けて、ローパスフィルタの出力電圧Ｖｉの変化に対するＤＬＬロック周波数の変化のゲインばらつきが大きくなる。このため、製造バラツキのワースト条件時に所望のＤＬＬロック周波数を満たす為にはローパスフィルタの出力Ｖｉの変化量に対するＤＬＬロック周波数の変化量のゲインをより高く設計しなければならない。その結果、ジッタ精度を悪化させることになり、 ジッタ精度の改善効果を充分に得ることができない。

本発明はこのような課題を解決するためになされたものであり、ローパスフィルタ出力の変化量に対するＤＬＬロック周波数の変化量のゲイン設定のばらつきを抑制することでジッタ精度をより向上することが可能なＤＬＬ回路を提供することを目的とする。

上記目的を達成するために、本発明のＤＬＬ回路は、互いに直列に接続され、それぞれ制御電圧に応じて遅延時間が変化する複数の遅延素子を含み、該複数の遅延素子により入力クロックを順次遅延させて互いに位相が異なる複数の遅延クロックを生成する遅延回路と、前記複数の遅延クロックのいずれかである第２入力クロックの位相と前記第２入力クロックより遅延されていない前記遅延クロック又は前記入力クロックである第１入力クロックとの位相とを比較し、その比較結果に応じた位相差信号を出力する位相比較回路と、前記位相比較回路から出力される位相差信号に応じたレベルの電圧（以下、位相差電圧という）を出力するチャージポンプ回路と、前記チャージポンプ回路から出力される位相差電圧の高周波成分を除去するローパスフィルタ回路と、前記ローパスフィルタ回路から出力される位相差電圧を電流（以下、位相差電流という）に変換してこれを出力する第１電圧−電流変換回路及び前記第１電圧−電流変換回路と同じ回路に構成され、定電圧（以下、基準電圧という）を電流に変換してこれを出力する第２電圧−電流変換回路を含み、前記第１電圧−電流変換回路から出力される位相差電流から前記第２電圧−電流変換回路から出力される電流（以下、基準電流という）を減算し、この減算の結果の電流を電圧に変換した電圧と定電流（以下、オフセット電流という）を電圧に変換した電圧とを含み、かつ前記位相差電圧が前記基準電圧より小さい場合には前記オフセット電流を電圧に変換した電圧のみを含む前記制御電圧を前記遅延回路の前記複数の遅延素子に出力する遅延制御回路と、を備える。

前記遅延制御回路は、前記第１電圧−電流変換回路と、前記第２電圧−電流変換回路と、前記第１電圧−電流変換回路から出力される位相差電流から前記第２電圧−電流変換回路から出力される基準電流を減算し、この減算の結果の電流に前記オフセット電流を加算してなる電流を出力し、かつ前記位相差電圧が前記基準電圧より小さい場合には前記オフセット電流のみを出力する電流演算回路と、前記演算回路から出力される電流を電圧に変換し、この電圧からなる前記制御電圧を前記遅延回路の前記複数の遅延素子に出力する電流−電圧変換回路と、を含んでいてもよい。

前記遅延制御回路は、前記第１電圧−電流変換回路と、前記第２電圧−電流変換回路と、前記第１電圧−電流変換回路から出力される位相差電流から前記第２電圧−電流変換回路から出力される基準電流を減算してなる電流を、前記位相差電圧が前記基準電圧以上の場合には出力しかつ前記位相差電圧が前記基準電圧より小さい場合には出力しない演算回路と、前記演算回路から出力される電流を電圧に変換してこれを出力する第１電流−電圧変換回路と、前記オフセット電流を電圧に変換してこれを出力する第２電流−電圧変換回路とを含み、前記第１電流−電圧変換回路が出力する電圧と前記第２電流−電圧変換回路が出力する電圧とを前記制御電圧として前記遅延回路の前記複数の遅延素子に出力してもよい。

前記ＤＬＬ回路は、前記オフセット電流の定電流値を設定するオフセット電流設定回路をさらに備えていてもよい。

前記基準電圧の定電圧を設定する基準電圧設定回路をさらに備える、請求項１乃至３のいずれかに記載のＤＬＬ回路。

前記第１電圧−電流変換回路及び前記第２電圧−電流変換回路の少なくともいずれかは、そのゲインを変化可能に構成されていてもよい。

前記電流−電圧変換回路は、そのゲインを変化可能に構成されていてもよい。

前記第１電流−電圧変換回路及び前記第２電流−電圧変換回路の少なくともいずれかは、そのゲインを変化可能に構成されていてもよい。

本発明は以上に説明したように構成され、ローパスフィルタ出力の変化量に対するＤＬＬロック周波数の変化量のゲイン設定のばらつきを抑制することでジッタ精度をより向上することが可能なＤＬＬ回路を提供することができるという効果を奏する。

以下、本発明の好ましい実施の形態を、図面を参照しつつ説明する。なお、以下では、「本発明における」と修飾された要素は、上述の「課題を解決するための手段」で述べた本発明の構成要素に対応する要素であることを意味する。また、以下では、全ての図を通じて同一又は相当する要素には同じ参照符号を付してその重複する説明を省略する。

（実施の形態１）
図１は本発明の実施の形態１に係るＤＬＬ回路の構成を示すブロック図である。

図１に示すように、実施の形態１のＤＬＬ回路は、電圧制御遅延回路１０１と、位相比較回路１０と、チャージポンプ回路２０と、ローパスフィルタ回路３０と、遅延制御回路１０２とを備えている。

電圧制御遅延回路１０１は、本発明における「遅延回路」の一例であり、周知の遅延回路で構成することができる。電圧制御遅延回路１０１は、例えば、互いに直列に接続されたｋ個（ｋは２以上の整数）の遅延素子ＤＬ，ＤＬ…を含んでいる。このｋ個の遅延素子ＤＬ，ＤＬ…により入力クロックＣＫｉｎが順次遅延され、この順次遅延された分だけ互いに位相の異なるｋ個の遅延クロックＣＫ（１），ＣＫ（２），…，ＣＫ（ｋ）が、それぞれの順番の遅延素子ＤＬ，ＤＬ…から出力される。遅延素子ＤＬ，ＤＬ，…のそれぞれの遅延時間を“Ｔｐ”とすると、遅延クロックＣＫ（１），ＣＫ（２），…，ＣＫ（ｋ）の遅延時間は、それぞれ、“Ｔｐ×１”，“Ｔｐ×２”，…，“Ｔｐ×ｋ”である。遅延素子ＤＬ，ＤＬ，…は、それぞれの遅延時間が制御電圧Ｖｃｏｎｔに応じて変化するように構成されている。

位相比較回路１０は、本発明における「位相回路」の一例であり、周知の位相比較回路で構成することができる。位相比較回路１０は、第１入力クロックとしての入力クロックＣＫｉｎの位相と第２入力クロックとしての遅延クロックＣＫ（ｋ）の位相とを比較し、両者の位相差に応じた位相差信号を出力する。第２入力クロックはＫ個の遅延クロックＣＫ（１），ＣＫ（２），…，ＣＫ（ｋ）のいずれかであればよく、第１入力クロックは、第２入力クロックより遅延されていない遅延クロックＣＫ（１），ＣＫ（２），…又は入力クロックＣＫｉｎであればよい。位相比較回路１０は、位相差信号として、例えば、位相差が正（進み位相差）である場合には充電信号ＵＰ０を出力し、位相差が負（遅れ位相差）である場合には放電信号ＤＮ０を出力する。充電信号ＵＰ０及び放電信号ＤＮ０の大きさは位相差の絶対値に比例する。なお、位相差は、第１入力クロックと第２入力クロックとのいずれを基準としても構わないが、本実施の形態１では、例えば、第１入力クロックが基準とされる。

チャージポンプ回路２０は、本発明における「チャージポンプ回路」の一例であり、周知のチャージポンプ回路で構成することができる。チャージポンプ回路２０は、位相比較回路１０から出力される位相差信号に応じたレベルの電圧（以下、位相差電圧という）を出力する。例えば、チャージポンプ回路２０は、出力コンデンサを含んでいて、正の位相差に対応する充電信号ＵＰ０を受けたときに、出力コンデンサを充電信号ＵＰ０の大きさに応じて充電し、負の位相差に対応する放電信号ＤＮ０を受けたときに、出力コンデンサを放電信号ＤＮ０の大きさに応じて放電する。これにより、出力コンデンサの両端電圧のレベルが位相差信号の正負の符号とその大きさとに応じて変化する。この出力コンデンサの両端電圧がローパスフィルタ回路３０に出力される。つまり、チャージポンプ回路２０は、正負の符号を含んだ位相差信号を、符号を含まない電圧レベル信号に変換する。

ローパスフィルタ回路３０は、本発明における「ローパスフィルタ」の一例であり、周知のローパスフィルタで構成することができる。ローパスフィルタ回路３０は、チャージポンプ回路２０から出力される位相差電圧を入力されてその高周波成分を除去する。以下、ローパスフィルタ回路３０から出力される位相差電圧をＶｉで表す。

遅延制御回路１０２は、本発明を特徴付ける「遅延制御回路」の一例である。遅延制御回路１０２は、第１電圧−電流変換回路４０と、第２電圧−電流変換回路５０と、演算回路６０と、電流−電圧変換回路７０とを備えている。

第１電圧−電流変換回路４０は、本発明における「第１電圧−電流変換回路」の一例であり、ローパスフィルタ回路３０から出力される位相差電圧Ｖｉを電流（以下、位相差電流という）に変換してこれを出力する。第１電圧−電流変換回路４０を構成する回路は、入力される電圧を電流に変換して出力する回路であればよい。本実施の形態１では、例えば、第１電圧−電流変換回路４０として、ソース又はドレインが電源又はグランドに接続され、ゲートにローパスフィルタ回路３０から位相差電圧Ｖｉが入力されるよう構成されたＭＯＳトランジスタからなる回路を用いることができる（図２参照）。

第２電圧−電流変換回路５０は、本発明における「第２電圧−電流変換回路」の一例であり、定電圧（以下、基準電圧という）Ｖｒｅｆを入力されてこれを電流に変換し、この変換された電流（以下、基準電流という）を出力する。第２電圧−電流変換回路５０は、第１電圧−電流変換回路４０と同じ回路に構成されている。換言すると、第２電圧−電流変換回路５０と第１電圧−電流変換回路４０とは、回路上の構成が同じであり、入力される電圧の種類が異なっている。本実施の形態１では、例えば、第２電圧−電流変換回路５０として、ソース又はドレインが電源又はグランドに接続され、定電圧源（図示せず）から基準電圧Ｖｒｅｆが入力されるよう構成されたＭＯＳトランジスタからなる回路を用いることができる（図２参照）。

演算回路６０は、本発明における「演算回路」の一例であり、第１電圧−電流変換回路４０から出力される位相差電流から、第２電圧−電流変換回路５０から出力される基準電流を減算し、この減算の結果の電流に、定電流源（図示せず）から入力される定電流（以下、オフセット電流という）Ｉｄを加算する。そして、ローパススフィルタ回路３０から出力される位相差電圧Ｖｉが基準電圧Ｖｒｅｆより小さい場合には、オフセット電流Ｉｄを出力する。なお、オフセット電流Ｉｄと基準電圧Ｖｒｅｆとは、所望のＤＬＬロック周波数範囲が得られるように決定される。本実施の形態１では、例えば、図２に示すような回路で構成される。

電流−電圧変換回路７０は、本発明における「電流―電圧変換回路」の一例であり、演算回路７０から出力される電流を電圧に変換し、この電圧を、制御電圧Ｖｃｏｔとして電圧制御遅延回路１０１のｋ個の遅延素子ＤＬ，ＤＬ…のそれぞれに出力する。電流−電圧変換回路７０を構成する回路は、電流を電圧に変換する回路であればよい。本実施の形態１では、例えば、電流−電圧変換回路７０は、ダイオード接続されかつ互いにチャネル型の異なる一対のＭＯＳトランジスタを用い、この一対のＭＯＳトランジスタに演算回路６０から出力される電流を流し、この一対のＭＯＳトランジスタのゲート電圧を制御電圧Ｖｃｏｎｔとして出力するよう構成される（図２参照）。

＜遅延制御回路１０２の構成例＞
図２は図１のＤＬＬ回路における遅延制御回路１０２の構成の一例を示す回路図である。 この遅延制御回路１０２を構成する全てのＭＯＳトランジスタは実質的に同じ特性を有する。

図２に示すように、この遅延制御回路１０２では、電源Ｖｃｃとグランドとの間に、ダイオード接続されたＰＭＯＳトランジスタＴｒ２とＮＭＯＳトランジスタＴｒ１とが直列に接続されている。そして、ＮＭＯＳトランジスタＴｒ１のゲートにローパスフィルタの出力電圧Ｖｉが入力される。それ故、ＮＭＯＳトランジスタＴｒ１及びＰＭＯＳトランジスタＴｒ２にはＶｉに比例した電流（Ｖｉが電流に変換された電流）が流れる。

ＰＭＯＳトランジスタＴｒ２のゲートにはＰＭＯＳトランジスタＴｒ３のゲートが接続されていて、このＰＭＯＳトランジスタＴｒ３と、ダイオード接続されたＮＭＯＳトランジスタＴｒ５とが電源とグランドとの間に直列に接続されている。また、ＰＭＯＳトランジスタＴｒ３とＮＭＯＳトランジスタＴｒ５との間のノード８２とグランドとの間にＮＭＯＳトランジスタＴｒ４が接続されていて、このＮＭＯＳトランジスタＴｒ４のゲートには基準電圧Ｖｒｅｆが入力される。また、電源Ｖｃｃとノード８２との間には定電流源８１が接続されていて、この定電流源８１から当該ノード８２に定電流Ｉｄが供給される。それ故、ＰＭＯＳトランジスタＴｒ３には、ＰＭＯＳトランジスタＴｒ２と同じ電流、すなわちＶｉに比例した電流が流れる。また、ＮＭＯＳトランジスタＴｒ４には基準電圧Ｖｒｅｆに比例した電流（Ｖｒｅｆが電流に変換された電流）が流れる。その結果、ＮＭＯＳトランジスタＴｒ５には、Ｖｉに比例した電流から基準電圧Ｖｒｅｆに比例した電流が減算され、この減算結果の電流に定電流Ｉｄが加算された電流（以下、演算結果電流という）が流れる。ＮＭＯＳトランジスタＴｒ５のゲートにはＮＭＯＳトランジスタＴｒ６のゲートが接続されていて、ダイオード接続されたＰＭＯＳトランジスタＴｒ７とこのＮＭＯＳトランジスタＴｒ６とが電源Ｖｃｃとグランドとの間に直列に接続されている。それ故、ＮＭＯＳトランジスタＴｒ６及びＰＭＯＳトランジスタ７には、ＮＭＯＳトランジスタＴｒ５と同じ電流、すなわち演算結果電流が流れる。そして、ＮＭＯＳトランジスタＴｒ６及びＰＭＯＳトランジスタｔｒ７のゲートから、演算結果電流に比例した電圧（演算結果電流が電圧に変換された電圧）Ｖｂｎ１，Ｖｂｐ１がそれぞれ制御電圧Ｖｃｏｎｔとして電圧制御遅延回路１０１に出力される。

なお、ローパスフィルタの出力電圧Ｖｉが基準電圧Ｖｒｅｆより小さい場合には、ＰＭＯＳトランジスタＴｒ３を流れる電流は全てノード８２からＮＭＯＳトランジスタＴｒ４に流れてしまうので、ＮＭＯＳトランジスタＴｒ５には定電流源８２からの定電流Ｉｄが演算結果電流として流れる。それ故、この場合には、演算結果電流としての定電流Ｉｄに比例した電圧Ｖｂｎ１，Ｖｂｐ１がそれぞれ制御電圧Ｖｃｏｔとして電圧制御遅延回路１０１に出力される。

ここで、ＮＭＯＳトランジスタＴｒ１が第１電圧−電流変換回路４０を構成している。ＰＭＯＳトランジスタＴｒ２、ＰＭＯＳトランジスタＴｒ３、及びノード８２が演算回路６０を構成している。ＮＭＯＳトランジスタＴｒ４が第２電圧−電流変換回路５０を構成している。ＮＭＯＳトランジスタＴｒ５、ＮＭＯＳトランジスタＴｒ６、及びＰＭＯＳトランジスタＴｒ７が電流−電圧変換回路７０を構成している。

[動作]
次に、以上のように構成されたＤＬＬ回路の動作を説明する。

図３は図１のＤＬＬ回路における位相差電圧の変化に対するＤＬＬロック周波数の変化を示すグラフである。図４は、ゲイン設定を変化させた場合における位相差電圧の変化に対するＤＬＬロック周波数の変化を示すグラフである。

本実施の形態１のＤＬＬ回路では、第１入力クロックと第２入力クロックとの間の位相差があると、位相比較回路１０がこれを検出して位相差信号を出力する。すると、チャージポンプ回路２０が、この位相差信号に応じたレベルの電圧を出力し、ローパスフィルタ回路３０がこの電圧の高周波成分を除去して、これを位相差電圧Ｖｉとして出力する。遅延制御回路１０２は、このローパスフィルタ回路３０から出力される位相差電圧に応じた制御電圧Ｖｃｏｔを電圧制御遅延回路１０１のｋ個の遅延素子ＤＬ，ＤＬ…のそれぞれに出力する。これにより、位相比較回路１０で検出される位相差がなくなるように電圧制御遅延回路１０１のｋ個の遅延素子ＤＬ，ＤＬ…のそれぞれの遅延時間が制御され、最終的に第２入力クロックの位相が第１入力クロックの位相に一致させられる。これにより、ＤＬＬ回路において、電圧制御遅延回路１０１から出力されるｋ個の遅延クロックＣＫ（１），ＣＫ（２），…ＣＫ（ｋ）が入力クロックＣＫｉｎにロックされる。この時の遅延クロックＣＫ（１），ＣＫ（２），…ＣＫ（ｋ）の周波数がＤＬＬロック周波数である。

ところで、本実施の形態１では、演算回路６０が、ローパスフィルタ回路３０から出力される位相差電圧Ｖｉを電流に変換してなる位相差電流から、基準電圧Ｖｅｒｆを電流に変換してなる基準電流を減算し、この減算の結果の電流に、定電流であるオフセット電流Ｉｄを加算して、この加算の結果の電流を出力する。そして、ローパスフィルタ回路３０から出力される位相差電圧Ｖｉが基準電圧Ｖｒｅｆより小さい場合には、オフセット電流Ｉｄを出力する。そして、演算回路６０から出力される電流が電圧に変換されて制御電圧Ｖｃｏｎｔとして電圧制御遅延回路１０１のｋ個の遅延素子ＤＬ，ＤＬ…に出力される。

それ故、図３に示すように、ＤＬＬロック周波数は、位相差電圧Ｖｉに対し、位相差電圧Ｖｉが基準電圧Ｖｒｅｆより小さい範囲では、定電流であるオフセット電流Ｉｄに対応する一定値を取り、位相差電圧Ｖｉが基準電圧Ｖｒｅｆ以上である範囲では、位相差電圧Ｖｉに比例する（あるゲインを有する）値を取るように変化する。

これにより、位相差電圧Ｖｉが基準電圧Ｖｒｅｆ以上である範囲では、ＤＬＬロック周波数が、位相比較回路１０で検出される位相差に応じた位相差電圧Ｖｉに比例して変化するので、通常通り、ロック動作が行われる。そして、位相差電圧Ｖｉが基準電圧Ｖｒｅｆより小さい範囲では、ＤＬＬロック周波数が位相差電圧Ｖｉに依存しないので、チャージポンプ回路２０の出力による影響を低減して、ジッタ精度を向上することができる。さらに、本実施の形態では、位相差電圧Ｖｉを位相差電流に変換する第１電圧−電流変換回路４０と基準電圧Ｖｒｅｆを基準電流に変換する第２電圧−電流変換回路５０とが同じ構成の回路で構成されており、かつ両者の出力電流が演算器６０で減算されて制御電圧となるので、位相差電圧Ｖｉが基準Ｖｒｅｆより大きい範囲において、第１電圧−電流変換回路４０を構成する電圧―電流変換素子の製造ばらつきによる影響を打消し合うことができる。

その結果、図３に示すように、製造ばらつき（例えば閾値電圧Ｖｔのばらつき）の影響を受けても、ローパスフィルタの出力電圧Ｖｉの変化に対するＤＬＬロック周波数の変化のゲインばらつきが小さくなる。従って、図４に示すように、必要なＤＬＬロック周波数範囲を得たい場合、オフセット電流Ｉｄを増加させることによって、ゲインを低く設定することができる。その結果、チャージポンプ回路２０の出力電圧（ローパスフィルタ３０の出力電圧Ｖｉ）の影響を低減して、ジッタ精度をより向上することができる。

次に、本実施の形態１の変形例を説明する。

［変形例１］
図５は本発明の実施の形態１の変形例１に係るＤＬＬ回路の構成を示すブロック図である。

本変形例１は、図１の基本構成と比較すると、ＤＬＬ回路が、本発明における「オフセット電流設定回路」の一例である定電流源９１を備えていて、この定電流源９１にオフセット電流の値を指示する指令が入力され、定電流源９１がその指令された値のオフセット電流Ｉｄを演算回路６０に出力するように構成されている。これ以外は図１の基本構成と同じである。

本変形例１によれば、オフセット電流Ｉｄを変化させることにより、ＤＬＬロック周波数の範囲を所望の範囲に設定することができる。その結果、所望の遅延制御を行うことができる。

［変形例２］
図６は本発明の実施の形態１の変形例２に係るＤＬＬ回路の構成を示すブロック図である。

本変形例２は、図１の基本構成と比較すると、ＤＬＬ回路が、本発明における「基準電圧設定回路」の一例である定電圧源９２を備えていて、この定電圧源９２に基準電圧の値を指示する指令が入力され、定電圧源９２がその指令された値の基準電圧Ｖｒｅｆを第２電圧−電流変換回路５０に出力するように構成されている。これ以外は図１の基本構成と同じである。

本変形例２によれば、基準電圧Ｖｒｅｆを変化させることにより、ＤＬＬロック周波数の範囲を所望の範囲に設定することができる。その結果、所望の遅延制御を行うことができる。

［変形例３］
本変形例３は、図１の基本構成と比較すると、第１電圧−電流変換回路４０及び第２電圧−電流変換回路５０の少なくともいずれかが、そのゲインを変化可能に構成されている。ゲインを変化させるには、例えば、その内蔵する電圧−電流変換素子の後段にゲインを調整可能な増幅回路を設ければよい。

本変形例３によれば、第１電圧−電流変換回路４０及び第２電圧−電流変換回路５０の少なくともいずれかのゲインを変化させることにより、ＤＬＬロック周波数の範囲を所望の範囲に設定することができる。その結果、所望の遅延制御を行うことができる。

［変形例４］
本変形例４は、図１の基本構成と比較すると、電流−電圧変換回路７０が、そのゲインを変化可能に構成されている。ゲインを変化させるには、例えば、その内蔵する電流−電圧変換素子の後段にゲインを調整可能な増幅回路を設ければよい。

本変形例４によれば、電流−電圧変換回路７０のゲインを変化させることにより、ＤＬＬロック周波数の範囲を所望の範囲に設定することができる。その結果、所望の遅延制御を行うことができる。

（実施の形態２）
図７は本発明の実施の形態２に係るＤＬＬ回路の構成を示すブロック図である。

［構成］
図７に示すように、本実施の形態２のＤＬＬ回路は、実施の形態１のＤＬＬ回路と比較すると、電圧制御遅延回路１０１の電圧制御系統を２つ有する点が異なっている。これ以外の点は実施の形態１のＤＬＬ回路と同じである。

具体的には、遅延制御回路１０２は、実施の形態１の演算回路６０に代えて、演算回路９０を備え、実施の形態１の電流―電圧変換回路７０に代えて、第１電流―電圧変換回路７０Ａ第２電流−電圧変換回路７０Ｂと、を備えている。

演算回路９０は、第１電圧−電流変換回路４０から出力される位相差電流から第２電圧−電流変換回路５０から出力される基準電流を減算して、この減算結果の電流を出力する。また、演算回路９０は、ローパスフィルタ３０の出力電圧Ｖｉが基準電圧Ｖｒｅｆより小さい場合、すなわち、位相差電流からの基準電流の減算結果が負になる場合には電流を出力しないように構成されている。この演算回路９０は、具体的構成は実施の形態１の演算回路６０と同様である（図２の回路において定電流源８１を省略すればよい）ので、その例示を省略する。

第１電流−電圧変換回路７０Ａは、演算回路９０から入力される電流を電圧に変換し、これを一方の系統の制御電圧ｃｏｎｔ１として電圧制御遅延回路１０１に出力する。第２電流−電圧変換回路７０Ｂは、オフセット電流Ｉｄを入力されてこれを電圧に変換し、この電圧を他方の系統の制御電圧ｃｏｎｔ２として電圧制御遅延回路１０１に出力する。

［動作］
以上のように構成された本実施の形態２のＤＬＬ回路では、第２電流−電圧変換回路７０Ｂは、常に、定電流であるオフセット電流Ｉｄを電圧に変換してなる制御電圧Ｖｃｏｎｔ２を電圧制御遅延回路１０１に出力する。一方、第１電流−電圧変換回路７０Ａは、位相差電圧Ｖｉが基準電圧Ｖｒｅｆ以上の範囲では、位相差電流から基準電流を減算してなる電流を電圧に変換した制御電圧Ｖｃｏｎｔ１を電圧制御遅延回路１０１に出力し、位相差電圧Ｖｉが基準電圧Ｖｒｅｆより小さい範囲では、制御電圧Ｖｃｏｎｔ１を電圧制御遅延回路１０１に出力しない。

よって、位相差電圧Ｖｉが基準電圧Ｖｒｅｆ以上の範囲では、ＤＬＬロック周波数が位相比較回路１０で検出される位相差に応じた位相差電圧Ｖｉに比例して変化するので、通常通り、ロック動作が行われる。そして、位相差電圧Ｖｉが基準電圧Ｖｒｅｆより小さい範囲では、ＤＬＬロック周波数が位相差電圧Ｖｉに依存しないので、チャージポンプ回路２０の出力による影響を低減して、ジッタ精度を向上することができる。

従って、実施の形態１と全く同じ効果が得られる。

なお、実施の形態２を実施の形態１の変形例１乃至変形例４と同様に変形してもよい。

本発明のＤＬＬ回路は、製造ばらつきの影響を抑制しつつジッタを低減できるので、半導体集積回路におけるクロック生成回路等として有用である。

本発明の実施の形態１に係るＤＬＬ回路の構成を示すブロック図である。 図１のＤＬＬ回路における遅延制御回路の構成の一例を示す回路図である。 図１のＤＬＬ回路における位相差電圧の変化に対するＤＬＬロック周波数の変化を示すグラフである。 ゲイン設定を変化させた場合における位相差電圧の変化に対するＤＬＬロック周波数の変化を示すグラフである。 本発明の実施の形態１の変形例１に係るＤＬＬ回路の構成を示すブロック図である。 本発明の実施の形態１の変形例２に係るＤＬＬ回路の構成を示すブロック図である。 本発明の実施の形態１に係るＤＬＬ回路の構成を示すブロック図である。 従来のＤＬＬ回路の遅延制御回路の構成を示す回路図である。 従来のＤＬＬ回路におけるローパスフィルタの出力電圧の変化に対するＤＬＬロック周波数の変化を示す図である。

１〜６ 第１〜第６のトランジスタ
７ 第１の定電流源
１０ 位相比較回路
２０ チャージポンプ回路
３０ ローパルフィルタ回路
４０ 第１電圧−電流変換回路
５０ 第２電圧−電流変換回路
６０，９０ 演算回路
７０ 電流−電圧変換回路
７０Ａ 第１電流−電圧変換回路
７０Ｂ 第２電流−電圧変換回路
８１ 定電流源
８２ ノード
９１ 定電流源
９２ 定電圧源
１０１ 電圧制御遅延回路
１０２ 遅延制御回路

Claims (8)

1. 互いに直列に接続され、それぞれ制御電圧に応じて遅延時間が変化する複数の遅延素子を含み、該複数の遅延素子により入力クロックを順次遅延させて互いに位相が異なる複数の遅延クロックを生成する遅延回路と、
   前記複数の遅延クロックのいずれかである第２入力クロックの位相と前記第２入力クロックより遅延されていない前記遅延クロック又は前記入力クロックである第１入力クロックとの位相とを比較し、その比較結果に応じた位相差信号を出力する位相比較回路と、
   前記位相比較回路から出力される位相差信号に応じたレベルの電圧（以下、位相差電圧という）を出力するチャージポンプ回路と、
   前記チャージポンプ回路から出力される位相差電圧の高周波成分を除去するローパスフィルタ回路と、
   前記ローパスフィルタ回路から出力される位相差電圧を電流（以下、位相差電流という）に変換してこれを出力する第１電圧−電流変換回路及び前記第１電圧−電流変換回路と同じ回路に構成され、定電圧（以下、基準電圧という）を電流に変換してこれを出力する第２電圧−電流変換回路を含み、前記第１電圧−電流変換回路から出力される位相差電流から前記第２電圧−電流変換回路から出力される電流（以下、基準電流という）を減算し、この減算の結果の電流を電圧に変換した電圧と定電流（以下、オフセット電流という）を電圧に変換した電圧とを含み、かつ前記位相差電圧が前記基準電圧より小さい場合には前記オフセット電流を電圧に変換した電圧のみを含む前記制御電圧を前記遅延回路の前記複数の遅延素子に出力する遅延制御回路と、を備えるＤＬＬ回路。
2. 前記遅延制御回路は、前記第１電圧−電流変換回路と、前記第２電圧−電流変換回路と、前記第１電圧−電流変換回路から出力される位相差電流から前記第２電圧−電流変換回路から出力される基準電流を減算し、この減算の結果の電流に前記オフセット電流を加算してなる電流を出力し、かつ前記位相差電圧が前記基準電圧より小さい場合には前記オフセット電流のみを出力する電流演算回路と、前記演算回路から出力される電流を電圧に変換し、この電圧からなる前記制御電圧を前記遅延回路の前記複数の遅延素子に出力する電流−電圧変換回路と、を含んでいる、請求項１に記載のＤＬＬ回路。
3. 前記遅延制御回路は、前記第１電圧−電流変換回路と、前記第２電圧−電流変換回路と、前記第１電圧−電流変換回路から出力される位相差電流から前記第２電圧−電流変換回路から出力される基準電流を減算してなる電流を、前記位相差電圧が前記基準電圧以上の場合には出力しかつ前記位相差電圧が前記基準電圧より小さい場合には出力しない演算回路と、前記演算回路から出力される電流を電圧に変換してこれを出力する第１電流−電圧変換回路と、前記オフセット電流を電圧に変換してこれを出力する第２電流−電圧変換回路とを含み、前記第１電流−電圧変換回路が出力する電圧と前記第２電流−電圧変換回路が出力する電圧とを前記制御電圧として前記遅延回路の前記複数の遅延素子に出力する、請求項１に記載のＤＬＬ回路。
4. 前記オフセット電流の定電流値を設定するオフセット電流設定回路をさらに備える、請求項１乃至３のいずれかに記載のＤＬＬ回路。
5. 前記基準電圧の定電圧を設定する基準電圧設定回路をさらに備える、請求項１乃至３のいずれかに記載のＤＬＬ回路。
6. 前記第１電圧−電流変換回路及び前記第２電圧−電流変換回路の少なくともいずれかは、そのゲインを変化可能に構成されている、請求項１乃至３のいずれかに記載のＤＬＬ回路。
7. 前記電流−電圧変換回路は、そのゲインを変化可能に構成されている、請求項２に記載のＤＬＬ回路。
8. 前記第１電流−電圧変換回路及び前記第２電流−電圧変換回路の少なくともいずれかは、そのゲインを変化可能に構成されている、請求項３に記載のＤＬＬ回路。

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