KR20230007817A - 듀티 오프셋에 둔감한 차동 듀티 사이클 보정 회로 및 그 동작방법 - Google Patents

듀티 오프셋에 둔감한 차동 듀티 사이클 보정 회로 및 그 동작방법 Download PDF

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Abstract

본 발명은 듀티 사이클 보정 회로에 관한 것으로, 좀 더 자세하게는 듀티 오프셋이 둔감한 차동 듀티 사이클 보정 회로에 관한 것이다. 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는 두 개의 차동 신호의 입력 클럭을 분주시키는 분주부, 출력 클럭의 듀티 사이클을 실시간으로 감지하는 듀티 사이클 검출부, 상기 분주기로부터 분주된 분주 클럭 및 상기 듀티 사이클 검출기의 출력을 입력받는 디지털 로직부, 상기 디지털 로직부의 출력에 기초하여 상기 출력 클럭의 위상을 변환시키는 위상 변환부, 및 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 듀티 사이클 조절부를 포함하고, 상기 듀티 사이클 조절부는 상기 디지털 로직부의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 상기 코스 보정 동작부의 결과값 및 상기 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 상기 입력 클럭에 대한 듀티 사이클 보정 동작을 수행할 수 있다.

Description

듀티 오프셋에 둔감한 차동 듀티 사이클 보정 회로 및 그 동작방법{DIFFERENTIAL DUTY CYCLE CORRECTOR WITH TOLERANCE OF DUTY OFFSET AND OPERATION METHOD THEREOF}
본 발명은 듀티 사이클 보정 회로에 관한 것으로, 좀 더 자세하게는 듀티 오프셋이 둔감한 차동 듀티 사이클 보정 회로에 관한 것이다.
DRAM(Dynamic Random Access Memory) 기본 셀의 면적을 줄이기 위해 DRAM 공정은 4Xnm, 3Xnm 등 지속적으로 커패시터(Capacitor) 셀의 크기를 줄이기 위한 연구가 진행되고 있다. 기본 셀이 DRAM 면적을 차지하는데 주요한 역할을 하지만, DRAM 공정 기술 개발의 한계로 DRAM 내부 회로에서도 면적을 줄이도록 요구되고 있다.
게다가 모바일 기기의 보급에 따라 메모리는 고속화 및 저 전력화를 위해, 저 전력을 위한 파워다운 모드에서 정상 동작 모드로 빠르게 전환하는 회로를 필요로 한다. 특히, 파워 소비에 큰 영향을 주는 클럭 생성기, 예를 들어 지연 고정 루프 회로, 위상 고정 루프 회로 등의 클럭 발생기에서 듀티 사이클 보정 회로 등은 빠른 전환이 가능하면서 작은 면적을 갖도록 요구되고 있다.
반도체 메모리 출력 데이터의 유효 데이터 영역을 최대로 보장하기 위해서는 반도체 메모리에 사용되는 내부 클럭의 듀티가 대칭적으로 50:50으로 보장되어야 한다. 그러나 입, 출력 클럭은 비대칭적일 수 있어, 이를 보정해주는 듀티 사이클 보정 회로가 필요하다.
본 발명은 듀티 사이클 왜곡 현상을 극복하여 클럭의 듀티 사이클을 50%로 보정할 수 있는 듀티 사이클 보정 회로를 제공하는 것에 목적이 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는 두 개의 차동 신호의 입력 클럭을 분주시키는 분주부, 출력 클럭의 듀티 사이클을 실시간으로 감지하는 듀티 사이클 검출부, 상기 분주기로부터 분주된 분주 클럭 및 상기 듀티 사이클 검출기의 출력을 입력받는 디지털 로직부, 상기 디지털 로직부의 출력에 기초하여 상기 출력 클럭의 위상을 변환시키는 위상 변환부, 및 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 듀티 사이클 조절부를 포함하고, 상기 듀티 사이클 조절부는 상기 디지털 로직부의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 상기 코스 보정 동작부의 결과값 및 상기 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 상기 입력 클럭에 대한 듀티 사이클 보정 동작을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 듀티 사이클 검출부는 뱅뱅 방식의 전하 펌프 기반일 수 있다.
본 발명의 일 실시예에 있어서, 상기 듀티 사이클 조절부는 제1 및 제2 버퍼, 상기 코스 보정 동작부, 및 상기 파인 보정 동작부를 포함하고, 상기 코스 보정 동작부, 및 상기 파인 보정 동작부는 상기 제1 및 제2 버퍼 사이에 위치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 두 개의 버퍼는 백투백 인버터로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 코스 보정 동작부, 및 상기 파인 보정 동작부는 각각 온도계 코드의 9비트 및 31비트로 상기 클럭의 듀티비를 조절할 수 있다.
본 발명의 일 실시예에 있어서, 상기 코스 보정 동작부는 MOS 캐패시터에 기초하여, 전하의 충전 및 방전에 따른 상기 클럭의 기울기를 변화시켜 상기 클럭의 듀티비를 조절할 수 있다.
본 발명의 일 실시예에 있어서, 상기 파인 보정 동작부는 백투백 인버터의 P/N RATIO에 기초하여, 상기 클럭의 상승 시간 및 하강 시간을 조절하여 딜레이를 발생시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 파인 보정 동작부는 PMOS 및 NMOS의 힘(strength)의 차이에 기초하여 상기 클럭의 듀티비를 조절할 수 있다.
본 발명의 일 실시예에 있어서, 상기 파인 보정 동작부는 제1 동작 구간 및 제2 동작 구간을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 동작 구간은 상기 파인 보정 동작부의 제1 및 제2 파인 비트의 듀티비를 평균 내어 레지스터에 저장하는 구간이고, 상기 제2 동작 구간은 상기 파인 비트의 제3 및 제4 파인 비트의 듀티비를 평균 내어 상기 레지스터에 저장하며, 상기 제1 및 제2 동작 구간은 각각 상기 듀티 사이클 검출부의 출력에 기초한 상승 구간 및 하강 구간을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 파인 비트는 원래의 위상에 따른 파인 비트이고, 상기 제3 및 제4 파인 비트는 상기 원래의 위상에서 180도 변환된 위상에 따른 파인 비트일 수 있다.
본 발명의 일 실시예에 있어서, 상기 듀티 사이클 조절부는 상기 제1 파인 비트의 상승 구간의 최고값의 듀티비와 상기 제2 파인 비트의 하강 구간의 최소값의 듀티비를 평균내어 제1 평균 파인 비트의 듀티비를 검출하고, 상기 제3 파인 비트의 상승 구간의 최고값의 듀티비와 상기 제4 파인 비트의 하강 구간의 최소값의 듀티비를 평균내어 제2 평균 파인 비트의 듀티비를 검출하며, 상기 제1 평균 파인 비트의 듀티비와 상기 제2 평균 파인 비트의 듀티비를 평균내어 최종 평균 파인 비트의 듀티비를 상기 레지스터에 저장할 수 있다.
본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 동작 방법은 분주부가 두 개의 차동 신호의 입력 클럭을 분주시키는 단계, 듀티 사이클 검출부가 출력 클럭의 듀티 사이클을 실시간으로 감지하는 단계, 디지털 로직부가 상기 분주기로부터 분주된 분주 클럭 및 상기 듀티 사이클 검출기의 출력을 입력받는 단계, 위상 변환부가 상기 디지털 로직부의 출력에 기초하여 상기 출력 클럭의 위상을 변환시키는 단계, 및 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계를 포함하고, 상기 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계는, 상기 디지털 로직부의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 상기 코스 보정 동작부의 결과값 및 상기 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 상기 입력 클럭에 대한 듀티 사이클 보정 동작을 수행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계는, 상기 코스 보정 동작부가 MOS 캐패시터에 기초하여, 전하의 충전 및 방전에 따른 상기 클럭의 기울기를 변화시켜 상기 입력 클럭의 듀티비를 조절하는 단계, 상기 파인 보정 동작부가 백투백 인버터의 P/N RATIO에 기초하여, 상기 입력 클럭의 상승 시간 및 하강 시간을 조절하여 딜레이를 발생시키는 단계, 및 상기 파인 보정 동작부가 PMOS 및 NMOS의 힘(strength)의 차이에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계는, 상기 듀티 사이클 조절부의 제1 및 제2 파인 비트를 평균 내어 제1 평균 파인 비트를 레지스터에 저장하는 단계, 상기 제1 및 제2 파인 비트를 초기화시키는 단계, 상기 위상 변환부에 기초하여 상기 제1 및 제2 파인 비트의 클럭의 위상을 180도 변환시키는 단계, 제3 및 제4 파인 비트를 평균 내어 제2 평균 파인 비트를 상기 레지스터에 저장하는 단계, 및 상기 제1 평균 파인 비트와 상기 제2 평균 파인 비트의 평균을 평균내는 단계를 포함하고, 상기 제3 및 제4 파인 비트는 상기 제1 및 제2 파인 비트의 클럭의 위상을 180도 변환시킨 위상을 갖는 비트일 수 있다.
본 발명의 듀티 사이클 보정 회로는 듀티 사이클 왜곡 현상을 극복하여 클럭의 듀티 사이클을 50%로 보정할 수 있다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 블록도이다.
도 2는 도 1에 개시된 듀티 사이클 보정 회로의 일 예를 보여주는 도면이다.
도 3은 본 발명의 일 실시예에 따른 듀티 사이클 검출부 를 좀 더 자세히 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 듀티 사이클 조절부의 구조를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 코스 보정 동작부 를 좀 더 자세히 보여주는 도면이다.
도 6은 본 발명의 일 실시예에 따른 파인 보정 동작부 를 좀 더 자세히 보여주는 도면이다.
도 7은 본 발명의 일 실시예에 따른 듀티 사이클 조절부의 동작을 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 동작 방법을 도시한 순서도이다.
이하, 첨부된 도면을 참조하여 본 개시(present disclosure)를 설명한다. 본 개시는 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 개시를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 개시의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용되었다.
본 개시 가운데 사용될 수 있는 "포함한다" 또는 "포함할 수 있다" 등의 표현은 개시된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 개시에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 개시에서 "또는" 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, "A 또는 B"는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 개시 가운데 "제 1," "제2," "첫째," 또는 "둘째," 등의 표현들이 본 개시의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분 짓기 위해 사용될 수 있다. 예를 들어, 제1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 개시에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 개시에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 블록도이다.
도 1을 참조하면, 본 발명의 듀티 사이클 보정 회로(10)는 분주부(100), 듀티 사이클 검출부(200), 디지털 로직부(300), 위상 변환부(400), 및 듀티 사이클 조절부(500)를 포함한다.
분주부(100)는 두 개의 차동 신호의 입력 클럭을 분주시킬 수 있다. 예를 들어, 분주부(100)는 두 개의 입력 클럭을 8, 16, 32, 및 64로 분주시켜 클럭을 출력할 수 있다.
듀티 사이클 검출부(200)는 출력 클럭의 듀티 사이클을 실시간으로 감지할 수 있다. 예를 들어, 듀티 사이클 검출부(200)는 듀티비가 50%보다 클때는 1을 출력하고, 듀티비가 50%보다 작을때는 0을 출력할 수 있다.
디지털 로직부(300)는 분주부(100)로부터 분주된 분주 클럭 및 듀티 사이클 검출기의 출력을 입력받아, 듀티 사이클을 조절하고 듀티 사이클의 위상을 변환시킬 수 있다.
예를 들어, 디지털 로직부(300)는 듀티 사이클 검출부(200)의 출력이 1일 경우에는 듀티비를 감소시키기 위한 신호를 듀티 사이클 조절부(500)에 전송할 수 있다. 반면, 디지털 로직부(300)는 듀티 사이클 검출부(200)의 출력이 0일 경우에는 듀티비를 증가시키기 위한 신호를 듀티 사이클 조절부(500)에 전송할 수 있다.
위상 변환부(400)는 디지털 로직부(300)의 출력에 기초하여 출력 클럭의 위상을 변환시킬 수 있다. 위상 변환부(400)는 디지털 로직부(300)로부터 위상 변환 신호가 입력되면 클럭의 위상을 180도 변환한다. 예를 들어, 위상 변환부(400)는 현재 클럭의 듀티비가 70%였다면, 위상이 180도 변환되어 클럭의 듀티비는 30%로 변환될 수 있다.
듀티 사이클 조절부(500)는 디지털 로직부(300)의 출력에 기초하여 입력 클럭의 듀티비를 조절할 수 있다. 예를 들어, 듀티 사이클 조절부(500)는 디지털 로직부(300)의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 코스 보정 동작부의 결과값 및 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 입력 클럭에 대한 듀티 사이클 보정 동작을 수행할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로(10)는 코스 보정 동작부의 동작과 파인 보정 동작부의 동작에 따른 결과값에 대한 평균치를 이용하여, 입력 클럭의 듀티비를 정확하게 제어할 수 있다.
구체적으로, 듀티 사이클 보정 회로(10)는 두 개의 차동 신호의 입력 클럭을 분주시키고, 출력 클럭의 듀티 사이클을 실시간으로 감지할 수 있다. 듀티 사이클 보정 회로(10)는 분주된 클럭 및 감지된 듀티 사이클의 출력에 기초하여 출력 클럭의 위상을 변환시키고, 입력 클럭의 듀티비를 조절할 수 있다. 이때, 듀티 사이클 보정 회로(10)는 코스 보정 동작과 파인 보정 동작에 따른 결과값에 대한 평균 값을 이용하여 입력 클럭에 대한 듀티 사이클을 보정함으로써 듀티비를 제어할 수 있다. 이에 따라, 본 발명의 듀티 사이클 보정 회로(10)는 듀티 사이클 왜곡 현상을 극복하여 입력 클럭의 듀티비를 50%로 보정할 수 있다.
도 2는 도 1에 개시된 듀티 사이클 보정 회로의 일 예를 보여주는 도면이다.
도 2를 참조하면, 본 발명의 듀티 사이클 보정 회로(10)는 분주부(100), 듀티 사이클 검출부(200), 디지털 로직부(300), 위상 변환부(400), 및 듀티 사이클 조절부(500)를 포함한다.
분주부(100)는 두 개의 차동 신호의 입력 클럭(CKINP, CKINN)을 분주시킬 수 있다. 예를 들어, 분주부(100)는 두 개의 입력 클럭(CKINP, CKINN)을 8, 16, 32, 및 64로 분주시켜 분주 클럭(REFCK)을 출력할 수 있다. 이때, 분주 클럭(REFCK)은 디지털 로직부(300)를 동작시키는 레퍼런스 클럭으로 이용될 수 있다.
듀티 사이클 검출부(200)는 출력 클럭의 듀티 사이클을 실시간으로 감지할 수 있다. 예를 들어, 듀티 사이클 검출부(200)는 듀티비가 50%보다 클때는 검출 출력(D)으로 1을 출력하고, 듀티비가 50%보다 작을때는 검출 출력(D)으로 0을 출력할 수 있다. 즉, 듀티 사이클 검출부(200)의 검출 출력(D, DB)은 출력 클럭의 듀티비를 증가시킬지 감소시킬지 판단하는 지표 또는 기준값일 수 있다.
듀티 사이클 검출부(200)는 뱅뱅 방식의 전하 펌프 기반으로 구현될 수 있다. 듀티 사이클 검출부(200)는 듀티비 50%를 기준으로, 서로 다른 클럭의 듀티비를 갖는 차동 클럭인 위상 클럭(CKPA, CKBPA)이 입력될 수 있다. 이 경우, 듀티 사이클 검출부(200)는 전하 펌프의 공통전류소스로 인해 전달하는 전류량의 차이가 발생될 수 있다.
듀티 사이클 검출부(200)는 전류량의 차이를 저항과 커패시터로 이루어진 저역통과필터 형식의 적분기로 입력할 수 있다. 이에 따라, 듀티 사이클 검출부(200)는 적분기의 출력에 기초하여 서로 다른 전압 레벨을 형성할 수 있다.
이때, 서로 다른 전압 레벨을 가진 두 전압은 인버터의 스위칭 임계값을 기준으로 0 또는 1을 출력할 수 있다. 이에 따라 듀티 사이클 검출부(200)는 출력된 결과에 기초하여 클럭의 듀티비가 50%보다 큰지 작은지를 판단할 수 있다. 이와 관련하여 구체적인 내용은 도 3에서 후술될 것이다.
디지털 로직부(300)는 분주부(100)로부터 분주된 분주 클럭 및 듀티 사이클 검출기의 출력을 입력받아, 듀티 사이클을 조절하고 듀티 사이클의 위상을 변환시킬 수 있다.
예를 들어, 디지털 로직부(300)는 듀티 사이클 검출부(200)의 출력(D)이 1일 경우에는 듀티비를 감소시키기 위한 듀티비 제어 신호(DINTI)를 듀티 사이클 조절부(500)에 전송할 수 있다. 반면, 디지털 로직부(300)는 듀티 사이클 검출부(200)의 출력이 0일 경우에는 듀티비를 증가시키기 위한 듀티비 제어 신호(DINTI)를 듀티 사이클 조절부(500)에 전송할 수 있다.
이때, 디지털 로직부(300)는 듀티비를 감소시키거나 증가시켜 입력 클럭의 듀티비가 50%에 가까워질 수 있도록 위상 변환 신호(CONTSHIFT)를 위상 변환부(400)에 제공할 수 있다.
디지털 로직부(300)는 듀티 사이클 조절부(500)로 코스 출력 비트 및 파인 출력 비트를 전송할 수 있다. 예를 들어, 코스 출력 비트는 온도계 코드 9비트일 수 있고, 파인 출력 비트는 온도계 코드 31비트일 수 있다.
디지털 로직부(300)는 입력 출력의 듀티비에 따라, 듀티비 50%를 기준으로 듀티비 제어 신호(DINIT)를 전송할 수 있다. 예를 들어, 듀티가 50%보다 클 때의 듀티비 제어 신호(DINTI)는 1이고, 듀티비가 50%보다 작을 때의 듀티비 제어 신호(DINTI)는 0일 수 있다.
위상 변환부(400)는 디지털 로직부(300)의 출력에 기초하여 출력 클럭의 위상을 변환시킬 수 있다. 위상 변환부(400)는 디지털 로직부(300)로부터 위상 변환 신호(CONTSHIFT)가 입력되면 클럭의 위상을 180도 변환한다. 예를 들어, 현재 클럭의 듀티비가 70%였다면, 위상이 180도 변환되어 클럭의 듀티비는 30%로 변환될 수 있다.
이때, 클럭의 듀티비는 듀티 오프셋으로 인해 50%가 되지 못하고 50%보다 약간 벗어난 수치를 가질 수 있다. 이에 따라, 위상 변환부(400)가 위상을 180도 변환시키고, 듀티 사이클 보정 회로(10)가 변환된 위상을 가진 클럭에 대해 듀티 보정을 재수행함으로써, 듀티 오프셋으로 인해 변화된 듀티비를 50%에 가깝게 조절할 수 있다.
듀티 사이클 조절부(500)는 디지털 로직부(300)의 출력에 기초하여 입력 클럭의 듀티비를 조절할 수 있다. 예를 들어, 듀티 사이클 조절부(500)는 디지털 로직부(300)의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행할 수 있다. 예를 들어, 듀티 사이클 조절부(500)는 코스 보정 동작부의 결과값 및 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 입력 클럭에 대한 듀티 사이클 보정 동작을 수행할 수 있다.
듀티 사이클 조절부(500)는 제1 및 제2 버퍼, 코스 보정 동작부, 및 파인 보정 동작부를 포함할 수 있다. 코스 보정 동작부는 모스 커패시터를 이용하여 클럭의 듀티비를 조절할 수 있다. 파인 보정 동작부는 백투백 인버터의 P/N 비율을 이용하여 클럭의 상승 시간 및 하강 시간을 조절함으로써, 딜레이를 발생시켜 듀티비를 조절할 수 있다. 또한, 듀티 사이클 조절부(500)는 디지털 로직부(300)의 듀티비 신호에 따라 PMOS쪽 스위치 및 NMOS쪽 스위치 중 적어도 하나의 온오프가 결정될 수 있다.
예를 들어, 듀티 사이클 조절부(500)는 동작전 초기 클럭 듀티 신호가 1일 때, 코스 보정 동작부의 PMOS 트랜지스터쪽의 스위치를 온시키고, 듀티비를 50%쪽으로 줄일 수 있다. 코스 보정 동작부의 동작이 끝나면, 현재의 듀티비는 50%보다 약간 아래로 내려가게 된다. 이에 따라, 파인 보정 동작부에서는 NMOS 트랜지스터쪽의 스위치를 온시켜 듀티비를 다시 50%쪽으로 세밀하게 증가시킬 수 있다. 이와 관련한 구체적인 설명은 도 5 및 도 6에서 후술될 것이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로(10)는 코스 보정 동작부의 동작과 파인 보정 동작부의 동작에 따른 결과값에 대한 평균치를 이용하여, 입력 클럭의 듀티비를 정확하게 제어할 수 있다.
구체적으로, 듀티 사이클 보정 회로(10)는 두 개의 차동 신호의 입력 클럭을 분주시키고, 출력 클럭의 듀티 사이클을 실시간으로 감지할 수 있다. 듀티 사이클 보정 회로(10)는 분주된 클럭 및 감지된 듀티 사이클의 출력에 기초하여 출력 클럭의 위상을 변환시키고, 입력 클럭의 듀티비를 조절할 수 있다. 이때, 듀티 사이클 보정 회로(10)는 코스 보정 동작과 파인 보정 동작에 따른 결과값에 대한 평균 값을 이용하여 입력 클럭에 대한 듀티 사이클을 보정함으로써 듀티비를 제어할 수 있다. 이에 따라, 본 발명의 듀티 사이클 보정 회로(10)는 듀티 사이클 왜곡 현상을 극복하여 입력 클럭의 듀티비를 50%로 보정할 수 있다.
도 3은 본 발명의 일 실시예에 따른 듀티 사이클 검출부를 좀 더 자세히 보여주는 도면이다.
도 3을 참조하면, 듀티 사이클 검출부(200)는 차지 펌프 회로부(210), RC 적분기(220) 및, 유사 차동 버퍼(Pseudo-differential buffer)(230)를 포함할 수 있다.
차지 펌프 회로부(210)는 2개의 PMOS 트랜지스터, 2개의 NMOS 트랜지스터, 제1 전류원 및 제2 전류원을 포함할 수 있다. 예를 들어, 제1 전류원은 PMOS 트랜지스터의 전류원(MP1)이고, 제2 전류원은 NMOS의 전류원(MN1)일 수 있다.
차지 펌프 회로부(210)는 입력되는 위상 클럭(CKPA, CKBPA)의 듀티비를 전류량으로 바꿔 출력할 수 있다. 예를 들어, 위상 클럭(CKPA, CKBPA)은 서로 다른 클럭의 듀티비를 가진 차동 클럭일 수 있다. 이때의 듀티비가 각각 70%, 30%라면, 제1 위상 클럭(CKPA)에서 1의 펄스 길이는 0의 펄스 길이보다 길고, 제2 위상 클럭(CKBPA)에서 1의 펄스의 길이는 0의 펄스 길이보다 짧을 수 있다. 즉, 제1 위상 클럭(CKPA)쪽의 출력은 제2 전류원(MN1)에 의해 빠지는 전류가 제1 전류원(MP1)에 의해 공급되는 전류보다 많을 수 있다. 반대로, 제2 위상 클럭(CKBPA) 쪽의 출력은 제1 전류원(MP1)에 의해 공급되는 전류보다 제2 전류원(MN1)에 의해 빠지는 전류가 많을 수 있다.
이에 따라, 차지 펌프 회로부(210)의 제1 및 제2 전류원(MP1, MN1)으로부터 출력된 전류는 차이가 생기게 된다. 차지 펌프 회로부(210)는 출력된 전류의 차이를 RC 적분기(220)에 입력할 수 있다.
RC 적분기(220)는 차지 펌프 회로부(210)로부터 입력받은 두 출력의 전류 차이를 적분할 수 있다. 두 출력의 전류 차이는 제1 노드 (VLP), 및 제2 노드(VBLP)에서 전압 레벨의 차이로 벌어질 수 있다. 예를 들어, VDD=1V일때, 0.5V 기준으로 제2 노드(VBLP)는 아래로, 제1 노드 (VLP)는 위로 벌어질 수 있다.
RC 적분기(220)의 전압 레벨 차이는 유사 차동 버퍼(230)로 입력될 수 있다. 전압 레벨 차이는 유사 차동 버퍼(230)를 통해 1비트값으로 출력될 수 있다. 예를 들어, 제2 노드(VBLP)는 0.5V보다 아래였기 때문에 제2 버퍼(VBBUF)를 지나면 제2 검출 출력(DB)에서 0이 출력되고, 제1 노드 (VLP)는 위에 있기 때문에 제1 버퍼(VBUF)를 지나면 제1 검출 출력(D)에서 1이 출력될 수 있다.
상술한 바와 같이, 듀티 사이클 검출부(200)는 입력되는 위상 클럭(CKPA, CKBPA)의 듀티비가 50%이상일 때 제1 검출 출력(D)에서 1을 출력할 수 있다. 이때, 제1 노드 (VLP), 및 제2 노드(VBLP)에서의 전압 신호는 리플(Ripple)이 존재할 수 있다. 따라서, 듀티 사이클 검출부(200)는 버퍼단에 있는 모스 커패시터(MOS capacitor)로 리플을 완화시켜 정확하게 전압 신호를 검출 할 수 있다.
도 4는 본 발명의 일 실시예에 따른 듀티 사이클 조절부의 구조를 도시한 도면이다.
도 4를 참조하면, 듀티 사이클 조절부(500)는 제1 및 제2 버퍼(510, 540), 코스 보정 동작부(520), 및 파인 보정 동작부(530)를 포함할 수 있다. 이때, 차동 입력 클럭(CKINP, CKINN)은 제1 버퍼(510)에 입력되고, 제1 버퍼(510)의 출력은 코스 보정 동작부(520)에 입력되고, 코스 보정 동작부(520)의 출력은 파인 보정 동작부(530)에 입력되고, 파인 보정 동작부(530)의 출력은 제2 버퍼(540)로 입력될 수 있다. 이때, 제1 및 제2 버퍼(510, 540)는 백투백 인버터로 구성될 수 있다.
코스 보정 동작부(520)는 모스 커패시터(MOS Capacitor)를 이용한 전하의 충방전에 따라 클럭의 기울기를 변화시켜 클럭의 듀티비를 조절할 수 있다. 예를 들어, 코스 보정 동작부(520)는 초기 클럭 듀티 신호가 1일 때, 코스 보정 동작부(520)의 PMOS 트랜지스터쪽의 스위치가 온시켜, 듀티비를 50%쪽으로 줄일 수 있다. 이에 따라, 코스 보정 동작부(520)의 동작이 끝나면, 현재 듀티가 50%보다 약간 낮아지게 될 수 있다.
코스 보정 동작부(520)의 동작은 비트를 증가시킬수록 켜지는 모스 커패시터가 많아짐에 따라 하강 시간이 느려질 수 있다. 이에 따라, 코스 보정 동작부(520)는 클럭에 딜레이를 주고, 딜레이된 클럭에 기초하여 듀티비를 조절할 수 있다. 이와 관련하여 구체적인 내용은 도 5에서 후술될 것이다.
파인 보정 동작부(530)는 백투백 인버터(back-to-back inverter)의 P/N 비율에 따른 모스의 힘(strength)를 조절하여 클럭의 듀티비를 조절할 수 있다. 예를 들어, 코스 보정 동작부(520)로부터 50%보다 약간 낮아진 듀티비를 가진 차동 클럭을 입력받은 파인 보정 동작부(530)에서는 백투백 인버터의 NMOS 트랜지스터쪽의 스위치를 온시켜, 듀티비를 다시 50%쪽으로 세밀하게 증가시킬 수 있다.
파인 보정 동작부(530)의 동작은 비트를 증가시킬수록 NMOS 트랜지스터의 비율이 커짐에 따라 NMOS 트랜지스터의 힘(strength)가 커지게되어 클럭의 상승 시간은 느려질 수 있다. 이에 따라, 파인 보정 동작부(530)는 클럭에 딜레이를 주고, 딜레이된 클럭에 기초하여 듀티비는 50%쪽으로 세밀하게 증가시킬 수 있다. 이와 관련하여 구체적인 내용은 도 6에서 후술될 것이다.
도 5는 본 발명의 일 실시예에 따른 코스 보정 동작부를 좀 더 자세히 보여주는 도면이다.
도 5를 참조하면, 코스 보정 동작부는 2 스테이지의 VCDL(Variable capacitor delay line) 을 포함할 수 있다. VCDL은 인버터 기반으로 클럭을 구동하여 중간에 위치한 백투백 인버터가 유사 차동(Pseudo-differential)하게 동작하도록 할 수 있다.
코스 보정 동작부는 모스 커패시터를 이용하여 클럭의 상승 시간과 하강 시간을 조절하여 지연을 줌으로써 듀티비를 변화시킬 수 있다.
아래에서는 설명의 편의를 위해 하나의 VCDL에서의 제1 입력 클럭(CKINP)에 대한 코스 보정 동작부의 동작에 대해 설명될 것이다. 제2 입력 클럭(CKINN)에 대한 코스 보정 동작부의 동작 방법은 제1 입력 클럭(CKINP)에 대한 코스 보정 동작부의 동작과 반대일 수 있다.
만약 제1 입력 클럭(CKINP)의 듀티비가 70%라면 제2 입력 클럭(CKINN)의 듀티비는 50%를 기준으로 반대인 30%일 수 있다. 코스 보정 동작부는 70%의 듀티비를 줄이기 위하여, VCDL을 동작시킬 수 있다.
VCDL은 제1 입력 클럭(CKINP)을 인버터로 보낼 수 있다. 이때, 인버터를 거쳐 나온 제1 노드(VCP)에서의 클럭 신호는 30%의 듀티비를 가진 클럭이 될 수 있다. 제1 노드(VCP)에서는 모스 커패시터를 이용하여 30%의 듀티비를 50%로 증가시켜야 한다. 코스 보정 동작부는 듀티 사이클 검출부로부터 초기 듀티 신호가 1이었으므로, PMOS 트랜지스터를 온시키고, 코스 클럭(CBCOARSE)의 비트 값(0: ON, 1:OFF)에 따라 온된 모스 커패시터에 전하를 충전시킬 수 있다.
이에 따라, 제1 입력 클럭(CKINP)의 하강 시간이 증가하여 하강하는 속도가 느려져 제1 입력 클럭(CKINP)을 딜레이 시킬 수 있다. 딜레이된 제1 입력 클럭(CKINP)은 다시 인버터를 거쳐 제1 입력 클럭(CKINP)의 듀티비인 70%보다 감소한 듀티비를 가진 제1 중간 클럭(CKMIP)을 출력할 수 있다.
도 6은 본 발명의 일 실시예에 따른 파인 보정 동작부를 좀 더 자세히 보여주는 도면이다.
도 6을 참조하면, 파인 보정 동작부는 4 스테이지의 SCDL(Strength controlled delay line)을 포함할 수 있다. SCDL은 인버터 기반으로 제1 중간 클럭(CKMIP)을 구동하며 중간에 위치한 백투백 인버터를 유사 차동(Pseudo-differential)하게 동작시킬 수 있다. 이때, 파인 보정 동작부가 클럭의 상승 시간 및 하강 시간을 조절하여 듀티비를 변환시킨다는 점은 코스 보정 동작부와 유사할 수 있다. 그러나, 파인 보정 동작부는 백투백 인버터의 p/n 비율을 조절하여 듀티비를 변화시킨다는 점에서 차이가 있을 수 있다.
아래에서는 설명의 편의를 위해 코스 보정 동작부의 동작이 완료된 후, 듀티비가 70%에서 45%가 되었다고 가정하고 하나의 SCDL에서의 제1 중간 클럭(CKMIP)에 대한 파인 보정 동작부의 동작에 대해 설명될 것이다.
제2 중간 클럭(CKMIN)에 대한 파인 보정 동작부의 동작 방법은 제1 중간 클럭(CKMIP)에 대한 파인 보정 동작부의 동작과 반대일 수 있다. 이때, 파인 보정 동작부의 입력인 제1 중간 클럭(CKMIP)의 듀티비가 45%이므로 제2 중간 클럭(CKMIN)의 듀티비는 50%를 기준으로 제1 중간 클럭(CKMIP)과 반대인 55%일 수 있다.
파인 보정 동작부는 45%의 듀티비를 가진 제1 중간 클럭(CKMIP)을 50%의 듀티비에 가깝게 증가시키기 위하여 45%의 듀티비를 가진 제1 중간 클럭(CKMIP)을 SCDL에 입력시킬 수 있다.
SCDL은 제1 중간 클럭(CKMIP)을 인버터로 보낼 수 있다. 이때, 인버터를 거쳐 나온 제1 노드(SCP)에서의 제1 중간 클럭(CKMIP) 신호는 55%의 듀티비를 가진 클럭이 될 수 있다. 파인 보정 동작부는 제1 노드(SCP)에서 백투백 인버터의 P/N 비율을 이용하여 55%의 듀티비를 50%로 감소시켜야 한다.
이때, 듀티 사이클 검출부에서의 초기 클럭 듀티 신호는 DINIT=1, DBINIT=0 이므로 NMOS 트랜지스터는 온되고, 파인 클럭(CFINE)의 비트 값(1: ON, 0:OFF)에 따라 온된 NMOS 트랜지스터 대비 PMOS 트랜지스터의 비율 차이로 클럭 신호가 구동될 수 있다.
이에 따라, 온된 NMOS 트랜지스터의 비율이 더 많을수록 구동하는 힘이 강하여 클럭의 하강 시간이 훨씬 짧아지고, 상승 시간이 증가하여 상승 속도가 느려져 딜레이가 발생할 수 있다. 이때, 딜레이된 제1 중간 클럭(CKMIP)은 다시 인버터를 거쳐 제1 중간 클럭(CKMIP)의 듀티비인 45%보다 증가한 듀티비를 가진 클럭인 제1 출력 클럭(CKOUTP)으로 조절될 수 있다.
도 7은 본 발명의 일 실시예에 따른 듀티 사이클 조절부의 동작을 도시한 그래프이다.
도 7을 참조하면, 듀티 사이클 조절부는 코스 보정 동작부를 통해 코스 비트를 올리면서 듀티 사이클 검출부의 출력인 제1 검출 출력(D)값이 1에서 0이될 때까지 입력 클럭(CKINP, CKINN)의 듀티비를 50%로 줄일 수 있다. 이때, 듀티 사이클 조절부는 제1 검출 출력(D)값이 0이되면 입력 클럭(CKINP, CKINN)의 듀티비가 50%보다 약간 작아지게 됨으로써, 코스 보정 동작부의 동작을 끝낼 수 있다. 예를 들어, 코스 보정 동작부의 출력 클럭인 중간 클럭(CKMIP, CKMIN)의 듀티비는 47%가 될 수 있다.
그 후, 듀티 사이클 조절부는 파인 보정 동작부를 통해 파인 보정 동작을 수행할 수 있다. 이때, 파인 보정 동작부는 제1 및 제2 동작 구간을 포함할 수 있다. 제1 동작 구간은 파인 보정 동작부의 제1 및 제2 파인 비트의 듀티비를 평균 내어 레지스터에 저장하는 구간일 수 있다. 제2 동작 구간은 제3 및 제4 파인 비트의 듀티비를 평균 내어 레지스터에 저장하는 구간일 수 있다. 이때, 제1 및 제2 동작 구간은 듀티 사이클 검출부의 검출 출력(D, DB)에 기초한 상승 구간 및 하강 구간을 포함할 수 있다.
제1 동작 구간에서 파인 보정 동작부는 파인 비트(CFINT)를 증가시키면서 듀티 사이클 검출부의 출력인 제1 검출 출력(D)이 1에서 0이될 때까지 중간 클럭(CKMIP, CKMIN)의 듀티비를 50%로 증가시킬 수 있다. 이때, 듀티 사이클 조절부는 제1 검출 출력(D)이 1이 되면 그때의 파인 비트(CFINT)인 제1 파인 비트의 듀티비(a)를 레지스터에 저장할 수 있다.
그리고, 파인 보정 동작부는 파인 비트를 감소시키면서 듀티 사이클 검출부의 출력인 제1 검출 출력(D)이 1에서 0이될 때까지 듀티비를 50%로 감소시킬 수 있다. 이때, 듀티 사이클 조절부는 제1 검출 출력(D)이 0이 되면 그때의 파인 비트인 제2 파인 비트(b)의 듀티비를 레지스터에 저장할 수 있다.
듀티 사이클 조절부는 레지스터에 저장된 제1 파인 비트의 듀티비와 제2 파인 비트의 듀티비를 평균내어 레지스터에 제1 평균 파인 비트의 듀티비(1)를 저장할 수 있다. 이때, 제1 평균 파인 비트의 듀티비(1)는 듀티 사이클 검출부의 PVT Variation 등으로 인한 듀티 오프셋 때문에 50%가 되지 못하고, 50%보다 약간 벗어난 값일 수 있다. 예를 들어, 제1 평균 파인 비트의 듀티비(1)는 49%일 수 있다.
듀티 사이클 조절부는 파인 비트를 초기화 시키고 위상 변환부의 출력에 기초하여 클럭의 위상을 180도 변환시킬 수 있다. 예를 들어, 코스 보정 동작부의 마지막 듀티비이자 파인 보정 동작부의 제1 동작 구간의 시작 듀티비가 47%일 경우, 제2 동작 구간의 시작 듀티비는 47%에서 클럭의 위상이 180도 변환된 53%일 수 있다.
제2 동작 구간에서 파인 보정 동작부는 클럭의 듀티비가 53%인 상태에서 파인 보정 동작부를 통해 파인 비트를 증가시키면서 듀티 사이클 검출부의 출력인 제1 검출 출력(D)이 1에서 0이될 때까지 클럭의 듀티비를 50%로 증가시킬 수 있다. 이때, 듀티 사이클 조절부는 제1 검출 출력(D)이 1이 되면 그때의 파인 비트인 제3 파인 비트의 듀티비(c)를 레지스터에 저장할 수 있다.
그리고, 파인 보정 동작부는 파인 비트를 감소시키면서 듀티 사이클 검출부의 출력인 제1 검출 출력(D)이 1에서 0이될 때까지 클럭의 듀티비를 50%로 감소시킬 수 있다. 이때, 듀티 사이클 조절부는 제1 검출 출력(D)이 0이 되면 그때의 파인 비트인 제4 파인 비트의 듀티비(d)를 레지스터에 저장할 수 있다.
듀티 사이클 조절부는 레지스터에 저장된 제3 파인 비트의 듀티비와 제4 파인 비트의 듀티비를 평균내어 레지스터에 제2 평균 파인 비트의 듀티비(2)를 저장할 수 있다. 이때, 제2 평균 파인 비트의 듀티비(2)는 듀티 사이클 검출부의 PVT Variation 등으로 인한 듀티 오프셋 때문에 50%가 되지 못하고, 50%보다 약간 벗어난 값일 수 있다.
즉, 듀티 오프셋은 회로 자체의 차동특성 때문에 50%를 기준으로 ±a만큼 발생할 수 있다. 예를 들어, 듀티비는 49% 및 51%일 수 있다.
그 후, 듀티 사이클 조절부는 제1 평균 파인 비트의 듀티비와 제2 평균 파인 비트의 듀티비를 평균내어 최종 평균 파인 비트를 레지스터에 저장할 수 있다. 이에 따라, 듀티 사이클 조절부는 듀티비가 50%에 가깝게 만들수 있는 최종 평균 파인 비트의 듀티비를 얻게되어 듀티비를 조정할 수 있다.
상술한 바와 같이, 듀티 사이클 조절부는 파인 비트를 초기화 시키고 클럭의 위상을 180도 변환시킴으로써, 제1 동작 구간의 제1 파인 비트의 듀티비와 제2 동작 구간의 제3 파인 비트의 듀티비의 듀티 오프셋은 50%를 기준으로 같은 크기를 가지고 있고, 제1 동작 구간의 제2 파인 비트의 듀티비와 제2 동작 구간의 제4 파인 비트의 듀티비의 듀티 오프셋은 50%를 기준으로 같은 크기를 가지고 있을 수 있다.
예를 들어, 제1 파인 비트의 듀티비가 52%이면 제3 파인 비트의 듀티비는 48%이고, 제2 파인 비트의 듀티비가 49%이면 제4 파인 비트의 듀티비는 51%일 수 있다.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로의 동작 방법을 도시한 순서도이다.
S100 단계에서 분주부는 두 개의 차동 신호의 입력 클럭을 분주시킬 수 있다. 예를 들어, 분주부는 두 개의 입력 클럭을 8, 16, 32, 및 64로 분주시켜 분주 클럭(REFCK)을 출력할 수 있다. 이때, 분주 클럭은 디지털 로직부를 작동시키는 레퍼런스 클럭으로 이용될 수 있다.
S200 단계에서 듀티 사이클 검출부는 출력 클럭의 듀티 사이클을 실시간으로 감지할 수 있다. 예를 들어, 듀티 사이클 검출부는 듀티비가 50%보다 클때는 검출 출력(D)으로 1을 출력하고, 듀티비가 50%보다 작을때는 검출 출력(D)으로 0을 출력할 수 있다.
S300 단계에서 디지털 로직부는 분주기로부터 분주된 분주 클럭 및 듀티 사이클 검출기의 출력을 입력받을 수 있다. 예를 들어, 디지털 로직부의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 코스 보정 동작부의 결과값 및 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 입력 클럭에 대한 듀티 사이클 보정 동작을 수행할 수 있다.
S400 단계에서 위상 변환부는 상기 디지털 로직부의 출력에 기초하여 상기 출력 클럭의 위상을 변환시킬 수 있다. 예를 들어, 위상 변환부는 디지털 로직부로부터 위상 변환 신호가 입력되면 클럭의 위상을 180도 변환한다.
S500 단계에서 듀티 사이클 조절부는 상기 디지털 로직부의 입력 출력에 기초하여 상기 입력 클럭의 듀티비를 조절할 수 있다. 예를 들어, 듀티 사이클 조절부의 코스 보정 동작부가 MOS 커패시터에 기초하여, 전하의 충전 및 방전에 따른 입력 클럭의 기울기를 변화시켜 입력 클럭의 듀티비를 조절할 수 있다. 또한, 파인 보정 동작부가 백투백 인버터의 P/N RATIO에 기초하여, 클럭의 상승 시간 및 하강 시간을 조절하여 딜레이를 발생시키며, 파인 보정 동작부가 PMOS 트랜지스터 및 NMOS 트랜지스터의 힘(strength)의 차이에 기초하여 클럭의 듀티비를 조절할 수 있다.
이때, 파인 보정 동작부가 PMOS 트랜지스터 및 NMOS 트랜지스터의 힘(strength)의 차이에 기초하여 클럭의 듀티비를 조절하는 방법은, 듀티 사이클 조절부의 제1 및 제2 파인 비트를 평균 내어 제1 평균 파인 비트를 레지스터에 저장할 수 있다. 그리고, 제1 및 제2 파인 비트를 초기화시켜, 위상 변환부의 출력에 기초하여 제1 및 제2 파인 비트의 클럭의 위상을 180도 변환시킬 수 있다.
그 후, 제3 및 제4 파인 비트를 평균 내어 제2 평균 파인 비트를 상기 레지스터에 저장할 수 있다. 파인 보정 동작부는 제1 평균 파인 비트와 상기 제2 평균 파인 비트를 평균냄으로써, 클럭의 듀티비를 조절할 수 있다. 여기서, 제3 및 제4 파인 비트는 제1 및 제2 파인 비트의 클럭의 위상을 180도 변환시킨 위상을 갖는 비트일 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 듀티 사이클 보정 회로는 코스 보정 동작부의 동작과 파인 보정 동작부의 동작에 따른 결과값에 대한 평균치를 이용하여, 입력 클럭의 듀티비를 정확하게 제어할 수 있다.
구체적으로, 듀티 사이클 보정 회로는 두 개의 차동 신호의 입력 클럭을 분주시키고, 출력 클럭의 듀티 사이클을 실시간으로 감지할 수 있다. 듀티 사이클 보정 회로는 분주된 클럭 및 감지된 듀티 사이클의 출력에 기초하여 출력 클럭의 위상을 변환시키고, 입력 클럭의 듀티비를 조절할 수 있다. 이때, 듀티 사이클 보정 회로는 코스 보정 동작과 파인 보정 동작에 따른 결과값에 대한 평균 값을 이용하여 입력 클럭에 대한 듀티 사이클을 보정함으로써 듀티비를 제어할 수 있다. 이에 따라, 본 발명의 듀티 사이클 보정 회로는 듀티 사이클 왜곡 현상을 극복하여 입력 클럭의 듀티 사이클을 50%로 보정할 수 있다.
10 : 듀티 사이클 보정 회로
100 : 분주부
200 : 듀티 사이클 검출부
210 : 차지 펌프 회로부
220 : RC 적분기
230 : 유사 차동 버퍼
300 : 디지털 로직부
400 : 위상 변환부
500 : 듀티 사이클 조절부
510 : 제1 버퍼
520 : 코스 보정 동작부
530 : 파인 보정 동작부
540 : 제2 버퍼

Claims (15)

  1. 두 개의 차동 신호의 입력 클럭을 분주시키는 분주부;
    출력 클럭의 듀티 사이클을 실시간으로 감지하는 듀티 사이클 검출부;
    상기 분주기로부터 분주된 분주 클럭 및 상기 듀티 사이클 검출기의 출력을 입력받는 디지털 로직부;
    상기 디지털 로직부의 출력에 기초하여 상기 출력 클럭의 위상을 변환시키는 위상 변환부; 및
    상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 듀티 사이클 조절부를 포함하고,
    상기 듀티 사이클 조절부는 상기 디지털 로직부의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 상기 코스 보정 동작부의 결과값 및 상기 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 상기 입력 클럭에 대한 듀티 사이클 보정 동작을 수행하는, 듀티 사이클 보정 회로.
  2. 제1항에 있어서,
    상기 듀티 사이클 검출부는 뱅뱅 방식의 전하 펌프 기반인, 듀티 사이클 보정 회로.
  3. 제1항에 있어서,
    상기 듀티 사이클 조절부는 제1 및 제2 버퍼, 상기 코스 보정 동작부, 및 상기 파인 보정 동작부를 포함하고,
    상기 코스 보정 동작부, 및 상기 파인 보정 동작부는 상기 제1 및 제2 버퍼 사이에 위치하는, 듀티 사이클 보정 회로.
  4. 제3항에 있어서,
    상기 두 개의 버퍼는 백투백 인버터로 구성된, 듀티 사이클 보정 회로.
  5. 제3항에 있어서,
    상기 코스 보정 동작부, 및 상기 파인 보정 동작부는 각각 온도계 코드의 9비트 및 31비트로 상기 클럭의 듀티비를 조절하는, 듀티 사이클 보정 회로.
  6. 제5항에 있어서,
    상기 코스 보정 동작부는 MOS 캐패시터에 기초하여, 전하의 충전 및 방전에 따른 상기 클럭의 기울기를 변화시켜 상기 클럭의 듀티비를 조절하는, 듀티 사이클 보정 회로.
  7. 제5항에 있어서,
    상기 파인 보정 동작부는 백투백 인버터의 P/N RATIO에 기초하여, 상기 클럭의 상승 시간 및 하강 시간을 조절하여 딜레이를 발생시키는, 듀티 사이클 보정 회로.
  8. 제7항에 있어서,
    상기 파인 보정 동작부는 PMOS 및 NMOS의 힘(strength)의 차이에 기초하여 상기 클럭의 듀티비를 조절하는, 듀티 사이클 보정 회로.
  9. 제1항에 있어서,
    상기 파인 보정 동작부는 제1 동작 구간 및 제2 동작 구간을 포함하는, 듀티 사이클 보정 회로.
  10. 제9항에 있어서,
    상기 제1 동작 구간은 상기 파인 보정 동작부의 제1 및 제2 파인 비트의 듀티비를 평균 내어 레지스터에 저장하는 구간이고,
    상기 제2 동작 구간은 상기 파인 비트의 제3 및 제4 파인 비트의 듀티비를 평균 내어 상기 레지스터에 저장하며,
    상기 제1 및 제2 동작 구간은 각각 상기 듀티 사이클 검출부의 출력에 기초한 상승 구간 및 하강 구간을 포함하는, 듀티 사이클 보정 회로.
  11. 제10항에 있어서,
    상기 제1 및 제2 파인 비트는 원래의 위상에 따른 파인 비트이고,
    상기 제3 및 제4 파인 비트는 상기 원래의 위상에서 180도 변환된 위상에 따른 파인 비트인, 듀티 사이클 보정 회로.
  12. 제11항에 있어서,
    상기 듀티 사이클 조절부는 상기 제1 파인 비트의 상승 구간의 최고값의 듀티비와 상기 제2 파인 비트의 하강 구간의 최소값의 듀티비를 평균내어 제1 평균 파인 비트의 듀티비를 검출하고,
    상기 제3 파인 비트의 상승 구간의 최고값의 듀티비와 상기 제4 파인 비트의 하강 구간의 최소값의 듀티비를 평균내어 제2 평균 파인 비트의 듀티비를 검출하며,
    상기 제1 평균 파인 비트의 듀티비와 상기 제2 평균 파인 비트의 듀티비를 평균내어 최종 평균 파인 비트의 듀티비를 상기 레지스터에 저장하는, 듀티 사이클 보정 회로.
  13. 분주부가 두 개의 차동 신호의 입력 클럭을 분주시키는 단계;
    듀티 사이클 검출부가 출력 클럭의 듀티 사이클을 실시간으로 감지하는 단계;
    디지털 로직부가 상기 분주기로부터 분주된 분주 클럭 및 상기 듀티 사이클 검출기의 출력을 입력받는 단계;
    위상 변환부가 상기 디지털 로직부의 출력에 기초하여 상기 출력 클럭의 위상을 변환시키는 단계; 및
    듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계를 포함하고,
    상기 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계는, 상기 디지털 로직부의 출력 신호에 기초하여 코스 보정 동작부와 파인 보정 동작부의 동작을 수행하며, 상기 코스 보정 동작부의 결과값 및 상기 파인 보정 동작부의 결과값에 대한 평균값을 이용하여 상기 입력 클럭에 대한 듀티 사이클 보정 동작을 수행하는, 듀티 사이클 보정 회로의 동작 방법.
  14. 제13항에 있어서,
    상기 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계는,
    상기 코스 보정 동작부가 MOS 캐패시터에 기초하여, 전하의 충전 및 방전에 따른 상기 클럭의 기울기를 변화시켜 상기 입력 클럭의 듀티비를 조절하는 단계;
    상기 파인 보정 동작부가 백투백 인버터의 P/N RATIO에 기초하여, 상기 입력 클럭의 상승 시간 및 하강 시간을 조절하여 딜레이를 발생시키는 단계; 및
    상기 파인 보정 동작부가 PMOS 및 NMOS의 힘(strength)의 차이에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계를 포함하는 듀티 사이클 보정 회로의 동작 방법.
  15. 제13항에 있어서,
    상기 듀티 사이클 조절부가 상기 디지털 로직부의 출력에 기초하여 상기 입력 클럭의 듀티비를 조절하는 단계는,
    상기 듀티 사이클 조절부의 제1 및 제2 파인 비트를 평균 내어 제1 평균 파인 비트를 레지스터에 저장하는 단계;
    상기 제1 및 제2 파인 비트를 초기화시키는 단계;
    상기 위상 변환부에 기초하여 상기 제1 및 제2 파인 비트의 클럭의 위상을 180도 변환시키는 단계;
    제3 및 제4 파인 비트를 평균 내어 제2 평균 파인 비트를 상기 레지스터에 저장하는 단계; 및
    상기 제1 평균 파인 비트와 상기 제2 평균 파인 비트의 평균을 평균내는 단계를 포함하고,
    상기 제3 및 제4 파인 비트는 상기 제1 및 제2 파인 비트의 클럭의 위상을 180도 변환시킨 위상을 갖는 비트인, 듀티 사이클 보정 회로의 동작 방법.
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