KR20190139007A - 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로 - Google Patents

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Abstract

클럭 위상 보정 회로는, 제2소스 클럭을 지연시켜 제3클럭을 생성하는 제1가변 지연 회로; 제1클럭의 소정 에지부터 상기 제3클럭의 소정 에지까지 활성화되는 제1펄스 신호를 생성하고, 상기 제3클럭의 소정 에지부터 상기 제1클럭의 소정 에지까지 활성화되는 제2펄스 신호를 생성하는 제1펄스 생성 회로; 및 상기 제1펄스 신호의 펄스 폭 : 상기 제2펄스 신호의 펄스 폭이 1:3보다 큰지 작은지 감지하고, 그 결과에 따라 상기 제1가변 지연 회로의 지연값을 조절하는 제1지연값 조절 회로를 포함할 수 있다.

Description

비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로 {ASSYMETRIC PULSE WIDTH COMPARATOR CIRCUIT AND CLOCK PHASE CORRECTION CIRCUIT INCLUDING THE SAME}
본 특허 문헌은 비대칭 펄스 폭 비교 회로 및 이를 포함하는 클럭 위상 보정 회로에 관한 것이다.
메모리 등 각종 집적 회로의 데이터 전송 속도가 높아지면서 집적 회로 내부에서도 집적 회로들 간의 데이터 전송에 사용되는 높은 주파수의 클럭을 사용하는 것은 점점 부담이 되고 있다. 이에 집적 회로 칩 내에서는 집적 회로들 간의 데이터 전송에 사용되는 클럭보다 낮은 주파수의 다중 위상 클럭들(multi phase clocks)이 사용되는 경우가 많다.
도 1은 다중 위상 클럭들의 일예를 나타낸 도면이다.
도 1을 참조하면, 4개의 클럭들(ICLK. QCLK, ICLKB, QCLKB)은 서로 90°의 위상 차이를 가지고 있다. 클럭(ICLK)과 클럭(QCLK)의 라이징 에지(rising edge)는 90°의 위상 차이를 가지며, 클럭(QCLK)과 클럭(ICLKB)의 라이징 에지는 90°의 위상 차이를 가진다. 또한, 클럭(ICLKB)과 클럭(QCLKB)의 라이징 에지는 90°의 위상 차이를 가진다. 도 1에서는 다중 위상 클럭들(ICLK, QCLK, ICLKB, QCLKB)이 가장 이상적인 위상 차이를 가지는 것을 도시했다. 그러나 실제 집적 회로 내의 여러 노이즈로 인해 클럭들(ICLK, QCLK, ICLKB, QCLKB) 간의 위상 차이가 90°로 유지되지 못하는 문제가 자주 발생한다.
본 발명의 실시예들은, 다중 위상 클럭들의 위상을 정확하게 보정하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 클럭 위상 보정 회로는 제2소스 클럭을 지연시켜 제3클럭을 생성하는 제1가변 지연 회로; 제1클럭의 소정 에지부터 상기 제3클럭의 소정 에지까지 활성화되는 제1펄스 신호를 생성하고, 상기 제3클럭의 소정 에지부터 상기 제1클럭의 소정 에지까지 활성화되는 제2펄스 신호를 생성하는 제1펄스 생성 회로; 및 상기 제1펄스 신호의 펄스 폭 : 상기 제2펄스 신호의 펄스 폭이 1:3보다 큰지 작은지 감지하고, 그 결과에 따라 상기 제1가변 지연 회로의 지연값을 조절하는 제1지연값 조절 회로를 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 비대칭 펄스 폭 비교 회로는, 하이 레벨로 충전된 이후에 제1펄스 신호의 활성화 구간 동안에 디스차지되고, 제1캐패시턴스 값을 가지는 제1캐패시터 셋; 하이 레벨로 충전된 이후에 제2펄스 신호의 활성화 구간 동안에 디스차지되고, 상기 제1캐패시턴스 값의 N배인(N은 1보다 큰 실수) 제2캐패시턴스 값을 가지는 제2캐패시터 셋; 및 상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는 비교기를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 비대칭 펄스 폭 비교 회로는, 로우 레벨로 디스차지된 이후에 제1펄스 신호의 활성화 구간 동안에 충전되고, 제1캐패시턴스 값을 가지는 제1캐패시터 셋; 로우 레벨로 디스차지된 이후에 제2펄스 신호의 활성화 구간 동안에 충전되고, 상기 제1캐패시턴스 값의 N배인(N은 1보다 큰 실수) 제2캐패시턴스 값을 가지는 제2캐패시터 셋; 및 상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는 비교기를 포함할 수 있다.
본 발명의 실시예들에 따르면, 다중 위상 클럭들 간의 위상 차이를 정확하게 보정할 수 있다.
도 1은 다중 위상 클럭들의 일예를 나타낸 도면.
도 2는 본 발명의 일실시예에 따른 클럭 위상 보정 회로(200)의 구성도.
도 3은 다양한 클럭들 및 펄스 신호들의 위상을 도시한 타이밍도.
도 4는 도 2의 제1위상 차이 감지 회로(250)의 일실시예 구성도.
도 5는 도 2의 제2위상 차이 감지 회로(260)의 일실시예 구성도.
도 6은 도 2의 제3위상 차이 감지 회로(270)의 일실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2는 본 발명의 일실시예에 따른 클럭 위상 보정 회로(200)의 구성도이다. 설명의 편의를 위해 클럭 위상 보정 회로(200)가 사용하는 소스 클럭들(ICLK_S, QCLK_S)을 생성하는 분주 회로(2)를 같이 도시했다.
분주 회로(2)는 클럭 위상 보정 회로(200)를 포함하는 집적회로 칩(예, 메모리 칩) 외부로부터 입력된 정클럭(CK)과 부클럭(CKB)을 분주해 소스 클럭들(ICLK_S, QCLK_S)을 생성할 수 있다. 분주 회로(2)는 정클럭(CK)을 1/2 분주해 제1소스 클럭(ICLK_S)을 생성하고, 부클럭(CKB)을 1/2 분주해 제2소스 클럭(QCLK_S)을 생성할 수 있다. 도 3을 참조하면, 제1소스 클럭(ICLK_S)은 정클럭(CK)의 라이징 에지(rising edge)마다 천이하는 클럭이며 제1소스 클럭(ICLK_S)이 정클럭(CK)의 1/2의 주파수(frequency)를 가진다는 것을 확인할 수 있다. 또한, 제2소스 클럭(QCLK_S)은 부클럭(CKB)의 라이징 에지마다 천이하는 클럭이며 제2소스 클럭(QCLK_S)이 부클럭(CKB)의 1/2의 주파수를 가진다는 것을 확인할 수 있다. 정클럭(CK)과 부클럭(CKB)은 서로 반전된 클럭들일 수 있다. 분주 회로(2)의 이전 단 또는 분주 회로(2)와 클럭 위상 보정 회로(200) 사이에 지연 고정 루프(DLL: Delay Locked Loop)와 같은 회로가 더 포함될 수도 있다.
클럭 위상 보정 회로(200)는 소스 클럭들(ICLK_S, QCLK_S)을 이용해 다중 위상 클럭들(ICLK, ICLKB, QCLK, QCLKB)을 생성하고, 다중 위상 클럭들(ICLK, ICLKB, QCLK, QCLKB) 간의 위상 차이가 90°를 유지할 수 있도록 다중 위상 클럭들(ICLK, ICLKB, QCLK, QCLKB)의 위상을 보정할 수 있다. 클럭 위상 보정 회로(200)는 지연 회로(210), 제1 내지 제3가변 지연 회로들(220~240), 제1 내지 제3위상 차이 감지 회로들(250~270)을 포함할 수 있다.
지연 회로(210)는 제1소스 클럭(ICLK_S)을 지연시켜 제1클럭(ICLK)을 생성할 수 있다. 본 실시예에서는 제1클럭(ICLK)을 다른 클럭들(ICLKB, QCLK, QCLKB)의 위상을 조절하기 위한 기준 클럭으로 사용하는 것을 예시했으므로, 지연 회로(210)는 고정된 지연값을 가질 수 있다. 실시예에 따라 지연 회로(210)가 생략되고 제1소스 클럭(ICLK_S)이 바로 제1클럭(ICLK)으로 사용될 수도 있다.
제1가변 지연 회로(220)는 제2소스 클럭(QCLK_S)을 지연시켜 제3클럭(QCLK)을 생성할 수 있다. 제1가변 지연 회로(220)의 지연값은 제1지연 코드(DLY_CODE1<0:N>)에 따라 조절될 수 있다.
제2가변 지연 회로(230)는 제1소스 클럭(ICLK_S)을 지연시켜 제2클럭(ICLKB)을 생성할 수 있다. 제2클럭(ICLKB)은 제1클럭(ICLK)과 반대의 위상을 가지므로 제2가변 지연 회로(230)는 제1소스 클럭(ICLK_S)을 반전 및 지연할 수 있다. 제2가변 지연 회로(230)의 지연값은 제2지연 코드(DLY_CODE2<0:N>)에 따라 조절될 수 있다.
제3가변 지연 회로(240)는 제2소스 클럭(QCLK_S)을 지연시켜 제4클럭(QCLKB)을 생성할 수 있다. 제4클럭(QCLKB)은 제3클럭(QCLK)과 반대의 위상을 가지므로 제3가변 지연 회로(240)는 제2소스 클럭(QCLK_S)을 반전 및 지연할 수 있다. 제3가변 지연 회로(240)의 지연값은 제3지연 코드(DLY_CODE3<0:N>)에 따라 조절될 수 있다.
제1위상 차이 감지 회로(250)는 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이를 감지해 제1지연 코드(DLY_CODE1<0:N>)를 생성할 수 있다. 제1위상 차이 감지 회로(250)는 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이가 90°보다 큰 경우에는 제1지연 코드(DLY_CODE1<0:N>)의 값을 줄여 제1가변 지연 회로(220)의 지연값을 줄이고, 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이가 90°보다 작은 경우에는 제1지연 코드(DLY_CODE1<0:N>)의 값을 늘려 제1가변 지연 회로(220)의 지연값을 늘릴 수 있다. 즉, 제1위상 차이 감지 회로(250)는 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이가 90°가 되도록 제1가변 지연 회로(220)의 지연값을 조절할 수 있다.
제2위상 차이 감지 회로(260)는 제1클럭(ICLK)과 제2클럭(ICLKB)의 위상 차이를 감지해 제2지연 코드(DLY_CODE2<0:N>)를 생성할 수 있다. 제2위상 차이 감지 회로(260)는 제1클럭(ICLK)과 제2클럭(ICLKB)의 위상 차이가 180°보다 큰 경우에는 제2지연 코드(DLY_CODE2<0:N>)의 값을 줄여 제2가변 지연 회로(230)의 지연값을 줄이고, 제1클럭(ICLK)과 제2클럭(ICLKB)의 위상 차이가 180°보다 작은 경우에는 제2지연 코드(DLY_CODE2<0:N>)의 값을 늘려 제2가변 지연 회로(230)의 지연값을 늘릴 수 있다. 즉, 제2위상 차이 감지 회로(260)는 제1클럭(ICLK)과 제2클럭(ICLKB)의 위상 차이가 180°가 되도록 제2가변 지연 회로(230)의 지연값을 조절할 수 있다.
제3위상 차이 감지 회로(270)는 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이를 감지해 제3지연 코드(DLY_CODE3<0:N>)를 생성할 수 있다. 제3위상 차이 감지 회로(270)는 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이가 270°보다 큰 경우에는 제3지연 코드(DLY_CODE3<0:N>)의 값을 줄여 제3가변 지연 회로(240)의 지연값을 줄이고, 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이가 270°보다 작은 경우에는 제3지연 코드(DLY_CODE3<0:N>)의 값을 늘려 제3가변 지연 회로(240)의 지연값을 늘릴 수 있다. 즉, 제3위상 차이 감지 회로(270)는 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이가 270°가 되도록 제3가변 지연 회로(240)의 지연값을 조절할 수 있다.
제1 내지 제3가변 지연 회로들(220~240) 및 제1 내지 제3위상 차이 감지 회로들(250~270)은 병렬적으로 동작해 다중 위상 클럭들(ICLK, ICLKB, QCLK, QCLKB) 간의 위상 차이를 보정하므로, 다중 위상 클럭들(ICLK, ICLKB, QCLK, QCLKB) 간의 위상 스큐가 발생하는 경우에 빠르게 보정될 수 있다.
도 2에서는 제2가변 지연 회로(230)는 제1소스 클럭(ICLK_S)을 입력으로 사용하고, 제1가변 지연 회로(220)와 제3가변 지연 회로(240)는 제2소스 클럭(QCLK_S)을 입력으로 사용하는 것을 예시했는데, 제1 내지 제3가변 지연 회로들(220~240)이 동일한 소스 클럭들을 사용할 수도 있다. 제1 내지 제3가변 지연 회로들(220~240)이 어떠한 소스 클럭을 사용하던지, 제1위상 차이 감지 회로(250)는 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이가 90°가 되도록 제1가변 지연 회로(220)의 지연값을 조절할 것이고, 제2위상 차이 감지 회로(260)는 제1클럭(ICLK)과 제2클럭(ICLKB)의 위상 차이가 180°가 되도록 제2가변 지연 회로(230)의 지연값을 조절할 것이고, 제3위상 차이 감지 회로(270)는 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이가 270°가 되도록 제3가변 지연 회로(240)의 지연값을 조절할 것이다.
도 4는 도 2의 제1위상 차이 감지 회로(250)의 일실시예 구성도이다.
도 4를 참조하면, 제1위상 차이 감지 회로(250)는 제1펄스 생성 회로(410)와 제1지연값 조절 회로(420)를 포함할 수 있다.
제1펄스 생성 회로(410)는 제1클럭(ICLK)의 소정 에지부터 제3클럭(QCLK)의 소정 에지까지 활성화되는 제1펄스 신호(CK_1)를 생성하고, 제3클럭(QCLK)의 소정 에지부터 제1클럭(ICLK)의 소정 에지까지 활성화되는 제2펄스 신호(CK_1B)를 생성할 수 있다. 여기서 소정 에지는 라이징 에지(rising edge)와 폴링 에지(falling edge) 중 하나일 수 있다. 이하에서는 소정 에지는 라이징 에지인 것으로 가정하기로 한다. 도 3을 참조하면, 제1펄스 신호(CK_1)가 제1클럭(ICLK)의 라이징 에지부터 제3클럭(QCLK)의 라이징 에지까지 활성화되고, 제2펄스 신호(CK_1B)가 제3클럭(QCLK)의 라이징 에지부터 제1클럭(ICLK)의 라이징 에지까지 활성화되는 것을 확인할 수 있다.
제1지연값 조절 회로(420)는 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭이 1:3보다 큰지 작은지를 감지하고, 그 결과에 따라 제1가변 지연 회로(220)의 지연값을 조절할 수 있다. 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이가 90°인 경우에는 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭이 1:3이므로, 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭이 1:3보다 큰지 작은지를 감지하고 그 결과를 이용해 제1가변 지연 회로(220)의 지연값을 조절하면, 제1클럭(ICLK)과 제3클럭(QCLK)의 위상 차이가 90°가 되도록 할 수 있다. 제1지연값 조절 회로(420)는 제1펄스 폭 비교 회로(430)와 제1코드 생성기(450)를 포함할 수 있다.
제1펄스 폭 비교 회로(430)는 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭이 1:3보다 큰지 작은지를 감지할 수 있다. 제1펄스 폭 비교 회로(430)는 제1캐패시터 셋(431), 제2캐패시터 셋(432), 프리차지부(433), 디스차지부(434) 및 비교기(436)를 포함할 수 있다.
프리차지부(433)는 프리차지 신호(PCGB)가 로우 레벨로 활성화되면, 제1캐패시터 셋(431)과 제2캐패시터 셋(432)을 하이 레벨로 프리차지할 수 있다. 프리차지부(433)는 프리차지 신호(PCGB)에 응답해 제1캐패시터 셋(431)을 하이 레벨로 프리차지하는 PMOS 트랜지스터(P41)와 프리차지 신호(PCGB)에 응답해 제2캐패시터 셋(432)을 하이 레벨로 프리차지하는 PMOS 트랜지스터(P42)를 포함할 수 있다.
디스차지부(434)는 디스차지 신호(DIS)가 하이 레벨로 활성화되면 활성화될 수 있다. 디스차지부(434)의 활성화시에 제1펄스 신호(CK_1)의 활성화 구간 동안에는 제1캐패시터 셋(431)이 디스차지되고, 제2펄스 신호(CK_1B)의 활성화 구간 동안에는 제2캐패시터 셋(432)이 디스차지될 수 있다. 디스차지부(434)는 제1전류원(435), 디스차지 신호(DIS)에 응답해 제1공통 소스 노드(CS1)와 제1전류원(435)을 전기적으로 연결하는 NMOS 트랜지스터(N43), 제1펄스 신호(CK_1)의 활성화시에 제1캐패시터 셋(431)으로부터 제1공통 소스 노드(CS1)로 전류를 방전하기 위한 NMOS 트랜지스터(N41) 및 제2펄스 신호(CK_2)의 활성화시에 제2캐패시터 셋(432)으로부터 제1공통 소스 노드(CS1)로 전류를 방전하기 위한 NMOS 트랜지스터(N42)를 포함할 수 있다.
제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 비율은 1:3일 수 있다. 제1캐패시터 셋(431)과 제2캐패시터 셋(432) 각각은 병렬로 연결된 하나 이상의 캐패시터들을 포함할 수 있다. 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 비율은 비교하고자 하는 펄스 신호들(CK_1, CK_1B)의 펄스 폭 비율에 따라 결정될 수 있다. 도 4에서는 제1펄스 폭 비교 회로(430)가 제1펄스 신호(CK_1)와 제2펄스 신호(CK_1B)의 펄스 폭이 1:3보다 큰지 작은지를 비교하는 것을 예시했으므로 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 비율이 1:3인 것을 예시했으나, 만약에 제1펄스 폭 비교 회로(430)가 제1펄스 신호(CK_1)와 제2펄스 신호(CK_1B)의 펄스폭이 1:M보다 큰지 작은지를 비교하는 경우 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 펄스 폭 비율은 1:M이 될 수 있다. 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 비율을 다르게 하는 것에 의해 제1펄스 폭 비교 회로(430)가 서로 다른 펄스 폭을 가지는, 즉 비대칭 펄스 폭을 가지는, 펄스 신호들 간의 펄스 폭을 비교할 수 있다.
한편, 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 비율이 아닌 캐패시턴스의 절대 값은 펄스 신호들(CK_1, CK_1B)의 주파수에 따라 조절될 수 있다. 예를 들어, 펄스 신호들(CK_1, CK_1B)의 주파수가 높을수록 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 값이 1:3의 비율을 유치한 체 줄어들고, 펄스 신호들(CK_1, CK_1B)의 주파수가 낮을수록 제1캐패시터 셋(431)과 제2캐패시터 셋(432)의 캐패시턴스 값이 1:3의 비율을 유지한 체 늘어날 수 있다.
비교기(436)는 비교 신호(COMP_EN)가 하이로 활성화되면 제1캐패시터 셋(431) 양단의 전압(VC1) 레벨과 제2캐패시터 셋(432) 양단의 전압(VC2) 레벨을 비교해 그 비교 결과(COMP1)를 출력할 수 있다. 비교기(436)의 비교 결과(COMP1)가 하이 레벨이라는 것은 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭이 1:3보다 작다는 것을 나타내고, 비교 결과(COMP1)가 로우 레벨이라는 것은 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭이 1:3보다 크다는 것을 나타낼 수 있다.
이제 제1펄스 폭 비교 회로(430)의 전체 동작에 대해 알아보기로 한다. 먼저, 프리차지 신호(PCG)가 로우 레벨로 활성화된 프리차지 구간에서 프리차지부(433)에 의해 제1캐패시터 셋(431)과 제2캐패시터 셋(432)이 모두 하이 레벨로 프리차지될 수 있다. 프리차지 구간 이후의 디스차지 구간에서는 디스차지 신호(DIS)가 하이 레벨로 활성화될 수 있다. 디스차지 구간 동안에는 제1펄스 신호(CK_1)가 하이 레벨인 구간 동안에 제1캐패시터 셋(431)이 디스차지되고, 제2펄스 신호(CK_1B)가 하이 레벨인 구간 동안에 제2캐패시터 셋(432)이 디스차지될 수 있다. 디스차지 구간 이후의 비교 구간에서는 비교 신호(COMP_EN)가 하이 레벨로 활성화되고 비교기(436)가 활성화되어 제1캐패시터 셋(431) 양단의 전압(VC1) 레벨과 제2캐패시터 셋(432) 양단의 전압(VC2) 레벨을 비교하고, 그 비교 결과(COMP1)를 출력할 수 있다. 결국, 비교 결과(COMP1)는 제1펄스 신호(CK_1)의 펄스 폭 : 제2펄스 신호(CK_1B)의 펄스 폭의 비율이 1:3보다 큰지 작은지를 나타내는 신호일 수 있다. 프리차지 구간, 디스차지 구간 및 비교 구간은 주기적으로 반복될 수 있다.
제1코드 생성기(450)는 비교기(436)의 비교 결과(COMP1)에 응답해 제1지연 코드(DLY_CODE1<0:N>)의 값을 조절할 수 있다. 비교 결과(COMP1)가 하이 레벨인 경우에 제1코드 생성기(450)는 제1지연 코드(DLY_CODE1<0:N>)의 값을 늘려 제1가변 지연 회로(220)의 지연값을 늘릴 수 있으며, 비교 결과(COMP1)가 로우 레벨인 경우에 제1코드 생성기(450)는 제1지연 코드(DLY_CODE1<0:N>)의 값을 줄여 제1가변 지연 회로(220)의 지연값을 줄일 수 있다.
도 4에서는 제1캐패시터 셋(431)과 제2캐패시터 셋(432)이 하이 레벨로 프리차지 된 이후에, 제1캐패시터 셋(431)은 제1펄스 신호(CK_1)에 응답해 방전되고 제2캐패시터 셋(432)은 제2펄스 신호(CK_1B)에 응답해 방전되고, 제1캐패시터 셋(431)의 양단의 전압(VC1) 레벨과 제2캐패시터 셋(432)의 양단의 전압(VC2) 레벨을 비교하는 방식으로 제1펄스 신호(CK_1)와 제2펄스 신호(CK_1B)의 펄스 폭을 비교하는 것을 예시했다. 그런데 이와는 반대로 제1캐패시터 셋(431)과 제2캐패시터 셋(432)이 로우 레벨로 디스차지된 이후에, 제1캐패시터 셋(431)은 제1펄스 신호(CK_1)에 응답해 충전되고 제2캐패시터 셋(432)은 제2펄스 신호(CK_1B)에 응답해 충전되고, 제1캐패시터 셋(431)의 양단의 전압(VC1) 레벨과 제2캐패시터 셋(432)의 양단의 전압(VC2) 레벨을 비교하는 방식으로 제1펄스 신호(CK_1)와 제2펄스 신호(CK_1B)의 펄스 폭을 비교할 수도 있음은 당연하다.
도 5는 도 2의 제2위상 차이 감지 회로(260)의 일실시예 구성도이다.
도 5를 참조하면, 제2위상 차이 감지 회로(260)는 제2펄스 생성 회로(510)와 제2지연값 조절 회로(520)를 포함할 수 있다.
제2펄스 생성 회로(510)는 제1클럭(ICLK)의 소정 에지부터 제2클럭(ICLKB)의 소정 에지까지 활성화되는 제3펄스 신호(CK_2)를 생성하고, 제2클럭(ICLKB)의 소정 에지부터 제1클럭(ICLK)의 소정 에지까지 활성화되는 제4펄스 신호(CK_2B)를 생성할 수 있다. 여기서 소정 에지는 라이징 에지(rising edge)와 폴링 에지(falling edge) 중 하나일 수 있다. 이하에서는 소정 에지는 라이징 에지인 것으로 가정하기로 한다. 도 3을 참조하면, 제3펄스 신호(CK_2)가 제1클럭(ICLK)의 라이징 에지부터 제2클럭(ICLKB)의 라이징 에지까지 활성화되고, 제4펄스 신호(CK_2B)가 제2클럭(ICLKB)의 라이징 에지부터 제1클럭(ICLK)의 라이징 에지까지 활성화되는 것을 확인할 수 있다.
제2지연값 조절 회로(520)는 제3펄스 신호(CK_2)의 펄스 폭 : 제4펄스 신호(CK_2B)의 펄스 폭이 1:1보다 큰지 작은지를 감지하고, 그 결과에 따라 제2가변 지연 회로(230)의 지연값을 조절할 수 있다. 제1클럭(ICLK)과 제3클럭(ICLKB)의 위상 차이가 180°인 경우에는 제3펄스 신호(CK_2)의 펄스 폭 : 제4펄스 신호(CK_2B)의 펄스 폭이 1:1이므로, 제3펄스 신호(CK_2)의 펄스 폭 : 제4펄스 신호(CK_2B)의 펄스 폭이 1:1보다 큰지 작은지를 감지하고 그 결과를 이용해 제2가변 지연 회로(230)의 지연값을 조절하면, 제1클럭(ICLK)과 제2클럭(ICLKB)의 위상 차이가 180°가 되도록 할 수 있다. 제2지연값 조절 회로(520)는 제2펄스 폭 비교 회로(530)와 제2코드 생성기(550)를 포함할 수 있다.
제2펄스 폭 비교 회로(530)는 제3펄스 신호(CK_2)의 펄스 폭 : 제4펄스 신호(CK_2B)의 펄스 폭이 1:1보다 큰지 작은지를 감지할 수 있다. 제2펄스 폭 비교 회로(530)는 제3캐패시터 셋(531), 제4캐패시터 셋(532), 프리차지부(533), 디스차지부(534) 및 비교기(536)를 포함할 수 있다. 제3캐패시터 셋(531)과 제4캐패시터 셋(532)의 캐패시턴스 비율이 1:1이라는 점을 제외하고, 제2펄스 폭 비교 회로(530)는 제1펄스 폭 비교 회로(430)와 동일하게 구성되고 동일하게 동작 가능하므로, 제2펄스 폭 비교 회로(530)에 대한 더 이상의 상세한 설명은 생략하기로 한다.
제2코드 생성기(550)는 비교기(536)의 비교 결과(COMP2)에 응답해 제2지연 코드(DLY_CODE2<0:N>)의 값을 조절할 수 있다. 비교 결과(COMP2)가 하이 레벨인 경우에 제2코드 생성기(550)는 제2지연 코드(DLY_CODE2<0:N>)의 값을 늘려 제2가변 지연 회로(230)의 지연값을 늘릴 수 있으며, 비교 결과(COMP2)가 로우 레벨인 경우에 제2코드 생성기(550)는 제2지연 코드(DLY_CODE2<0:N>)의 값을 줄여 제2가변 제연 회로(230)의 지연값을 줄일 수 있다.
도 5에서는 제3캐패시터 셋(531)과 제4캐패시터 셋(532)이 하이 레벨로 프리차지 된 이후에, 제3캐패시터 셋(531)은 제3펄스 신호(CK_2)에 응답해 방전되고 제4캐패시터 셋(532)은 제4펄스 신호(CK_2B)에 응답해 방전되고, 제3캐패시터 셋(531)의 양단의 전압(VC3) 레벨과 제4캐패시터 셋(532)의 양단의 전압(VC4) 레벨을 비교하는 방식으로 제3펄스 신호(CK_2)와 제4펄스 신호(CK_2B)의 펄스 폭을 비교하는 것을 예시했다. 그런데 이와는 반대로 제3캐패시터 셋(531)과 제4캐패시터 셋(532)이 로우 레벨로 디스차지된 이후에, 제3캐패시터 셋(531)은 제3펄스 신호(CK_2)에 응답해 충전되고 제4캐패시터 셋(532)은 제4펄스 신호(CK_2B)에 응답해 충전되고, 제3캐패시터 셋(531)의 양단의 전압(VC3) 레벨과 제4캐패시터 셋(532)의 양단의 전압(VC4) 레벨을 비교하는 방식으로 제3펄스 신호(CK_2)와 제4펄스 신호(CK_2B)의 펄스 폭을 비교할 수도 있음은 당연하다.
도 6은 도 2의 제3위상 차이 감지 회로(270)의 일실시예 구성도이다.
도 6을 참조하면, 제3위상 차이 감지 회로(260)는 제3펄스 생성 회로(610)와 제3지연값 조절 회로(620)를 포함할 수 있다.
제3펄스 생성 회로(510)는 제1클럭(ICLK)의 소정 에지부터 제4클럭(QCLKB)의 소정 에지까지 활성화되는 제5펄스 신호(CK_3)를 생성하고, 제4클럭(QCLKB)의 소정 에지부터 제1클럭(ICLK)의 소정 에지까지 활성화되는 제6펄스 신호(CK_3B)를 생성할 수 있다. 여기서 소정 에지는 라이징 에지(rising edge)와 폴링 에지(falling edge) 중 하나일 수 있다. 이하에서는 소정 에지는 라이징 에지인 것으로 가정하기로 한다. 도 3을 참조하면, 제5펄스 신호(CK_3)가 제1클럭(ICLK)의 라이징 에지부터 제4클럭(QCLKB)의 라이징 에지까지 활성화되고, 제6펄스 신호(CK_3B)가 제4클럭(QCLKB)의 라이징 에지부터 제1클럭(ICLK)의 라이징 에지까지 활성화되는 것을 확인할 수 있다.
제3지연값 조절 회로(620)는 제5펄스 신호(CK_3)의 펄스 폭 : 제6펄스 신호(CK_3B)의 펄스 폭이 3:1보다 큰지 작은지를 감지하고, 그 결과에 따라 제3가변 지연 회로(240)의 지연값을 조절할 수 있다. 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이가 270°인 경우에는 제5펄스 신호(CK_3)의 펄스 폭 : 제6펄스 신호(CK_3B)의 펄스 폭이 3:1이므로, 제5펄스 신호(CK_3)의 펄스 폭 : 제6펄스 신호(CK_3B)의 펄스 폭이 3:1보다 큰지 작은지를 감지하고 그 결과를 이용해 제3가변 지연 회로(240)의 지연값을 조절하면, 제1클럭(ICLK)과 제4클럭(QCLKB)의 위상 차이가 270°가 되도록 할 수 있다. 제3지연값 조절 회로(620)는 제3펄스 폭 비교 회로(630)와 제3코드 생성기(650)를 포함할 수 있다.
제3펄스 폭 비교 회로(630)는 제5펄스 신호(CK_3)의 펄스 폭 : 제6펄스 신호(CK_3B)의 펄스 폭이 3:1보다 큰지 작은지를 감지할 수 있다. 제3펄스 폭 비교 회로(630)는 제5캐패시터 셋(631), 제7캐패시터 셋(632), 프리차지부(633), 디스차지부(634) 및 비교기(636)를 포함할 수 있다. 제5캐패시터 셋(631)과 제6캐패시터 셋(632)의 캐패시턴스 비율이 3:1이라는 점을 제외하고, 제3펄스 폭 비교 회로(630)는 제1펄스 폭 비교 회로(430)와 동일하게 구성되고 동일하게 동작 가능하므로, 제3펄스 폭 비교 회로(630)에 대한 더 이상의 상세한 설명은 생략하기로 한다.
제3코드 생성기(650)는 비교기(636)의 비교 결과(COMP3)에 응답해 제3지연 코드(DLY_CODE3<0:N>)의 값을 조절할 수 있다. 비교 결과(COMP3)가 하이 레벨인 경우에 제3코드 생성기(650)는 제3지연 코드(DLY_CODE3<0:N>)의 값을 늘려 제3가변 지연 회로(240)의 지연값을 늘릴 수 있으며, 비교 결과(COMP3)가 로우 레벨인 경우에 제3코드 생성기(650)는 제3지연 코드(DLY_CODE3<0:N>)의 값을 줄여 제3가변 제연 회로(240)의 지연값을 줄일 수 있다.
도 5에서는 제5캐패시터 셋(631)과 제6캐패시터 셋(632)이 하이 레벨로 프리차지 된 이후에, 제5캐패시터 셋(631)은 제5펄스 신호(CK_3)에 응답해 방전되고 제6캐패시터 셋(632)은 제6펄스 신호(CK_3B)에 응답해 방전되고, 제5캐패시터 셋(631)의 양단의 전압(VC5) 레벨과 제6캐패시터 셋(632)의 양단의 전압(VC6) 레벨을 비교하는 방식으로 제5펄스 신호(CK_3)와 제6펄스 신호(CK_3B)의 펄스 폭을 비교하는 것을 예시했다. 그런데 이와는 반대로 제5캐패시터 셋(631)과 제6캐패시터 셋(632)이 로우 레벨로 디스차지된 이후에, 제5캐패시터 셋(631)은 제5펄스 신호(CK_3)에 응답해 충전되고 제6캐패시터 셋(632)은 제6펄스 신호(CK_3B)에 응답해 충전되고, 제5캐패시터 셋(631)의 양단의 전압(VC5) 레벨과 제6캐패시터 셋(632)의 양단의 전압(VC6) 레벨을 비교하는 방식으로 제5펄스 신호(CK_3)와 제6펄스 신호(CK_3B)의 펄스 폭을 비교할 수도 있음은 당연하다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 클럭 위상 보정 회로
210: 지연 회로
220~240: 제1 내지 제3가변 지연 회로들
250~270: 제1 내지 제3위상 차이 감지 회로들

Claims (19)

  1. 제2소스 클럭을 지연시켜 제3클럭을 생성하는 제1가변 지연 회로;
    제1클럭의 소정 에지부터 상기 제3클럭의 소정 에지까지 활성화되는 제1펄스 신호를 생성하고, 상기 제3클럭의 소정 에지부터 상기 제1클럭의 소정 에지까지 활성화되는 제2펄스 신호를 생성하는 제1펄스 생성 회로; 및
    상기 제1펄스 신호의 펄스 폭 : 상기 제2펄스 신호의 펄스 폭이 1:3보다 큰지 작은지 감지하고, 그 결과에 따라 상기 제1가변 지연 회로의 지연값을 조절하는 제1지연값 조절 회로
    를 포함하는 클럭 위상 보정 회로.
  2. 제 1항에 있어서,
    제1소스 클럭을 지연시켜 제2클럭을 생성하는 제2가변 지연 회로;
    상기 제1클럭의 소정 에지부터 상기 제2클럭의 소정 에지까지 활성화되는 제3펄스 신호를 생성하고, 상기 제2클럭의 소정 에지부터 상기 제1클럭의 소정 에지까지 활성화되는 제4펄스 신호를 생성하는 제2펄스 생성 회로; 및
    상기 제3펄스 신호의 펄스 폭 : 상기 제4펄스 신호의 펄스 폭이 1:1보다 큰지 작은지 감지하고, 그 결과에 따라 상기 제2가변 지연 회로의 지연값을 조절하는 제2지연값 조절 회로
    를 더 포함하는 클럭 위상 보정 회로.
  3. 제 2항에 있어서,
    상기 제2소스 클럭을 지연시켜 제4클럭을 생성하는 제3가변 지연 회로;
    상기 제1클럭의 소정 에지로부터 상기 제4클럭의 소정 에지까지 활성화되는 제5펄스 신호를 생성하고, 상기 제4클럭의 소정 에지부터 상기 제1클럭의 소정 에지까지 활성화되는 제6펄스 신호를 생성하는 제3펄스 생성 회로; 및
    상기 제5펄스 신호의 펄스 폭 : 상기 제6펄스 신호의 펄스 폭이 3:1보다 큰지 작은지 감지하고, 그 결과에 따라 상기 제3가변 지연 회로의 지연값을 조절하는 제3지연값 조절 회로
    를 더 포함하는 클럭 위상 보정 회로.
  4. 제 3항에 있어서,
    상기 제1소스 클럭을 지연시켜 상기 제1클럭을 생성하는 지연 회로
    를 더 포함하는 클럭 위상 보정 회로.
  5. 제 3항에 있어서,
    상기 제1클럭의 소정 에지는 상기 제1클럭의 라이징 에지이고,
    상기 제2클럭의 소정 에지는 상기 제2클럭의 라이징 에지이고,
    상기 제3클럭의 소정 에지는 상기 제3클럭의 라이징 에지이고,
    상기 제4클럭의 소정 에지는 상기 제4클럭의 라이징 에지인
    클럭 위상 보정 회로.
  6. 제 3항에 있어서,
    상기 제1클럭의 소정 에지는 상기 제1클럭의 폴링 에지이고,
    상기 제2클럭의 소정 에지는 상기 제2클럭의 폴링 에지이고,
    상기 제3클럭의 소정 에지는 상기 제3클럭의 폴링 에지이고,
    상기 제4클럭의 소정 에지는 상기 제4클럭의 폴링 에지인
    클럭 위상 보정 회로.
  7. 제 3항에 있어서,
    상기 제1소스 클럭은 정클럭을 1/2분주한 클럭이고,
    상기 제2소스 클럭은 상기 정클럭의 반전 클럭인 부클럭을 1/2분주한 클럭인
    클럭 위상 보정 회로.
  8. 제 3항에 있어서,
    상기 제1소스 클럭과 상기 제2소스 클럭은 동일한 클럭인
    클럭 위상 보정 회로.
  9. 제 1항에 있어서,
    상기 제1지연값 조절 회로는
    하이 레벨로 프리차지된 이후에 상기 제1펄스 신호의 활성화 구간 동안에 디스차지되는 제1캐패시터 셋;
    하이 레벨로 프리차지된 이후에 상기 제2펄스 신호의 활성화 구간 동안에 디스차지되는 제2캐패시터 셋;
    상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는 제1비교기; 및
    상기 제1비교기의 비교 결과에 응답해 상기 제1지연 회로의 지연값을 조절하기 위한 제1지연 코드를 생성하는 제1코드 생성기를 포함하고,
    상기 제1캐패시터 셋과 상기 제2캐패시터 셋의 캐패시턴스 비는 1:3인
    클럭 위상 보정 회로.
  10. 제 1항에 있어서,
    상기 제1지연값 조절 회로는
    로우 레벨로 디스차지된 이후에 상기 제1펄스 신호의 활성화 구간 동안에 충전되는 제1캐패시터 셋;
    로우 레벨로 디스차지된 이후에 상기 제2펄스 신호의 활성화 구간 동안에 충전되는 제2캐패시터 셋;
    상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는 제1비교기; 및
    상기 제1비교기의 비교 결과에 응답해 상기 제1지연 회로의 지연값을 조절하기 위한 제1지연 코드를 생성하는 제1코드 생성기를 포함하고,
    상기 제1캐패시터 셋과 상기 제2캐패시터 셋의 캐패시턴스 비는 1:3인
    클럭 위상 보정 회로.
  11. 제 2항에 있어서,
    상기 제2지연값 조절 회로는
    하이 레벨로 프리차지된 이후에 상기 제3펄스 신호의 활성화 구간 동안에 디스차지되는 제3캐패시터 셋;
    하이 레벨로 프리차지된 이후에 상기 제4펄스 신호의 활성화 구간 동안에 디스차지되는 제4캐패시터 셋;
    상기 제3캐패시터 셋 양단의 전압 레벨과 상기 제4캐패시터 셋 양단의 전압 레벨을 비교하는 제2비교기; 및
    상기 제2비교기의 비교 결과에 응답해 상기 제2지연 회로의 지연값을 조절하기 위한 제2지연 코드를 생성하는 제2코드 생성기를 포함하고,
    상기 제3캐패시터 셋과 상기 제4캐패시터 셋의 캐패시턴스 비는 1:1인
    클럭 위상 보정 회로.
  12. 제 2항에 있어서,
    상기 제2지연값 조절 회로는
    로우 레벨로 디스차지된 이후에 상기 제3펄스 신호의 활성화 구간 동안에 충전되는 제3캐패시터 셋;
    로우 레벨로 디스차지된 이후에 상기 제4펄스 신호의 활성화 구간 동안에 충전되는 제4캐패시터 셋;
    상기 제3캐패시터 셋 양단의 전압 레벨과 상기 제4캐패시터 셋 양단의 전압 레벨을 비교하는 제2비교기; 및
    상기 제2비교기의 비교 결과에 응답해 상기 제2지연 회로의 지연값을 조절하기 위한 제2지연 코드를 생성하는 제2코드 생성기를 포함하고,
    상기 제3캐패시터 셋과 상기 제4캐패시터 셋의 캐패시턴스 비는 1:1인
    클럭 위상 보정 회로.
  13. 제 3항에 있어서,
    상기 제3지연값 조절 회로는
    하이 레벨로 프리차지된 이후에 상기 제5펄스 신호의 활성화 구간 동안에 디스차지되는 제5캐패시터 셋;
    하이 레벨로 프리차지된 이후에 상기 제6펄스 신호의 활성화 구간 동안에 디스차지되는 제6캐패시터 셋;
    상기 제5캐패시터 셋 양단의 전압 레벨과 상기 제6캐패시터 셋 양단의 전압 레벨을 비교하는 제3비교기; 및
    상기 제3비교기의 비교 결과에 응답해 상기 제3지연 회로의 지연값을 조절하기 위한 제3지연 코드를 생성하는 제3코드 생성기를 포함하고,
    상기 제5캐패시터 셋과 상기 제6캐패시터 셋의 캐패시턴스 비는 3:1인
    클럭 위상 보정 회로.
  14. 제 3항에 있어서,
    상기 제3지연값 조절 회로는
    로우 레벨로 디스차지된 이후에 상기 제5펄스 신호의 활성화 구간 동안에 충전되는 제5캐패시터 셋;
    하이 레벨로 디스차지된 이후에 상기 제6펄스 신호의 활성화 구간 동안에 충전되는 제6캐패시터 셋;
    상기 제5캐패시터 셋 양단의 전압 레벨과 상기 제6캐패시터 셋 양단의 전압 레벨을 비교하는 제3비교기; 및
    상기 제3비교기의 비교 결과에 응답해 상기 제3지연 회로의 지연값을 조절하기 위한 제3지연 코드를 생성하는 제3코드 생성기를 포함하고,
    상기 제5캐패시터 셋과 상기 제6캐패시터 셋의 캐패시턴스 비는 3:1인
    클럭 위상 보정 회로
  15. 하이 레벨로 충전된 이후에 제1펄스 신호의 활성화 구간 동안에 디스차지되고, 제1캐패시턴스 값을 가지는 제1캐패시터 셋;
    하이 레벨로 충전된 이후에 제2펄스 신호의 활성화 구간 동안에 디스차지되고, 상기 제1캐패시턴스 값의 N배인(N은 1보다 큰 실수) 제2캐패시턴스 값을 가지는 제2캐패시터 셋; 및
    상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는 비교기
    를 포함하는 비대칭 펄스 폭 비교 회로.
  16. 제 15항에 있어서,
    프리차지 구간 동안에, 상기 제1캐패시터 셋과 상기 제2캐패시터 셋은 하이 레벨로 충전되고,
    상기 프리차지 구간 이후의 디스차지 구간 동안에, 상기 제1캐패시터 셋은 상기 제1펄스 신호의 활성화 구간 동안 디스차지되고 상기 제2캐패시터 셋은 상기 제2펄스 신호의 활성화 구간 동안 디스차지되고,
    상기 디스차지 구간 이후의 비교 구간 동안에, 상기 비교기가 상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는
    비대칭 펄스 폭 비교 회로.
  17. 로우 레벨로 디스차지된 이후에 제1펄스 신호의 활성화 구간 동안에 충전되고, 제1캐패시턴스 값을 가지는 제1캐패시터 셋;
    로우 레벨로 디스차지된 이후에 제2펄스 신호의 활성화 구간 동안에 충전되고, 상기 제1캐패시턴스 값의 N배인(N은 1보다 큰 실수) 제2캐패시턴스 값을 가지는 제2캐패시터 셋; 및
    상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는 비교기
    를 포함하는 비대칭 펄스 폭 비교 회로.
  18. 제 17항에 있어서,
    디스차지 구간 동안에, 상기 제1캐패시터 셋과 상기 제2캐패시터 셋은 로우 레벨로 디스차지되고,
    상기 디스차지 구간 이후의 충전 구간 동안에, 상기 제1캐패시터 셋은 상기 제1펄스 신호의 활성화 구간 동안 충전되고 상기 제2캐패시터 셋은 상기 제2펄스 신호의 활성화 구간 동안 충전되고,
    상기 충전 구간 이후의 비교 구간 동안에, 상기 비교기가 상기 제1캐패시터 셋 양단의 전압 레벨과 상기 제2캐패시터 셋 양단의 전압 레벨을 비교하는
    비대칭 펄스 폭 비교 회로.
  19. 제 17항에 있어서,
    상기 제1펄스 신호와 상기 제2펄스 신호는 주기파이고,
    상기 제1캐패시터 셋과 상기 제2캐패시터 셋의 캐패시턴스 값의 비율은 1:M을 유지한 체로 상기 제1펄스 신호와 상기 제2펄스 신호의 주파수에 따라 조절되는
    비대칭 펄스 폭 비교 회로.
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