KR20170005330A - 클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템 - Google Patents

클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템 Download PDF

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KR20170005330A
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Abstract

본 기술의 일 실시예에 의한 클럭 생성 회로는 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하도록 구성되는 기준클럭 생성부, 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하도록 구성되는 트리거링부, 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하도록 구성되는 펄스 검출부, 듀티 검출신호에 기초하여 기준 보정코드를 생성하도록 구성되는 보정코드 생성부 및 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하도록 구성되는 오프셋 코드 생성부를 포함하도록 구성될 수 있다.

Description

클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템{Clock Generation Circuit and Method, Semiconductor Apparatus and Electronic System Using the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 클럭 생성 회로 및 방법과 이를 이용한 반도체 장치 및 전자 시스템에 관한 것이다.
반도체 장치는 데이터를 외부 클럭에 동기시켜 처리한다.
특히 고속 동작하는 반도체 장치는 지연 고정 루프(Delay Locked Loop; DLL) 등을 이용하여 외부 클럭에 일정 지연을 준 내부 클럭을 발생시켜 데이터가 외부 클럭의 에지(edge)에 정확히 정렬되어 출력되도록 제어한다.
나아가 내부 클럭을 분주하여 다위상 클럭 신호를 생성하고 이에 데이터를 동기시키면 고속 동작의 한계를 개선하여 데이터를 고속으로 정확하게 출력할 수 있다.
한편, 분주된 다위상 내부 클럭은 원래 주기의 내부 클럭으로 복원될 수 있어야 하며, 복원된 클럭의 듀티(duty)는 분주된 다위상 내부 클럭의 위상에 영향을 받는다.
본 기술의 실시예는 분주된 다위상 내부 클럭의 위상을 교정할 수 있는 클럭 생성 회로 및 방법과, 이를 이용한 반도체 장치 및 전자 시스템을 제공할 수 있다.
본 기술의 실시예는 분주된 다위상 내부 클럭의 위상 검출시의 오프셋을 미리 추정하여 위상 보정코드에 반영할 수 있는 클럭 생성 회로 및 방법과, 이를 이용한 반도체 장치 및 전자 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 클럭 생성 회로는 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하도록 구성되는 기준클럭 생성부; 상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하도록 구성되는 트리거링부; 상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하도록 구성되는 펄스 검출부; 상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하도록 구성되는 보정코드 생성부; 및 상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하도록 구성되는 오프셋 코드 생성부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 외부 클럭 신호로부터 복수의 교정 클럭 신호를 생성하는 클럭 제공부; 및 상기 복수의 교정 클럭 신호에 응답하여 데이터를 처리하는 데이터 출력부;를 포함하고, 상기 클럭 제공부는, 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하도록 구성되는 기준클럭 생성부; 상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하도록 구성되는 트리거링부; 상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하도록 구성되는 펄스 검출부; 상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하도록 구성되는 보정코드 생성부; 및 상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하도록 구성되는 오프셋 코드 생성부;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 클럭 생성 방법은 오프셋 코드 생성 모드에서 제 1 기준클럭에 기초하여 오프셋 코드를 생성하는 단계; 위상 보정 모드에서, 상기 오프셋 코드에 기초하여 보정코드를 보상하여 보상된 보정코드를 생성하는 단계; 및 상기 보상된 보정코드에 기초하여 복수의 클럭 신호로부터 복수의 교정 클럭 신호를 생성하는 단계;를 포함하도록 구성될 수 있다.
본 기술의 다른 실시예에 의한 클럭 생성 방법은 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하는 단계; 상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하는 단계; 상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하는 단계; 상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하는 단계; 및 상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하는 단계;를 포함하도록 구성될 수 있다.
본 기술에 의하면 정확한 위상 관계를 갖는 다위상 클럭 신호를 생성할 수 있다. 이에 따라 분주된 다위상 클럭 신호로부터 듀티 비가 정확한 원래 주기의 내부 클럭 신호를 복원할 수 있다.
도 1은 일 실시예에 의한 클럭 생성 회로의 구성도이다.
도 2는 일 실시예에 의한 기준클럭 생성부의 구성도이다.
도 3은 도 2에 도시한 기준클럭 생성부의 동작 타이밍도이다.
도 4a 내지 도 4c는 트리거링부로부터 생성되는 클럭 신호의 파형도이다.
도 5는 일 실시예에 의한 펄스 검출부의 구성도이다.
도 6a 내지 도 6c는 일 실시예에 의한 보정코드 생성부의 구성도이다.
도 7은 일 실시예에 의한 오프셋 코드 생성부의 구성도이다.
도 8은 일 실시예에 의한 보상부의 구성도이다.
도 9는 일 실시예에 의한 차동신호 생성부의 구성도이다.
도 10은 일 실시예에 의한 위상 보정부의 구성도이다.
도 11은 보정코드 생성부에서 생성되는 제어신호 및 저장신호의 생성 타이밍도이다.
도 12는 다른 실시예에 의한 클럭 생성 회로의 구성도이다.
도 13은 다른 실시예에 의한 보상부의 구성도이다.
도 14는 일 실시예에 의한 반도체 장치의 구성도이다.
도 15는 일 실시예에 의한 전자 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 클럭 생성 회로의 구성도이다.
일 실시예에 의한 클럭 생성 회로(10)는 기준클럭 생성부(110), 트리거링부(120), 펄스 검출부(130), 보정코드 생성부(140), 오프셋 코드 생성부(150), 보상부(160), 차동신호 생성부(170) 및 위상 보정부(180)를 포함할 수 있다.
일 실시예에서, 클럭 생성 회로(10)는 지연고정 루프(DLL)의 락킹(locking) 이후 차동신호 생성부(170)에 의해 생성된 다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상을 보정하기 전, 클럭 생성 회로(10) 내에 존재할 수 있는 오프셋을 미리 추정할 수 있다. 그리고 추정된 오프셋에 기초한 오프셋 코드(Offset code)를 보정코드 생성부(140)에서 생성되는 보정코드(I-IB code, Q-QB code,I-Q code)에 반영하여 보상된 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N)을 생성할 수 있다. 아울러, 보상된 (I-IB code_N, Q-QB code_N, I-Q code_N)에 기초하여 다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상을 교정할 수 있다.
오프셋 코드(Offset code)를 생성하는 동작은 오프셋 코드(Offset code) 생성 모드라 지칭할 수 있고, 이에 기초하여 다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 위상을 교정하는 동작은 위상 보정 모드라 지칭할 수 있다.
이하의 설명에서, 오프셋 코드(Offset code) 생성 모드에서 트리거링부(120)의 출력신호(RCLK, FCLK)는 각각 제 2 라이징 기준클럭(RCLK) 및 제 2 폴링 기준클럭(FCLK)이라 지칭할 것이다. 또한, 위상 보정 모드에서 트리거링부(120)의 출력신호(RCLK, FCLK)는 각각 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)라 지칭할 것이다. 이는 오프셋 코드(Offset code) 생성 모드 및 위상 보정 모드의 동작을 구분하기 위한 것이다. 그 용어를 구분하는 이유는 오프셋 코드(Offset code) 생성 모드에서의 제 2 라이징 기준클럭(RCLK) 및 제 2 폴링 기준클럭(FCLK)과, 위상 보정 모드에서의 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)가 각각 실질적으로 동일한 경로를 통해 형성되기 때문인 것으로 이해하여야 한다.
먼저, 오프셋 코드(Offset code) 생성 모드에 대해 설명한다.
DLL 락킹 이후, 기준클럭 생성부(110)는 내부 클럭신호(CK)에 응답하여 정확한 위상 관계를 갖는 한 쌍의 제 1 기준클럭(Ref_RCLK, REF_FCLK)을 생성할 수 있다. 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)은 제 1 라이징 기준클럭(Ref_RCLK) 및 제 1 폴링 기준클럭(Ref_FCLK)을 포함할 수 있으며, 이들은 위상 보정부(180)를 경유하여 트리거링부(120)로 제공될 수 있다.
여기에서, 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)이 위상 보정부(180)를 경유하여 트리거링부(120)로 제공되는 것은, 오프셋 코드(Offset code) 생성 모드에 이용되는 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)이 실질적으로 위상을 보정할 다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)와 동일한 경로로 전송되도록 하기 위함이다. 따라서, 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)은 다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)가 위상 보정부(180)를 통해 트리거링부(120)로 전송되는 경로와 동일한 경로를 통해 트리거링부(120)로 전송되도록 할 수 있다.
트리거링부(120)는 제 1 라이징 기준클럭(Ref_RCLK)의 라이징 에지에 동기하여 라이징되고 제 1 폴링 기준클럭(Ref_FCLK)의 라이징 에지에 동기하여 폴링하는 제 2 라이징 기준클럭(RCLK)을 생성할 수 있다. 또한, 트리거링부(120)는 제 1 라이징 기준클럭(Ref_RCLK)의 라이징 에지에 동기하여 폴링하고 제 1 폴링 기준클럭(Ref_FCLK)의 라이징 에지에 동기하여 라이징하는 제 2 폴링 기준클럭(FCLK)을 생성할 수 있다.
제 2 기준클럭(RCLK, FCLK)은 펄스 검출부(130)로 제공되며, 펄스 검출부(130)는 제 2 라이징 기준클럭(RCLK) 및 제 2 폴링 기준클럭(FCLK)의 위상 차이를 감지하여 듀티 검출신호(DCDOUT)를 생성할 수 있다. 일 실시예에서, 위상 보정부(180) 및/또는 트리거링부(120), 또는 위상 보정부(180)로부터 트리거링부(120)의 출력단에 이르는 경로에 지연 등에 의한 오프셋이 없다면 제 2 라이징 기준클럭(RCLK) 및 제 2 폴링 기준클럭(FCLK)은 동일한 펄스 폭을 가질 것이다. 하지만, 위상 보정부(180) 및/또는 트리거링부(120), 또는 위상 보정부(180)로부터 트리거링부(120)의 출력단에 이르는 경로 에 오프셋이 있다면 제 2 라이징 기준클럭(RCLK) 및 제 2 폴링 기준클럭(FCLK)의 펄스 폭은 상이할 수 있다.
보정코드 생성부(140)는 듀티 검출신호(DCDOUT)에 응답하여 기준 보정코드(CAL code)를 생성할 수 있다.
오프셋 코드 생성부(150)는 기 설정된 기준코드(Start code)와 기준 보정코드(CAL code)에 기초하여 오프셋 코드(Offset code)를 생성할 수 있다.
즉, 일 실시예에 의한 클럭 생성 회로(10)는 정확한 위상 관계를 갖는 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)에 동기된 한 쌍의 제 2 기준클럭(RCLK, FCLK)을 생성한다. 그리고, 제 2 기준클럭(RCLK, FCLK) 간의 듀티 비에 따라 기준 보정코드(CAL code)를 생성한다. 기준 보정코드(CAL code)는 기준코드(Start code)와 비교되며, 그 결과에 따라 오프셋 코드(Offset code)가 생성된다.
만약, 위상 보정부(180) 및/또는 트리거링부(120), 또는 위상 보정부(180)로부터 트리거링부(120)의 출력단에 이르는 경로 에 오프셋이 없다면 기준코드(Start code)와 동일한 기준 보정코드(CAL code)가 생성될 것이다. 반면, 위상 보정부(180) 및/또는 트리거링부(120), 또는 위상 보정부(180)로부터 트리거링부(120)의 출력단에 이르는 경로 에 오프셋이 존재한다면 기준코드(Start code)와 상이한 기준 보정코드(CAL code)가 생성될 것이며, 기준코드(Start code)와 기준 보정코드(CAL code) 간의 차이가 오프셋 코드(Offset code)로 생성될 수 있다.
오프셋 코드(Offset code)가 생성된 후에는 다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 보정 모드가 수행될 수 있다.
다위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 위상 보정은 보상된 제 1 보정코드 생성 동작, 보상된 제 2 보정코드 생성 동작, 보상된 제 3 보정코드 생성 동작을 포함할 수 있다.
보상된 제 1 보정코드(I-IB code_N)는 제 1 보정코드(I-IB code)와 오프셋 코드(Offset code)에 기초하여 생성될 수 있다. 보상된 제 1 보정코드(I-IB code_N)의 출력과 동시에 보상된 제 2 보정코드(Q-QB code_N)가 생성될 수 있으며, 이는 제 2 보정코드(Q-QB code)와 오프셋 코드(Offset code)에 기초하여 생성될 수 있다. 보상된 제 2 보정코드(Q-QB code_N)의 출력과 동시에 보상된 제 3 보정코드(I-Q code_N)가 생성될 수 있으며, 이는 제 3 보정코드(I-Q code)와 오프셋 코드(Offset code)에 기초하여 생성될 수 있다. 이후 보상된 제 3 보정코드(I-Q code_N)가 출력되고, 보상된 제 1 내지 제 3 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N)에 기초하여 제 1 내지 제 4 클럭신호(ICLK, ICLKB. QCLK, QCLKB)에 대한 교정이 이루어진다.
일 실시예에서, 제 1 클럭신호(ICLK)는 기 결정된 시간 지연된 후 제 1 교정 클럭 신호(ICLKD)로 생성될 수 있다. 제 2 클럭신호(ICLKB)는 보상된 제 1 보정코드(I-IB code_N)에 기초하여 지연된 후 제 2 교정 클럭 신호(ICLKBD)로 생성될 수 있다. 제 3 클럭신호(QCLK)는 보상된 제 3 보정코드(I-Q code_N)에 기초하여 지연된 후 제 3 교정 클럭 신호(QCLKD)로 생성될 수 있다. 제 4 클럭신호(QCLKB)는 보상된 제 2 보정코드(Q-QB code_N) 및 제 3 보정코드(I-Q code_N)에 기초하여 지연된 후 제 4 교정 클럭 신호(QCLKBD)로 생성될 수 있다.
보상된 제 1 내지 제 3 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N) 생성 동작은 실질적으로 동일한 방식으로 진행될 수 있으며, 보상된 제 1 보정코드(I-IB code_N) 생성 및 이를 통한 제 2 클럭 신호(ICLKB)에 대한 위상 보정 동작을 예로 들어 설명하면 다음과 같다.
DLL 락킹 이후, 차동신호 생성부(170)는 락킹된 제 1 내부 클럭(ICLK_DLL) 및 락킹된 제 2 내부 클럭(QCLK_DLL) 각각에 대한 차동 신호를 생성하여 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 생성할 수 있다.
제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)는 위상 보정부(180)를 통해 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)로 생성된 후 트리거링부(120)로 제공될 수 있다.
트리거링부(120)는 먼저, 제 1 교정 클럭 신호(ICLKD) 및 제 2 교정 클럭 신호(ICLKBD)를 트리거링하여 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다.
펄스 검출부(130)는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)의 듀티 비 차이에 기초하여 듀티 검출신호(DCDOUT)를 출력할 수 있다.
보정코드 생성부(140)는 듀티 검출신호(DCDOUT)에 응답하여 제 1 보정코드(I-IB code)를 생성할 수 있다.
보상부(160)는 보정코드 생성부(140)에서 생성된 제 1 보정코드(I-IB code)에 기 생성한 오프셋 코드(Offset code)를 반영하여 보상된 제 1 보정코드(I-IB code_N)를 생성할 수 있다.
위상 보정부(180)는 제 1 클럭 신호(ICLK)를 소정 시간 지연시켜 제 1 교정 클럭 신호(ICLKD)를 생성할 수 있다. 또한, 보상된 보정코드(I-IB code_N)에 따라 제 2 클럭 신호(ICLKB)의 위상을 보정하여 제 2 교정 클럭 신호(ICLKBD)를 생성할 수 있다.
보상된 제 2 보정코드(Q-QB code_N) 생성 동작 및 보상된 제 3 보정코드(I-Q code_N) 생성 동작 또한 실질적으로 동일한 방식으로 수행될 수 있다.
즉, 제 2 보정코드(Q-QB code)가 오프셋 코드(Offset code)에 의해 보상되어 보상된 제 2 보정코드(Q-QB code_N_)가 생성되고, 이에 따라 제 4 클럭 신호(QCLKB)의 위상이 1차 보정될 수 있다.
아울러, 제 3 보정코드(I-Q code)가 오프셋 코드(Offset code)에 의해 보상되어 보상된 제 3 보정코드(I-Q code_N)가 생성된다. 이에 따라 제 3 클럭 신호(QCLK)의 위상이 보정되어 제 3 교정 클럭 신호(QCLKD)가 생성된다. 동시에, 1차 보정된 제 4 클럭 신호(QCLKB)의 위상이 보상된 제 3 보정코드(I-Q code_N)에 의해 2차 보정되어 제 4교정 클럭 신호(QCLKBD)가 생성될 수 있다.
이와 같이, 본 실시예에서는 DLL 락킹 이후 다위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 대한 위상을 보정하기 전, 클럭 생성 회로(10), 예를 들어 위상 보정부(180) 및/또는 트리거링부(120), 또는 위상 보정부(180)로부터 트리거링부(120)의 출력단에 이르는 경로 에 존재할 수 있는 오프셋을 추정하여 이로부터 오프셋 코드(Offset code)를 생성할 수 있다.
그리고, 제 1 내지 제 3 보정코드(I-IB code, Q-QB code, I-Q code)에 오프셋 코드(Offset code)를 반영하여 보상된 제 1 내지 제 3 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N)를 생성한다. 아울러 보상된 제 1 내지 제 3 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N)를 기초로 다위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)에 대한 위상을 교정할 수 있다.
도 2는 일 실시예에 의한 기준클럭 생성부의 구성도이고, 도 3은 도 2에 도시한 기준클럭 생성부의 동작 타이밍도이다.
기준클럭 생성부(110)는 정확한 위상 관계를 갖는 제 1 라이징 기준클럭(Ref_RCLK) 및 제 1 폴링 기준클럭(Ref_FCLK)을 생성할 수 있도록 구성된다.
일 실시예에서, 기준클럭 생성부(110)는 라이징 기준클럭 생성부(112) 및 폴링 기준클럭 생성부(118)를 포함할 수 있다.
라이징 기준클럭 생성부(112)는 출력 노드의 신호가 제 1 반전부(114)를 통해 입력됨에 따라, 내부 클럭 신호(CK)에 응답하여 제 1 라이징 기준클럭(Ref_RCLK)을 생성할 수 있다.
폴링 기준클럭 생성부(118)는 라이징 기준 클럭 생성부(112) 출력 노드의 신호가 제 1 반전부(114) 및 제 2 반전부(116)를 통해 입력됨에 따라, 내부 클럭 신호(CK)에 응답하여 제 1 폴링 기준클럭(Ref_FCLK)을 생성할 수 있다.
라이징 기준클럭 생성부(112) 및 폴링 기준클럭 생성부(118)는 동일한 지연량을 갖도록 구성할 수 있고, 예를 들어 D-플립플롭을 포함하도록 구성할 수 있으나 이에 한정되는 것은 아니다.
도 3에 도시한 것과 같이, 내부 클럭 신호(CK)에 응답하여 제 1 라이징 기준클럭(Ref_RCLK) 및 제 1 폴링 기준클럭(Ref_FCLK)이 생성됨을 알 수 있다. 제 1 라이징 기준클럭(Ref_RCLK) 및 제 1 폴링 기준클럭(Ref_FCLK)은 각각 라이징/폴링 기준클럭 생성부(112, 118)의 지연량(tCQR)만큼 지연되어 출력될 수 있다. 그리고 제 1 라이징 기준클럭(Ref_RCLK) 및 제 1 폴링 기준클럭(Ref_FCLK)은 내부 클럭 신호(CK)의 한 주기(1*tCK)만큼의 정확한 위상 차이를 가질 수 있다.
도 4a 내지 도 4c는 트리거링부로부터 생성되는 클럭 신호의 파형도이다.
트리거링부(120)는 오프셋 코드 생성 동작시 제 1 기준클럭(Ref_RCLK, Ref_FCLK)으로부터 제 2 기준클럭(RCLK, FCLK)을 생성할 수 있다. 또한, 트리거링부(120)는 위상 보정 동작시 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 제공받아 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다.
위상 보정 동작시, 트리거링부(120)는 도 4a에 도시한 것과 같이, 제 1 클럭 신호(ICLK) 및 제 2 클럭 신호(ICLKB)로부터 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다.
한편, 도 4b에 도시한 것과 같이, 제 3 클럭 신호(QCLK) 및 제 4 클럭 신호(QCLKB)로부터 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다.
또는, 도 4c에 도시한 것과 같이, 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)로부터 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다.
도 5는 일 실시예에 의한 펄스 검출부의 구성도이다.
일 실시예에 의한 펄스 검출부(130)는 트리거링부(120)에서 생성되는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)가 논리 로우(low) 레벨인 구간 동안 신호 저장부(C11, C13)에 전하를 축적한다. 아울러, 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)가 논리 하이(high) 레벨인 구간 동안 디스차징 동작을 통해 신호 저장노드(OUTN, OUTP)의 전압 레벨을 강하시킨다. 그리고, 신호 저장 노드(OUTN, OUTP) 간의 전압 차이가 충분히 벌어졌을 때의 전압 차이를 검출하여 듀티 검출신호(DCDOUT)을 생성할 수 있다.
일 실시예에서, 펄스 검출부(130)는 도 5에 도시한 것과 같이 증폭부(1301) 및 비교부(1303)를 포함하도록 구성될 수 있다.
증폭부(1301)는 구동신호(EN)에 응답하여 증폭부(1301)를 동작시키는 제 1 및 제 4 스위칭 소자(P11, P14)를 포함할 수 있다.
제 2 스위칭 소자(P12)는 전원전압 단자 및 제 1 신호 저장노드(OUTN) 간에 접속되어 제 2 신호 저장노드(OUTP)에 인가되는 전위 레벨에 따라 구동될 수 있다. 제 3 스위칭 소자(P13)는 전원전압 단자 및 제 2 신호 저장노드(OUTP) 간에 접속되어 제 1 신호 저장노드(OUTN)에 인가되는 전위 레벨에 따라 구동될 수 있다.
제 1 및 제 2 신호 저장부(C11, C13)는 동일한 전하 축적량을 갖는 캐패시터를 이용하여 구성할 수 있다.
제 5 스위칭 소자(N11)는 제 1 신호 저장노드(OUTN)에 접속되어 라이징 클럭 신호(RCLK)에 응답하여 구동될 수 있다. 제 6 스위칭 소자(N12)는 제 2 신호 저장노드(OUTP)에 접속되어 폴링 클럭 신호(FCLK)에 응답하여 구동될 수 있다.
제 7 스위칭 소자(N13)는 일단이 제 5 스위칭 소자(N11)에 직렬 접속되어 제 2 신호 저장노드(OUTP)에 인가되는 전위 레벨에 따라 구동될 수 있다. 제 8 스위칭 소자(N14)는 일단이 제 6 스위칭 소자(N12)에 직렬 접속되어 제 1 신호 저장노드(OUTN)에 인가되는 전위 레벨에 따라 구동될 수 있다.
제 7 및 제 8 스위칭 소자(N13, N14)의 타단과 접지 단자 사이에는 구동신호(EN)에 따라 구동되는 제 9 스위칭 소자(N15) 및 전류원(IS)이 접속될 수 있다.
따라서 구동신호(EN)에 의해 증폭부(1301)가 구동되고, 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)가 논리 로우(low) 레벨인 구간 동안 신호 저장부(C11, C13)에 전하가 축적될 수 있다. 그리고 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)가 논리 하이(high) 레벨인 구간 동안에는 신호 저장노드(OUTN, OUTP)의 전압이 강하되게 된다. 결국 제 1 및 제 2 신호 저장노드(OUTN, OUTP) 각각에는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK) 간의 펄스 폭 차이에 대응하는 전위 레벨이 인가되게 된다.
비교부(1303)는 제 1 및 제 2 신호 저장노드(OUTN, OUTP) 간의 전압 레벨 차이가 충분할 때 이를 비교하여 듀티 검출신호(DCDOUT)를 출력할 수 있다. 비교부(1303)는 예를 들어 낸드 게이트(131,133)를 이용한 래치, 예를 들어 SR 래치 구조를 가질 수 있으나 이에 한정되는 것은 아니다.
도 6a 내지 도 6c는 일 실시예에 의한 보정코드 생성부의 구성도이다.
도 6a는 보정코드 생성부(140)의 일 예를 나타낸다. 보정코드 생성부(140)는 오프셋 코드(Offset code) 생성 동작시 기준 보정코드(CAL code)를 생성하고, 위상 보정 동작시 제 1 내지 제 3 보정코드(I-IB code, Q-QB code,I-Q code)를 생성하도록 구성될 수 있다.
일 실시예에서, 보정코드 생성부(140)는 듀티 검출신호(DCDOUT)를 입력받아 제어신호(SARDONE)를 생성하는 한편, 듀티 검출신호(DCDOUT)를 N비트 신호로 변환하여 출력하는 연속 근사 레지스터(Successive Approximate Register; SAR, 141)를 포함할 수 있다.
보정코드 생성부(140)는 도 6b 도 6c에 도시한 것과 같이 저장신호 생성부(147) 및 스트로브 신호 생성부(149)를 더 포함할 수 있다.
도 6b를 참조하면, 저장신호 생성부(147)는 제어신호(SARDONE)에 응답하여 저장신호(Store<0:3>)를 생성할 수 있다. 일 실시예에서 저장신호 생성부(147)는 제어신호(SARDONE)에 따라 구동되고, 전원전압 신호를 입력 신호로 하여 직렬 접속되는 복수의 지연부(1471, 1472, 1473, 1174)를 포함할 수 있다.
제어신호(SARDONE)는 지정된 주기로 생성되는 펄스 신호일 수 있으며 위상 보정 모드에서 생성되도록 구성될 수 있다.
각 지연부(1471, 1472, 1473, 1474)의 각 출력단으로부터는 제 1 내지 제 4 저장신호(Store<0:3>)가 출력될 수 있다. 따라서, 제 1 내지 제 4 저장신호(Store<0:3>)는 제어신호(SARDONE)가 펄스 신호를 출력할 때 순차적으로 인에이블될 수 있다.
한편, 도 6c를 참조하면 스트로브 신호 생성부(149)는 저장신호(Store<0:3>)가 순차적으로 인에이블 될 때마다 스트로브 신호(RSTB_SAR)를 생성하도록 구성될 수 있다. 일 실시예에서, 스트로브 신호 생성부(149)는 제 1 내지 제 4 반전지연부(1491, 1493, 1495, 1497)와 제 1 내지 제 4 펄스 생성부(1492, 1494, 1496, 1498) 및 출력부(1499)를 포함할 수 있다.
제 1 반전지연부(1491)는 제 1 저장신호(Store<0>)를 반전 지연시킬 수 있다. 제 1 펄스 생성부(1492)는 제 1 저장신호(Store<0>)와 반전 지연된 제 1 저장신호(Store<0>)로부터 제 1 스트로브 펄스를 생성할 수 있다.
제 2 반전지연부(1493)는 제 2 저장신호(Store<1>)를 반전 지연시킬 수 있다. 제 2 펄스 생성부(1494)는 제 2 저장신호(Store<1>)와 반전 지연된 제 2 저장신호(Store<1>)로부터 제 2 스트로브 펄스를 생성할수 있다.
제 3 반전지연부(1495)는 제 3 저장신호(Store<2>)를 반전 지연시킬 수 있다. 제 3 펄스 생성부(1496)는 제 3 저장신호(Store<2>)와 반전 지연된 제 3 저장신호(Store<2>)로부터 제 3 스트로브 펄스를 생성할 수 있다.
제 4 반전지연부(1497)는 제 4 저장신호(Store<3>)를 반전 지연시킬 수 있다. 제 4 펄스 생성부(1498)는 제 4 저장신호(Store<3>)와 반전 지연된 제 4 저장신호(Store<3>)로부터 제 4 스트로브 펄스를 생성할 수 있다.
출력부(1499)는 제 1 내지 제 4 펄스 생성부(1492, 1494, 1496, 1498)에서 생성되는 제 1 내지 제 4 스트로브 펄스로부터 스트로브 신호(RSTB_SAR)를 생성할 수 있다.
다시 도 6a를 참조하면, 보정코드 생성부(140)는 연속 근사 레지스터(141), 제 1 내지 제 4 래치(143-1, 143-2, 143-3, 143-4), 제 1 내지 제 3 출력부(145-1, 145-2, 145-3)를 포함할 수 있다.
연속 근사 레지스터(141)에서 출력되는 N비트 신호는 제 1 내지 제 4 래치(143-1, 143-2, 143-3, 143-4)에 각각 일시 저장될 수 있다.
모든 저장신호(Store<0:3>)가 디스에이블 상태일 때, 제 1 래치(143-1)의 N비트 출력 신호는 기준 보정코드(CAL code)로서 출력될 수 있다.
제 1 저장신호(Store<0>)가 인에이블되고, 이러한 상태에서 지정된 시간 경과 후 제 2 저장신호(Store<1>)가 인에이블됨에 따라, 제 1 출력부(145-1)는 제 1 래치(143-1)에 저장되어 있는 N비트 신호 및 제 2 래치(143-2)에 저장되어 있는 N비트 출력 신호로부터 제 1 보정코드(I-IB code)를 생성할 수 있다.
제 1 저장신호(Store<0>) 및 제 2 저장신호(Store<1>)가 인에이블된 상태에서, 지정된 시간 경과 후 제 3 저장신호(Store<2>)가 인에이블됨에 따라, 제 2 출력부(145-2)는 제 3 래치(143-3)에 저장되어 있는 N비트 신호로부터 제 2 보정코드(Q-QB code)를 생성할 수 있다.
제 1 저장신호(Store<0>), 제 2 저장신호(Store<1>) 및 제 3 저장신호(Store<2>)가 인에이블된 상태에서, 지정된 시간 경과 후 제 4 저장신호(Store<3>)가 인에이블됨에 따라, 제 3 출력부(145-3)는 제 4 래치(143-4)에 저장되어 있는 N비트 신호로부터 제 3 보정코드(I-Q code)를 생성할 수 있다.
일 실시예에서, 제 1 출력부(145-1)는 제 1 반전부(1451), 제 1 비교부(1452), 제 2 비교부(1453) 및 조합부(1454)를 포함할 수 있다. 제 1 반전부(1451)는 제 1 저장신호(Store<0>)를 반전시키도록 구성될 수 있다. 제 1 비교부(1452)는 제 1 래치(143-1)의 출력 신호와 제 1 반전부(1451)의 출력신호를 비교하도록 구성될 수 있다. 제 2 비교부(1453)는 제 2 래치(143-2)의 출력신호와 제 1 저장신호(Store<0>)를 비교하도록 구성될 수 있다. 조합부(1454)는 제 1 비교부(1452)와 제 2 비교부(1453)의 출력 신호를 조합하여 제 1 보정코드(I-IB code)를 생성하도록 구성될 수 있다.
일 실시예에서, 제 2 출력부(145-2)는 제 3 래치(143-3)의 출력신호와 제 2 저장신호(Store<1>)를 비교하는 제 3 비교부(1456) 및 제 3 비교부(1456)의 출력을 반전시켜 제 2 보정코드(Q-QB code)를 생성하는 제 2 반전부(1457)를 포함할 수 있다.
일 실시예에서, 제 3 출력부(145-3)는 제 4 래치(143-4)의 출력신호와 제 3 저장신호(Store<2>)를 비교하는 제 4 비교부(1458) 및 제 4 비교부(1458)의 출력을 반전시켜 제 3 보정코드(I-Q code)를 생성하는 제 3 반전부(1459)를 포함할 수 있다.
따라서, 모든 저장신호(Store<0:3>)가 디스에이블된 상태인 오프셋 코드 생성 모드에서는 기준 보정코드(CAL code)가 생성되어 오프셋 코드(Offset code) 생성 동작이 수행될 수 있다.
이후, 위상 보정 모드에서는 제 1 저장신호(Store<0:1>)와 제 2 저장신호(Store<1>)가 순차적으로 인에이블됨에 따라 제 1 보정코드(I-IB code)가 생성되고, 제 3 저장신호(Store<2>)가 인에이블되면 제 2 보정코드(Q-QB code)가 생성되며, 제 4 저장신호(Store<3>)가 인에이블되면 제 3 보정코드(I-Q code)가 생성될 수 있다.
도 7은 일 실시예에 의한 오프셋 코드 생성부의 구성도이다.
도 7을 참조하면, 일 실시예에 의한 오프셋 코드 생성부(150)는 감산기(151) 및 출력기(153)를 포함할 수 있다.
감산기(151)는 N비트의 기준코드(Start code)와 N비트의 기준 보정코드(CAL code) 간의 차이를 연산을 수행할 수 있다.
출력기(153)는 제 1 저장코드(Store<0>)에 응답하여 감산기(151)의 출력 신호를 오프셋 코드(Offset code)로 출력할 수 있다.
따라서 오프셋 코드(Offset code)는 오프셋 코드 생성 모드에서는 출력기(153)에 저장되어 있을 뿐 위상 보정 모드에 진입하기 전에는 출력되지 않고, 위상 보정 모드에 진입하여 제 1 저장신호(Store<0>)가 인에이블된 후 출력되어 보상부(160)로 제공될 수 있다.
도 8은 일 실시예에 의한 보상부의 구성도이다.
일 실시예에 의한 보상부(160)는 제 1 내지 제 3 가산기(161, 163, 165)와 제 1 내지 제 3 출력기(162, 164, 166)를 포함하도록 구성될 수 있다.
제 1 가산기(161)는 제 1 보정코드(I-IB code)에 오프셋 코드(Offset code)를 반영하기 위하여, 예를 들어 가산 연산을 수행할 수 있다. 제 1 출력기(162)는 제 2 저장신호(Store<1>)에 응답하여 제 1 보정코드(I-IB code) 또는 제 1 가산기(161)의 출력 신호 중 하나를 보상된 제 1 보정코드(I-IB code_N)로 출력할 수 있다.
제 2 가산기(163)는 제 2 보정코드(Q-QB code)에 오프셋 코드(Offset code) 를 반영하기 위하여, 예를 들어 가산 연산을 수행할 수 있다. 제 2 출력기(164)는 제 3 저장신호(Store<2>)에 응답하여 제 2 보정코드(Q-QB code) 또는 제 2 가산기(163)의 출력 신호 중 하나를 보상된 제 2 보정코드(Q-QB code_N)로 출력할 수 있다.
제 3 가산기(165)는 제 3 보정코드(I-Q code)에 오프셋 코드(Offset code) 를 반영하기 위하여, 예를 들어 가산 연산을 수행할 수 있다. 제 3 출력기(166)는 제 4 저장신호(Store<3>)에 응답하여 제 3 보정코드(I-Q code) 또는 제 3 가산기(165)의 출력 신호 중 하나를 보상된 제 3 보정코드(I-Q code_N)로 출력할 수 있다.
따라서, 제 1 저장코드(Store<0>)가 인에이블되면 오프셋 코드 생성부(150)로부터 오프셋 코드(Offset code)가 출력되어 보상부(160)로 제공된다. 그리고 제 1 가산기(161)에 의해 제 1 보정코드(I-IB code)에 오프셋 코드(Offset code)를 반영한 보상된 제 1 보정코드(I_IB code_N)가 계산된다.
이후, 제 2 저장코드(Store<1>)가 인에이블되면 제 1 가산기(161)로부터 제공되는 보상된 제 1 보정코드(I_IB code_N)가 제 1 출력기(162)를 통해 출력되게 된다. 아울러, 제 2 가산기(163)에 의해 제 2 보정코드(Q-QB code)에 오프셋 코드(Offset code)를 반영한 보상된 제 2 보정코드(Q_QB code_N)가 계산된다.
이어서 제 3 저장코드(Store<2>)가 인에이블되면 제 2 가산기(163)로부터 제공되는 보상된 제 2 보정코드(Q_QB code_N)가 제 2 출력기(164)를 통해 출력되게 된다. 동시에, 제 3 가산기(165)에 의해 제 3 보정코드(I-Q code)에 오프셋 코드(Offset code)를 반영한 보상된 제 3 보정코드(I_Q code_N)가 계산된다.
그리고, 제 4 저장코드(Store<3>)가 인에이블되면 제 3 가산기(165)로부터 제공되는 보상된 제 3 보정코드(I_Q code_N)가 제 3 출력기(166)를 통해 출력되게 된다.
도 9는 일 실시예에 의한 차동신호 생성부의 구성도이다.
일 실시예에 의한 차동신호 생성부(170)는 DLL 락킹 이후 동작하며 제 1 신호 생성부(171), 제 2 신호 생성부(172), 제 3 신호 생성부(173) 및 제 4 신호 생성부(174)를 포함할 수 있다.
제 1 신호 생성부(171)는 락킹된 제 1 내부 클럭(ICLK_DLL)으로부터 제 1 클럭신호(ICLK)를 생성하도록 구성될 수 있다.
제 2 신호 생성부(172)는 락킹된 제 1 내부 클럭(ICLK_DLL)으로부터 제 1 클럭신호(ICLK)와 반대 위상을 갖는 제 2 클럭 신호(ICLKB)를 생성하도록 구성될 수 있다.
제 3 신호 생성부(173)는 락킹된 제 1 내부 클럭(ICLK_DLL)으로부터 일정 시간 지연된 락킹된 제 2 내부 클럭(QCLK_DLL)으로부터 제 3 클럭신호(QCLK)를 생성하도록 구성될 수 있다
제 4 신호 생성부(174)는 락킹된 제 2 내부 클럭(QCLK_DLL)으로부터 제 3 클럭신호(QCLK)와 반대 위상을 갖는 제 4 클럭신호(QCLKB)를 생성하도록 구성될 수 있다.
일 실시예에서, 제 1 내지 제 4 신호 생성부(171, 172, 173, 174)는 동일한 지연 시간을 갖도록 설계할 수 있다.
상술한 오프셋 코드 생성 과정에 의해 오프셋 코드(Offset code)가 생성되고, 이를 제 1 내지 제 3 보정코드(I-IB code, Q-QB code, I-Q code)에 반영하여 보상된 제 1 내지 제 3 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N)가 생성될 수 있다. 이후, 도 9에 도시한 차동신호 생성부로부터 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)가 생성될 수 있다. 그러면, 위상 보정부(180)는 보상된 제 1 내지 제 3 보정코드(I-IB code_N, Q-QB code_N, I-Q code_N)에 기초하여 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)의 위상을 보정하여 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 생성할 수 있다.
도 10은 일 실시예에 의한 위상 보정부의 구성도이다.
일 실시예에 의한 위상 보정부(180)는 제 1 교정부(181), 제 2 교정부(182), 제 3 교정부(183) 및 제 4 교정부(184)를 포함할 수 있다.
제 1 교정부(181)는 제 1 선택부(1811) 및 제 1 지연회로(1812)를 포함할 수 있다. 제 1 선택부(1811)는 제 1 저장신호(Store<0>)에 응답하여 제 1 라이징 기준클럭(Ref_RCLK) 및 제 1 클럭 신호(ICLK) 중 어느 하나를 출력 신호로 선택할 수 있다. 모든 저장신호(Store<0:3>)가 디스에이블 상태인 경우 즉, 오프셋 코드(Offset code) 생성 모드시 제 1 선택부(1811)는 제 1 라이징 기준클럭(Ref_RCLK)을 선택하여 출력할 수 있다. 반면, 제 1 저장신호(Store<0>)가 하이 레벨에 되는 위상 보정 모드에서는 제 1 클럭 신호(ICLK)를 선택하여 출력할 수 있다. 제 1 지연회로(1812)는 제 1 선택부(1811)의 출력 신호를 일정 시간 지연시켜 제 1 교정 클럭 신호(ICLKD)로 출력할 수 있다. 제 1 지연회로(1812)는 기 설정된 지연값을 갖는 제 1 및 제 2 지연부(1813, 1814)를 포함할 수 있으나 이에 한정되는 것은 아니다.
제 2 교정부(182)는 제 2 선택부(1821) 및 제 2 지연회로(1822)를 포함할 수 있다. 제 2 선택부(1821)는 제 1 저장신호(Store<0>)에 응답하여 제 1 폴링 기준클럭(Ref_FCLK) 및 제 2 클럭 신호(ICLKB) 중 어느 하나를 출력 신호로 선택할 수 있다. 모든 저장신호(Store<0:3>)가 디스에이블 상태인 경우 즉, 오프셋 코드(Offset code) 생성 모드시 제 2 선택부(1821)는 제 1 폴링 기준클럭(Ref_FCLK)을 선택하여 출력할 수 있다. 반면, 제 1 저장신호(Store<0>)가 하이 레벨에 되는 위상 보정 모드에서는 제 2 클럭 신호(ICLKB)를 선택하여 출력할 수 있다. 제 2 지연회로(1822)는 보상된 제 1 보정코드(I-IB code_N)에 응답하여 제 2 선택부(1821)의 출력 신호를 지연시켜 제 2 교정 클럭 신호(ICLKBD)로 출력할 수 있다. 제 2 지연회로(1822)는 보상된 제 1 보정코드(I-IB code_N)에 의해 결정되는 시간만큼 제 2 선택부(1821)의 출력 신호를 지연시키는 제 3 지연부(1823)를 포함할 수 있다. 이에 더하여, 제 2 지연회로(1822)는 제 3 지연부(1823)의 출력 신호를 기 결정된 시간만큼 지연시켜 제 2 교정 클럭 신호(ICLKBD)를 출력하는 제 4 지연부(1824)를 더 포함할 수 있다. 제 3 지연부(1823) 및 제 4 지연부(1824)의 지연 순서는 이에 한정되지 않는다.
제 3 교정부(183)는 제 3 선택부(1831) 및 제 3 지연회로(1832)를 포함할 수 있다. 제 3 선택부(1831)는 제 4 클럭신호(QCLKB)를 출력하도록 구성될 수 있다. 제 3 지연회로(1832)는 보상된 제 2 보정코드(Q-QB code_N)에 의해 제 4 클럭 신호(QCLKB)를 1차 보정하는 제 5 지연부(1833) 및 보상된 제 3 보정코드(I-Q code_N)에 의해 제 4 클럭 신호(QCLKB)를 2차 보정하여 제 4 교정 클럭 신호(QCLKBD)를 생성하는 제 6 지연부(1833)를 포함할 수 있다.
제 4 교정부(184)는 제 4 선택부(1841) 및 제 4 지연회로(1842)를 포함할 수 있다. 제 4 선택부(1841)는 제 3 클럭신호(QCLK)를 출력하도록 구성될 수 있다. 제 4 지연회로(1842)는 제 4 클럭 신호(QCLKB)에 대한 1차 보정 동안 제 3 클럭 신호(QCLK)를 지연시키는 제 7 지연부(1843) 및 보상된 제 3 보정코드(I-Q code_N)에 의해 제 3 클럭신호(QCLK)를 보정하여 제 3 교정 클럭 신호(QCLKD)를 생성하는 제 8 지연부(1844)를 포함할 수 있다.
그러므로, 위상 보정부(180)는 제 1 지연부(1813)가 제 1 클럭 신호(ICLK)를 지정된 시간 지연시키는 동안, 제 3 지연부(1823)에서 제 2 클럭 신호(ICLKB)를 보상된 제 1 보정코드(I-IB code_N)에 의해 지연시키고, 제 5 지연부(1833)에서 제 4 클럭 신호(QCLKB)를 보상된 제 2 보정코드(Q-QB code_N)에 의해 지연시키는 한편, 제 3 클럭 신호(QCLK)을 제 7 지연부(1843)에 의해 지정된 시간 지연시킬 수 있다.
이후, 제 2 지연부(1814)가 제 1 클럭 신호(ICLK)을 지정된 시간 지연시켜 제 1 교정 클럭 신호(ICLKD)를 생성함과 동시에, 제 4 지연부(1824)에 의해 제 3 지연부(1823)의 출력 신호를 지정된 시간 지연시켜 제 2 교정 클럭 신호(ICLKBD)를 생성하고, 제 6 지연부(1834)에서 보상된 제 3 보정코드(I-Q code_N)에 의해 제 5 지연부(1833)의 출력 신호를 지연시켜 제 4 교정 클럭 신호(QCLKBD)를 생성하는 한편, 제 8 지연부(1844)에서 제 7 지연부(1843)의 출력 신호를 보상된 제 3 보정코드(I-Q code_N)에 의해 지연시켜 제 3 교정 클럭 신호(QCLKD)를 생성할 수 있다.
도 11은 보정코드 생성부에서 생성되는 제어신호 및 저장신호의 생성 타이밍도이다. 도 11과 함께, 상술한 도 1 내지 도 10을 참조하여, 일 실시예에 의한 클럭 생성 회로의 위상 교정 동작을 설명하면 다음과 같다.
연속 근사 레지스터(141)에서 제어신호(SARDONE)이 생성되기 전인 오프셋 코드(Offset code) 생성 모드에서는 모든 저장신호(Store<0:3>)가 디스에이블 상태를 갖는다.
이때, 펄스 검출부(130)는 정확한 위상 관계를 갖는 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)으로부터 생성된 한 쌍의 제 2 기준클럭(RCLK, FCLK) 간의 펄스 폭 차이에 따라 듀티 검출신호(DCDOUT)를 생성할 수 있다. 또한, 보정코드 생성부(140)는 듀티 검출신호(DCDOUT)로부터 기준 보정코드(CAL code)를 생성할 수 있다.
따라서, 오프셋 코드 생성부(150)는 기준 보정코드(CAL code)와 기준코드(Start code)의 비교에 따라 오프셋 코드(Offset code)를 생성할 수 있다.
제어신호(SARDONE)가 생성되기 시작하여 제 1 저장신호(Store<0>)가 인에이블되면, 보정코드 생성부(140)는 제 1 보정코드(I-IB code)를 생성하고, 보상부(160)는 제 1 보정코드(I-IB code)에 오프셋 코드(Offset code)를 반영하여 보상된 제 1 보정코드(I-IB code_N)를 계산한다.
이후, 제 2 저장신호(Store<1>)가 인에이블되면, 보상부(160)는 보상된 제 1 보정코드(I-IB code_N)를 출력한다. 한편, 보정코드 생성부(140)는 제 2 보정코드(Q-QB code)를 생성하고, 보상부(160)는 제 2 보정코드(Q-QB code)에 오프셋 코드(Offset code)를 반영하여 보상된 제 2 보정코드(Q-QB code_N)를 계산한다.
이어서, 제 3 저장신호(Store<2>)가 인에이블되면, 보상부(160)는 보상된 제 2 보정코드(Q-QB code_N)를 출력한다. 한편, 보정코드 생성부(140)는 제 3 보정코드(I-Q code)를 생성하고, 보상부(160)는 제 3 보정코드(I-Q code)에 오프셋 코드(Offset code)를 반영하여 보상된 제 3 보정코드(I-Q code_N)를 계산한다.
그리고, 제 4 저장신호(Store(3>)가 인에이블되면 보상부(160)는 보상된 제 3 보정코드(I-Q code_N)를 출력한다.
이제, 위상 보정부(180)는 보상된 제 1 내지 제 3 보정코드(I-IB code_N), Q-QB code_N, I-Q code_N)을 제공받아 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)의 위상을 보정하여 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 생성할 수 있다.
일 실시예에서, 제 1 클럭 신호(ICLK)는 기 설정된 시간 지연된 후 제 1 교정 클럭 신호(ICLKD)로 생성될 수 있다.
제 2 클럭 신호(ICLKB)는 보상된 제 1 보정코드(I-IB code_N)에 의거한 시간만큼 지연된 후 제 2 교정 클럭 신호(ICLKBD)로 생성될 수 있다.
제 3 클럭 신호(QCLK)는 보상된 제 3 보정코드(I-Q code_N)에 의거한 시간만큼 지연된 후 제 3 교정 클럭 신호(QCLKD)로 생성될 수 있다.
제 4 클럭 신호(QCLKB)는 보상된 제 2 보정코드(Q-QB code_N) 및 보상된 제 3 보정코드(I-Q code_N)에 의거한 시간만큼 지연된 후 제 4 교정 클럭 신호(QCLKBD)로 생성될 수 있다.
제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)는 동일한 시점에 출력될 수 있도록 위상 보정부(180)의 지연시간을 제어할 수 있음은 물론이다.
도 12는 다른 실시예에 의한 클럭 생성 회로의 구성도이다.
도 12를 참조하면, 클럭 생성 회로(20)는 기준클럭 생성부(210), 트리거링부(220), 펄스 검출부(230), 보정코드 생성부(240), 오프셋 코드 생성부(250), 보상부(260), 차동신호 생성부(270) 및 위상 보정부(280)를 포함할 수 있다.
본 실시예에 의한 클럭 생성 회로(20)는 도 1에 도시한 클럭 생성 회로(10)와 마찬가지 방식으로 오프셋 코드(Offset code)를 생성할 수 있다. 즉, 오프셋 코드 생성 모드에서, 한 쌍의 제 1 기준클럭(Ref_RCLK, Ref_FCLK)이 위상 보정부(280) 및 보상부(260)를 경유하여 트리거링부(220)로 제공됨에 따라 한 쌍의 제 2 기준클럭(RCLK, FCLK)이 생성될 수 있다. 펄스 검출부(230)는 한 쌍의 제 2 기준클럭(RCLK, FCLK) 간의 펄스 폭 차이를 감지하여 듀티 검출신호(DCDOUT)를 생성할 수 있다. 보정코드 생성부(240)는 듀티 검출신호(DCDOUT)에 기초하여 기준 보정코드(CAL code)를 생성할 수 있다. 오프셋 코드 생성부(250)는 기준 보정코드(CAL code)와 기 설정된 기준코드(Start code)의 비교에 따라 오프셋 코드(Offset code)를 생성할 수 있다.
오프셋 코드(Offset code)가 생성되면, 위상 보정 모드에서는 이를 이용하여 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 보정할 수 있다.
구체적으로, 차동신호 생성부(270)는 DLL 락킹 이후 한 쌍의 락킹된 내부 클럭(ICLK_DLL, QCLK_DLL) 각각 으로부터 차동 신호를 생성하여 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 생성할 수 있다. 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)는 위상 보정부(280)에서 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)로 생성된 후 보상부(260)로 제공될 수 있다.
보상부(260)는 오프셋 코드 생성부(250)에서 생성된 오프셋 코드(Offset code)에 기초하여 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 보정함으로써, 제 1 내지 제 4 보정 클럭 신호(ICLKDD, ICLKBDD, QCLKDD, QCLKBDD)를 생성할 수 있다.
제 1 및 제 2 보정 클럭 신호(ICLKDD, ICLKBDD)는 트리거링부(220)에서 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)로 생성되고, 펄스 검출부(230)는 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK) 간의 펄스 폭 차이에 따라 듀티 검출신호(DCDOUT)를 생성할 수 있다. 보정코드 생성부(240)는 듀티 검출신호(DCDOUT)에 응답하여 제 1 보정코드(I-IB code)를 생성할 수 있다.
유사하게, 제 3 및 제 4 보정 클럭 신호(QCLKDD, QCLKBDD)에 기초하여 제 2 보정코드(Q-QB code)가 생성되고, 제 1 및 제 3 보정 클럭 신호(ICLKDD, QCLKDD)에 기초하여 제 3 보정코드(I-Q code)가 생성될 수 있다.
위상 보정부(280)는 제 1 내지 제3 보정코드(I-IB code, Q-QB code, I-Q code)에 따라 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)의 위상을 보정하며, 이에 따라 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)가 생성될 수 있다.
도 13은 다른 실시예에 의한 보상부의 구성도이다.
도 13을 참조하면, 보상부(260)는 제 1 교정부(261), 제 2 교정부(262), 제 3 교정부(263) 및 제 4 교정부(264)를 포함할 수 있다.
제 1 교정부(261)는 제 1 교정 클럭 신호(ICLKD)를 일정시간 지연시켜 제 1 보정 클럭 신호(ICLKDD)을 생성할 수 있다. 제 1 교정부(261)는 기 설정된 지연시간만큼 제 1 교정 클럭 신호(ICLKD)를 지연시키는 제 1 및 제 2 지연부(2611, 2613)를 포함할 수 있다.
제 2 교정부(262)는 제 2 교정 클럭 신호(ICLKBD)를 오프셋 코드(Offset code)에 의거한 시간만큼 지연시켜 제 2 보정 클럭 신호(ICLKBDD)를 생성할 수 있다. 제 2 교정부(262)는 오프셋 코드(Offset code)에 기초한 지연량을 제공하는 제 3 지연부(2621) 및 기 설정된 지연량을 제공하는 제 4 지연부(2623)를 포함할 수 있다.
제 3 교정부(263)는 제 4 교정 클럭 신호(QCLKBD)를 오프셋 코드(Offset code)에 의거한 시간만큼 지연시켜 제 4 보정 클럭 신호(QCLKBDD)를 생성할 수 있다. 제 3 교정부(263)는 오프셋 코드(Offset code)에 의해 제 4 교정 클럭 신호(QCLKBD)를 1차 지연하는 제 5 지연부(2631) 및 제 5 지연부(2631)의 출력 신호를 오프셋 코드(Offset code)에 의해 2차 지연하는 제 6 지연부(2633)를 포함할 수 있다.
제 4 교정부(264)는 제 3 교정 클럭 신호(QCLKD)를 오프셋 코드(Offset code)에 의거한 시간만큼 지연시켜 제 3 보정 클럭 신호(QCLKDD)를 생성할 수 있다. 제 4 교정부(264)는 제 4 교정 클럭 신호(QCLKBD)가 1차 지연되는 시간 동안 제 3 교정 클럭 신호(QCLKD)를 지연시키는 제 7 지연부(2641) 및 오프셋 코드(Offset code)에 의해 제 3 교정 클럭 신호(QCLKD)를 지연시켜 제 3 보정 클럭 신호(QCLKDD)를 생성하는 제 8 지연부(2643)를 포함할 수 있다.
본 실시예의 클럭 생성 회로(20)는 DLL 락킹 이후 클럭 생성 회로(20)에 존재할 수 있는 오프셋을 추정하여 오프셋 코드(Offset code)를 먼저 생성한다. 그리고, 오프셋 코드(Offset code)에 기초하여 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 보정하여 제 1 내지 제 4 보정 클럭 신호(ICLKDD, ICLKBDD, QCLKDD, QCLKBDD)를 생성한다.
이후에는 펄스 검출부(230) 및 보정코드 생성부(240)를 통해 제 1 내지 제 4 보정 클럭 신호(ICLKDD, ICLKBDD, QCLKDD, QCLKBDD)에 기초하여 제 1 내지 제 3 보정코드(I-IB code, Q-QB code, I-Q code)를 생성한다. 그리고 차동신호 생성부(270)에서 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)가 생성됨에 따라, 위상 보정부(280)에서 제 1 내지 제 3 보정코드(I-IB code, Q-QB code, I-Q code)에 의해 제 1 내지 제 4 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 보정하여, 제 1 내지 제 4 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 생성할 수 있다.
도 14는 일 실시예에 의한 반도체 장치의 구성도이다.
일 실시예에 의한 반도체 장치(30)는 클럭 제공부(310) 및 데이터 출력부(320)를 포함할 수 있다.
클럭 제공부(310)는 외부 클럭 신호(EXT_CLK)를 제공받아 분주된 다위상 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 생성할 수 있다.
클럭 제공부(310)는 클럭 버퍼(313), 분주기(315), DLL 회로부(317) 및 클럭 생성부(319)를 포함할 수 있다.
클럭 버퍼(313)는 외부 클럭 신호(EXT_CLK)로부터 기준 클럭 신호를 생성할 수 있다.
분주기(315)는 기준 클럭 신호를 분주하여 한 쌍의 분주 클럭 신호(ICLK, QCLK)를 생성할 수 있다.
DLL 회로부(317)는 한 쌍의 분주 클럭 신호(ICLK, QCLK)의 위상을 제어하여 한 쌍의 락킹된 내부 클럭(ICLK_DLL, QCLK_DLL)를 생성할 수 있다.
클럭 생성부(319)는 한 쌍의 락킹된 내부 클럭(ICLK_DLL, QCLK_DLL)로부터 다위상 클럭 신호(ICLK, ICLKB, QCLK, QCLKB)를 생성하고, 이들의 위상을 교정하여 다위상 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)를 생성할 수 있다.
클럭 생성부(319)는 예를 들어 도 1 또는 도 12에 도시한 클럭 생성 회로(10, 20)가 이용될 수 있다.
데이터 출력부(320)는 메모리 셀 어레이로부터 데이터를 수신하고, 다위상 교정 클럭 신호(ICLKD, ICLKBD, QCLKD, QCLKBD)에 동기하여 출력 데이터(Dout)를 생성할 수 있다.
고속 동작하는 반도체 장치(30)에서, 다위상 클럭 신호의 위상 관계가 정확하게 제어되므로 데이터 출력부(320)로부터 출력되는 데이터(Dout)의 신뢰성이 보장될 수 있다.
도 15는 일 실시예에 의한 전자 시스템의 구성도이다.
일 실시예에 의한 전자 시스템(40)은 프로세서(410), 메모리 컨트롤러(420), 메모리 장치(421), IO 컨트롤러(430), IO 장치(431), 디스크 컨트롤러(440) 및 디스크 드라이버(441)를 포함할 수 있다.
프로세서(410)는 적어도 하나 구비될 수 있으며, 독립적으로 또는 다른 프로세서와 연동하여 동작할 수 있다. 프로세서(410)는 버스(제어 버스, 어드레스 버스, 데이터 버스)를 통해 다른 요소들, 예를 들어 메모리 컨트롤러(420), IO 컨트롤러(430) 및 디스크 컨트롤러(440)와 통신할 수 있는 환경을 갖추고 있다.
메모리 컨트롤러(420)는 적어도 하나의 메모리 장치(421)와 접속된다. 메모리 컨트롤러(420)는 프로세서(410)로부터 제공되는 요청을 수신하고, 이에 기초하여 적어도 하나의 메모리 장치(421)를 제어한다.
메모리 장치(421)는 예를 들어 상술한 반도체 메모리 장치일 수 있다.
IO 컨트롤러(430)는 프로세서(410)와 IO 장치(431) 간에 접속되어 IO 장치(431)로부터의 입력을 프로세서(410)로 전달하거나, 프로세서(410)의 처리 결과를 IO 장치(431)로 제공할 수 있다. IO 장치(431)는 키보드, 마우스, 터치 스크린, 마이크 등과 같은 입력 장치 및, 디스플레이, 스피커 등과 같은 출력 장치를 포함할 수 있다.
디스크 컨트롤러(440)는 프로세서(410)의 제어에 따라 적어도 하나의 디스크 드라이버(441)를 제어할 수 있다.
이러한 전자 시스템(40)에서, 메모리 장치(421)는 도 1 또는 도 12에 도시한 클럭 생성 회로(10, 20)를 포함할 수 있다. 다른 실시예에서, 메모리 장치(421)는 도 14에 도시한 반도체 장치(30)일 수 있고, 이러한 반도체 장치(30)는 도 1 또는 도 12에 도시한 클럭 생성 회로(10, 20)를 구비할 수 있다. 따라서, 외부 클럭으로부터 생성되는 다위상 내부 클럭 신호 간의 위상이 틀어지지 않고 듀티 비가 정확하여 신뢰성 있는 동작을 보장할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 20 : 클럭 생성 회로
30 : 반도체 장치
40 : 전자 시스템

Claims (27)

  1. 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하도록 구성되는 기준클럭 생성부;
    상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하도록 구성되는 트리거링부;
    상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하도록 구성되는 펄스 검출부;
    상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하도록 구성되는 보정코드 생성부; 및
    상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하도록 구성되는 오프셋 코드 생성부;
    를 포함하도록 구성되는 클럭 생성 회로.
  2. 제 1 항에 있어서,
    상기 오프셋 코드 생성 모드 이후, 위상 보정 모드에서 복수의 클럭 신호 간의 듀티 검출 신호에 따라 보정코드를 생성하도록 구성되는 상기 보정코드 생성부;
    상기 보정코드에 상기 오프셋 코드를 반영하여 보상된 보정코드를 생성하도록 구성되는 보상부;
    상기 복수의 클럭 신호에 상기 보상된 보정코드를 반영하여 복수의 교정 클럭 신호를 생성하도록 구성되는 위상 보정부;
    를 더 포함하도록 구성되는 클럭 생성 회로.
  3. 제 1 항에 있어서,
    상기 기준클럭 생성부는, 출력 노드에 인가된 신호의 반전 신호를 입력받으며, 내부 클럭에 응답하여 상기 출력 노드로 제 1 라이징 기준 클럭을 출력하는 라이징 기준클럭 생성부; 및
    상기 반전 신호의 반전된 신호를 입력받으며, 상기 내부 클럭에 응답하여 제 1 폴링 기준 클럭을 출력하는 폴링 기준클럭 생성부;
    를 포함하도록 구성되는 클럭 생성 회로.
  4. 제 3 항에 있어서,
    상기 라이징 기준클럭 생성부 및 폴링 기준클럭 생성부는 동일한 지연량을 갖도록 구성하는 클럭 생성 회로.
  5. 제 2 항에 있어서,
    상기 보정코드 생성부는,
    상기 듀티 검출신호를 복수 비트의 듀티 검출신호로 변환하고, 상기 위상 보정 모드에서 지정된 주기로 생성되는 펄스 신호를 제어신호로서 생성하는 연속 근사 레지스터;
    상기 제어신호에 응답하여 순차적으로 인에이블되는 제 1, 제 2, 제 3 및 제 4 저장신호를 생성하는 저장신호 생성부;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 1 저장신호에 응답하여 구동되고, 상기 오프셋 코드 보정 모드에서 상기 기준 보정코드를 출력하도록 구성되는 제 1 래치;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 2 저장신호에 응답하여 구동되는 제 2 래치;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 3 저장신호에 응답하여 구동되는 제 3 래치;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 4 저장신호에 응답하여 구동되는 제 4 래치;
    상기 제 1 저장신호에 응답하여 상기 제 1 래치 및 상기 제 2 래치의 출력 신호로부터 제 1 보정코드를 생성하는 제 1 출력부;
    상기 제 2 저장신호에 응답하여 상기 제 3 래치의 출력 신호로부터 제 2 보정코드를 생성하는 제 2 출력부; 및
    상기 제 3 저장신호에 응답하여 상기 제 4 래치의 출력 신호로부터 제 3 보정코드를 생성하는 제 3 출력부;
    를 포함하도록 구성되는 클럭 생성 회로.
  6. 제 2 항에 있어서,
    상기 복수의 클럭 신호는 제 1 클럭 신호, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 2 클럭 신호, 상기 제 1 클럭 신호가 지정된 시간 지연된 제 3 클럭 신호 및 상기 제 3 클럭 신호와 반대 위상을 갖는 제 4 클럭 신호를 포함하도록 구성되는 클럭 생성 회로.
  7. 제 2 항에 있어서,
    상기 복수의 클럭 신호는 제 1 클럭 신호, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 2 클럭 신호, 상기 제 1 클럭 신호가 지정된 시간 지연된 제 3 클럭 신호 및 상기 제 3 클럭 신호와 반대 위상을 갖는 제 4 클럭 신호를 포함하고,
    상기 보정코드는, 제 1 클럭 신호와 상기 제 2 클럭 신호 간의 듀티 검출신호에 기초하여 생성되는 제 1 보정코드;
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호 간의 듀티 검출신호에 기초하여 생성되는 제 2 보정코드; 및
    상기 제 1 클럭 신호와 상기 제 3 클럭 신호 간의 듀티 검출신호에 기초하여 생성되는 제 3 보정코드;
    를 포함하도록 구성되는 클럭 생성 회로.
  8. 제 7 항에 있어서,
    상기 보상부는, 상기 오프셋 코드에 따라 보상된 제 1 보정코드, 보상된 제 2 보정코드 및 보상된 제 3 보정코드를 생성하고,
    상기 위상 보정부는, 제 1 클럭 신호를 기 설정된 시간 지연시킨 제 1 교정 클럭 신호, 상기 제 2 클럭 신호를 상기 보상된 제 1 보정코드에 의해 교정한 제 2 교정 클럭 신호, 상기 제 3 클럭 신호를 상기 보상된 제 3 보정코드에 의해 교정한 제 3 교정 클럭 신호, 및 상기 제 4 클럭 신호를 상기 보상된 제 2 보정코드 및 상기 보상된 제 3 보정코드에 의해 교정한 제 4 교정 클럭 신호를 생성하도록 구성되는 클럭 생성 회로.
  9. 제 1 항에 있어서,
    상기 오프셋 코드 생성 모드 이후, 위상 보정 모드에서 복수의 클럭 신호로부터 생성된 복수의 교정 클럭 신호에 상기 오프셋 코드를 반영하여 복수의 보정 클럭 신호를 생성하는 보상부;
    상기 복수의 보정 클럭 신호 간의 듀티 검출신호에 따라 보정코드를 생성하도록 구성되는 상기 보정코드 생성부,
    상기 복수의 클럭 신호에 상기 보정코드를 반영하여 상기 복수의 교정 클럭 신호를 생성하도록 구성되는 위상 보정부;
    를 더 포함하도록 구성되는 클럭 생성 회로.
  10. 제 9 항에 있어서,
    상기 보정코드 생성부는,
    상기 듀티 검출신호를 복수 비트의 듀티 검출신호로 변환하고, 상기 위상 보정 모드에서 지정된 주기로 생성되는 펄스 신호를 제어신호로서 생성하는 연속 근사 레지스터;
    상기 제어신호에 응답하여 순차적으로 인에이블되는 제 1, 제 2, 제 3 및 제 4 저장신호를 생성하는 저장신호 생성부;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 1 저장신호에 응답하여 구동되고, 상기 오프셋 코드 보정 모드에서 상기 기준 보정코드를 출력하도록 구성되는 제 1 래치;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 2 저장신호에 응답하여 구동되는 제 2 래치;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 3 저장신호에 응답하여 구동되는 제 3 래치;
    상기 복수 비트의 듀티 검출신호를 저장하며, 상기 제 4 저장신호에 응답하여 구동되는 제 4 래치;
    상기 제 1 저장신호에 응답하여 상기 제 1 래치 및 상기 제 2 래치의 출력 신호로부터 제 1 보정코드를 생성하는 제 1 출력부;
    상기 제 2 저장신호에 응답하여 상기 제 3 래치의 출력 신호로부터 제 2 보정코드를 생성하는 제 2 출력부; 및
    상기 제 3 저장신호에 응답하여 상기 제 4 래치의 출력 신호로부터 제 3 보정코드를 생성하는 제 3 출력부;
    를 포함하도록 구성되는 클럭 생성 회로.
  11. 제 10 항에 있어서,
    상기 복수의 클럭 신호는 제 1 클럭 신호, 상기 제 1 클럭 신호와 반대 위상을 갖는 제 2 클럭 신호, 상기 제 1 클럭 신호가 지정된 시간 지연된 제 3 클럭 신호 및 상기 제 3 클럭 신호와 반대 위상을 갖는 제 4 클럭 신호를 포함하고,
    상기 보정코드 생성부는, 상기 제 1 클럭 신호와 상기 제 2 클럭 신호 간의 듀티 검출신호에 기초하여 생성되는 제 1 보정코드;
    상기 제 3 클럭 신호와 상기 제 4 클럭 신호 간의 듀티 검출신호에 기초하여 생성되는 제 2 보정코드; 및
    상기 제 1 클럭 신호와 상기 제 3 클럭 신호 간의 듀티 검출신호에 기초하여 생성되는 제 3 보정코드;
    를 생성하도록 구성되는 클럭 생성 회로.
  12. 제 9 항에 있어서,
    상기 복수의 교정 클럭 신호는 제 1 교정 클럭 신호, 상기 제 1 교정 클럭 신호와 반대 위상을 갖는 제 2 교정 클럭 신호, 상기 제 1 교정 클럭 신호가 지정된 시간 지연된 제 3 교정 클럭 신호 및 상기 제 교정 3 클럭 신호와 반대 위상을 갖는 제 교정 4 클럭 신호를 포함하고,
    상기 보상부는, 상기 제 1 교정 클럭 신호를 기 설정된 시간 지연시켜 제 1 보정 클럭 신호를 생성하고
    상기 제 2, 제 3 및 제 4 교정 클럭 신호 각각에 상기 오프셋 코드를 반영하여 제 2, 제 3 및 제 4 보정 클럭 신호를 생성하도록 구성되는 클럭 생성 회로.
  13. 제 1 항에 있어서,
    지연고정루프의 락킹 후 상기 오프셋 코드 생성 모드로 진입하도록 구성되는 클럭 생성 회로.
  14. 외부 클럭 신호로부터 복수의 교정 클럭 신호를 생성하는 클럭 제공부; 및
    상기 복수의 교정 클럭 신호에 응답하여 데이터를 처리하는 데이터 출력부;를 포함하고,
    상기 클럭 제공부는, 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하도록 구성되는 기준클럭 생성부;
    상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하도록 구성되는 트리거링부;
    상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하도록 구성되는 펄스 검출부;
    상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하도록 구성되는 보정코드 생성부; 및
    상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하도록 구성되는 오프셋 코드 생성부;
    를 포함하도록 구성되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 오프셋 코드 생성 모드 이후, 위상 보정 모드에서 복수의 클럭 신호 간의 듀티 검출 신호에 따라 보정코드를 생성하도록 구성되는 상기 보정코드 생성부,
    상기 클럭 제공부는, 상기 보정코드에 상기 오프셋 코드를 반영하여 보상된 보정코드를 생성하도록 구성되는 보상부;
    상기 복수의 클럭 신호에 상기 보상된 보정코드를 반영하여 복수의 교정 클럭 신호를 생성하도록 구성되는 위상 보정부;
    를 더 포함하도록 구성되는 반도체 장치.
  16. 제 14 항에 있어서,
    상기 오프셋 코드 생성 모드 이후, 위상 보정 모드에서 복수의 클럭 신호로부터 생성된 복수의 교정 클럭 신호에 상기 오프셋 코드를 반영하여 복수의 보정 클럭 신호를 생성하는 보상부;
    상기 복수의 보정 클럭 신호 간의 듀티 검출신호에 따라 보정코드를 생성하도록 구성되는 상기 보정코드 생성부,
    상기 복수의 클럭 신호에 상기 보정코드를 반영하여 상기 복수의 교정 클럭 신호를 생성하도록 구성되는 위상 보정부;
    를 더 포함하도록 구성되는 반도체 장치.
  17. 제 14 항에 있어서,
    상기 클럭 제공부는, 지연고정루프가 락킹됨에 따라 상기 오프셋 코드 생성 모드로 진입하도록 구성되는 반도체 장치.
  18. 오프셋 코드 생성 모드에서 제 1 기준클럭에 기초하여 오프셋 코드를 생성하는 단계;
    위상 보정 모드에서, 상기 오프셋 코드에 기초하여 보정코드를 보상하여 보상된 보정코드를 생성하는 단계; 및
    상기 보상된 보정코드에 기초하여 복수의 클럭 신호로부터 복수의 교정 클럭 신호를 생성하는 단계;
    를 포함하도록 구성되는 클럭 생성 방법.
  19. 제 18 항에 있어서,
    상기 오프셋 코드를 생성하는 단계는, 한 쌍의 제 1 기준클럭을 생성하는 단계;
    상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하는 단계;
    상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하는 단계;
    상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하는 단계; 및
    상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 상기 오프셋 코드를 생성하는 단계;
    를 포함하도록 구성되는 클럭 생성 방법.
  20. 제 18 항에 있어서,
    상기 오프셋 코드 생성 모드는 지연고정루프가 락킹된 이후 수행되도록 수성되는 클럭 생성 방법.
  21. 오프셋 코드 생성 모드에서 제 1 기준클럭에 기초하여 오프셋 코드를 생성하는 단계;
    위상 보정 모드에서, 상기 오프셋 코드에 기초하여 복수의 교정 클럭 신호로부터 복수의 보정 클럭 신호를 생성하는 단계;
    상기 복수의 보정 클럭 신호 간의 듀티 검출 신호에 따라 보정코드를 생성하는 단계; 및
    상기 보정코드에 기초하여 복수의 클럭 신호로부터 상기 복수의 교정 클럭 신호를 생성하는 단계;
    를 포함하도록 구성되는 클럭 생성 방법.
  22. 제 21 항에 있어서,
    상기 오프셋 코드를 생성하는 단계는, 한 쌍의 제 1 기준클럭을 생성하는 단계;
    상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하는 단계;
    상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하는 단계;
    상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하는 단계; 및
    상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 상기 오프셋 코드를 생성하는 단계;
    를 포함하도록 구성되는 클럭 생성 방법.
  23. 제 21 항에 있어서,
    상기 오프셋 코드 생성 모드는 지연고정루프가 락킹된 이후 수행되도록 수성되는 클럭 생성 방법.
  24. 오프셋 코드 생성 모드에서 한 쌍의 제 1 기준클럭을 생성하는 단계;
    상기 한 쌍의 제 1 기준클럭으로부터 한 쌍의 제 2 기준클럭을 생성하는 단계;
    상기 한 쌍의 제 2 기준클럭의 위상 차이에 따라 듀티 검출신호를 생성하는 단계;
    상기 듀티 검출신호에 기초하여 기준 보정코드를 생성하는 단계; 및
    상기 기준 보정코드 및 기 설정된 기준코드에 기초하여 오프셋 코드를 생성하는 단계;
    를 포함하도록 구성되는 클럭 생성 방법.
  25. 제 24 항에 있어서,
    상기 오프셋 코드 생성 모드 이후, 위상 보정 모드에서 복수의 클럭 신호 간의 듀티 검출 신호에 따라 보정코드를 생성하는 단계;
    상기 보정코드에 상기 오프셋 코드를 반영하여 보상된 보정코드를 생성하는 단계;
    상기 복수의 클럭 신호에 상기 보상된 보정코드를 반영하여 복수의 교정 클럭 신호를 생성하는 단계;
    를 더 포함하도록 구성되는 클럭 생성 방법.
  26. 제 24 항에 있어서,
    상기 오프셋 코드 생성 모드 이후, 위상 보정 모드에서 복수의 클럭 신호로부터 생성된 복수의 교정 클럭 신호에 상기 오프셋 코드를 반영하여 복수의 보정 클럭 신호를 생성하는 단계;
    상기 복수의 보정 클럭 신호 간의 듀티 검출신호에 따라 보정코드를 생성하는 단계,
    상기 복수의 클럭 신호에 상기 보정코드를 반영하여 상기 복수의 교정 클럭 신호를 생성하는 단계;
    를 더 포함하도록 구성되는 클럭 생성 방법.
  27. 제 24 항에 있어서,
    상기 오프셋 코드 생성 모드는 지연고정루프가 락킹된 이후 수행되도록 수성되는 클럭 생성 방법.
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