JP2005328109A - 等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 - Google Patents

等位相多相クロック信号発生回路およびそれを用いたシリアルディジタルデータ受信回路 Download PDF

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Abstract

【課題】素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にすることが可能な回路を実現すること。
【解決手段】本発明の等位相多相クロック信号発生回路では，入力クロック信号を２分周した相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。入力クロック信号は２分周されている為，分周された相補クロック信号は入力クロックのデューティー比に依存することなく一定デューティー比を保持したクロック信号になる。この分周された相補クロック信号を電圧制御ディレイ素子列に入力し，電圧制御ディレイ素子列からの相補出力信号を分周された相補クロック信号と位相比較することで前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。
【選択図】 図１

Description

本発明は，シリアルディジタルデータの受信回路に係り，特にシリアルディジタルデータの受信回路に用いられるDLL回路を用いた等位相多相クロック信号発生回路に関するものである。
近年の高速シリアルディジタルデータの受信回路には，ディジタルデータの復調に際して，シリアル化シンボルビット数のＮ倍の伝送クロック信号の周期に同期した等位相多相クロック信号のシンボルサンプル信号用いてシリアルディジタルデータをサンプリングする方式が一般に利用されている。
このような伝送クロック信号の周期に同期した等位相多相クロック信号を用いてシリアルディジタルデータをサンプリングする方式を用いた受信回路では，位相周波数比較器と電圧制御発振器を組み合わせたフェーズロックドループ（PLL）回路や位相比較器と電圧制御ディレイ素子を組み合わせたディレイロックドループ（DLL）回路が，等位相多相クロック発生の為に一般に用いられている。例えば，以下に示す特許文献１の図２４には，従来一般に用いられているDLL回路が示されている。
特開平９−７３９６号公報
ところで，現実の高速シリアルディジタル伝送においては，送信回路の電源変動や伝送線路への外乱の影響等により，伝送クロックおよびシリアル伝送データに「ジッター」と呼ばれる短周期の周波数変動が発生する。高速シリアルディジタル伝送信号の受信回路においては，受信データのサンプリングに用いる等位相多相クロック信号を，このジッターによる周波数変動に追随させる必要がある。
一般にディレイロックドループ回路を使った受信回路は，このジッターによって生じる伝送クロックの周波数変動への追随性が良いことから，高速シリアルディジタル伝送信号の受信回路の等位相クロックを発生回路として望ましい回路方式であると考えられている。
一方，このようなディレイロックドループ回路を使った高速シリアルディジタル伝送信号の受信回路では，入力クロック信号自体と，入力クロック信号が入力された電圧制御ディレイ素子からの出力信号とを用いて，入力クロック信号の周期に同期した等位相多相クロックを生成するような回路構成を採用する。このような回路構成を採用すると，入力クロック信号のデューティー比の変化がそのまま電圧制御ディレイ素子内を伝搬してしまうことになる。その為，出力である等位相多相クロック信号のデューティー比を入力クロック信号のデューティー比とは独立して一定に定めることが困難であった。
ここで，図７に，シリアル伝送データの受信に用いられる，シリアルディジタル伝送信号の受信回路内のDLL回路を用いた等位相多相クロック信号発生回路の従来例の構成を示す。
図７に示すDLL回路を用いた等位相多相クロック信号発生回路においては，入力される相補クロック信号1101p/1101nと前置増幅回路1102からの相補出力信号1102p/1102nがある。この相補出力信号1102p/1102nは相補電圧制御ディレイ素子列1110に入力され，その出力信号1105と相補出力信号のうちの1102p信号をバッファーした信号1103とを位相比較装置（Phase Detector）1120で比較した後，ループフィルター回路（Loop Filter）1130で整形した出力信号1104 を前記相補電圧制御ディレイ素子列1110の制御電圧信号としてフィードバックする。このような構成を採用することによって，入力クロックの周期と同期した等位相多相クロック信号1111〜1116を生成し，出力する事ができる。図７に示す従来例においては，入力クロック信号の周期に対して360/6度（=60度）ずつシフトした等位相を持つ6つの多相クロック信号が出力されることになる。
図８は，図７に示す従来例のDLL回路を用いた等位相多相クロック信号発生回路において，相補クロック信号1101p/1101nの周期と同期させた際の内部信号のタイミング図を示したものである。
図８においては，前記1103信号と前記相補電圧制御ディレイ素子列の出力信号1105との同期が取れていることが示されている。また，入力クロック周期に対して入力クロック信号と同期した360/6度（=60度）ずつシフトした等位相を持つ等位相多相クロック信号1111〜1116が出力されていることが分かる。
ここで，図９に，ジッター等の影響により，図７に示す従来例のDLL回路を用いた等位相多相クロック信号発生回路にデューティー比が50%から大きくずれた入力クロック1101p/1101nが入力された場合の内部信号のタイミング図を示す。
入力クロック1101p/1101nのデューティー比が50%から大きくずれているが故に，前記相補電圧制御ディレイ素子列1110を伝搬するうちに信号の形状が劣化してしまい，入力信号のデューティー比の不整合がさらに増幅されてしまう。結果として，図９の楕円1301で指し示すように，出力の等位相多相クロック信号1111〜1116間で本来同じであるはずのデューティー比が保持できなくなる問題が生じてしまう。
このような問題を解決する為に入力クロック信号のデューティー比を一定にする２倍の分周回路をDLL回路に組み込む提案がある。
ここで，図１０を参照する。図１０は，シリアル伝送データの受信に用いられる，シリアルディジタル伝送信号の受信回路に２倍の分周回路を組み込んだDLL回路を用いた等位相多相クロック信号発生回路の従来例を示したものである。
入力される相補クロック信号1101p/1101nと前置増幅回路1102からの相補出力信号1102p/1102nがある。この相補出力信号1102p/1102nは，２倍の分周回路1410により入力クロック信号1101p/1101nのデューティー比に依存することなく，50%の一定デューティー比を保持する相補クロック信号1400p/1400nに変換される。50%の一定デューティー比を保持する相補クロック信号1400p/1400nは，相補電圧制御ディレイ素子列1110に入力される。相補電圧制御ディレイ素子列1110の出力信号1105と前記相補クロック信号1400p/1400nをバッファーした信号1103とが位相比較装置（Phase Detector）1120で比較された後にループフィルター回路（Loop Filter）1130で整形され，出力信号1104となって前記相補電圧制御ディレイ素子列1110の制御電圧信号としてフィードバックされる回路構成をとっている。この等位相多相クロック信号発生回路においては，入力クロック周期に対して2×360/6度（=120度）ずつシフトした等位相を持つ，入力クロックに同期した相補型の等位相多相クロック信号1401p/1401n〜1406p/1406nが出力されることになる。
図１１は，図１０に示す従来例のDLL回路を用いた等位相多相クロック信号発生回路において，入力クロックの周期と同期させた際の内部信号のタイミング図を示したものである。図１１において，相補クロック信号1400p/1400nをバッファーした信号1103と前記相補電圧制御ディレイ素子列1101の出力信号1105との同期が取れていることが分かる。また，入力クロック周期に対して2×360/6度（=120度）ずつシフトした等位相を持つ，入力クロックの同期した相補型の等位相多相クロック信号1401p/1401n〜1406p/1406nが出力されていることが分かる。
上述の図１０及び図１１で説明したとおり，DLL回路を用いた等位相M多相クロック発生回路の入力にN倍の分周クロックを与えた場合，入力クロック信号のデューティー比とは独立したデューティー比を有するN×360/Mの位相差を有する等位相M多相クロックを出力として発生することができる。
しかしながら，入力クロックをN分周した場合，分周しない場合と同じ位相差を出力する為には，M×N相のクロックを発生しなければならず，このためDLL回路の相補電圧制御ディレイ素子列をN倍用意する必要が生じ，おのずと回路規模が大きくなってしまい，所望の回路を実現する為には半導体基板上の回路面積の増大や消費電力の増加を生じさせていた。
そこで本発明は上述の問題を鑑みてなされたものであり，素子数の増加を極力抑え，半導体基板状の回路面積の増大や消費電力の増加を抑制しながら，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定に定めることが可能な回路を実現する事を目的とする。
本発明のDLL回路を用いた等位相多相クロック信号発生回路では，入力クロック信号を一旦２倍の周期に分周された相補クロック信号に変換した後に相補型の電圧制御ディレイ素子列に入力する。入力相補クロック信号は２倍の周期に分周されており，この分周された相補クロック信号は入力相補クロックのデューティー比に依存することなく一定デューティー比（例えば50%）を保持したクロック信号になる。この分周回路においては，入力相補クロック信号の一周期のタイミングで，分周された相補クロック信号の正相又は反転相を順に同期させるようにしている。言い換えると，この分周回路においては，入力相補クロック信号のライズエッジ（又はフォールエッジ）と，前記第２の相補クロック信号の正相のライズエッジ（又はフォールエッジ）又は反転相のライズエッジ（又はフォールエッジ）とを順に同期させるようにしている。
そして，この分周された相補クロック信号を電圧制御ディレイ素子列（電圧制御ディレイ回路）に入力し，その電圧制御ディレイ素子列からの相補出力信号を，分周された相補クロック信号と位相比較することで，前記入力クロックと同期した等位相多相クロック信号を出力することが可能となる。
本発明の等位相多相クロック信号発生回路においては，相補電圧制御ディレイ素子列に入力される相補クロック信号のデューティー比は前記入力クロックのデューティー比に関わらず一定に固定されている。その為，前記相補型の電圧制御ディレイ素子列から出力される多相クロック列のデューティー比も一定に保たれることになる。例えば，相補電圧制御ディレイ素子列に入力される相補クロック信号のデューティー比を50%に固定すると，相補型の電圧制御ディレイ素子列から出力される多相クロック列のデューティー比も50%に保たれることになる。
また，本発明の等位相多相クロック信号発生回路においては，位相比較する分周された相補クロック信号のエッジ（ライズエッジ又はフォールエッジ）を相補クロック信号間で交番して切替えるようにする。言い換えると，分周された相補クロック信号の正相と反転相とを，順に，相補型の電圧制御ディレイ回路の相補出力信号に同期させる。つまり，分周された相補クロック信号の正相と相補型の電圧制御ディレイ回路の相補出力信号の反転相とを同期させ，且つ分周された相補クロック信号の逆相と相補型の電圧制御ディレイ回路の相補出力信号の正相とを同期させるようにしている。
更に言い換えると，２倍の周期に分周された相補クロック信号において，回路に入力される入力クロック信号の周期の２倍に相当する位相（360度）だけ離れた相補クロック信号と電圧制御ディレイ素子列からの出力とを同期させるのではなく，回路に入力される入力クロック信号の周期に相当する位相（180度）だけ程離れた信号と電圧制御ディレイ素子列からの出力とを比較するようにしているのである。
その結果，本来の入力クロック信号と同一の周期で前記電圧制御ディレイ素子列から出力されるクロック信号が同期される事になる。これにより，等位相間隔の多相出力クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり，回路規模を小さくでき，半導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノイズを大幅に低減する事が出来る。
上述したとおり本発明の等位相多相クロック信号発生回路においては，電圧制御ディレイ素子列からの多相出力クロック列の周期は，本来の入力クロック信号の２倍となるが，多相出力クロック信号のデューティー比が一定に固定されている為に，周期を半分にする逓倍回路を付与し，入力クロック信号の周期と同期した等位相多相クロック信号を容易に実現する事ができる。
また，上述の従来の等位相多相クロック信号発生回路においては，入力クロックのデューティー比が30%〜70%の範囲内でしか正常な動作を保証することができなかったが，本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティーが10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの周波数変動に対する高信頼性を実現することができる。
本発明によると，入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号の一周期のタイミングで，前記第２の相補クロック信号の正相又は反転相を順に同期させる制御手段を有する分周回路と，直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，を有する等位相多相クロック信号発生回路が提供される。
また，本発明によると，入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号のライズエッジと，前記第２の相補クロック信号の正相のライズエッジ又は反転相のライズエッジとを順に同期させる制御手段を有する分周回路と，直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，を有する等位相多相クロック信号発生回路が提供される。
また，前記多重位相比較回路においては，前記第２の相補クロック信号の正相又は反転相を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させるようにするとよい。
また，前記多重位相比較回路においては，前記第２の相補クロック信号の正相と前記相補電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第２の相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正相とを同期させるようにするとよい。
また，前記多重位相比較回路においては，前記第２の相補クロック信号の正相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズエッジとを同期させ，且つ前記第２の相補クロック信号の逆相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させるようにするとよい。
また，前記第１の相補クロック信号のデューティー比は10〜90%の範囲内である。
また，前記等位相多相クロック信号の周期を変換する逓倍回路を更に有するようにしてもよい。
また，本発明によると，入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号の一周期のタイミングで，前記第２の相補クロック信号の正相又は反転相を順に同期させる制御手段を有する分周回路と，直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，を有する等位相多相クロック信号発生回路と，入力されるシリアルディジタルデータを，前記等位相多相クロック信号に基づいてパラレル化するパラレル化回路と，を有するシリアルディジタルデータ受信回路が提供される。
また，本発明によると，入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号のライズエッジと，前記第２の相補クロック信号の正相のライズエッジ又は反転相のライズエッジとを順に同期させる制御手段を有する分周回路と，直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，を有する等位相多相クロック信号発生回路と，入力されるシリアルディジタルデータを，前記等位相多相クロック信号に基づいてパラレル化するパラレル化回路と，を有するシリアルディジタルデータ受信回路が提供される。
また，前記多重位相比較回路においては，前記第２の相補クロック信号の正相又は反転相を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させるようにするとよい。
また，前記多重位相比較回路においては，前記第２の相補クロック信号の正相と前記相補電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第２の相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正相とを同期させるようにするととよい。
また，前記多重位相比較回路においては，前記第２の相補クロック信号の正相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズエッジとを同期させ，且つ前記第２の相補クロック信号の逆相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させるようにするとよい。
また，前記第１の相補クロック信号のデューティー比は10〜90%の範囲内である。
また，前記等位相多相クロック信号の周期を変換する逓倍回路を更に有するようにしてもよい。
上述したとおり，本発明の等位相多相クロック信号発生回路は，本来の入力クロック信号と同一の周期で前記電圧制御ディレイ素子列から出力されるクロック信号が同期される事になる。これにより，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にし入力クロック信号の周波数変動に追随することを実現しながら，等位相間隔の多相出力クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり，回路規模を小さくでき，半導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノイズを大幅に低減する事が出来るという優れた効果を発揮する。
また，上述の従来の等位相多相クロック信号発生回路においては，入力クロックのデューティー比が30%〜70%の範囲内でしか正常な動作を保証することができなかったが，本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティーが10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの周波数変動に対する高信頼性を実現することができる。
よって，本発明により，現実の高速シリアルディジタル伝送におけるジッターによって生じる伝送クロック信号の周波数変動の問題を解消することができ，優れたシリアルディジタル伝送信号受信回路を実現することが出来る。
本発明の等位相多相クロック信号発生回路の実施形態を図１乃至図５を用いて説明する。
図１には，本発明の等位相多相クロック信号発生回路100の回路構成の一実施形態が示されている。本発明の等位相多相クロック信号発生回路100には相補クロック信号101p/101nが入力され，等位相多相クロック信号発生回路100において等位相多相クロック信号111〜116が生成され出力される。
等位相多相クロック信号発生回路100は，前置増幅回路102，２倍の分周回路410，バッファー411，412，413及び414，多重位相比較回路(Double Phase Detector)420，ループフィルター回路(Loop Filter)130，６個の相補電圧制御ディレイ素子を有する相補電圧制御ディレイ素子列110，並びに逓倍回路(Doubler Circuits)430を有している。なお，前置増幅回路102，バッファー411，412，413及び414，並びに逓倍回路(Doubler Circuits)430は，必要に応じて設けるようにすればよい。
まず，等位相多相クロック信号発生回路100の前置増幅回路102に相補クロック信号101p/101nが入力される。相補クロック信号101p/101nは，前置増幅回路102によって相補出力クロック信号102p/102nに増幅される。この相補出力クロック信号102p/102nは，２倍の分周回路410に入力され，相補クロック信号101p/101nのデューティー比に依存することなく50%の一定デューティー比を保持した２分周された相補クロック信号400p/400nに変換される。
なお，本実施の形態においては，２倍の分周回路410において50%の一定のデューティー比を保持した２分周された相補クロック信号400p/400nが生成されるようにしたが，これに限定されるわけではなく，一定のデューティー比を保持した（分周回路410の回路構成やノイズ等により予め設定したデューティー比から若干デューティー比がずれる場合も含む）２分周された相補クロック信号400p/400nが生成されるようにすればよい。
50%の一定デューティー比を保持した２分周された相補クロック信号400p/400nは，相補電圧制御ディレイ素子列110に入力される。相補電圧制御ディレイ素子列110においては，６つの直列に接続された補電圧制御ディレイ素子に２分周された相補クロック信号400p/400nが入力され，相補クロック信号400p/400nは，それぞれの補電圧制御ディレイ素子で位相遅延を生じながら伝搬される。
相補電圧制御ディレイ素子列110からの出力信号（本実施の形態においては，６つの直列に接続された補電圧制御ディレイ素子列の最終段からの出力信号）をバッファー413及び414によってバッファーした出力信号105p/105nと，前記相補クロック信号400p/400nをバッファー411及び412によってバッファーした相補クロック信号103p/103nとを多重位相比較回路420で比較する。多重位相比較回路420の出力はループフィルター回路130によって整形され，出力信号104となり，相補電圧制御ディレイ素子列110に入力される。この出力信号104は相補電圧制御ディレイ素子列110の制御電圧信号としてフィードバックされることになる。
等位相多相クロック信号発生回路100においては，相補電圧制御ディレイ素子列110に入力される相補クロック信号400p/400nの周期は，この回路の外部から入力される入力クロック信号101p/101nの２倍となっているため，相補電圧制御ディレイ素子列110からの等位相多相クロック401p/401n，402p/402n，403p/403n，404p/404n，405p/405n及び406p/406nの周期は，入力クロック信号101p/101nの２倍となる。そこで，本実施の形態においては，等位相多相クロック401p/401n，402p/402n，403p/403n，404p/404n，405p/405n及び406p/406nを逓倍回路430に通すことによってそれらの周期を半分にし，入力クロック信号101p/101nの周期に同期した等位相多相クロック111〜116が出力されるような構成を採用している。
図２は，図１に示す本発明の等位相多相クロック信号発生回路の入力クロック信号101p/101nと同期させた際の内部信号のタイミング図を示したものである。図２に示される様に，デューティー比が50%から大きくずれた入力相補クロック信号101p/101nが入力された場合でも，２倍の分周回路410を通した後の相補クロック信号103p/103nは50%のデューティー比が保持されていることが分かる。分周回路410においては，入力相補クロック信号101p/101nの一周期のタイミングで，分周された相補クロック信号の正相103p又は反転相103nを順に同期させるようにしている。言い換えると，この分周回路においては，入力相補クロック信号101p/101nのライズエッジと，相補クロック信号の正相103pのライズエッジ又は反転相103nのライズエッジとを順に同期させるようにしている。図２を用いて具体的に説明すると，分周回路410においては，入力相補クロック信号101p/101nのポイントaと分周された相補クロック信号の正相103pのポイントa’とを同期させ，入力相補クロック信号101p/101nのポイントbと分周された相補クロック信号の正相103nのポイントb’とを同期させ，また入力相補クロック信号101p/101nのポイントcと分周された相補クロック信号の正相103pのポイントc’とを同期させるようにしている。
ここで，多重位相比較回路420において位相比較する相補クロック信号103p/103nのエッジ（本実施の形態においてはライズエッジ）を，相補クロック信号103p /103nの正相（103p）及び反転相（103n）間で交番して切替える事により，結果として，相補電圧制御ディレイ素子列110からの出力信号105p/105nと相補クロック信号103p/103nとを相補クロック信号103p/103nの周期の半分で同期させるようにする。
本実施の形態においては，図２に示されるとおり，相補クロック信号の正相103pと相補電圧制御ディレイ素子列110からの出力信号の反転相105nと（103pにおけるポイントa’と105nにおけるポイントa’’ と）を同期させ，且つ相補クロック信号の反転相103nと相補電圧制御ディレイ素子列110からの出力信号の正相105pと（103nにおけるポイントb’と105pにおけるポイントb’’と）を同期させている。言い換えると，分周された相補クロック信号103p /103nの正相（103p）と反転相（103n）とを，順に，相補型の電圧制御ディレイ素子列110の相補出力信号105p/105nに同期させるようにしている。更に言い換えると，２倍の周期に分周された相補クロック信号103p /103nにおいて，回路に入力される入力クロック信号101p/101nの周期の２倍に相当する位相（360度）だけ離れた相補クロック信号103p /103nと電圧制御ディレイ素子列110からの出力105p/105nとを同期させるのでは無く，回路に入力される入力クロック信号101p/101nの周期に相当する位相（180度）だけ程離れたクロック信号103p /103nと電圧制御ディレイ素子列110からの出力105p/105nとを比較するようにしているのである。
結果として，図２においては，ポイントa’とポイントa’’とを同期させ，ポイントb’とポイントb’’とを同期させ，且つポイントc’とポイントc’’とを同期させていることになる。
以上のような構成をとることにより，相補電圧制御ディレイ素子列110からの各相補ディレイ信号401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n及び406p/406nは，相補クロック信号103p/103nに対して180/6度（=30度）の位相差（D）を有する信号として出力される。相補クロック信号103p/103nは入力相補クロック信号101p/101nの２倍の周期であるので，この位相差（D）は，入力相補クロック信号101p/101nの周期に対しては360/6度（=60度）の位相差に対応する。
次に図３を参照する。図３には，図１に示す本実施の形態の等位相多相クロック信号発生回路に用いられる２倍の分周回路410（図３（A））と多重位相比較回路420（図３（B））の一例が示されている。
分周回路410は，相補出力クロック信号102p/102nを２倍の周期の相補クロック信号400p/400nに変換するものである。図３（A）に示される分周回路410は，３つのCMOS転送ゲート回路801a〜c及び５つのCMOS Inverter回路803を有している。なお，図３（A）に示す分周回路410は一例に過ぎず，本実施の形態以外にも同様の機能を実現する回路であれば，本発明の等位相多相クロック信号発生回路100の分周回路410として用いることができる。
図３に示す分周回路410においては，入力される相補出力クロック信号102p/102nは，３つのCMOS転送ゲート回路801a〜cへ入力される。CMOS転送ゲート回路801b及び801cからなる制御手段802は，図２に示す入力相補クロック信号101p/101nにおけるポイントa，b，cを，それぞれ，分周回路410からの相補クロック信号400p/400nを反転した反転相補クロック信号103p/103nにおけるポイントa’，b’，c’にタイミングを合わせる，即ち同期させる作用を有する制御手段である。
この分周回路410を用いることにより，デューティー比が50%より大きくずれた入力相補クロック信号101p/101nが入力された場合でも，２倍の分周回路410を通した後の相補クロック信号400p/400n （103p/103n）は50%のデューティー比が保持されることになる。
図３（B）に示すとおり，本実施の形態の多重位相比較回路420は２つのCMOS NAND回路804，２つのCMOS NOR回路805及び４つのD型Flip Flop回路806を有している。多重位相比較回路420は，相補クロック信号の正相103pと相補電圧制御ディレイ素子列110からの出力信号の反転相105nとの間の位相を比較し，且つ相補クロック信号の反転相103nと相補電圧制御ディレイ素子列110からの出力信号の正相105pとの間の位相を比較することによって，各信号の位相差を計算出力するものである。なお，図３（B）に示す多重位相比較回路420は一例に過ぎず，本実施の形態以外にも同様の機能を実現する回路であれば，本発明の等位相多相クロック信号発生回路100の多重位相比較回路420として用いることができる。
次に図４を参照する。図４は，図１に示す本実施の形態の等位相多相クロック信号発生回路に用いられる逓倍回路430の一例を示したものである。図４に示すとおり，本実施の形態においては，逓倍回路430は3つのCMOS NAND回路807を有している。なお，図４に示す逓倍回路430は一例に過ぎず，本実施の形態以外にも同様の機能を実現する回路であれば，本発明の等位相多相クロック信号発生回路100の逓倍回路430として用いることができる。
本発明の等位相多相クロック信号発生回路においては，相補電圧制御ディレイ素子列110からの各相補ディレイ信号401p/401n, 402p/402n, 403p/403n, 404p/404n, 405p/405n, 406p/406nはクロックのデューティー比が50%に保持さているので，図４に示すように，逓倍回路430には組合せ論理回路を用いることが可能である。
図５は，図１に示す本実施の形態の等位相多相クロック信号発生回路の相補クロック信号103p/103nと同期した際の内部信号のタイミング図を示したものである。相補電圧制御ディレイ素子列110からの各相補ディレイ信号401p/401n，402p/402n，403p/403n，404p/404n，405p/405n，406p/406nは，相補クロック信号103p/103nに対して180/6度（=30度）の位相差を持った信号として出力される。それらを逓倍回路430に入力することで周期を半分にし，入力相補クロック101p/101nの周期に同期した等位相多相クロック111〜116が出力されることが示されている。
以上説明したとおり，本実施の形態の等位相多相クロック信号発生回路は，本来の入力クロック信号と同一の周期で前記電圧制御ディレイ素子列から出力されるクロック信号が同期される事になる。これにより，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にし，入力クロック信号の周波数変動に追随することを実現しながら，等位相間隔の多相出力クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり，回路規模を小さくでき，半導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノイズを大幅に低減する事が出来るという優れた効果を発揮する。
また，上述の従来の等位相多相クロック信号発生回路においては，入力クロックのデューティー比が30%〜70%の範囲内でしか正常な動作を保証することができなかったが，本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティーが10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの周波数変動に対する高信頼性を実現することができる。
本実施例においては，本発明の等位相多相クロック信号発生回路を用いたシリアルディジタルデータ受信回路について図６を参照しながら説明する。
600はシリアルディジタルデータ受信回路であり，２つのバッファー601，パラレル化回路（De-Serializer）604及びマルチプレクサ回路605並びに等位相多相クロック信号発生回路100を有している。シリアルディジタルデータ受信回路600には，回路外部からリファレンスクロック701とシリアルディジタルデータ702が入力される。
なお，等位相多相クロック信号発生回路100は，上述の実施の形態で説明した回路を用いることができる。また，図６においては，多重位相比較回路を「PD」，ループフィルターを「LPF」，相補電圧制御ディレイ素子列を「VCD」と表記している。
シリアルディジタルデータ受信回路600においては，回路外部から入力されるシリアルディジタルデータ702がバッファー601によって増幅された後，パラレル化回路604に入力される。リファレンスクロック701もバッファー601によって増幅された後，等位相多相クロック信号発生回路100に出力される。
等位相多相クロック信号発生回路100は，バッファー601から出力され，入力される相補クロック信号に基づき等位相多相クロック信号111〜116を生成し，パラレル化回路604及び回路外部へ出力する。
パラレル化回路604は，等位相多相クロック信号111〜116に基づき入力されるシリアルディジタルデータ702をパラレル化しパラレルデータを生成し，マルチプレクサ回路605へ出力する。マルチプレクサ回路605は，入力されるパラレルデータをタイミングに応じて選択し，回路外部へ出力する。
本実施例のシリアルディジタルデータ受信回路においても，上述の実施の形態で説明した等位相多相クロック信号発生回路を用いている。この等位相多相クロック信号発生回路は，本来の入力クロック信号と同一の周期で前記電圧制御ディレイ素子列から出力されるクロック信号が同期される事になる。これにより，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にし入力クロックの周波数変動に追随することを実現しながら，等位相間隔の多相出力クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり，本実施例のシリアルディジタルデータ受信回路の回路規模を小さくでき，半導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノイズを大幅に低減する事が出来るという優れた効果を発揮する。
また，上述の従来の等位相多相クロック信号発生回路を用いたシリアルディジタルデータ受信回路においては，入力クロック信号のデューティー比が30%〜70%の範囲内でしか正常な動作を保証することができなかったが，本実施例に用いた等位相多相クロック信号発生回路は，入力クロック信号のデューティーが10%〜90%という広範囲で動作可能であり，ジッター等の影響による入力クロックの周波数変動に対する高信頼性を実現することができる。
以上説明したとおり，本発明の等位相多相クロック信号発生回路は，入力クロック信号のデューティー比とは独立に出力等位相多相クロック信号のデューティー比を一定にし入力クロックの周波数変動に追随することを実現しながら，等位相間隔の多相出力クロック列を得る為に必要な電圧制御ディレイ素子列の総数を削減することが可能となり，本実施例のシリアルディジタルデータ受信回路の回路規模を小さくでき，半導体基板上の回路面積を小さくすることができ，消費電力の低減，さらには動作ノイズを大幅に低減する事が出来るという優れた効果を発揮する。
よって，本発明の等位相多相クロック信号発生回路は，シリアルディジタル伝送システムにおけるシリアルディジタルデータ受信回路に用いることができるのはもとより，等位相多相クロック信号が必要とされるあらゆる電子回路に用いることができる。
本発明の等位相多相クロック信号発生回路の実施の形態を示す図である。 図１に示す本発明の等位相多相クロック信号発生回路の入力クロック信号101p/101nと同期させた際の内部信号のタイミング図である。 ２倍の分周回路の回路例を示す図である。 １／２の逓倍回路の回路例を示す図である。 図１に示す本実施の形態の等位相多相クロック信号発生回路の相補クロック信号103p/103nと同期した際の内部信号のタイミング図である。 本発明の等位相多相クロック信号発生回路を用いたシリアルディジタルデータ受信回路の一実施例を示す図である。 従来の等位相多相クロック信号発生回路を示す図である。 図７に示す従来の等位相多相クロック信号発生回路において，相補クロック信号1101p/1101nの周期と同期させた際の内部信号のタイミング図である。 図７に示す従来例のDLL回路を用いた等位相多相クロック信号発生回路にデューティー比が50%から大きくずれた入力クロック1101p/1101nが入力された場合の内部信号のタイミング図である。 従来の等位相多相クロック信号発生回路を示す図である。 図１０に示す従来の等位相多相クロック信号発生回路において，相補クロック信号1101p/1101nの周期と同期させた際の内部信号のタイミング図である。
符号の説明
100 等位相多相クロック信号発生回路
102 前置増幅回路
110 相補電圧制御ディレイ素子列
130 ループフィルター回路
410 ２倍の分周回路
411，412，413，414 バッファー
420 多重位相比較回路
430 逓倍回路
101p/101n 相補クロック信号
111〜116 等位相多相クロック信号

Claims (14)

  1. 入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号の一周期のタイミングで，前記第２の相補クロック信号の正相又は反転相を順に同期させる制御手段を有する分周回路と，
    直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，
    前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，
    前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，
    を有する等位相多相クロック信号発生回路。
  2. 入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号のライズエッジと，前記第２の相補クロック信号の正相のライズエッジ又は反転相のライズエッジとを順に同期させる制御手段を有する分周回路と，
    直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，
    前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，
    前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，
    を有する等位相多相クロック信号発生回路。
  3. 前記多重位相比較回路においては，前記第２の相補クロック信号の正相又は反転相を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる請求項１又は２に記載の等位相多相クロック信号発生回路。
  4. 前記多重位相比較回路においては，前記第２の相補クロック信号の正相と前記相補電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第２の相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正相とを同期させる請求項１乃至３の何れか一に記載の等位相多相クロック信号発生回路。
  5. 前記多重位相比較回路においては，前記第２の相補クロック信号の正相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズエッジとを同期させ，且つ前記第２の相補クロック信号の逆相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させる請求項１乃至４の何れか一に記載の等位相多相クロック信号発生回路。
  6. 前記第１の相補クロック信号のデューティー比は10〜90%の範囲内である請求項１乃至５の何れか一に記載の等位相多相クロック信号発生回路。
  7. 前記等位相多相クロック信号の周期を変換する逓倍回路を更に有する請求項１乃至６の何れか一に記載の等位相多相クロック信号発生回路。
  8. 入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号の一周期のタイミングで，前記第２の相補クロック信号の正相又は反転相を順に同期させる制御手段を有する分周回路と，
    直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，
    前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，
    前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，
    を有する等位相多相クロック信号発生回路と，
    入力されるシリアルディジタルデータを，前記等位相多相クロック信号に基づいてパラレル化するパラレル化回路と，
    を有するシリアルディジタルデータ受信回路。
  9. 入力される第１の相補クロック信号を２分周し，デューティー比が一定の第２の相補クロック信号を発生する分周回路であって，前記第１の相補クロック信号のライズエッジと，前記第２の相補クロック信号の正相のライズエッジ又は反転相のライズエッジとを順に同期させる制御手段を有する分周回路と，
    直列に接続された複数の電圧制御ディレイ素子を有する相補電圧制御ディレイ回路であって，前記第２の相補クロック信号が入力され，前記複数の電圧制御ディレイ素子それぞれから位相差を有する等位相多相クロック信号を発生し，且つ前記複数の電圧制御ディレイ素子の最終段から相補出力信号を発生する相補電圧制御ディレイ回路と，
    前記相補電圧制御ディレイ回路の前記相補出力信号と前記第２の相補クロック信号との位相比較を行う多重位相比較回路と，
    前記多重位相比較回路からの出力信号を整形し，前記相補電圧制御ディレイ回路の前記複数の電圧制御ディレイ素子へ制御電圧信号として信号を出力するループフィルターと，
    を有する等位相多相クロック信号発生回路と，
    入力されるシリアルディジタルデータを，前記等位相多相クロック信号に基づいてパラレル化するパラレル化回路と，
    を有するシリアルディジタルデータ受信回路。
  10. 前記多重位相比較回路においては，前記第２の相補クロック信号の正相又は反転相を，順に，前記相補電圧制御ディレイ回路の前記相補出力信号に同期させる請求項８又は９に記載のシリアルディジタルデータ受信回路。
  11. 前記多重位相比較回路においては，前記第２の相補クロック信号の正相と前記相補電圧制御ディレイ回路の前記相補出力信号の反転相とを同期させ，且つ前記第２の相補クロック信号の逆相と前記相補電圧制御ディレイ回路の前記相補出力信号の正相とを同期させる請求項８乃至１０の何れか一に記載のシリアルディジタルデータ受信回路。
  12. 前記多重位相比較回路においては，前記第２の相補クロック信号の正相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の反転相のライズエッジとを同期させ，且つ前記第２の相補クロック信号の逆相のライズエッジと前記相補電圧制御ディレイ回路の前記相補出力信号の正相のライズエッジとを同期させる請求項８乃至１１の何れか一に記載のシリアルディジタルデータ受信回路。
  13. 前記第１の相補クロック信号のデューティー比は10〜90%の範囲内である請求項８乃至１２の何れか一に記載のシリアルディジタルデータ受信回路。
  14. 前記等位相多相クロック信号の周期を変換する逓倍回路を更に有する請求項８乃至１３の何れか一に記載のシリアルディジタルデータ受信回路。
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