KR20220001578A - 대칭적인 구조를 갖는 클럭 변환 회로 - Google Patents

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Abstract

본 발명에서의 클럭 변환 회로는 제1 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 제1 입력 클럭보다 위상이 90도 늦은 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치, 제2 입력 클럭을 수신하는 제2 입력 노드, 및 제2 노드 사이에 연결되고, 제1 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치, 및 제1 노드 및 접지 노드 사이에 연결되고, 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함한다.

Description

대칭적인 구조를 갖는 클럭 변환 회로{CLOCK CONVERSION CIRCUIT WITH SYMMETRIC STRUCTURE}
본 발명은 클럭 변환 회로에 관한 것으로, 좀 더 상세하게는, 듀티 변환에 사용되는 입력 클럭의 에지 타입들이 일치하고, 출력단이 대칭적인 구조를 갖는 클럭 변환 회로에 관한 것이다.
메모리 장치는 데이터를 생성, 처리, 또는 저장하기 위한 다양한 회로들을 포함할 수 있다. 예를 들어, 메모리 장치는 클럭 신호, 데이터 신호, 및 커맨드 신호를 기반으로 데이터를 저장하거나 또는 데이터를 출력하기 위한 다양한 회로들을 포함할 수 있다. 최근, 메모리 장치에서 처리되는 데이터의 양이 증가함에 따라, 클럭 신호의 주파수가 증가하고 있다.
메모리 장치에서 높은 주파수의 클럭 신호를 직접 처리하는 것이 부담이 되므로, 메모리 장치는 위상이 다른 복수의 클럭 신호들을 사용할 수 있고, 메모리 장치는 클럭 신호의 듀티를 변환시킬 수 있다. 이 때, 변환된 클럭 신호의 스큐(skew) 또는 듀티 에러와 같은 요인은 메모리 장치의 오작동을 야기하거나 저장된 데이터의 신뢰도를 저하시킬 수 있다. 이에 따라, 스큐 및 듀티 에러에 강인한 클럭 변환 회로가 요구된다.
본 발명의 목적은 듀티 변환에 사용되는 입력 클럭의 에지 타입들이 일치하고, 출력단이 대칭적인 구조를 갖는 클럭 변환 회로를 제공하는데 있다.
본 발명의 실시 예에 따른 클럭 변환 회로는, 제1 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 90도 늦은 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치, 상기 제2 입력 클럭을 수신하는 제2 입력 노드, 및 상기 제2 노드 사이에 연결되고, 상기 제1 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치, 및 상기 제1 노드 및 접지 노드 사이에 연결되고, 상기 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함한다.
본 발명의 실시 예에 따른 클럭 변환 회로는, 제1 내지 제4 입력 클럭들을 포함하는 입력 포-페이즈 클럭(input four-phase clock)을 기반으로, 제1 내지 제4 출력 클럭들을 포함하는 출력 포-페이즈 클럭(output four-phase clock)을 생성하는, 제1 내지 제4 클럭 회로들을 포함하되, 상기 제1 클럭 회로는 상기 제2 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치, 상기 제1 입력 클럭을 수신하는 제2 입력 노드, 및 제2 노드 사이에 연결되고, 상기 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치, 및 상기 제2 노드 및 접지 노드 사이에 연결되고, 상기 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함한다.
본 발명의 실시 예에 따른 클럭 변환 회로는, 제1 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 90도 늦은 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치, 상기 제2 입력 클럭을 수신하는 제2 입력 노드, 및 상기 제2 노드 사이에 연결되고, 상기 제1 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치, 및 상기 제1 노드 및 전원 노드 사이에 연결되고, 상기 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함한다.
본 발명에 따르면, 듀티 변환에 사용되는 입력 클럭의 에지 타입들을 일치시키고, 출력단을 대칭적인 구조로 설계함으로써, 스큐 및 듀티 에러에 강인한 클럭 변환 회로가 제공된다.
또한, 래치 인버터를 추가하여 외부 노이즈에 강인한 클럭 변환 회로가 제공된다. 그리고, 불필요한 인버터를 제거하여 전력 소모 및 칩 면적이 감소한 클럭 변환 회로가 제공된다.
도 1은 클럭 변환 회로를 도시하는 블록도이다.
도 2는 도 1의 클럭 변환 회로에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다.
도 3a는 클럭 변환 회로를 예시적으로 구체화한 회로도이다.
도 3b는 도 3a의 클럭 변환 회로에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다.
도 4a는 클럭 변환 회로를 예시적으로 구체화한 회로도이다.
도 4b는 도 4a의 클럭 변환 회로에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다.
도 5a는 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 5b는 도 5a의 클럭 변환 회로에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다.
도 5c는 도 5a의 제1 내지 제4 클럭 회로들을 예시적으로 구체화한 블록도이다.
도 6은 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 7은 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 회로도이다.
도 8은 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 회로도이다.
도 9는 본 발명의 실시 예에 따른 래치 인버터들을 포함하는 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 10은 본 발명의 실시 예에 따른 버퍼들을 포함하는 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 11은 본 발명의 실시 예에 따른 간소화된 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 12a는 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 12b는 도 12a의 클럭 변환 회로에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다.
도 12c는 도 12a의 제1 내지 제4 클럭 회로들을 예시적으로 구체화한 블록도이다.
도 13은 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 14는 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 회로도이다.
도 15는 본 발명의 실시 예에 따른 클럭 변환 회로를 예시적으로 구체화한 회로도이다.
도 16은 본 발명의 실시 예에 따른 래치 인버터들을 포함하는 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 17은 본 발명의 실시 예에 따른 버퍼들을 포함하는 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 18은 본 발명의 실시 예에 따른 간소화된 클럭 변환 회로를 예시적으로 구체화한 블록도이다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 도시하는 블록도이다.
도 20은 도 19의 메모리 장치를 예시적으로 구체화한 블록도이다.
도 21은 도 20의 입출력(I/O) 회로를 예시적으로 구체화한 회로도이다.
도 22는 도 21의 DQ 패드에서 생성된 데이터 신호를 예시적으로 도시하는 그래프이다.
도 23은 본 발명의 실시 예에 따른 메모리 모듈을 예시적으로 도시하는 블록도이다.
도 24는 본 발명의 실시 예에 따른 전자 시스템을 예시적으로 도시하는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다. 이하에서, 설명의 편의를 위하여, 유사한 구성 요소들은 동일하거나 또는 유사한 참조 번호를 사용하여 표현된다.
이하의 도면들 또는 상세한 설명에서의 모듈들은 도면에 도시되거나 또는 상세한 설명에 기재된 구성 요소 이외에 다른 것들과 연결될 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 직접적 또는 비직접적일 수 있다. 모듈들 또는 구성 요소들 사이의 연결은 각각 통신에 의한 연결이거나 또는 물리적인 접속일 수 있다.
도 1은 클럭 변환 회로(100)를 도시하는 블록도이다. 도 1을 참조하면, 클럭 변환 회로(100)는 입력 클럭 생성기(ICG)로부터 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 수신하고, 제1 내지 제4 출력 클럭들(OCLK1~OCLK4) 및 반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)을 생성한다.
제1 내지 제4 입력 클럭들(ICLK1~ICLK4) 각각은 제1 논리 상태(예를 들어, 논리 하이 레벨) 및 제2 논리 상태(예를 들어, 논리 로우 레벨)가 일정한 주기로 반복되는 클럭 신호들일 수 있다. 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)은 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)과 다른 듀티를 갖는 클럭 신호들일 수 있다. 듀티는 제1 논리 상태 및 제2 논리 상태를 갖는 시간 주기 내에서 제1 논리 상태에 대응하는 시간 구간이 차지하는 비율을 의미할 수 있다.
반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)은 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)의 논리 상태가 반전된 클럭 신호일 수 있다. 이에 대한 보다 상세한 설명은 도 2와 함께 후술될 것이다.
즉, 클럭 변환 회로(100)는 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)의 듀티(duty)를 변환시키는 회로일 수 있다. 예를 들어, 제1 출력 클럭(OCLK1)의 듀티는 제1 입력 클럭(ICLK1)의 듀티의 절반일 수 있다.
클럭 변환 회로(100)는 입력 클럭 생성기(ICG)로부터 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 수신할 수 있다. 입력 클럭 생성기(ICG)는 기준 클럭(RCLK)을 기반으로 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 생성할 수 있다. 이 때, 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)은 주기 및 듀티가 동일하되, 위상만 다른 신호들일 수 있다.
예를 들어, 제1 입력 클럭(ICLK1)은 기준 클럭(RCLK)과 위상이 같을 수 있다. 제2 입력 클럭(ICLK2)은 기준 클럭(RCLK)보다 위상이 90도 늦을 수 있다. 제3 입력 클럭(ICLK3)은 기준 클럭(RCLK)보다 위상이 180도 늦을 수 있다. 제4 입력 클럭(ICLK4)은 기준 클럭(RCLK)보다 위상이 270도 늦을 수 있다. 즉, 입력 클럭 생성기(ICG)는 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 포함하는 입력 포-페이즈 클럭(input four-phase clock)을 생성하는 장치일 수 있다.
클럭 변환 회로(100)는 제1 내지 제4 클럭 회로들(110~140)을 포함할 수 있다. 제1 클럭 회로(110)는 제1 및 제2 입력 클럭들(ICLK1, ICLK2)을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 제2 클럭 회로(120)는 제2 및 제3 입력 클럭들(ICLK2, ICLK3)을 기반으로 제2 출력 클럭(OCLK2) 및 반전된 제2 출력 클럭(OLCK2B)을 생성할 수 있다. 제3 클럭 회로(130)는 제3 및 제4 입력 클럭들(ICLK3, ICLK4)을 기반으로 제3 출력 클럭(OCLK3) 및 반전된 제3 출력 클럭(OCLK3B)을 생성할 수 있다. 제4 클럭 회로(140)는 제4 및 제1 입력 클럭들(ICLK4, ICLK1)을 기반으로 제4 출력 클럭(OCLK4) 및 반전된 제4 출력 클럭(OCLK4B)을 생성할 수 있다.
즉, 클럭 변환 회로(100)는 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 포함하는 입력 포-페이즈 클럭을 기반으로, 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)을 포함하는 출력 포-페이즈 클럭(output four-phase clock) 및 반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)을 포함하는 반전된 출력 포-페이즈 클럭을 생성하는 장치일 수 있다.
예시적인 실시 예에서, 듀티 에러 또는 스큐(skew)가 없다고 가정할 때, 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)은 주기 및 듀티가 동일하되, 위상만 다른 신호들일 수 있다. 예를 들어, 제1 출력 클럭(OCLK1)의 위상이 0도라고 가정할 때, 제2 내지 제4 출력 클럭들(OCLK2~OLCK4)의 위상들은 각각 90도, 180도 및 270도일 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 입력 포-페이즈 클럭을 기반으로, 출력 포-페이즈 클럭 및 반전된 출력 포-페이즈 클럭을 생성하는 클럭 변환 회로(100)가 제공될 수 있다.
도 2는 도 1의 클럭 변환 회로(100)에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다. 도 2를 참조하면, 시간에 따른 입력 클럭들(ICLK1~ICLK4)의 파형들, 출력 클럭들(OCLK1~OCLK4)의 파형들, 및 반전된 출력 클럭들(OCLK1B~OCLK4B)의 파형들이 도시된다. 가로 방향은 시간을 나타낸다. 세로 방향은 논리 상태를 나타낸다.
제1 입력 클럭(ICLK1)은 제1 논리 상태 및 제2 논리 상태가 주기적으로 반복되는 클럭 신호일 수 있다. 제1 입력 클럭(ICLK1)은 주기(Tp) 및 듀티(Dy1)를 가질 수 있다. 예를 들어, 주기(Tp)는 시점(T0) 및 시점(T4) 사이의 시간 구간에 대응할 수 있다. 예를 들어, 듀티(Dy1)는 50%일 수 있다.
예시적인 실시 예에서, 제1 입력 클럭(ICLK1)은 시점(T0) 및 시점(T2) 사이의 시간 구간에서 제1 논리 상태를 가질 수 있다. 제1 입력 클럭(ICLK1)은 시점(T2) 및 시점(T4) 사이의 시간 구간에서 제2 논리 상태를 가질 수 있다. 예를 들어, 제1 논리 상태는 논리 하이 레벨일 수 있다. 제2 논리 상태는 논리 로우 레벨일 수 있다.
제2 내지 제4 입력 클럭(ICLK2~ICLK4)은 제1 입력 클럭(ICLK1)과 위상이 다를 수 있다. 예를 들어, 제2 입력 클럭(ICLK2)은 제1 입력 클럭(ICLK1)보다 위상이 90도 늦을 수 있다. 제3 입력 클럭(ICLK3)은 제1 입력 클럭(ICLK1)보다 위상이 180도 늦을 수 있다. 제4 입력 클럭(ICLK4)은 제1 입력 클럭(ICLK1)보다 위상이 270도 늦을 수 있다.
이 때, 시점(T0) 및 시점(T1) 사이의 시간 구간은 90도의 위상에 대응할 수 있다. 시점(T0) 및 시점(T2) 사이의 시간 구간은 180도의 위상에 대응할 수 있다. 시점(T0) 및 시점(T3) 사이의 시간 구간은 270도의 위상에 대응할 수 있다.
제1 출력 클럭(OCLK1)은 제1 논리 상태 및 제2 논리 상태가 주기적으로 반복되는 클럭 신호일 수 있다. 이 때, 제1 출력 클럭(OCLK1)의 듀티(Dy2)는 제1 입력 클럭(ICLK1)의 듀티(Dy1)와 다를 수 있다. 예를 들어, 듀티(Dy1)는 50%일 수 있다. 듀티(Dy2)는 25%일 수 있다.
예시적인 실시 예에서, 제1 출력 클럭(OCLK1)은 시점(T0) 및 시점(T1) 사이의 시간 구간에서 제1 논리 상태를 가질 수 있다. 제1 출력 클럭(OCLK1)은 시점(T1) 및 시점(T4) 사이의 시간 구간에서 제2 논리 상태를 가질 수 있다.
제2 내지 제4 출력 클럭들(OCLK2~OCLK4)은 제1 출력 클럭(OCLK1)과 위상이 다를 수 있다. 예를 들어, 제2 출력 클럭(OCLK2)은 제1 출력 클럭(OCLK1)보다 위상이 90도 늦을 수 있다. 제3 출력 클럭(OCLK3)은 제1 출력 클럭(OCLK1)보다 위상이 180도 늦을 수 있다. 제4 출력 클럭(OCLK4)은 제1 출력 클럭(OCLK1)보다 위상이 270도 늦을 수 있다.
반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)은 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)의 논리 상태가 반전된 신호들일 수 있다. 예를 들어, 시점(T0) 및 시점(T1) 사이의 시간 구간에서, 제1 출력 클럭(OCLK1)은 제1 논리 상태를 갖고, 반전된 제1 출력 클럭(OCLK1B)은 제2 논리 상태를 가질 수 있다. 예를 들어, 시점(T1) 및 시점(T4) 사이의 시간 구간에서, 제1 출력 클럭(OCLK1)은 제2 논리 상태를 갖고, 반전된 제1 출력 클럭(OCLK1B)은 제1 논리 상태를 가질 수 있다.
도 3a는 클럭 변환 회로(100a)를 예시적으로 구체화한 회로도이다. 도 3a를 참조하면, 클럭 변환 회로(100a)는 제1 내지 제4 클럭 회로들(110a~140a)을 포함할 수 있다. 제1 내지 제4 클럭 회로들(110a~140a)은 각각 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)을 출력할 수 있다.
좀 더 상세하게는, 제1 클럭 회로(110a)는 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 제2 내지 제4 클럭 회로들(120a~140a)은 제1 클럭 회로(110a)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(120a~140a)의 상세한 구조는 생략된다.
제1 클럭 회로(110a)는 제1 입력 클럭(ICLK1) 및 제4 입력 클럭(ICLK4)의 NAND 논리 연산 결과를 반전시켜서 제1 출력 클럭(OCLK1)을 생성할 수 있다. 제1 클럭 회로(110a)는 제3 입력 클럭(ICLK3)의 반전된 값 및 제2 입력 클럭(ICLK2)의 반전된 값에 NAND 논리 연산을 수행하여 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 다만, 듀티 변환에 사용되는 입력 클럭들(ICLK1~ICLK4)의 에지 타입들이 상이하여, 입력 클럭들(ICLK1~ICLK4)의 듀티 에러에 취약한 문제가 있다. 이에 대한 상세한 설명은 도 3b를 참조하여 후술된다.
도 3b는 도 3a의 클럭 변환 회로(100a)에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다. 도 3a 및 도 3b를 참조하면, 제1 입력 클럭(ICLK1)의 파형, 제4 입력 클럭(ICLK4)의 파형, 제1 출력 클럭(OCLK1)의 파형, 및 반전된 제1 출력 클럭(OCLK1B)의 파형이 예시적으로 도시된다. 가로 방향은 시간을 나타낸다. 세로 방향은 논리 상태를 나타낸다. 제1 입력 클럭(ICLK1)은 주기(Tp)를 가질 수 있다.
예시적인 실시 예에서, 제1 클럭 회로(110a)는 제1 입력 클럭(ICLK1) 및 제4 입력 클럭(ICLK4)의 NAND 논리 연산을 수행할 수 있다. 시점(Ta1)에서, 제1 클럭 회로(110a)는 제1 입력 클럭(ICLK1)의 상승 에지를 기반으로 제1 출력 클럭(OCLK1)의 논리 상태를 변화시킬 수 있다. 상승 에지는 클럭 신호의 논리 상태가 로우 레벨에서 하이 레벨로 전환되는 것을 가리킬 수 있다. 시점(Ta2)에서, 제1 클럭 회로(110a)는 제4 입력 클럭(ICLK4)의 하강 에지를 기반으로 제1 출력 클럭(OCLK1)의 논리 상태를 변화시킬 수 있다. 하강 에지는 클럭 신호의 논리 상태가 하이 레벨에서 로우 레벨로 전환되는 것을 가리킬 수 있다.
예시적인 실시 예에서, 클럭 변환 회로(100a)를 포함하는 반도체 장치의 공정 또는 열화로 인해서, 입력 클럭들(ICLK1~ICLK4)은 듀티 에러를 가질 수 있다. 듀티 에러는 실제 듀티 값이 의도된 듀티 값과 다른 것을 의미할 수 있다. 상이한 타입의 에지들을 기반으로 동작하는 클럭 변환 회로(100a)는 입력 클럭들(ICLK1~ICLK4)의 듀티 에러에 취약할 수 있다. 이에 따라, 동일한 타입의 에지들을 기반으로 출력 클럭을 생성하는 기법이 요구된다.
도 4a는 클럭 변환 회로(100b)를 예시적으로 구체화한 회로도이다. 도 4a를 참조하면, 클럭 변환 회로(100b)는 제1 내지 제4 클럭 회로들(110b~140b)을 포함할 수 있다. 제1 내지 제4 클럭 회로들(110b~140b)은 각각 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)에 대응한다. 제1 클럭 회로(110b)는 제1 및 제2 입력 클럭들(ICLK1, ICLK2)을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다.
제2 내지 제4 클럭 회로들(120b~140b)은 제1 클럭 회로(110b)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(120b~140b)의 상세한 구조는 생략된다.
제1 클럭 회로(110b)는, 제1 입력 클럭(ICLK1)이 하이 레벨인 제1 논리 상태를 가질 때, 노드(Nx1)에 제2 입력 클럭(ICLK2)을 제공할 수 있다. 제1 클럭 회로(110b)는, 제1 입력 클럭(ICLK1)이 제2 논리 상태를 가질 때, 인버터(INVx)를 통해 노드(Nx2)의 전압을 노드(Nx1)로 피드백시킬 수 있다. 인버터(INVx)는 전원 전압(Vdd) 및 그라운드(GND)를 기반으로 구동될 수 있다. 반전된 제1 출력 클럭(OCLK1B)과 유사한 파형의 전압이 노드(Nx1)에서 형성될 수 있다.
제1 클럭 회로(110b)는 노드(Nx1)의 전압을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 모두를 생성할 수 있다. 즉, 도 3a의 제1 클럭 회로(110a)와 달리, 제1 클럭 회로(110b)는 동일한 타입의 에지들을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다.
다만, 제1 클럭 회로(110b)에서는, 노드(Nx1)과 연결된 출력단(예를 들어, 인버터(INV)들)이 비대칭적인 구조를 가짐에 따라, 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이의 시간 오차가 발생할 수 있다. 이에 대한 상세한 설명은 도 4b를 참조하여 후술된다.
도 4b는 도 4a의 클럭 변환 회로(100b)에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다. 도 4a 및 도 4b를 참조하면, 제1 입력 클럭(ICLK1)의 파형, 제2 입력 클럭(ICLK2)의 파형, 제1 출력 클럭(OCLK1)의 파형, 및 반전된 제1 출력 클럭(OCLK1B)의 파형이 예시적으로 도시된다. 가로 방향은 시간을 나타낸다. 세로 방향은 논리 상태를 나타낸다. 제1 입력 클럭(ICLK1)은 주기(Tp)를 가질 수 있다.
예시적인 실시 예에서, 제1 클럭 회로(110b)는 제1 입력 클럭(ICLK1)의 상승 에지 및 제2 입력 클럭(ICLK2)의 상승 에지를 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 즉, 제1 클럭 회로(110b)는 동일한 타입의 에지들을 기반으로 동작하므로, 입력 클럭들(ICLK1~ICLK4)의 듀티 에러에 강인할 수 있다.
예시적인 실시 예에서, 제1 클럭 회로(110b)의 노드(Nx1)과 연결된 출력단(예를 들어, 인버터(INV)들)이 비대칭적인 구조를 가짐에 따라, 스큐가 발생할 수 있다. 좀 더 상세하게는, 제1 출력 클럭(OCLK1)은 노드(Nx1)과 직렬로 연결된 3개의 인버터(INV)들에 의해 생성될 수 있다. 반전된 제1 출력 클럭(OCLK1B)은 노드(Nx1)과 직렬로 연결된 2개의 인버터(INV)들에 의해 생성될 수 있다. 인버터(INV)들에 의해 지연된 시간이 다르므로, 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이에 스큐가 발생할 수 있다.
예를 들어, 직렬로 연결된 3개의 인버터(INV)들에 의해 생성되는 제1 출력 클럭(OCLK1)은 3개의 인버터(INV)들의 동작들에 의해 시간 구간(Tx1)만큼 지연될 수 있다. 시간 구간(Tx1)은 시점(Tb1) 및 시점(Tb3) 사이의 구간일 수 있다. 직렬로 연결된 2개의 인버터(INV)들에 의해 생성되는 반전된 제1 출력 클럭(OCLK1B)은 2개의 인버터(INV)들의 동작들에 의해 시간 구간(Tx2)만큼 지연될 수 있다. 시간 구간(Tx2)은 시점(Tb1) 및 시점(Tb2) 사이의 구간일 수 있다. 이 때, 시간 구간(Tx1)은 시간 구간(Tx2)보다 길 수 있다.
상술된 바와 같이, 제1 클럭 회로(110b)는 동일한 타입의 에지들을 기반으로 동작한다는 이점을 갖지만, 비대칭적인 구조의 출력단을 가짐에 따라, 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이에 스큐가 발생하는 한계를 갖는다. 이에 따라, 동일한 타입의 에지들을 기반으로 출력 클럭을 생성하되, 대칭적인 구조를 갖는 클럭 회로가 요구된다.
도 5a는 본 발명의 실시 예에 따른 클럭 변환 회로(1100)를 예시적으로 구체화한 블록도이다. 도 5a를 참조하면, 클럭 변환 회로(1100)는 제1 내지 제4 클럭 회로들(1110~1140)을 포함할 수 있다. 제1 클럭 회로(1110)는 제1 입력 클럭(ICLK1) 및 제2 입력 클럭(ICLK2)을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 제2 내지 제4 클럭 회로들(1120~1140)의 상세한 구조는 도 5c와 함께 후술될 것이다.
제1 클럭 회로(1110)는 제1 스위치(SW1), 제2 스위치(/SW2), 제3 스위치(SW3), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다. 이 때, 제2 스위치(/SW2)의 기호(“/”)는 해당 스위치가 반전된 논리 상태에 응답하여 동작하는 것을 의미할 수 있다. 예를 들어, 순차적으로 제1 논리 상태 및 제2 논리 상태를 갖는 클럭 신호가 제1 스위치(SW1) 및 제2 스위치(/SW2)에 인가되는 경우, 제1 스위치(SW1)는 클럭 신호가 제1 논리 상태인 시간 구간에서 턴 온 되고, 제2 스위치(/SW2)는 클럭 신호가 제2 논리 상태인 시간 구간에서 턴 온 될 수 있다.
제1 클럭 회로(1110)는 제1 입력 노드(Ni1)를 통해 제2 입력 클럭(ICLK2)을 수신할 수 있다. 제1 클럭 회로(1110)는 제2 입력 노드(Ni2)를 통해 제1 입력 클럭(ICLK1)을 수신할 수 있다. 제1 클럭 회로(1110)는 제1 출력 노드(No1)를 통해 제1 출력 클럭(OCLK1)을 출력할 수 있다. 제1 클럭 회로(1110)는 제2 출력 노드(No2)를 통해 반전된 제1 출력 클럭(OCLK1B)을 출력할 수 있다.
제1 입력 클럭(ICLK1) 및 제2 입력 클럭(ICLK2)은 주기 및 듀티가 서로 같고, 제1 논리 상태 및 제2 논리 상태가 주기적으로 반복되는 클럭 신호들일 수 있다. 제2 입력 클럭(ICLK2)은 제1 입력 클럭(ICLK1)보다 위상이 90도 늦을 수 있다. 제1 출력 클럭(OCLK1)은 제1 입력 클럭(ICLK1)과 주기가 같고 제1 입력 클럭(ICLK1)보다 듀티가 짧은 클럭 신호일 수 있다. 반전된 제1 출력 클럭(OCLK1B)은 제1 출력 클럭(OCLK1)의 논리 상태가 반전된 신호일 수 있다.
제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결될 수 있다. 제1 스위치(SW1)는 제2 입력 노드(Ni2)의 제1 입력 클럭(ICLK1)의 제1 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제1 스위치(SW1)는 제1 입력 클럭(ICLK1)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 온 되고, 제1 입력 클럭(ICLK1)이 제2 논리 상태(예를 들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제2 스위치(/SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 스위치(/SW2)는 제1 입력 노드(Ni1)의 제2 입력 클럭(ICLK2)의 제2 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제2 스위치(/SW2)는 제2 입력 클럭(ICLK2)이 제2 논리 상태(예를 들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 온 되고, 제2 입력 클럭(ICLK2)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제3 스위치(SW3)는 제2 노드(N2) 및 접지 노드 사이에 연결될 수 있다. 접지 노드는 그라운드(GND)가 제공되는 노드일 수 있다. 그라운드(GND)는 제2 논리 상태(예를 들어, 논리 로우 레벨)에 대응하는 전압일 수 있다. 제3 스위치(SW3)는 제1 입력 노드(Ni1)의 제2 입력 클럭(ICLK2)의 제1 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제3 스위치(SW3)는 제2 입력 클럭(ICLK2)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 온 되고, 제2 입력 클럭(ICLK2)이 제2 논리 상태(예를 들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제1 인버터(INV1)는 제1 노드(N1) 및 제1 출력 노드(No1) 사이에 연결될 수 있다. 제1 인버터(INV1)는 제1 노드(N1)의 전압을 반전시켜서 제1 출력 노드(No1)로 출력할 수 있다. 전압을 반전시키는 것은 논리 상태를 반전시키는 것을 의미할 수 있다. 예를 들어, 제1 노드(N1)에서의 전압이 제1 논리 상태에 대응할 때, 제1 인버터(INV1)는 제2 논리 상태에 대응하는 전압을 제1 출력 노드(No1)로 출력할 수 있다. 제1 노드(N1)에서의 전압이 제2 논리 상태에 대응할 때, 제1 인버터(INV1)는 제2 논리 상태에 대응하는 전압을 제1 출력 노드(No1)로 출력할 수 있다.
제2 인버터(INV2)는 제2 노드(N2) 및 제2 출력 노드(No2) 사이에 연결될 수 있다. 제2 인버터(INV2)는 제2 노드(N2)의 전압을 반전시켜서 제2 출력 노드(No2)로 출력할 수 있다.
본 발명의 실시 예에 따른 클럭 변환 회로(1100)에서는, 출력단들이 대칭적인 구조를 가질 수 있다. 예를 들어, 제1 출력 클럭(OCLK1)이 생성되는 제1 출력 노드(No1) 및 제1 입력 노드(Ni1) 사이의 경로 상에 하나의 스위치 및 하나의 인버터가 개제(interpose)될 수 있다. 반전된 제1 출력 클럭(OCLK1B)이 생성되는 제2 출력 노드(No2) 및 제2 입력 노드(Ni2) 사이에 하나의 스위치 및 하나의 인버터가 개제될 수 있다. 제1 출력 클럭(OCLK1)을 위한 스위치 및 인버터의 수는 반전된 제1 출력 클럭(OCLK1B)을 위한 스위치 및 인버터의 수와 동일하므로, 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이에 스큐가 억제될 수 있다.
본 발명의 실시 예에 따른 클럭 변환 회로(1100)에서는, 동일한 타입의 에지들을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성하는 제1 클럭 회로(1110)가 제공된다. 클럭 변환 회로(1100)의 제1 클럭 회로(1110)가 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성하는 과정은 도 5b와 함께 후술된다.
도 5b는 도 5a의 클럭 변환 회로(1100)에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다. 도 5a 및 도 5b를 참조하면, 제1 입력 클럭(ICLK1)의 파형, 제2 입력 클럭(ICLK2)의 파형, 제1 출력 클럭(OCLK1)의 파형, 및 반전된 제1 출력 클럭(OCLK1B)의 파형이 예시적으로 도시된다. 가로 방향은 시간을 나타낸다. 세로 방향은 논리 상태를 나타낸다.
제1 입력 클럭(ICLK1)은 주기(Tp)를 가질 수 있다. 주기(Tp)는 제1 내지 제4 시간 구간들(Tp1~Tp4)을 포함할 수 있다. 제1 시간 구간(Tp1)은 0도의 위상 및 90도의 위상 사이에 대응하는 시간 구간일 수 있다. 제2 시간 구간(Tp2)은 90도의 위상 및 180도의 위상 사이에 대응하는 시간 구간일 수 있다. 제3 시간 구간(Tp3)은 180도의 위상 및 270도의 위상 사이에 대응하는 시간 구간일 수 있다. 제4 시간 구간(Tp4)은 270도의 위상 및 360도의 위상 사이에 대응하는 시간 구간일 수 있다.
예시적인 실시 예에서, 제1 노드(N1)에서의 전압 파형은 반전된 제1 출력 클럭(OCLK1B)의 파형과 유사할 수 있다. 제1 노드(N1)에서의 전압 파형은 제1 입력 클럭(ICLK1)의 상승 에지 및 제2 입력 클럭(ICLK2)의 상승 에지에 기반할 수 있다.
예를 들어, 제1 시간 구간(Tp1)에서, 제1 스위치(SW1)는 턴 온 되지만, 제2 입력 클럭(ICLK2)이 제2 논리 상태를 가지므로, 제1 노드(N1)는 제2 논리 상태에 대응하는 전압을 가질 수 있다. 제2 시간 구간(Tp2)에서, 제1 스위치(SW1)는 턴 온 상태를 유지하며, 제2 입력 클럭(ICLK2)이 제1 논리 상태를 가지므로, 제1 노드(N1)는 제1 논리 상태에 대응하는 전압을 가질 수 있다. 제3 및 제4 시간 구간들(Tp3, Tp4)에서 제1 스위치(SW1)는 턴 오프 되므로, 제1 노드(N1)는 제2 시간 구간(Tp2)에서의 전압을 유지할 수 있다.
예시적인 실시 예에서, 제1 인버터(INV1)는 제1 노드(N1)의 전압을 기반으로 제1 출력 클럭(OCLK1)을 생성할 수 있다. 제1 인버터(INV1)에 의해서, 제1 출력 클럭(OCLK1)은 제1 입력 클럭(ICLK1)보다 시간 구간(Tx3)만큼 지연될 수 있다. 시간 구간(Tx3)은 시점(Tc1) 및 시점(Tc2) 사이의 구간일 수 있다.
예시적인 실시 예에서, 제2 노드(N2)에서의 전압 파형은 제1 출력 클럭(OCLK1)의 파형과 유사할 수 있다. 제2 노드(N2)에서의 전압 파형은 제1 입력 클럭(ICLK1)의 상승 에지 및 제2 입력 클럭(ICLK2)의 상승 에지에 기반할 수 있다.
예를 들어, 제1 시간 구간(Tp1)에서, 제2 스위치(/SW2)가 턴 온 되고, 제3 스위치(SW3)는 턴 오프 되며, 제1 입력 클럭(ICLK1)이 제1 논리 상태를 가지므로, 제2 노드(N2)는 제1 논리 상태에 대응하는 전압을 가질 수 있다. 제2 및 제3 시간 구간들(Tp2, Tp3)에서, 제2 스위치(/SW2)는 턴 오프 되고, 턴 온 된 제3 스위치(SW3)에 의해 그라운드(GND)가 제2 노드(N2)에 제공되므로, 제2 노드(N2)는 제2 논리 상태에 대응하는 전압을 가질 수 있다. 제4 시간 구간(Tp4)에서, 제2 스위치(/SW2)는 턴 온 되고, 제3 스위치(SW3)는 턴 오프 되며, 제1 입력 클럭(ICLK1)이 제2 논리 상태를 가지므로, 제2 노드(N2)는 제2 논리 상태에 대응하는 전압을 가질 수 있다.
예시적인 실시 예에서, 제2 인버터(INV2)는 제2 노드(N2)의 전압을 기반으로 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 제2 인버터(INV2)에 의해서, 반전된 제1 출력 클럭(OCLK1)은 제1 입력 클럭(ICLK1)보다 시간 구간(Tx4)만큼 지연될 수 있다. 시간 구간(Tx4)은 시점(Tc1) 및 시점(Tc2) 사이의 구간일 수 있다.
이 때, 제1 클럭 회로(1110)는, 도 4a의 제1 클럭 회로(110b)와 달리, 제1 출력 클럭(OCLK1)을 위한 인버터의 수 및 반전된 제1 출력 클럭(OCLK1B)을 위한 인버터의 수가 동일하므로, 시간 구간(Tx4)은 시간 구간(Tx3)과 같을 수 있다. 즉, 제1 클럭 회로(1110)가 대칭적인 구조를 가짐에 따라, 제1 클럭 회로(1110)에서 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이의 스큐가 억제될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 동일한 타입의 에지들을 기반으로 출력 클럭을 생성하되, 대칭적인 구조를 갖는 제1 클럭 회로(1110)가 제공된다. 그러나, 이러한 특징은 제1 클럭 회로(1110)에 제한되는 것은 아니며, 클럭 변환 회로(1100)의 제2 내지 제4 클럭 회로들(1120~1140)에도 적용된다. 제2 내지 제4 클럭 회로들(1120~1140)의 특징은 도 5c와 함께 후술될 것이다.
도 5c는 도 5a의 제1 내지 제4 클럭 회로들(1110~1140)을 예시적으로 구체화한 블록도이다. 도 5c를 참조하면, 제1 내지 제4 클럭 회로들(1110~1140)을 포함하는 클럭 변환 회로(1100)가 도시된다. 제1 클럭 회로(1110)의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)은 도 5a의 제1 클럭 회로(1110)의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제2 내지 제4 클럭 회로들(1120~1140) 각각의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)는 제1 클럭 회로(1110)의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)와 유사할 수 있다. 다만, 입력 노드들(Ni1, Ni2)에 제공되는 입력 클럭 및 출력 노드들(No1, No2)에서 생성되는 출력 클럭의 측면에서, 제2 내지 제4 클럭 회로들(1120~1140)은 제1 클럭 회로(1110)와 상이하다.
제2 클럭 회로(1120)는 제1 입력 노드(Ni1)를 통해 제3 입력 클럭(ICLK3)을 수신할 수 있다. 제2 클럭 회로(1120)는 제2 입력 노드(Ni2)를 통해 제2 입력 클럭(ICLK2)을 수신할 수 있다. 제2 클럭 회로(1120)는 제2 및 제3 입력 클럭들(ICLK2, ICLK3)을 기반으로 제2 출력 클럭(OCLK2) 및 반전된 제2 출력 클럭(OCLK2B)을 생성할 수 있다. 제2 클럭 회로(1120)는 제1 출력 노드(No1)를 통해 제2 출력 클럭(OCLK2)을 출력할 수 있다. 제2 클럭 회로(1120)는 제2 출력 노드(No2)를 통해 반전된 제2 출력 클럭(OCLK2B)을 출력할 수 있다.
이 때, 제2 입력 클럭(ICLK2)은 제1 입력 클럭(ICLK1)보다 위상이 90도 늦을 수 있다. 제3 입력 클럭(ICLK3)은 제1 입력 클럭(ICLK1)보다 위상이 180도 늦을 수 있다. 제2 출력 클럭(OCLK2)은 제1 클럭 회로(1110)의 제1 출력 클럭(OCLK1)보다 위상이 90도 늦을 수 있다. 반전된 제2 출력 클럭(OCLK2B)은 제2 출력 클럭(OCLK2)의 논리 상태가 반전된 신호일 수 있다.
제3 클럭 회로(1130)는 제1 입력 노드(Ni1)를 통해 제4 입력 클럭(ICLK4)을 수신할 수 있다. 제3 클럭 회로(1130)는 제2 입력 노드(Ni2)를 통해 제3 입력 클럭(ICLK3)을 수신할 수 있다. 제3 클럭 회로(1130)는 제3 및 제4 입력 클럭들(ICLK3, ICLK4)을 기반으로 제3 출력 클럭(OCLK3) 및 반전된 제3 출력 클럭(OCLK3B)을 생성할 수 있다. 제3 클럭 회로(1130)는 제1 출력 노드(No1)를 통해 제3 출력 클럭(OCLK3)을 출력할 수 있다. 제3 클럭 회로(1130)는 제2 출력 노드(No2)를 통해 반전된 제3 출력 클럭(OCLK3B)을 출력할 수 있다.
이 때, 제4 입력 클럭(ICLK4)은 제1 입력 클럭(ICLK1)보다 위상이 270도 늦을 수 있다. 제3 출력 클럭(OCLK3)은 제1 클럭 회로(1110)의 제1 출력 클럭(OCLK1)보다 위상이 180도 늦을 수 있다. 반전된 제3 출력 클럭(OCLK3B)은 제3 출력 클럭(OCLK3)의 논리 상태가 반전된 신호일 수 있다.
제4 클럭 회로(1140)는 제1 입력 노드(Ni1)를 통해 제1 입력 클럭(ICLK1)을 수신할 수 있다. 제4 클럭 회로(1140)는 제2 입력 노드(Ni2)를 통해 제4 입력 클럭(ICLK4)을 수신할 수 있다. 제4 클럭 회로(1140)는 제4 및 제1 입력 클럭들(ICLK4, ICLK1)을 기반으로 제4 출력 클럭(OCLK4) 및 반전된 제4 출력 클럭(OCLK4B)을 생성할 수 있다. 제4 클럭 회로(1140)는 제1 출력 노드(No1)를 통해 제4 출력 클럭(OCLK4)을 출력할 수 있다. 제4 클럭 회로(1140)는 제2 출력 노드(No2)를 통해 반전된 제4 출력 클럭(OCLK4B)을 출력할 수 있다.
이 때, 제4 입력 클럭(ICLK4)은 제1 입력 클럭(ICLK1)보다 위상이 270도 늦을 수 있다. 제3 출력 클럭(OCLK3)은 제1 클럭 회로(1110)의 제1 출력 클럭(OCLK1)보다 위상이 180도 늦을 수 있다. 반전된 제3 출력 클럭(OCLK3B)은 제3 출력 클럭(OCLK3)의 논리 상태가 반전된 신호일 수 있다.
예시적인 실시 예에서, 클럭 변환 회로(1100) 내에서 동일한 입력 클럭을 수신하는 노드들은 동일한 하나의 노드일 수 있다. 예를 들어, 제1 클럭 회로(1110)의 제1 입력 노드(Ni1)는 제2 클럭 회로(1120)의 제2 입력 노드(Ni2)일 수 있다. 제2 클럭 회로(1120)의 제1 입력 노드(Ni1)는 제3 클럭 회로(1130)의 제2 입력 노드(Ni2)일 수 있다. 제3 클럭 회로(1130)의 제1 입력 노드(Ni1)는 제4 클럭 회로(1140)의 제2 입력 노드(Ni2)일 수 있다. 제4 클럭 회로(1140)의 제1 입력 노드(Ni1)는 제1 입력 클럭(1110)의 제2 입력 노드(Ni2)일 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 동일한 타입의 에지들을 기반으로 출력 클럭을 생성하되, 대칭적인 구조를 갖는 제1 내지 제4 클럭 회로들(1110~1140)을 포함하는 클럭 변환 회로(1100)가 제공된다. 도 5a 내지 5c를 통해, 상승 에지를 기반으로 동작하는 클럭 변환 회로(1100)가 개시되었으나, 본 발명에서의 동일한 타입의 에지들은 이에 제한되지 않으며, 하강 에지를 기반으로 동작하는 클럭 변환 회로(2100)가 도 12a 내지 12c에서 후술될 것이다.
도 6은 본 발명의 실시 예에 따른 클럭 변환 회로(1200)를 예시적으로 구체화한 블록도이다. 도 6을 참조하면, 클럭 변환 회로(1200)는 제1 내지 제4 클럭 회로들(1210~1240)을 포함할 수 있다. 제1 내지 제4 클럭 회로들(1210~1240)은 각각 스위치들(SW1~/SW4) 및 인버터들(INV1, INV2)를 포함할 수 있다.
제1 내지 제4 클럭 회로들(1210~1240)의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)은 도 5c의 제1 내지 제4 클럭 회로들(1110~1140)의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 내지 제4 클럭 회로들(1210~1240)은, 도 5c의 제1 내지 제4 클럭 회로들(1110~1140)과 달리, 제1 노드(N1) 및 전원 노드 사이에 연결된 제4 스위치(/SW4)를 더 포함할 수 있다. 전원 노드는 전원 전압(Vdd)이 제공되는 노드일 수 있다. 전원 전압(Vdd)은 제1 논리 상태(예를 들어, 논리 하이 레벨)에 대응하는 전압일 수 있다. 제4 스위치(/SW4)는 제1 노드(N1)의 전압을 안정적으로 유지하는데 사용될 수 있다. 제4 스위치(/SW4)는 제2 입력 노드(Ni2)에 인가되는 입력 클럭의 제2 논리 상태에 응답하여 동작할 수 있다.
예시적인 실시 예에서, 제1 클럭 회로(1210)의 제4 스위치(/SW4)는 제1 노드(N1) 및 전원 노드 사이에 연결되고, 제2 입력 노드(Ni2)의 제1 입력 클럭(ICLK1)의 제2 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제4 스위치(/SW4)는 제1 입력 클럭(ICLK1)이 제2 논리 상태(예를 들어, 논리 로우 레벨)을 갖는 시간 구간에서 턴 온 되고, 제1 입력 클럭(ICLK1)이 제1 논리 상태(예를 들어, 논리 하이 레벨)을 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 제1 입력 클럭(ICLK1)이 제2 논리 상태를 갖는 시간 구간에서, 제4 스위치(/SW4)가 제1 노드(N1)에 전원 전압(Vdd)을 제공함으로써, 특정 시간 구간(예를 들어, 도 5b의 Tp3 및 Tp4)에서 제1 노드(N1)의 전압이 안정적으로 유지될 수 있다.
도 7은 본 발명의 실시 예에 따른 클럭 변환 회로(1300)를 예시적으로 구체화한 회로도이다. 도 7을 참조하면, 클럭 변환 회로(1300)는 제1 내지 제4 클럭 회로들(1310~1340)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(1320~1340)은 제1 클럭 회로(1310)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(1320~1340)의 상세한 구조는 생략된다.
제1 클럭 회로(1310)는 제1 내지 제3 스위치들(SW1~SW3)이 트랜지스터로 구현되고, 제3 및 제4 입력 클럭들(ICLK3, ICLK4)에 더 기반하여 동작하는 점에서, 도 5a의 제1 클럭 회로(1110)와 차이가 있다. 제3 입력 클럭(ICLK3)은 제1 입력 클럭(ICLK1)보다 위상이 180도 늦을 수 있다. 제4 입력 클럭(ICLK4)은 제1 입력 클럭(ICLK1)보다 위상이 270도 늦을 수 있다.
제1 클럭 회로(1310)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다. 인버터들(INV1, INV2)은 도 5a의 제1 클럭 회로(1110)의 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결되고, 제1 입력 클럭(ICLK1) 및 제3 입력 클럭(ICLK3)을 기반으로 동작하도록 구성된 전송 게이트(transmission gate)일 수 있다. 전송 게이트는, 입력 노드 및 출력 노드 사이의 연결을 제어하기 위해, 병렬로 연결된 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 스위치 소자일 수 있다.
예를 들어, 제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결되고 제1 입력 클럭(ICLK1)에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터를 포함할 수 있다. 제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결되고 제3 입력 클럭(ICLK3)에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터를 포함할 수 있다. 병렬로 연결된 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 포함함으로써, 제1 스위치(SW1)의 스트랭스(strength)가 강화될 수 있다.
예시적인 실시 예에서, 제2 스위치(SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결되고, 제2 입력 클럭(ICLK2) 및 제4 입력 클럭(ICLK4)을 기반으로 동작하도록 구성된 전송 게이트일 수 있다.
예를 들어, 제2 스위치(SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결되고 제4 입력 클럭(ICLK4)에 응답하여 동작하도록 구성된 제2 NMOS 트랜지스터를 포함할 수 있다. 제2 스위치(SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결되고 제2 입력 클럭(ICLK2)에 응답하여 동작하도록 구성된 제2 PMOS 트랜지스터를 포함할 수 있다. 병렬로 연결된 제2 NMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함함으로써, 제2 스위치(SW2)의 스트랭스가 강화될 수 있다.
예시적인 실시 예에서, 제3 스위치(SW3)는 제2 노드(N2) 및 접지 노드 사이에 연결되고 제2 입력 클럭(ICLK2)에 응답하여 동작하도록 구성된 제3 NMOS 트랜지스터를 포함할 수 있다. 접지 노드는 그라운드(GND)가 제공되는 노드일 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 스트랭스가 강화된 제1 및 제2 스위치들(SW1, SW2)을 포함하는 클럭 변환 회로(1300)가 제공될 수 있다.
도 8은 본 발명의 실시 예에 따른 클럭 변환 회로(1400)를 예시적으로 구체화한 회로도이다. 도 8을 참조하면, 클럭 변환 회로(1400)는 제1 내지 제4 클럭 회로들(1410~1440)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(1420~1440)은 제1 클럭 회로(1410)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(1420~1440)의 상세한 구조는 생략된다.
제1 클럭 회로(1410)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 제4 스위치(SW4), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다. 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)은 도 7의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 제4 스위치(SW4)는 제1 노드(N1) 및 전원 노드 사이에 연결되고 제1 입력 클럭(ICLK1)에 응답하여 동작하도록 구성된 제3 PMOS 트랜지스터를 포함할 수 있다. 전원 노드는 전원 전압(Vdd)이 제공되는 노드일 수 있다. 제4 스위치(SW4)의 제3 PMOS 트랜지스터에 의해, 제1 노드(N1)의 전압이 안정적으로 유지될 수 있다.
도 9는 본 발명의 실시 예에 따른 래치 인버터들(LINV1, LINV2)을 포함하는 클럭 변환 회로(1500)를 예시적으로 구체화한 블록도이다. 도 9를 참조하면, 클럭 변환 회로(1500)는 제1 내지 제4 클럭 회로들(1510~1540)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(1520~1540)은 제1 클럭 회로(1510)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(1520~1540)의 상세한 구조는 생략된다.
제1 클럭 회로(1510)는 스위치들(SW1~SW3), 인버터들(INV1, INV2), 및 래치 인버터들(LINV1, LINV2)을 포함할 수 있다. 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)은 도 5a의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 래치 인버터(LINV1)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 제1 래치 인버터(LINV1)는 제1 노드(N1)의 전압을 반전시켜서 제2 노드(N2)로 출력할 수 있다. 제1 래치 인버터(LINV1)에 의해, 제2 노드(N2)의 전압이 안정적으로 유지될 수 있다.
제2 래치 인버터(LINV2)는 제1 노드(N1) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 래치 인버터(LINV2)는 제2 노드(N2)의 전압을 반전시켜서 제1 노드(N1)로 출력할 수 있다. 제2 래치 인버터(LINV2)에 의해, 제1 노드(N1)의 전압이 안정적으로 유지될 수 있다.
도 10은 본 발명의 실시 예에 따른 버퍼들(BF1, BF2)을 포함하는 클럭 변환 회로(1600)를 예시적으로 구체화한 블록도이다. 도 10을 참조하면, 클럭 변환 회로(1600)는 제1 내지 제4 클럭 회로들(1610~1640)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(1620~1640)은 제1 클럭 회로(1610)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(1620~1640)의 상세한 구조는 생략된다.
제1 클럭 회로(1610)는 스위치들(SW1~SW3), N개의 제1 버퍼(BF1)들, 및 M개의 제2 버퍼(BF2)들을 포함할 수 있다. N 및 M은 임의의 자연수이다. 스위치들(SW1~SW3)은 도 5a의 스위치들(SW1~SW3)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 클럭 회로(1610)는 제1 노드(N1) 및 제1 출력 노드(No1) 사이에 N개의 제1 버퍼(BF1)들을 포함할 수 있다. 제1 버퍼(BF1)는 입력단의 전압을 출력단의 전압으로 전달하는 모듈일 수 있다. 제1 버퍼(BF1)는, 도 9의 제1 인버터(INV1)와 달리, 논리 상태를 유지(예를 들어, 반전시키지 않고)하면서 전압을 전달하는 모듈일 수 있다.
제1 클럭 회로(1610)는 제2 노드(N2) 및 제2 출력 노드(No2) 사이에 M개의 제2 버퍼(BF2)들을 포함할 수 있다. 제2 버퍼(BF2)는, 논리 상태를 유지하면서, 입력단의 전압을 출력단의 전압으로 전달하는 모듈일 수 있다.
예시적인 실시 예에서, 제1 클럭 회로(1610)는, 도 5a의 제1 클럭 회로(1110)와 달리, 제1 출력 노드(No1)에서 반전된 제1 출력 클럭(OCLK1B)을 생성하고, 제2 출력 노드(No2)에서 제1 출력 클럭(OCLK1)을 생성할 수 있다. 예를 들어, N개의 제1 버퍼(BF1)들은 제1 노드(N1)의 전압을 반전시키지 않고 제1 출력 노드(No1)로 전달함에 따라, 제1 출력 노드(No1)에서 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 또한, M개의 제2 버퍼(BF2)들은 제2 노드(N2)의 전압을 반전시키지 않으므로 제2 출력 노드(No2)로 전달함에 따라, 제2 출력 노드(No2)에서 제1 출력 클럭(OCLK1)을 생성할 수 있다.
예시적인 실시 예에서, 버퍼는 직렬로 연결된 2개의 인버터들로 구현될 수 있다. 예를 들어, 제1 버퍼(BF1)는 직렬로 연결된 2개의 제1 인버터(INV1)들로 구현될 수 있다. 제2 버퍼(BF2)는 직렬로 연결된 2개의 제2 인버터(INV2)들로 구현될 수 있다.
예시적인 실시 예에서, N 및 M은 서로 같을 수 있다. 제1 노드(N1) 및 제1 출력 노드(No1) 사이에 연결된 제1 버퍼(BF1)의 수가 제2 노드(N2) 및 제2 출력 노드(No2) 사이에 연결된 제2 버퍼(BF2)의 수와 같음에 따라, 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이의 스큐가 억제될 수 있다.
예시적인 실시 예에서, N 및 M이 서로 다르더라도, N개의 제1 버퍼(BF1)들이 제1 노드(N1)의 전압을 제1 출력 노드(No1)로 전달하는데 소요되는 제1 시간 구간이 M개의 제2 버퍼(BF2)들이 제2 노드(N2)의 전압을 제2 출력 노드(No2)로 전달하는데 소요되는 제2 시간 구간과 같을 수 있다. 즉, 본 발명의 범위는 N 및 M이 같은 경우로 제한되지 않으며, 출력단(예를 들어, 인버터 또는 버퍼)에 의한 제1 출력 클럭(OCLK1)의 지연 시간이 반전된 제1 출력 클럭(OLCK1B)의 지연 시간과 같은 경우도 포함한다.
예시적인 실시 예에서, 제1 클럭 회로(1610)는, 도 10에서 도시된 것과 달리, 제1 노드(N1) 및 제1 출력 노드(No1) 사이에, 직렬로 연결된 N개의 제1 버퍼(BF1)들 대신에 직렬로 연결된 N개의 제1 인버터(INV1)들을 포함할 수 있다. 또한, 제1 클럭 회로(1610)는, 제2 노드(N2) 및 제2 출력 노드(No2) 사이에, 직렬로 연결된 M개의 제2 버퍼(BF2)들 대신에 직렬로 연결된 M개의 제2 인버터(INV2)들을 포함할 수 있다.
이 경우, N개의 제1 인버터(INV1)에 의해 지연되는 제1 시간 구간은 M개의 제2 인버터(INV2)에 의해 지연되는 제2 시간 구간과 같을 수 있다. 예를 들어, N과 M이 서로 동일하고, N이 홀수인 경우, 제1 출력 노드(No1)에서 제1 출력 클럭(OCLK1)이 생성되고 제2 출력 노드(No2)에서 반전된 제1 출력 클럭(OCLK1B)이 생성될 수 있다. 예를 들어, N과 M이 동일하고, N이 짝수인 경우, 제1 출력 노드(No1)에서 반전된 제1 출력 클럭(OCLK1B)이 생성되고 제2 출력 노드(No2)에서 제1 출력 클럭(OCLK1)이 생성될 수 있다.
도 11은 본 발명의 실시 예에 따른 간소화된 클럭 변환 회로(1700)를 예시적으로 구체화한 블록도이다. 도 11을 참조하면, 클럭 변환 회로(1700)는 제1 내지 제4 클럭 회로들(1710~1740)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(1720~1740)은 제1 클럭 회로(1710)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(1720~1740)의 상세한 구조는 생략된다.
제1 클럭 회로(1710)는 스위치들(SW1~SW3)을 포함할 수 있다. 스위치들(SW1~SW3)은 도 5a의 스위치들(SW1~SW3)과 유사하므로, 이에 대한 상세한 설명은 생략된다. 제1 클럭 회로(1710)는, 도 5a의 제1 클럭 회로(1110)와 달리, 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하지 않을 수 있다. 예를 들어, 제1 클럭 회로(1710)에서, 제1 노드(N1)가 제1 출력 노드(No1)와 단락되고, 제2 노드(N2)가 제2 출력 노드(No2)와 단락될 수 있다.
이 경우, 제1 인버터(INV1) 및 제2 인버터(INV2)가 생략됨에 따라, 제1 클럭 회로(1710)를 포함하는 반도체 칩의 면적이 감소될 수 있다. 또한, 제1 클럭 회로(1710)에서 소모되는 전력이 감소할 수 있다.
도 12a는 본 발명의 실시 예에 따른 클럭 변환 회로(2100)를 예시적으로 구체화한 블록도이다. 클럭 변환 회로(2100)는, 상승 에지를 기반으로 동작하는 도 5a의 클럭 변환 회로(1100)와 달리, 하강 에지를 기반으로 동작할 수 있다. 도 12a를 참조하면, 클럭 변환 회로(2100)는 제1 내지 제4 클럭 회로들(2110~2140)을 포함할 수 있다. 제1 클럭 회로(2110)는 제1 입력 클럭(ICLK1) 및 제2 입력 클럭(ICLK2)을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 제2 내지 제4 클럭 회로들(2120~2140)의 상세한 구조는 도 12c와 함께 후술될 것이다.
제1 클럭 회로(2110)는 제1 스위치(SW1), 제2 스위치(/SW2), 제3 스위치(/SW3), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)는 도 5a의 제1 인버터(INV1) 및 제2 인버터(INV2)와 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 클럭 회로(2110)는 제1 입력 노드(Ni1)를 통해 제1 입력 클럭(ICLK1)을 수신할 수 있다. 제1 클럭 회로(2110)는 제2 입력 노드(Ni2)를 통해 제2 입력 클럭(ICLK2)을 수신할 수 있다. 제1 클럭 회로(2110)는 제1 출력 노드(No1)를 통해 제1 출력 클럭(OCLK1)을 출력할 수 있다. 제1 클럭 회로(2110)는 제2 출력 노드(No2)를 통해 반전된 제1 출력 클럭(OCLK1B)을 출력할 수 있다.
제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결될 수 있다. 제1 스위치(SW1)는 제2 입력 노드(Ni2)의 제2 입력 클럭(ICLK2)의 제1 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제1 스위치(SW1)는 제2 입력 클럭(ICLK2)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 온 되고, 제2 입력 클럭(ICLK2)이 제2 논리 상태(예를 들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제2 스위치(/SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결될 수 있다. 제2 스위치(/SW2)는 제1 입력 노드(Ni1)의 제1 입력 클럭(ICLK1)의 제2 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제2 스위치(/SW2)는 제1 입력 클럭(ICLK1)이 제2 논리 상태(예를들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 온 되고, 제1 입력 클럭(ICLK1)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
제3 스위치(/SW3)는 제1 노드(N1) 및 전원 노드 사이에 연결될 수 있다. 전원 노드는 전원 전압(Vdd)이 제공되는 노드일 수 있다. 제3 스위치(/SW3)는 제2 입력 클럭(ICLK2)의 제2 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제3 스위치(/SW3)는 제2 입력 클럭(ICLK2)이 제2 논리 상태(예를 들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 온 되고, 제2 입력 클럭(ICLK2)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 동일한 타입의 상승 에지들을 기반으로 동작하는 도 5a의 클럭 변환 회로(1100)와 달리, 동일한 타입의 하강 에지들을 기반으로 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성하는 클럭 변환 회로(2100)가 제공된다. 클럭 변환 회로(2100)의 제1 클럭 회로(2110)가 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B)을 생성하는 과정은 도 12b와 함께 후술된다.
도 12b는 도 12a의 클럭 변환 회로에서의 입력 클럭들 및 출력 클럭들을 예시적으로 도시하는 그래프이다. 도 12a 및 도 12b를 참조하면, 제1 입력 클럭(ICLK1)의 파형, 제2 입력 클럭(ICLK2)의 파형, 제1 출력 클럭(OCLK1)의 파형, 및 반전된 제1 출력 클럭(OCLK1B)의 파형이 예시적으로 도시된다. 가로 방향은 시간을 나타낸다. 세로 방향은 논리 상태를 나타낸다.
제1 입력 클럭(ICLK1)은 주기(Tp)를 가질 수 있다. 주기(Tp)는 제1 내지 제4 시간 구간들(Tp1~Tp4)을 포함할 수 있다. 제2 입력 클럭(ICLK2)은 제1 입력 클럭(ICLK1)보다 위상이 90도 늦을 수 있다. 도시된 그래프의 시간 구간이 다를 뿐, 제1 및 제2 입력 클럭들(ICLK1, ICLK2)은 도 5b의 제1 및 제2 입력 클럭들(ICLK1, ICLK2)과 유사할 수 있다.
예시적인 실시 예에서, 제1 노드(N1)에서의 전압 파형은 반전된 제1 출력 클럭(OCLK1B)의 파형과 유사할 수 있다. 제1 노드(N1)에서의 전압 파형은 제1 입력 클럭(ICLK1)의 하강 에지 및 제2 입력 클럭(ICLK2)의 하강 에지에 기반할 수 있다.
예를 들어, 제1 시간 구간(Tp1)에서, 제1 스위치(SW1)는 턴 온 되고, 제1 입력 클럭(ICLK1)은 제1 논리 상태를 가지며, 제3 스위치(/SW3)는 턴 오프 되므로, 제1 노드(N1)는 제1 논리 상태에 대응하는 전압을 가질 수 있다. 제2 시간 구간(Tp2)에서, 제1 스위치(SW1)는 턴 온 되고, 제1 입력 클럭(ICLK1)은 제2 논리 상태를 가지며, 제3 스위치(/SW3)는 턴 오프 되므로, 제1 노드(N1)는 제2 논리 상태에 대응하는 전압을 가질 수 있다. 제3 및 제4 시간 구간들(Tp3, Tp4)에서, 턴 온 된 제3 스위치(/SW3)가 전원 전압(Vdd)을 제1 노드(N1)로 제공하므로, 제1 노드(N1)는 제1 논리 상태에 대응하는 전압을 가질 수 있다.
예시적인 실시 예에서, 제1 인버터(INV1)는 제1 노드(N1)의 전압을 기반으로 제1 출력 클럭(OCLK1)을 생성할 수 있다. 제1 인버터(INV1)에 의해서, 제1 출력 클럭(OLCK1)은 제1 입력 클럭(ICLK1)보다 시간 구간(Tx5)만큼 지연될 수 있다. 시간 구간(Tx5)은 시점(Td1) 및 시점(Td2) 사이의 구간일 수 있다.
예시적인 실시 예에서, 제2 노드(N2)의 전압 파형은 제1 출력 클럭(OCLK1)의 파형과 유사할 수 있다. 제2 노드(N2)의 전압 파형은 제1 입력 클럭(ICLK1)의 하강 에지 및 제2 입력 클럭(ICLK2)의 하강 에지에 기반할 수 있다.
예를 들어, 제1 시간 구간(Tp1)에서, 제2 스위치(/SW2)는 턴 오프 되며, 제2 노드(N2)의 전압은 제1 시간 구간(Tp1) 이전의 전압을 유지할 수 있다. 제1 입력 클럭(ICLK1)은 주기적인 신호이므로, 제2 노드(N2)에서의 제1 시간 구간(Tp1) 이전의 전압은 제2 노드(N2)에서의 제4 시간 구간(Tp4)의 전압(예를 들어, 제2 논리 상태에 대응하는 전압)과 유사할 수 있다. 제2 시간 구간(Tp2)에서, 제2 스위치(/SW2)는 턴 온 되고, 제2 입력 클럭(ICLK2)은 제1 논리 상태를 가지므로, 제2 노드(N2)는 제1 논리 상태에 대응하는 전압을 가질 수 있다. 제3 시간 구간(Tp3)에서, 제2 스위치(/SW2)는 턴 온 되고, 제2 입력 클럭(ICLK2)은 제2 논리 상태를 가지므로, 제2 노드(N2)는 제2 논리 상태에 대응하는 전압을 가질 수 있다. 제4 시간 구간(Tp4)에서, 제2 스위치(/SW2)는 턴 오프 되므로, 제2 노드(N2)는 제2 논리 상태에 대응하는 전압을 유지할 수 있다.
예시적인 실시 예에서, 제2 인버터(INV2)는 제2 노드(N2)의 전압을 기반으로 반전된 제1 출력 클럭(OCLK1B)을 생성할 수 있다. 제2 인버터(INV2)에 의해서, 반전된 제1 출력 클럭(OCLK1B)은 제1 입력 클럭(ICLK1)보다 시간 구간(Tx6)만큼 지연될 수 있다. 시간 구간(Tx6)은 시점(Td1) 및 시점(Td2) 사이의 구간일 수 있다.
이 때, 제1 클럭 회로(2110)는, 도 5a의 제1 클럭 회로(1110)와 마찬가지로, 제1 출력 클럭(OCLK1)을 위한 인버터의 수 및 반전된 제1 출력 클럭(OCLK1B)을 위한 인버터의 수가 동일하므로, 시간 구간(Tx6)은 시간 구간(Tx5)과 같을 수 있다. 즉, 제1 클럭 회로(2110)가 대칭적인 구조를 가짐에 따라, 제1 클럭 회로(2110)에서 제1 출력 클럭(OCLK1) 및 반전된 제1 출력 클럭(OCLK1B) 사이의 스큐가 억제될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 동일한 타입의 에지들을 기반으로 출력 클럭을 생성하되, 대칭적인 구조를 갖는 제1 클럭 회로(2110)가 제공된다. 그러나, 이러한 특징은 제1 클럭 회로(2110)에 제한되는 것은 아니며, 클럭 변환 회로(2100)의 제2 내지 제4 클럭 회로들(2120~2140)에도 적용된다. 제2 내지 제4 클럭 회로들(2120~2140)의 특징은 도 12c와 함께 후술될 것이다.
도 12c는 도 12a의 제1 내지 제4 클럭 회로들(2110~2140)을 예시적으로 구체화한 블록도이다. 도 12c를 참조하면, 제1 내지 제4 클럭 회로들(2110~2140)을 포함하는 클럭 변환 회로(2100)가 도시된다. 제1 클럭 회로(2110)의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)은 도 12a의 제1 클럭 회로(2110)의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제2 내지 제4 클럭 회로들(2120~2140) 각각의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)는 제1 클럭 회로(2110)의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)와 유사할 수 있다. 다만, 입력 노드들(Ni1, Ni2)에 제공되는 입력 클럭 및 출력 노드들(No1, No2)에서 생성되는 출력 클럭의 측면에서, 제2 내지 제4 클럭 회로들(2120~2140)은 제1 클럭 회로(2110)와 상이하다.
제2 클럭 회로(2120)는 제1 입력 노드(Ni1)를 통해 제2 입력 클럭(ICLK2)을 수신할 수 있다. 제2 클럭 회로(2120)는 제2 입력 노드(Ni2)를 통해 제3 입력 클럭(ICLK3)을 수신할 수 있다. 제2 클럭 회로(2120)는 제2 및 제3 입력 클럭들(ICLK2, ICLK3)을 기반으로 제2 출력 클럭(OCLK2) 및 반전된 제2 출력 클럭(OCLK2B)을 생성할 수 있다. 제2 클럭 회로(2120)는 제1 출력 노드(No1)를 통해 제2 출력 클럭(OCLK2)을 출력할 수 있다. 제2 클럭 회로(2120)는 제2 출력 노드(No2)를 통해 반전된 제2 출력 클럭(OCLK2B)을 출력할 수 있다.
제3 클럭 회로(2130)는 제1 입력 노드(Ni1)를 통해 제3 입력 클럭(ICLK3)을 수신할 수 있다. 제3 클럭 회로(2130)는 제2 입력 노드(Ni2)를 통해 제4 입력 클럭(ICLK4)을 수신할 수 있다. 제3 클럭 회로(2130)는 제3 및 제4 입력 클럭들(ICLK3, ICLK4)을 기반으로 제3 출력 클럭(OCLK3) 및 반전된 제3 출력 클럭(OCLK3B)을 생성할 수 있다. 제3 클럭 회로(2130)는 제1 출력 노드(No1)를 통해 제3 출력 클럭(OCLK3)을 출력할 수 있다. 제3 클럭 회로(2130)는 제2 출력 노드(No2)를 통해 반전된 제3 출력 클럭(OCLK3B)을 출력할 수 있다.
제4 클럭 회로(2140)는 제1 입력 노드(Ni1)를 통해 제4 입력 클럭(ICLK4)을 수신할 수 있다. 제4 클럭 회로(2140)는 제2 입력 노드(Ni2)를 통해 제1 입력 클럭(ICLK1)을 수신할 수 있다. 제4 클럭 회로(2140)는 제4 및 제1 입력 클럭들(ICLK4, ICLK1)을 기반으로 제4 출력 클럭(OCLK4) 및 반전된 제4 출력 클럭(OCLK4B)을 생성할 수 있다. 제4 클럭 회로(2140)는 제1 출력 노드(No1)를 통해 제4 출력 클럭(OCLK4)을 출력할 수 있다. 제4 클럭 회로(2140)는 제2 출력 노드(No2)를 통해 반전된 제4 출력 클럭(OCLK4)을 출력할 수 있다.
예시적인 실시 예에서, 클럭 변환 회로(2100) 내에서 동일한 입력 클럭을 수신하는 노드들은 동일한 하나의 노드일 수 있다. 예를 들어, 제1 클럭 회로(2110)의 제2 입력 노드(Ni2)는 제2 클럭 회로(2120)의 제1 입력 노드(Ni1)일 수 있다. 제2 클럭 회로(2120)의 제2 입력 노드(Ni2)는 제3 클럭 회로(2130)의 제1 입력 노드(Ni1)일 수 있다. 제3 클럭 회로(2130)의 제2 입력 노드(Ni2)는 제4 클럭 회로(2140)의 제1 입력 노드(Ni1)일 수 있다. 제4 클럭 회로(2140)의 제2 입력 노드(Ni2)는 제1 입력 클럭(2110)의 제1 입력 노드(Ni1)일 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 동일한 타입의 에지들을 기반으로 출력 클럭을 생성하되, 대칭적인 구조를 갖는 제1 내지 제4 클럭 회로들(2110~2140)을 포함하는 클럭 변환 회로(2100)가 제공된다. 클럭 변환 회로(2100)는, 상승 에지를 기반으로 동작하는 도 5c의 클럭 변환 회로(1100)와 달리, 하강 에지를 기반으로 동작할 수 있다.
도 13은 본 발명의 실시 예에 따른 클럭 변환 회로(2200)를 예시적으로 구체화한 블록도이다. 도 13을 참조하면, 클럭 변환 회로(2200)는 제1 내지 제4 클럭 회로들(2210~2240)을 포함할 수 있다. 제1 내지 제4 클럭 회로들(2210~2240)은 각각 스위치들(SW1~SW4) 및 인버터들(INV1, INV2)을 포함할 수 있다.
제1 내지 제4 클럭 회로들(2210~2240)의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)은 도 12c의 제1 내지 제4 클럭 회로들(2110~2140)의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 내지 제4 클럭 회로들(2210~2240)은, 도 12c의 제1 내지 제4 클럭 회로들(2110~2140)과 달리, 제2 노드(N2) 및 접지 노드 사이에 연결된 제4 스위치(SW4)를 더 포함할 수 있다. 접지 노드는 그라운드(GND)가 제공되는 노드일 수 있다. 제4 스위치(SW4)는 제2 노드(N2)의 전압을 안정적으로 유지하는데 사용될 수 있다. 제4 스위치(SW4)는 제1 입력 노드(Ni1)에 인가되는 입력 클럭의 제1 논리 상태에 응답하여 동작할 수 있다.
예시적인 실시 예에서, 제1 클럭 회로(2210)의 제4 스위치(SW4)는 제2 노드(N2) 및 접지 노드 사이에 연결되고, 제1 입력 노드(Ni1)의 제1 입력 클럭(ICLK1)의 제1 논리 상태에 응답하여 동작할 수 있다.
예를 들어, 제4 스위치(SW4)는 제1 입력 클럭(ICLK1)이 제1 논리 상태(예를 들어, 논리 하이 레벨)를 갖는 시간 구간에서 턴 온 되고, 제1 입력 클럭(ICLK1)이 제2 논리 상태(예를 들어, 논리 로우 레벨)를 갖는 시간 구간에서 턴 오프될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 제1 입력 클럭(ICLK1)이 제1 논리 상태를 갖는 시간 구간에서, 제4 스위치(SW4)가 제2 노드(N2)에 그라운드(GND)를 제공함으로써, 특정 시간 구간(예를 들어, 도 12b의 Tp1, Tp4)에서 제2 노드(N2)의 전압이 안정적으로 유지될 수 있다.
도 14는 본 발명의 실시 예에 따른 클럭 변환 회로(2300)를 예시적으로 구체화한 회로도이다. 도 14를 참조하면, 클럭 변환 회로(2300)는 제1 내지 제4 클럭 회로들(2310~2340)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(2320~2340)은 제1 클럭 회로(2310)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(2320~2340)의 상세한 구조는 생략된다.
제1 클럭 회로(2310)는 제1 내지 제3 스위치들(SW1~SW3)이 트랜지스터로 구현되고, 제3 및 제4 입력 클럭들(ICLK3, ICLK4)에 더 기반하여 동작하는 점에서, 도 12의 제1 클럭 회로(2110)와 차이가 있다.
제1 클럭 회로(2310)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다. 인버터들(INV1, INV2)은 도 12a의 제1 클럭 회로(2110)의 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결되고, 제2 입력 클럭(ICLK2) 및 제4 입력 클럭(ICLK4)을 기반으로 동작하도록 구성된 전송 게이트일 수 있다.
예를 들어, 제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결되고, 제2 입력 클럭(ICLK2)에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터를 포함할 수 있다. 제1 스위치(SW1)는 제1 입력 노드(Ni1) 및 제1 노드(N1) 사이에 연결되고 제4 입력 클럭(ICLK4)에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터를 포함할 수 있다. 병렬로 연결된 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 포함함으로써, 제1 스위치(SW1)의 스트랭스가 강화될 수 있다.
예시적인 실시 예에서, 제2 스위치(SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결되고, 제1 입력 클럭(ICLK1) 및 제3 입력 클럭(ICLK3)을 기반으로 동작하도록 구성된 전송 게이트일 수 있다.
예를 들어, 제2 스위치(SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결되고 제3 입력 클럭(ICLK3)에 응답하여 동작하도록 구성된 제2 NMOS 트랜지스터를 포함할 수 있다. 제2 스위치(SW2)는 제2 입력 노드(Ni2) 및 제2 노드(N2) 사이에 연결되고 제1 입력 클럭(ICLK1)에 응답하여 동작하도록 구성된 제2 PMOS 트랜지스터를 포함할 수 있다. 병렬로 연결된 제2 NMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함함으로써, 제2 스위치(SW2)의 스트랭스가 강화될 수 있다.
예시적인 실시 예에서, 제3 스위치(SW3)는 제1 노드(N1) 및 전원 노드 사이에 연결되고 제2 입력 클럭(ICLK2)에 응답하여 동작하도록 구성된 제3 PMOS 트랜지스터를 포함할 수 있다. 전원 노드는 전원 전압(Vdd)이 제공되는 노드일 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 스트랭스가 강화된 제1 및 제2 스위치들(SW1, SW2)을 포함하는 클럭 변환 회로(2300)가 제공될 수 있다.
도 15는 본 발명의 실시 예에 따른 클럭 변환 회로(2400)를 예시적으로 구체화한 회로도이다. 도 15를 참조하면, 클럭 변환 회로(2400)는 제1 내지 제4 클럭 회로들(2410~2440)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(2420~2440)은 제1 클럭 회로(2410)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(2420~2440)의 상세한 구조는 생략된다.
제1 클럭 회로(2410)는 제1 스위치(SW1), 제2 스위치(SW2), 제3 스위치(SW3), 제4 스위치(SW4), 제1 인버터(INV1), 및 제2 인버터(INV2)를 포함할 수 있다. 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)은 도 14의 스위치들(SW1~SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
예시적인 실시 예에서, 제4 스위치(SW4)는 제2 노드(N2) 및 접지 노드 사이에 연결되고 제1 입력 클럭(ICLK1)에 응답하여 동작하도록 구성된 제3 NMOS 트랜지스터를 포함할 수 있다. 접지 노드는 그라운드(GND)가 제공되는 노드일 수 있다. 제4 스위치(SW4)의 제3 NMOS 트랜지스터에 의해, 제2 노드(N2)의 전압이 안정적으로 유지될 수 있다.
도 16은 본 발명의 실시 예에 따른 래치 인버터들(LINV1, LINV2)을 포함하는 클럭 변환 회로(2500)를 예시적으로 구체화한 블록도이다. 도 16을 참조하면, 클럭 변환 회로(2500)는 제1 내지 제4 클럭 회로들(2510~2540)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(2520~2540)은 제1 클럭 회로(2510)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(2520~2540)의 상세한 구조는 생략된다.
제1 클럭 회로(2510)는 스위치들(SW1~/SW3), 인버터들(INV1, INV2), 및 래치 인버터들(LINV1, LINV2)을 포함할 수 있다. 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)은 도 12a의 스위치들(SW1~/SW3) 및 인버터들(INV1, INV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다. 래치 인버터들(LINV1, LINV2)은 도 9의 래치 인버터들(LINV1, LINV2)과 유사하므로, 이에 대한 상세한 설명은 생략된다.
본 발명의 실시 예에 따르면, 제1 래치 인버터(LINV1)에 의해 제2 노드(N2)의 전압이 안정적으로 유지되고, 제2 래치 인버터(LINV2)에 의해 제1 노드(N1)의 전압이 안정적으로 유지되는 클럭 변환 회로(2500)가 제공될 수 있다.
도 17은 본 발명의 실시 예에 따른 버퍼들(BF1, BF2)을 포함하는 클럭 변환 회로(2600)를 예시적으로 구체화한 블록도이다. 도 17을 참조하면, 클럭 변환 회로(2600)는 제1 내지 제4 클럭 회로들(2610~2640)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(2620~2640)은 제1 클럭 회로(2610)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(2620~2640)의 상세한 구조는 생략된다.
제1 클럭 회로(2610)는 스위치들(SW1~/SW3), N개의 제1 버퍼(BF1)들, 및 M개의 제2 버퍼(BF2)들을 포함할 수 있다. N 및 M은 임의의 자연수이다. 스위치들(SW1~/SW3)은 도 12a의 스위치들(SW1~/SW3)과 유사하므로, 이에 대한 상세한 설명은 생략된다. N개의 제1 버퍼(BF1)들 및 M개의 제2 버퍼(BF2)들은 도 10의 N개의 제1 버퍼(BF1)들 및 M개의 제2 버퍼(BF2)들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 18은 본 발명의 실시 예에 따른 간소화된 클럭 변환 회로(2700)를 예시적으로 구체화한 블록도이다. 도 18을 참조하면, 클럭 변환 회로(2700)는 제1 내지 제4 클럭 회로들(2710~2740)을 포함할 수 있다. 제2 내지 제4 클럭 회로들(2720~2740)은 제1 클럭 회로(2710)와 유사한 구조를 가질 수 있다. 도면의 복잡함을 피하기 위해, 제2 내지 제4 클럭 회로들(2720~2740)의 상세한 구조는 생략된다.
제1 클럭 회로(2710)는 스위치들(SW1~/SW3)을 포함할 수 있다. 스위치들(SW1~/SW3)은 도 12a의 스위치들(SW1~/SW3)과 유사하므로, 이에 대한 상세한 설명은 생략된다. 제1 클럭 회로(2710)는, 도 12a의 제1 클럭 회로(2110)와 달리, 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함하지 않을 수 있다. 예를 들어, 제1 클럭 회로(1710)에서, 제1 노드(N1)가 제1 출력 노드(No1)와 단락되고, 제2 노드(N2)가 제2 출력 노드(No2)와 단락될 수 있다.
이 경우, 도 11의 제1 클럭 회로(1710)와 유사하게, 제1 인버터(INV1) 및 제2 인버터(INV2)가 생략됨에 따라, 제1 클럭 회로(2710)를 포함하는 반도체 칩의 면적이 감소될 수 있다. 또한, 제1 클럭 회로(2710)에서 소모되는 전력이 감소할 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 도시하는 블록도이다. 도 19를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(11) 및 메모리 장치(20)를 포함할 수 있다. 메모리 컨트롤러(11)는 메모리 장치(20)에 데이터를 저장하거나 또는 메모리 장치(20)에 저장된 데이터를 독출하기 위해, 메모리 장치(20)로 기준 클럭(RCLK), 어드레스(ADDR), 및 커맨드(CMD)를 전송할 수 있다.
예시적인 실시 예에서, 어드레스(ADDR)는 행 어드레스(RA) 및 열 어드레스(CA)를 포함할 수 있다. 커맨드(CMD)는 활성 커맨드, 쓰기 커맨드, 읽기 커맨드, 또는 프리차지 커맨드를 포함할 수 있다. 그러나, 본 발명의 범위가 이에 제한되는 것은 아니며, 어드레스(ADDR) 및 커맨드(CMD)는 다른 다양한 형태의 어드레스 및 커맨드를 포함할 수 있다.
메모리 장치(20)는 메모리 컨트롤러(11)의 제어에 따라 메모리 컨트롤러(11)로부터 제공된 데이터를 저장하거나 또는 저장된 데이터를 메모리 컨트롤러(11)로 제공할 수 있다.
예시적인 실시 예에서, 메모리 장치(20)는 동적 랜덤 엑세스 메모리(DRAM; Dynamic Random Access Memory)이고, 메모리 컨트롤러(11) 및 메모리 장치(20)는 DDR(Double Data Rate) 인터페이스를 기반으로 서로 통신할 수 있다. 그러나, 본 발명의 범위는 이에 제한되는 것은 아니며, 메모리 장치(20)는 SRAM, SDRAM, MRAM, FRAM, ReRAM, PRAM, 등과 같은 다양한 메모리 장치들 중 어느 하나일 수 있으며, 메모리 컨트롤러(11) 및 메모리 장치(20)는 LPDDR, USB, MMC, PCI, PCI-E, ATA, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스들 중 어느 하나를 기반으로 통신할 수 있다.
메모리 장치(20)는 클럭 변환 회로를 포함할 수 있다. 클럭 변환 회로는 복수의 클럭 회로들을 포함할 수 있다. 예시적인 실시 예에서, 메모리 장치(20)의 클럭 변환 회로는 기준 클럭(RCLK)을 기반으로 위상이 다른 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 생성할 수 있다. 클럭 변환 회로는 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 기반으로, 제1 내지 제4 출력 클럭들(OCLK1~OCLK4) 및 반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)을 생성할 수 있다. 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)은 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)보다 듀티가 짧은 클럭 신호들일 수 있다. 예시적인 실시 예에서, 메모리 장치(20)의 클럭 변환 회로는, 상술된 도 5a, 6, 7, 8, 9, 10, 11, 12a, 13, 14, 15, 16, 17, 및 18의 클럭 변환 회로들 중 어느 하나일 수 있다.
도 20은 도 19의 메모리 장치(20)를 예시적으로 구체화한 블록도이다. 도 19 및 도 20을 참조하면, 메모리 장치(20)는 클럭 생성기(21), 메모리 셀 어레이(22), 커맨드 디코더(23), 제어 로직 회로(24), 감지 증폭기들 및 쓰기 드라이버들(25), 및 입출력(I/O) 회로(26)를 포함할 수 있다.
클럭 생성기(21)는 입력 클럭 생성기(ICG) 및 클럭 변환 회로를 포함할 수 있다. 입력 클럭 생성기(ICG)는 기준 클럭(RCLK)을 기반으로 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 생성할 수 있다. 클럭 변환 회로는 복수의 클럭 회로들을 포함할 수 있다. 예를 들어, 클럭 변환 회로는 제1 내지 제4 클럭 회로들을 포함할 수 있다. 클럭 변환 회로의 복수의 클럭 회로들은 제1 내지 제4 입력 클럭들(ICLK1~ICLK4)을 기반으로 제1 내지 제4 출력 클럭들(OCLK1~OCLK4) 및 반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)을 생성할 수 있다.
메모리 셀 어레이(22)는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 워드라인들 및 비트라인들과 각각 연결될 수 있다. 워드라인들은 Y-디코더(Y-DEC)와 연결되고, 비트라인들은 X-디코더(X-DEC)와 연결될 수 있다.
제어 로직 회로(24)는 커맨드 디코더(23)로부터의 디코딩 결과를 기반으로 메모리 장치(20)의 구성 요소들을 제어할 수 있다. 예를 들어, 커맨드 디코더(23)의 디코딩 결과가 수신된 커맨드(CMD)가 활성 커맨드임을 가리키는 경우, 제어 로직 회로(24)는 활성 커맨드와 함께 수신된 행 어드레스(RA)에 대응하는 워드라인이 활성화되도록 Y-디코더(Y-DEC)를 제어할 수 있다. 이 때, 활성화된 워드라인과 연결된 메모리 셀들에 저장된 제1 내지 제4 데이터(D1~D4)는 감지 증폭기들 및 쓰기 드라이버들(25)에 설정될 수 있다. 커맨드 디코더(23)의 디코딩 결과가 수신된 커맨드(CMD)가 읽기 커맨드임을 가리키는 경우, 제어 로직 회로(24)는 읽기 커맨드와 함께 수신된 열 어드레스(CA)에 대응하는 비트라인들로부터 제1 내지 제4 데이터(D1~D4)가 출력되도록 감지 증폭기들 및 쓰기 드라이버들(25)을 제어할 수 있다.
입출력(I/O) 회로(26)는 멀티플렉서(MUX) 및 드라이버(DRV)를 포함할 수 있다. 입출력(I/O) 회로(26)는 제1 내지 제4 데이터(D1~D4), 제1 내지 제4 출력 클럭들(OCLK1~OCLK4), 및 반전된 제1 내지 제4 출력 클럭들(OCLK1B~OCLK4B)을 기반으로 데이터 신호를 생성할 수 있다. 입출력(I/O) 회로(26)의 구조 및 특징은 도 21 및 도 22와 함께 후술될 것이다.
도 21은 도 20의 입출력(I/O) 회로(26)를 예시적으로 구체화한 회로도이다. 도 21을 참조하면, 입출력(I/O) 회로(26)는 멀티플렉서(MUX) 및 드라이버(DRV)를 포함할 수 있다. 멀티플렉서(MUX)는 제1 데이터(D1)가 수신되는 노드 및 드라이버(DRV) 사이에 병렬로 연결된 제1 MUX NMOS 트랜지스터 및 제1 MUX PMOS 트랜지스터를 포함할 수 있다. 제1 MUX NMOS 트랜지스터는 제1 출력 클럭(OCLK1)에 응답하여 동작할 수 있다. 제1 MUX PMOS 트랜지스터는 반전된 제1 출력 클럭(OCLK1B)에 응답하여 동작할 수 있다.
멀티플렉서(MUX)는 제2 데이터(D2)가 수신되는 노드 및 드라이버(DRV) 사이에 병렬로 연결된 제2 MUX NMOS 트랜지스터 및 제2 MUX PMOS 트랜지스터를 포함할 수 있다. 제2 MUX NMOS 트랜지스터는 제2 출력 클럭(OCLK2)에 응답하여 동작할 수 있다. 제2 MUX PMOS 트랜지스터는 반전된 제2 출력 클럭(OCLK2B)에 응답하여 동작할 수 있다.
멀티플렉서(MUX)는 제3 데이터(D3)가 수신되는 노드 및 드라이버(DRV) 사이에 병렬로 연결된 제3 MUX NMOS 트랜지스터 및 제3 MUX PMOS 트랜지스터를 포함할 수 있다. 제3 MUX NMOS 트랜지스터는 제3 출력 클럭(OCLK3)에 응답하여 동작할 수 있다. 제3 MUX PMOS 트랜지스터는 반전된 제3 출력 클럭(OCLK3B)에 응답하여 동작할 수 있다.
멀티플렉서(MUX)는 제4 데이터(D4)가 수신되는 노드 및 드라이버(DRV) 사이에 병렬로 연결된 제4 MUX NMOS 트랜지스터 및 제4 MUX PMOS 트랜지스터를 포함할 수 있다. 제4 MUX NMOS 트랜지스터는 제4 출력 클럭(OCLK4)에 응답하여 동작할 수 있다. 제4 MUX PMOS 트랜지스터는 반전된 제4 출력 클럭(OCLK4B)에 응답하여 동작할 수 있다.
드라이버(DRV)는 멀티플렉서(MUX) 및 DQ 패드 사이에 연결될 수 있다. DQ 패드는 데이터 신호가 생성되는 패드일 수 있다. 드라이버(DRV)는 멀티플렉서(MUX)로부터 시간 구간별로 제공되는 제1 내지 제4 데이터(D1~D4)를 기반으로 DQ 패드에 데이터 신호를 생성할 수 있다.
도 22는 도 21의 DQ 패드에서 생성된 데이터 신호를 예시적으로 도시하는 그래프이다. 도 21 및 22를 참조하면, 제1 입력 클럭(ICLK1)의 파형, 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)의 파형들, 및 DQ 패드의 데이터 신호의 타이밍 도가 예시적으로 도시된다. 가로 방향은 시간을 나타낸다. 세로 방향은 논리 상태 또는 데이터를 나타낸다.
제1 입력 클럭(ICLK1)은 주기(Tp) 및 듀티(Dy1)를 가질 수 있다. 제1 출력 클럭(OCLK1)은 주기(Tp) 및 듀티(Dy2)를 가질 수 있다. 듀티(Dy2)는 듀티(Dy1)보다 짧을 수 있다. 예를 들어, 듀티(Dy1)는 50%이고, 듀티(Dy2)는 25%일 수 있다. 제2 내지 제4 출력 클럭들(OCLK2~OCLK4)은 각각 제1 출력 클럭(OCLK1)보다 위상이 90도, 180도, 및 270도 늦은 신호들일 수 있다.
예시적인 실시 예에서, 입출력(I/O) 회로(26)는 제1 내지 제4 출력 클럭들(OCLK1~OCLK4) 및 제1 내지 제4 데이터(D1~D4)를 기반으로 DQ 패드의 데이터 신호를 생성할 수 있다. 예를 들어, 주기(Tp)는 제1 내지 제4 시간 구간들(Tp1~Tp4)을 포함할 수 있다. 제1 내지 제4 시간 구간들(Tp1~Tp4)은 각각 제1 내지 제4 출력 클럭들(OCLK1~OCLK4)에 대응할 수 있다. 입출력(I/O) 회로(26)는, 제1 내지 제4 출력 클럭들(OCLK1~OCLK4) 및 제1 내지 제4 데이터(D1~D4)를 기반으로, 제1 시간 구간(Tp1)에서 제1 데이터(D1)를 포함하고, 제2 시간 구간(Tp2)에서 제2 데이터(D2)를 포함하고, 제3 시간 구간(Tp3)에서 제3 데이터(D3)를 포함하고, 그리고 제4 시간 구간(Tp4)에서 제4 데이터(D4)를 포함하는 데이터 신호를 생성할 수 있다.
도 23은 본 발명의 실시 예에 따른 메모리 모듈(30)을 예시적으로 도시하는 블록도이다. 도 23을 참조하면, 메모리 모듈(30)은 레지스터 클럭 드라이버(31), 복수의 DRAM들(32a~32h), 및 복수의 데이터 버퍼(DB)들을 포함할 수 있다.
레지스터 클럭 드라이버(31)는 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러))로부터 기준 클럭(RCLK), 어드레스(ADDR), 및 커맨드(CMD)를 수신할 수 있다. 레지스터 클럭 드라이버(31)는 클럭 변환 회로를 포함할 수 있다. 클럭 변환 회로의 특징은 도 19의 메모리 장치(20)의 클럭 변환 회로와 유사하므로, 이에 대한 상세한 설명은 생략된다. 레지스터 클럭 드라이버(31)는 수신된 신호들(RCLK, ADDR, CMD)을 기반으로, 어드레스(ADDR) 및 커맨드(CMD)를 복수의 DRAM들(32a~32h)로 전달하고, 복수의 데이터 버퍼(DB)들을 제어할 수 있다.
복수의 DRAM들(32a~32h) 각각은 대응하는 데이터 버퍼(DB)들과 연결될 수 있다. 복수의 DRAM들(32a~32h) 각각은 저장된 데이터를 대응하는 데이터 버퍼(DB)로 제공하거나, 또는 대응하는 데이터 버퍼(DB)로부터 데이터를 제공받을 수 있다. 복수의 데이터 버퍼(DB)들 각각은 대응하는 DQ 패드를 통해 외부 장치(예를 들어, 호스트 또는 메모리 컨트롤러)와 데이터 신호를 송수신할 수 있다.
도 24는 본 발명의 실시 예에 따른 전자 시스템(40)을 예시적으로 도시하는 블록도이다. 도 24를 참조하면, 전자 시스템(40)은 휴대용 통신 단말기, PDA, PMP, 스마트폰, 또는 웨어러블 장치 형태로 구현될 수 있다. 또는, 전자 시스템(40)은 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 시스템의 형태로 구현될 수 있다.
전자 시스템(40)은 애플리케이션 프로세서(41)(또는 중앙 처리 장치), 디스플레이(42), 및 이미지 센서(43)를 포함할 수 있다. 애플리케이션 프로세서(41)는 DigRF 마스터(41a), 물리 계층(41b), DSI(Display Serial Interface) 호스트(42c), 및 CSI(Camera Serial Interface) 호스트(42d)를 포함할 수 있다.
DSI 호스트(41c)는 DSI를 통해 디스플레이(42)의 DSI 장치(42a)와 통신할 수 있다. 예시적으로, DSI 호스트(41c)에는 광 시리얼라이저(SER)가 구현될 수 있다. DSI 장치(42a)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(41d)는 CSI를 통해 이미지 센서(43)의 CSI 장치(43a)와 통신할 수 있다. 예시적으로, CSI 호스트(41d)에는 광 디시리얼라이저(DES)가 구현될 수 있다. CSI 장치(43a)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 시스템(40)은 애플리케이션 프로세서(41)와 통신하는 RF(Radio Frequency) 칩(44)을 더 포함할 수 있다. RF 칩(44)은 물리 계층(44a), DigRF 슬레이브(44b), 및 안테나(44c)를 포함할 수 있다. 예시적으로, RF 칩(44)의 물리 계층(44a)과 애플리케이션 프로세서(41)의 물리 계층(41b)은 MIPI DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 시스템(40)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(45)를 더 포함할 수 있다. 전자 시스템(40)은 주변 장치들과의 연결을 관리하기 위한 브릿지(bridge) 칩(46)을 더 포함할 수 있다. 전자 시스템(40)은 WIMAX(World Interoperability for Microwave Access; 47a), WLAN(Wireless Local Area Network; 47b), UWB(Ultra Wideband; 47c) 등을 통해 외부 시스템과 통신할 수 있다. 전자 시스템(40)은 음성 정보를 처리하기 위한 스피커(48a) 및 마이크(48b)를 더 포함할 수 있다. 전자 시스템(40)은 애플리케이션 프로세서(41)의 데이터를 저장하기 위한 임베디드/카드 스토리지(48c)를 더 포함할 수 있다.
전자 시스템(40)은 애플리케이션 프로세서(41)의 데이터 처리에 사용될 클럭 신호를 생성하는 클럭 변환 회로(49)를 더 포함할 수 있다. 클럭 변환 회로(49)는 도 19의 메모리 장치(20)의 클럭 변환 회로와 유사할 수 있다. 예시적인 실시 예에서, 클럭 변환 회로(49)는 상술된 도 5a, 6, 7, 8, 9, 10, 11, 12a, 13, 14, 15, 16, 17, 및 18의 클럭 변환 회로들 중 어느 하나일 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 90도 늦은 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치;
    상기 제2 입력 클럭을 수신하는 제2 입력 노드, 및 제2 노드 사이에 연결되고, 상기 제1 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치; 및
    상기 제1 노드 및 접지 노드 사이에 연결되고, 상기 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함하는 클럭 변환 회로.
  2. 제 1 항에 있어서,
    상기 제2 노드 및 전원 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제4 스위치를 더 포함하는 클럭 변환 회로.
  3. 제 1 항에 있어서,
    상기 제2 입력 노드 및 제3 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 180도 늦은 제3 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제5 스위치;
    상기 제3 입력 클럭을 수신하는 제3 입력 노드, 및 제4 노드 사이에 연결되고, 상기 제2 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제6 스위치;
    상기 제3 노드 및 상기 접지 노드 사이에 연결되고, 상기 제3 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제7 스위치;
    상기 제3 입력 노드 및 제5 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 270도 늦은 제4 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제8 스위치;
    상기 제4 입력 클럭을 수신하는 제4 입력 노드, 및 제6 노드 사이에 연결되고, 상기 제3 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제9 스위치;
    상기 제5 노드 및 상기 접지 노드 사이에 연결되고, 상기 제4 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제10 스위치;
    상기 제4 입력 노드 및 제7 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제11 스위치;
    상기 제1 입력 노드 및 제8 노드 사이에 연결되고, 상기 제4 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제12 스위치; 및
    상기 제7 노드 및 상기 접지 노드 사이에 연결되고, 상기 제1 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제13 스위치를 더 포함하는 클럭 변환 회로.
  4. 제 3 항에 있어서,
    상기 제2 노드 및 전원 노드 사이에 연결되고, 상기 제1 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제4 스위치;
    상기 제4 노드 및 상기 전원 노드 사이에 연결되고, 상기 제2 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제14 스위치;
    상기 제6 노드 및 상기 전원 노드 사이에 연결되고, 상기 제3 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제15 스위치; 및
    상기 제8 노드 및 상기 전원 노드 사이에 연결되고, 상기 제4 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제16 스위치를 더 포함하는 클럭 변환 회로.
  5. 제 1 항에 있어서,
    상기 제1 스위치는 상기 제2 입력 클럭 및 제4 입력 클럭을 기반으로 동작하도록 구성된 제1 전송 게이트(transmission gate)이고,
    상기 제2 스위치는 상기 제1 입력 클럭 및 제3 입력 클럭을 기반으로 동작하도록 구성된 제2 전송 게이트이고,
    상기 제3 입력 클럭은 상기 제1 입력 클럭보다 위상이 180도 늦고,
    상기 제4 입력 클럭은 상기 제1 입력 클럭보다 위상이 270도 늦은 클럭 변환 회로.
  6. 제 5 항에 있어서,
    상기 제1 전송 게이트는:
    상기 제1 입력 노드 및 상기 제1 노드 사이에 연결되고, 상기 제4 입력 클럭에 응답하여 동작하도록 구성된 제1 NMOS 트랜지스터; 및
    상기 제1 입력 노드 및 상기 제2 노드 사이에 연결되고, 상기 제2 입력 클럭에 응답하여 동작하도록 구성된 제1 PMOS 트랜지스터를 포함하고,
    상기 제2 전송 게이트는:
    상기 제2 입력 노드 및 상기 제2 노드 사이에 연결되고, 상기 제1 입력 클럭에 응답하여 동작하도록 구성된 제2 NMOS 트랜지스터; 및
    상기 제2 입력 노드 및 상기 제2 노드 사이에 연결되고, 상기 제3 입력 클럭에 응답하여 동작하도록 구성된 제2 PMOS 트랜지스터를 포함하는 클럭 변환 회로.
  7. 제 6 항에 있어서,
    상기 제2 노드 및 전원 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제4 스위치를 더 포함하되,
    상기 제3 스위치는:
    상기 제1 노드 및 상기 접지 노드 사이에 연결되고, 상기 제2 입력 클럭에 응답하여 동작하도록 구성된 제3 NMOS 트랜지스터를 포함하고,
    상기 제4 스위치는:
    상기 제2 노드 및 상기 전원 노드 사이에 연결되고, 상기 제1 입력 클럭에 응답하여 동작하도록 구성된 제3 PMOS 트랜지스터를 포함하는 클럭 변환 회로.
  8. 제 1 항에 있어서,
    상기 제1 노드의 전압을 반전시키고 반전된 제1 출력 클럭을 출력하도록 구성된 제1 인버터; 및
    상기 제2 노드의 전압을 반전시키고 제1 출력 클럭을 출력하도록 구성된 제2 인버터를 더 포함하는 클럭 변환 회로.
  9. 제 1 항에 있어서,
    상기 제1 노드의 전압을 반전시켜 상기 제2 노드로 출력하도록 구성된 제1 래치 인버터; 및
    상기 제2 노드의 전압을 반전시켜 상기 제1 노드로 출력하도록 구성된 제2 래치 인버터를 더 포함하는 클럭 변환 회로.
  10. 제 1 항에 있어서,
    상기 제1 노드 및 제1 출력 클럭을 생성하는 제1 출력 노드 사이에 직렬로 연결된 N개의 제1 버퍼들; 및
    상기 제2 노드 및 반전된 제1 출력 클럭을 생성하는 제2 출력 노드 사이에 직렬로 연결된 M개의 제2 버퍼들을 더 포함하되,
    상기 N 및 상기 M은 자연수들인 클럭 변환 회로.
  11. 제 10 항에 있어서,
    상기 N과 상기 M은 동일한 클럭 변환 회로.
  12. 제 10 항에 있어서,
    상기 N개의 제1 버퍼들이 상기 제1 노드의 전압을 상기 제1 출력 노드로 전달하는데 소요되는 제1 시간 구간은 상기 M개의 제2 버퍼들이 상기 제2 노드의 전압을 상기 제2 출력 노드로 전달하는데 소요되는 제2 시간 구간과 동일한 클럭 변환 회로.
  13. 제1 내지 제4 입력 클럭들을 포함하는 입력 포-페이즈 클럭(input four-phase clock)을 기반으로, 제1 내지 제4 출력 클럭들을 포함하는 출력 포-페이즈 클럭(output four-phase clock)을 생성하는, 제1 내지 제4 클럭 회로들을 포함하되,
    상기 제1 클럭 회로는:
    상기 제2 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치;
    상기 제1 입력 클럭을 수신하는 제2 입력 노드, 및 제2 노드 사이에 연결되고, 상기 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치; 및
    상기 제2 노드 및 접지 노드 사이에 연결되고, 상기 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함하는 클럭 변환 회로.
  14. 제 13 항에 있어서,
    상기 제1 클럭 회로는 상기 제1 및 제2 입력 클럭들을 기반으로 상기 제1 출력 클럭 및 반전된 제1 출력 클럭을 생성하도록 구성되고,
    상기 제2 클럭 회로는 상기 제2 및 제3 입력 클럭들을 기반으로 상기 제2 출력 클럭 및 반전된 제2 출력 클럭을 생성하도록 구성되고,
    상기 제3 클럭 회로는 상기 제3 및 제4 입력 클럭들을 기반으로 상기 제3 출력 클럭 및 반전된 제3 출력 클럭을 생성하도록 구성되고,
    상기 제4 클럭 회로는 상기 제4 및 제1 입력 클럭들을 기반으로 상기 제4 출력 클럭 및 반전된 제4 출력 클럭을 생성하도록 구성된 클럭 변환 회로.
  15. 제 13 항에 있어서,
    상기 제2 입력 클럭은 상기 제1 입력 클럭보다 위상이 90도 늦고,
    상기 제3 입력 클럭은 상기 제1 입력 클럭보다 위상이 180도 늦고,
    상기 제4 입력 클럭은 상기 제1 입력 클럭보다 위상이 270도 늦은 클럭 변환 회로.
  16. 제1 입력 클럭을 수신하는 제1 입력 노드, 및 제1 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 90도 늦은 제2 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제1 스위치;
    상기 제2 입력 클럭을 수신하는 제2 입력 노드, 및 상기 제2 노드 사이에 연결되고, 상기 제1 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제2 스위치; 및
    상기 제1 노드 및 전원 노드 사이에 연결되고, 상기 제2 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제3 스위치를 포함하는 클럭 변환 회로.
  17. 제 16 항에 있어서,
    상기 제2 노드 및 접지 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제4 스위치를 더 포함하는 클럭 변환 회로.
  18. 제 16 항에 있어서,
    상기 제2 입력 노드 및 제3 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 180도 늦은 제3 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제5 스위치;
    상기 제3 입력 클럭을 수신하는 제3 입력 노드, 및 제4 노드 사이에 연결되고, 상기 제2 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제6 스위치;
    상기 제3 노드 및 상기 전원 노드 사이에 연결되고, 상기 제3 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제7 스위치;
    상기 제3 입력 노드 및 제5 노드 사이에 연결되고, 상기 제1 입력 클럭보다 위상이 270도 늦은 제4 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제8 스위치;
    상기 제4 입력 클럭을 수신하는 제4 입력 노드, 및 제6 노드 사이에 연결되고, 상기 제3 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제9 스위치;
    상기 제5 노드 및 상기 전원 노드 사이에 연결되고, 상기 제4 입력 클럭의 제2 논리 상태에 응답하여 동작하도록 구성된 제10 스위치;
    상기 제4 입력 노드 및 제7 노드 사이에 연결되고, 상기 제1 입력 클럭의 제1 논리 상태에 응답하여 동작하도록 구성된 제11 스위치;
    상기 제1 입력 노드 및 제8 노드 사이에 연결되고, 상기 제4 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제12 스위치; 및
    상기 제7 노드 및 상기 전원 노드 사이에 연결되고, 상기 제1 입력 클럭의 상기 제2 논리 상태에 응답하여 동작하도록 구성된 제13 스위치를 더 포함하는 클럭 변환 회로.
  19. 제 18 항에 있어서,
    상기 제2 노드 및 접지 노드 사이에 연결되고, 상기 제1 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제4 스위치;
    상기 제4 노드 및 상기 접지 노드 사이에 연결되고, 상기 제2 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제14 스위치;
    상기 제6 노드 및 상기 접지 노드 사이에 연결되고, 상기 제3 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제15 스위치; 및
    상기 제8 노드 및 상기 접지 노드 사이에 연결되고, 상기 제4 입력 클럭의 상기 제1 논리 상태에 응답하여 동작하도록 구성된 제16 스위치를 더 포함하는 클럭 변환 회로.
  20. 제 16 항에 있어서,
    상기 제1 스위치는 상기 제2 입력 클럭 및 제4 입력 클럭을 기반으로 동작하도록 구성된 제1 전송 게이트(transmission gate)이고,
    상기 제2 스위치는 상기 제1 입력 클럭 및 제3 입력 클럭을 기반으로 동작하도록 구성된 제2 전송 게이트이고,
    상기 제3 입력 클럭은 상기 제1 입력 클럭보다 위상이 180도 늦고,
    상기 제4 입력 클럭은 상기 제1 입력 클럭보다 위상이 270도 늦은 클럭 변환 회로.
KR1020200079733A 2020-06-30 2020-06-30 대칭적인 구조를 갖는 클럭 변환 회로 KR20220001578A (ko)

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