TWI433150B - 應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置及方法 - Google Patents

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Description

應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置及方法
本發明係關於記憶體存取之技術領域，尤指一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置及方法。
在計算機系統、微電腦系統、消費性電子及半導體技術的快速發展之下，電子產品的影音效能有顯著的發展，因此來源資料同步的通訊介面亦有常足的進步，例如DDR,DDR2和DDR3的同步動態隨機存取記憶體(SDRAM)的存取速度快速提升，同時也提供更高的記憶體頻寬。同步動態隨機存取記憶體(SDRAM)的存取速度由數年前的數佰萬赫茲(xMHz)進步到今日的數十億萬赫茲(xGHz)，故需要更精密的機構、方法及電路來保證資料讀取的正確性；同時需要更完整的方案，來處理跨晶片間的同步控制、時序漂動偵測及調整的機制來確保系統的穩定和可靠。
同步動態隨機存取記憶體(SDRAM)在電腦系統是主要的工作記憶體，其主要的技術特徵是使用資料來源同步介面(Data Source Synchronous Interface)的通訊協定。同步動態隨機存取記憶體的資料傳遞主要是藉由一共同參考的時鐘(clock)信號和資料截取信號(Data strobe;DQS)，來完成信號同步化的工作和同步資料的截取及傳輸的工作。
資料截取信號是讓資料接收端使用於截取一資料匯流排(Data bus)上的一組資料之資料截取控制信號。傳統的方法是使用資料接收端內部時鐘的時序，將資料截取信號先經過“閘控電路”(gated circuit)，產生有效的資料截取信號。接下來，將該信號經適當的相位移動後，由該信號的上升邊緣(rising edge)和下降邊緣(falling edge)的時序來截取所屬的資料組，一般為八個位元的資料匯流排。
對於使用同步動態隨機存取記憶體的系統，必然有一個記憶體控制器(memory controller)，用於發出或接收同步動態隨機存取記憶體的存取命令和資料。在執行寫入(write)的命令時，記憶體控制器在發出寫入命令後，依同步動態隨機存取記憶體的介面規範的時序，輸出數組的同步截取信號及同步資料匯流排的資料至同步動態隨機存取記憶體介面上，讓同步資料有效完成資料寫入的動作。在執行讀取(read)的命令時，記憶體控制器在發出讀取命令後，同步動態隨機存取記憶體在數個時鐘週期後，會依同步動態隨機存取記憶體的介面規範，輸出數組的同步資料信號(data bus signal;DQ)及同步截取信號(data strobe signal)至資料傳輸介面上給記憶體控制器。此時記憶體控制器就會使用同步截取信號，來截取資料匯流排上的資料。
在同步介面中，因高速的資料傳輸，必然會有信號時間延遲(Timing Delay)的現象。時間延遲的原因有電晶體(transistor)操作時間，傳輸線的傳導延遲(propagation/transition delay)等等。若可以精準的調整和控制資料截取信號和資料匯流排信號的時序，就可以將資料來源同步介面的技術應用於非常高速的系統。同時為了盡量減少同步介面信號的數量，所以在同步動態隨機存取記憶體的資料截取信號和資料匯流排信號(data bus signal)是雙向(bi-directional)的設計。
同步動態隨機存取記憶體介面的規範中使用數個控制信號，來做同步動態隨機存取記憶體的存取命令的操作，主要有時鐘信號(clock)、行位址存取(RAS)、列位址存取(CAS)、寫入(WE)信號和位址匯流排(address bus)。
以下是一個同步動態隨機存取記憶體之讀取命令的基本操作步驟及其介面信號傳遞的過程。首先同步動態隨機存取記憶體控制器對同步動態隨機存取記憶體介面，依規定的時序發出讀取命令。經數個時鐘週期後同步動態隨機存取記憶體依其所參考的時鐘信號的時序(clock phase)，從其晶片腳位輸出同步資料信號(data bus signal;DQ)及資料截取信號(data strobe signal;DQS)，藉由一印刷電路板(PCB)的傳遞再到同步動態隨機存取記憶體控制器晶片的晶片腳位，再到晶片的輸出輸入介面電路(I/O PAD)，最後到達同步動態隨機存取記憶體控制器內部的讀入資料接收電路。
在實際的系統上，需要一個相當精確的時序控制電路以控制資料截取信號的時序。因資料接收端需預期資料輸出端所輸出的資料將到達的時間點，以便接收資料。然而，同步資料信號及資料截取信號，經傳輸線到達資料接收端的晶片腳位，再經輸出輸入介面電路，最後到達資料接收端內部的同步資料接收電路。整個信號的參考的時序時鐘信號，是來自記憶體控制器所輸出其內部控制器晶片的內部時鐘信號，傳遞到達印刷電路板，再到同步動態隨機存取記憶體，同步動態隨機存取記憶體將依該時鐘信號的時序，來輸出相關同步資料及同步資料截取信號到同步動態隨機存取記憶體介面上。
在實作上，晶片製程的特性漂移、印刷電路板的特性、晶片及系統溫度、晶片及系統電壓的變化等等，皆會改變和影響傳遞信號時的延遲時間量，因此信號無法準確到達同步動態隨機存取記憶體控制器的接收端。尤其，當時序漂移過大時就會導致無法正確截取資料。所以時序的控制和時序漂移的偵測和調整，在資料來源同步介面是一個相當重要的技術，以確保高速資料的傳遞的可靠性。這裡所提的晶片，包括同步動態隨機存取記憶體控制器晶片和同步動態隨機存取記憶體晶片。
傳統的做法為在資料接收端直接使用閘控電路的機制以處理資料截取信號。在這整個系統的資料接收端，是使用記憶體控制器晶片內部的時鐘信號的時序來預測的資料可能到達的時序點，來對外來的資料截取信號做信號的閘控(gated/mask)處理，以產生無突波且安全的資料截取信號。其中最為因難的部分是如何正確預期資料截取信號的時序，當同步信號介面的操作速度越來越快時，正確預期時序的困難度相對提高很多或者根本無法正確預測。若同時考量到可能的信號時序漂移，在使用傳統的電路設計時，會因無法正確的預測資料到達的時序，或因無法有效偵測及調整閘控電路的時序，而產生突波(glitch)信號至內部的資料截取信號而導致截取到錯誤的資料。
於美國專利第6,940,760號中，使用DQS閘控(gated)電路來處理外來的資料截取信號(DQS)，以產生無突波且安全的資料截取信號。圖1係美國專利第6,940,760號中的同步動態隨機存取記憶體控制器之方塊圖。如圖1所示，一同步動態隨機存取記憶體介面46、一DQS閘控電路52連接至同步動態隨機存取記憶體介面46，以處理資料截取信號。一DQS延遲電路54將DQS閘控電路52輸出的資料截取信號進行相位調整和延遲工作。一讀取資料流裝置50連接至DQS遲延電路54，依據相位調整後的資料截取信號以截取資料匯流排(DQ)的資料。然而，此種依據同步時鐘信號的時序的傳輸介面，其時鐘信號由記憶體控制器40產生後，係經由記憶體控制器40的輸出入驅動電路及其腳位，傳遞至同步動態隨機存取記憶體介面46上，再到電路板的走線上，再經由同步動態隨機存取記憶體的輸出入驅動電路和其腳位而進入同步動態隨機存取記憶體的內部控制電路，最後由同步動態隨機存取記憶體內部控制電路回覆資料及資料截取信號至同步動態隨機存取記憶體介面46上，此間的時序會產生了相當大的時序延遲，記憶體控制器40用內部時鐘的時序來產生DQS閘控電路52的控制信號。但此時的讀取的資料截取信號，和記憶體控制器40的內部時鐘已有相當的時序延遲和差異。所以使用此種方法來產生有效的資料截取信號去對資料進行截取是不安全的，且容易產生時序上的錯誤，同時整個系統的執行頻率會被輸出入驅動電路和電路板的信號走線所產生的時間延遲所限制，而無法使用目前及未來的高速的同步資料傳輸介面上。因此習知的同步動態隨機存取記憶體介面之資料截取的方法仍有諸多缺失而有予以改善之必要。
本發明之目的主要係在提供一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置及方法，其使用同步動態隨機存取記憶體所產生的差分資料截取信號以截取同步動態隨機存取記憶體所輸出的資料，此種方式無需考慮印刷電路板的走線傳輸及輸出入驅動電路所產生的延遲，可較習知技術更能準確地截取資料，以解決習知技術中因信號在時序上產生漂移而無法截取到正確資料的困擾。
依據本發明之一特色，本發明提出一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置，其包含一差分信號至單端信號轉換電路、一第一相位延遲電路及一資料截取電路。該差分信號至單端信號轉換電路連接至一同步傳輸介面，以接收該同步傳輸介面所傳送的一差分資料截取信號(Differential Data Strobe Signal,DQS and DQS_B)，並轉換成一單端資料截取信號(Single-End Data Strobe Signal,SE_DQS)。該第一相位延遲電路連接至該差分信號至單端信號轉換電路，調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號(SE_DQS_DLY)。該資料截取電路連接至該相位延遲電路，依據該經相位延遲後的單端資料截取信號，以截取該同步傳輸介面所傳送的同步資料。
依據本發明之另一特色，本發明提出一種同步動態隨機存取記憶體系統，其包含至少一個雙倍資料傳輸率同步動態隨機存取記憶體(Double Data Rate 2/3 SDRAM)及一記憶體控制器。該至少一個雙倍資料傳輸率的同步動態隨機存取記憶體用以暫存資料。該記憶體控制器連接至該至少一個雙倍資料傳輸率的同步動態隨機存取記憶體，以存取該至少一個雙倍資料傳輸率的同步動態隨機存取記憶體。該記憶體控制器包含一差分信號至單端信號轉換電路、一第一相位延遲電路、及一資料截取電路。該差分信號至單端信號轉換電路連接至一雙倍資料傳輸率的同步動態隨機存取記憶體的傳輸介面，以接收該雙倍資料傳輸率同步動態隨機存取記憶體的傳輸介面上所傳送的一差分資料截取信號(DQS and DQS_B)，並轉換成一單端資料截取信號(SE_DQS)。該第一相位延遲電路連接至該差分信號至單端信號轉換電路，調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號(SE_DQS_DLY)。該資料截取電路連接至該相位延遲電路，依據該經相位延遲後的單端資料截取信號，以截取該雙倍資料傳輸率的同步動態隨機存取記憶體介面上所傳送出的同步資料。
依據本發明之再一特色，本發明提出一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的方法，其包含(A)將一差動信號轉換至一單端信號，其將一同步傳輸介面所傳送的一差分資料截取信號轉換成一單端資料截取信號。(B)調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號。(C)依據該經相位延遲後的單端資料截取信號，以截取該同步傳輸介面所傳送的同步資料。
有關本發明之應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置及方法，係使用於雙倍資料傳輸率的同步動態隨機存取記憶體介面中，採用同步差分資料截取信號方式之一種資料截取的資料傳輸介面的技術。在第二代以後的雙重資料同步動態隨機存取記憶體的規格中，使用同步差分資料截取信號的設計是為減少資料截取信號被干擾，以有效且安全地截取同步資料匯流排上的資料。在其所使用的同步差分資料截取信號的用途是可以使資料截取信號，在從記憶體控制器晶片和同步動態隨機存取記憶體晶片間傳遞時，因使用差分信號的技術，而大大提高信號品質及提高信號的抗干擾的容忍能力，同時也可大幅提高信號介面的操作速度。
圖2係本發明之一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置200之方塊圖。該裝置200包含一差分信號至單端信號轉換電路210、一第一相位延遲電路220、一資料截取電路230、及一時序漂移偵測電路240。
該差分信號至單端信號轉換電路210連接至一同步傳輸介面250，以接收該同步傳輸介面250所傳送的一差分資料截取信號，並轉換成一單端資料截取信號。該同步傳輸介面250為雙倍資料傳輸率的同步動態隨機存取記憶體的傳輸介面。
該第一相位延遲電路220連接至該差分信號至單端信號轉換電路210，調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號。該第一相位延遲電路220的相位延遲係為0度至180度。
圖3係本發明第一相位延遲電路220之方塊圖。如圖3所示，該第一相位延遲電路220係由多個單位信號延遲電路(Unit Ddelay Circuitelement)310及一多工器320所構成。該第一相位延遲電路220依據一資料截取信號的相位延遲值(DQS_Delay_Value)以選擇從何單位信號延遲電路(Unit Ddelay Circuitelement)310的輸出，以產生該經相位延遲後的單端資料截取信號。
該資料截取電路230連接至該相位延遲電路220，依據該經相位延遲後的單端資料截取信號，以截取該同步傳輸介面250所傳送的同步資料DQ。該資料截取電路230包含2N個先進先出暫存器(FIFO)231，以暫存該同步傳輸介面所傳送的資料，當中，N為正整數。
該時序漂移偵測電路240是用以偵測並校準該同步傳輸介面250的時序和記憶體控制晶片內部時序間的漂移量。
該時序漂移偵測電路240包含一第二相位延遲電路241及一時序校準電路243。該第二相位延遲電路241依據一第一預期相位延遲值(DQS_EVD_Delay_Value)，以產生一時序提前的時鐘截取信號(DQS_Early_VD_CLK)，用以偵測使用第一相位延遲電路所產生的經相位延遲後的單端資料截取信號(SE_DQS_DLY)的時序提前(early timing)事件。同時，該第二相位延遲電路241係依據一第二預期相位延遲值，而產生一時序延遲的時鐘截取信號，用以偵測使用第一相位延遲電路所產生的經相位延遲後的單端資料截取信號的時序延遲(late timing)事件。
圖4、圖5、及圖6係本發明之相關信號時序的示意圖。如圖中所示，使用時序提前的時鐘截取信號(DQS_Early_VD_CLK)的正邊緣(rising-edge)時，用以截取經相位延遲後的單端資料截取信號(SE_DQS_DLY)，如圖4的A處所示，該經相位延遲後的單端資料截取信號為低電位(邏輯零,Logical 0)，表示並沒有時序提前事件發生，故此時時序提前偵測信號(DQS_Early_Detected)為低電位。如圖5的A處，該經相位延遲後的單端資料截取信號為高電位(Logical 1)，表示有時序提前事件發生，故此時時序提前偵測信號為高電位。
同樣，使用時序延遲的時鐘截取信號(DQS_Late_VD_CLK)的負邊緣(falling-edge)時用以截取經相位延遲後的單端資料截取信號，如圖4的B處所示，該經相位延遲後的單端資料截取信號為低電位(邏輯零，Logical 0)，表示沒有時序延遲事件發生，故此時時序延遲偵測信號(DQS_Late_Detected)為低電位(Logical 0)。如圖6的B處，該經相位延遲後的單端資料截取信號為高電位(Logical 1)，表示發生時序延遲事件，故此時時序延遲偵測信號為高電位(Logical 1)。
該時序校準電路依據該時序提前偵測信號(DQS_Early_Detected)及該序延遲偵測信號(DQS_Late_Detected)，以產生一時序漂移偵測信號(Variation_Detected_Signal)。同時藉由第一預期相位延遲值(DQS_EVD_Delay-Value)和第二預期相位延遲值(DQS_LVD_Delay_Value)產生相位延遲位移值(Phase_Delay_Offset_Value)，輸出至該第二相位延遲電路241，以用於將讀取操作的輸入資料截取致能信號(Read_DQS_Input_En)作時序相位的調整使用。產生相位修正後的輸出差分資料截取致能信號(Diff_DQS_DET_EN)至差分信號至單端信號轉換電路210，以調整該差分信號至單端信號轉換電路的被致能的時序點。
該同步傳輸介面250有一個同步的時鐘信號，是由記憶體控制器晶片輸出到同步動態隨機存取記憶體裝置。兩者是用這個時鐘信號的時序為基準，做為兩者控制信號溝通及資料交換共同參考的時序。對於一個資料寫入的操作，同步動態隨機存取記憶體裝置(SDRAM controller)會依同步動態隨機存取記憶體裝置其規格中定義的方式，先將所要寫入資料的位址傳送到同步動態隨機存取記憶體介面上，接下來將所要寫入的資料，用同步資料匯流排和差分資料截取信號依規範的時鐘週期及信號時序，傳送到同步動態隨機存取記憶體介面上。此時同步動態隨機存取記憶體裝置(SDRAM Device)，藉由差分資料截取信號，來截取資料匯流排的資料到輸出入介面暫存器(IO Buffer)，之後再寫入內部的記憶體元件(memory cell)。在寫入命令的操作時，差分資料截取信號和同步資料匯流排的時序位置，已被同步動態隨機存取記憶體控制器在輸出信號時已調整到正確的時序位置(可以直接使用差分資料截取信號，來截取同步資料匯流排的資料)。
在資料讀出命令的操作時，差分資料截取信號的時序位置和同步資料匯流排的關係是同步的(Synchronous and Timing Alignment)，同步動態隨機存取記憶體裝置並未將差分資料截取信號的時序位置和同步資料匯流排的時序位置調整至適當位置，所以同步動態隨機存取記憶體控制器無法直接使用資料截取信號來截取同步資料匯流排的資料。
對於一個資料讀出的操作，同步動態隨機存取記憶體控制器，會依其規格中的規範，先將所要讀取資料的位址及資料讀出命令，傳送到其介面上。接下來，同步動態隨機存取記憶體裝置會依相關的時鐘週期及時序關係，將資料藉由同步資料匯流排和差分資料截取信號傳送到同步動態隨機存取記憶體介面上。先前技術的同步動態隨機存取記憶體控制器是直接對差分資料截取信號做閘控處理後經時序調整電路來產生有效的資料截取信號，用來截取同步資料匯流排的資料到介面暫存器之後再傳送到晶片內部。
在同步動態隨機存取記憶體的規格中，在資料輸出時讀取資料的命令(read command)，其差分資料截取信號有一個時鐘週期的前預備(preamble)時間和半個時鐘週期的後預備(postamble)時間，來做為一個命令資料時序的啟始預備和結束的緩衝時間，如圖4中圓圈處。但在目前SDRAM的規格，其操作時鐘週期一直在快速縮短中，從數年前的數十奈秒(ns)到目前的不到一奈秒(ns)的時序週期，如何更為精確控制介面的時序就成為最重要的關鍵技術了。
本發明的技術在於可正確產生有效的資料截取信號，用來截取SDRAM介面上的資料。當在沒有傳送資料時，自動讓內部資料截取信號(SE_DQS)維持在穩定的狀態(Logical 0)，不會產生任何不必要的突波(glitch)，而導致截取到不需要的資料。
在對SDRAM做資料的讀取操作時，SDRAM控制器會依據SDRAM的讀取資料輸出延遲週期(read data latency cycle)的數目和傳輸介面產生的時序延遲量來操控相關電路和介面。
於本發明技術中，當非資料寫出時，將SDRAM控制器晶片的SDRAM之輸出入驅動電路(IO PAD)的輸出入介面，設定為輸入模式，藉由差分資料截取信號的偵測電路的致能控制(DQS_En)及該差分信號至單端信號轉換電路210，來產生該單端資料截取信號。
將該單端資料截取信號，在經由可程式化控制的第一相位延遲電路220，來將資料截取信號的時序，移動到最佳的時序位置，例如為相位延遲九十度，以取得最大的資料窗，亦即由圖4中可知，該經相位延遲後的單端資料截取信號的正邊緣及負邊緣均位於同步資料匯流排之資料窗的中間位置，在此時截取同步資料匯流排為處在最穩定和安全的狀態下。
該資料截取電路230使用經相位延遲後的單端資料截取信號的正邊緣來截取奇數筆資料匯流排的資料和負邊緣來截取偶數筆資料匯流排的資料。接著將截取到的資料，傳回到SDRAM控制器的內部暫存器中。
第一相位延遲電路220是使用一系統時鐘(system clock)為輸入信號，將其時鐘週期的資訊經由電路轉換為不同電流量的輸出。該電流量的輸出信號，將連接到單位信號延遲電路310。不同的電流量，將使單位信號延遲電路之輸出信號產生不同的時間遲延。該單位延遲電路310輸出的延遲相位是參考目前的系統操作頻率為基礎。同時將數個單位信號延遲電路310串聯在一起，以達到更大的相位延遲。該單位信號延遲電路310輸出信號的延遲相位是參考目前的系統操作頻率。藉由資料截取信號之延遲相位設定值，以選擇各個不同信號相位延遲。例如當系統工作頻率是400MHz(2.5ns)且信號延遲相位設定值為九十度時，其信號延遲時序為0.650奈秒(ns)。當系統工作頻率是200MHz(5ns)且信號延遲相位設定值為九十度時，其信號延遲時序為1.25奈秒(ns)。
若因電路板或其他因素，在沒有裝置驅動時(非資料讀取或資料寫入時)，差分資料截取信號應為高阻抗狀態；還是可能有不穩定的電位或信號干擾而導致偵測到不應存在的差分資料截取信號時。在安全性考量下，設計了一個致能信號(DQS_DIFF_DET_EN)，可在經由一個可程式化的該第二相位延遲電路241，來調整該差分信號至單端信號轉換電路210致能的啟始時間點及結束時間點。差分資料截取信號的差分信號至單端信號轉換電路210的致能控制的時序，為SDRAM控制器依讀取資料輸出延遲週期數和傳輸介面可能發生的時序延遲量，產生一個以內部時鐘週期為控制單位的致能信號(Read_DQS_Input_EN)。就只有在預期有資料輸入時(Read data phase range)，才會致能該差分信號至單端信號轉換電路210；當無致能或未偵測到差分資料截取信號的信號輸入時，該單端資料截取信號就一直維持在低電位(Logical 0)，來消除所有不必要的突波(glitch)。
當同步動態隨機存取記憶體(SDRAM)在進行的讀取操作時，其讀取資料的長度是固定的方式。，所以事前可以正確控制產生所需的致能信號的週期數目。如圖4所示，在移動差分資料截取信號(DQS,DQS_B)的致能信號的時序位置，其最佳的位置為在一個週期時間的前預備(preamble)週期之第四分之三週期(3/4)的時序位置，和半個時鐘週期的後預備(postamble)之二分之一的時序位置。其原因為同步動態隨機存取記憶體(SDRAM)介面規格之規範中，讀取資料時SDRAM之回復的差分資料截取信號之時序，和其所參考的時鐘信號最大可以有到三分之一時序週期漂移可能性，同時SDRAM控制器晶片，需能處理如此大的時序漂移或要有能力控制SDRAM及系統的時序漂移量，讓其漂動量維持在一個SDRAM控制器晶片能正確傳輸資料的範圍內。
在本發明中，可使用一個可程式化的相位延遲電路，來移動偵測差分資料截取信號的致能控制信號。同時也使用一個可程式化的時序移動來對致能控制信號，做不同的時序移動，來偵測差分資料截取信號的時序漂移的量。其中之偵測包含兩個不同時序漂移的偵測，其一為時序提前的漂移偵測，另一個是時序延後的漂移偵測。
時序提前的可程式化漂移設定後，就會對致能控制信號做一個時序的移動，產生一個時序提前的時鐘信號，使用該時序提前的時鐘信號來截取該經相位延遲後的單端資料截取信號。若截取到的該經相位延遲後的單端資料截取信號為邏輯一(Logical“1)時，就表示偵測到資料截取信號的向前漂移量已到達預設量了，如本例子中所設為八分之一個時鐘週期的漂移量。
時序延遲的可程式化的漂移偵測設定後，產生一個時序延遲的時鐘信號，使用該時序延遲的時鐘信號來截取該經相位延遲後的單端資料截取信號。若截取到的經相位延遲後的單端資料截取信號為邏輯一(Logical“1)時，就是資料截取信號的向後漂移量已到達目前預設的量了，如本例子中所設為八分之一個時鐘週期的漂移量。
藉由時序提前和時序延遲的漂移偵測，就可以在早期有效地偵測到SDRAM介面的時序漂移事件。一個穩定的系統必須有效的偵測時序的漂移，及快速的調整時序漂移的問題，以讓系統維持在穩定可靠的狀態下，才能保證資料傳輸的正確性及系統運作的可靠性。然而時序的漂移原因有很多，所以其相對應的處理機制也會不同。處理機制例如有降低系統運作量、降低SDRAM介面的操作量、降低系統運作頻率、提高系統工作電壓等等。
在一些需減少功率消耗的操作模式下，同步動態隨機存取記憶體的操作速度可能設定在較低的速度。當速度太低，則會使SDRAM所輸出的差分資料截取信號的時序是不正確。因而必須在關閉同步動態隨機存取記憶體的延遲鎖相迴路(Delay Locked Loops)的模式下運作。在該模式下，SDRAM依然是可以正確寫入及讀出資料，但此時因操作速度相對慢(有較大的資料窗)，所以可以選擇由同步動態隨機存取記憶體控制器的內部時鐘信號，來產生類似差分資料截取信號的輸入信號到差分信號至單端信號轉換電路210。經由該差分信號至單端信號轉換電路210及該第一相位延遲電路220，來產生該經相位延遲後的單端資料截取信號後，再藉由移動該經相位延遲後的單端資料截取信號之後就可以正確截取到資料。
圖7係本發明一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的方法之流程圖。其係運用於一記憶體控制器中，用以由一SDRAM中讀出並截取資料。首先於步驟(A)中將一差分信號轉換至一單端信號，其將一同步傳輸介面所傳送的一差分資料截取信號轉換成一單端資料截取信號。其中，該同步傳輸介面為雙倍資料傳輸率之同步動態隨機存取記憶體的傳輸介面。
於步驟(B)中係將該單端資料截取信號進行相位延遲，以產生該經相位延遲後的單端資料截取信號。其中，步驟(B)中的相位延遲介於0度與180度之間。
於步驟(C)中，使用該經相位延遲後的單端資料截取信號，以截取該同步傳輸介面所傳送的同步資料。
於步驟(D)中，偵測並校準該同步傳輸介面的時序和記憶體控制晶片內部時序間的漂移量。該步驟(D)更包含步驟(D1)及步驟(D2)。其中，步驟(D1)依據一第一預期相位延遲值(DQS_EVD_Delay_Value)，以產生一時序提前的時鐘信號(DQS_Early_VD_CLK)，用以偵測該經相位延遲後的單端資料截取信號(SE_DQS_DLY)的時序之提前事件。步驟(D2)依據一第二預期相位延遲值(DQS_LVD_Delay_Value)，以產生一時序延遲的時鐘信號(DQS_Late_VD_CLK)，用以偵測該經相位延遲後的單端資料截取信號(SE_DQS_DLY)的時序延遲事件。
圖8係顯示使用本發明應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置200之一同步動態隨機存取記憶體系統800之示意圖。
該同步動態隨機存取記憶體系統800，其包含至少一個雙倍資料傳輸率的同步動態隨機存取記憶體810、及一記憶體控制器820。
該至少一個雙倍資料傳輸率的同步動態隨機存取記憶體810，用以暫存資料。
該記憶體控制器820連接至該至少一個雙倍資料傳輸率的同步動態隨機存取記憶體810，以存取該至少一個雙倍資料傳輸率的同步動態隨機存取記憶體，該記憶體控制器820包含一差分信號至單端信號轉換電路210、一第一相位延遲電路220、一資料截取電路230、及一時序漂移偵測電路240。
該差分信號至單端信號轉換電路210連接至一雙倍資料傳輸率的同步動態隨機存取記憶體介面，以接收該雙倍資料傳輸率的同步動態隨機存取記憶體介面上所傳送的一差分資料截取信號，並轉換成一單端資料截取信號。
該第一相位延遲電路220連接至該差分信號至單端信號轉換電路210，調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號。
該資料截取電路230連接至該相位延遲電路220，依據該經相位延遲後的單端資料截取信號，以截取該雙倍資料傳輸率的同步動態隨機存取記憶體介面上所傳送的同步資料。
該時序漂移偵測電路240用以偵測並校準該雙倍資料傳輸率的同步動態隨機存取記憶體介面上的時序和記憶體控制晶片內部時序間漂移的校準機制。
由前述說明可知，習知技術並未考慮信號經由走線及輸出入驅動電路傳輸時所產生的不同時間延遲，及同步動態隨機存取記憶體本身在同步資料和同步資料截取信號的輸出上，就會產生一定的時序漂移量。在如此的因素，會使得同步介面所依賴的時序完全走調和移位，其僅考慮依據同步動態隨機存取記憶體規範的時序進行資料讀取，當同步動態隨機存取記憶體介面的操作速度持續調高時，此種存取方法就會造成資料讀取的錯誤和遺失。而本發明使用同步動態隨機存取記憶體所輸出的差分資料截取信號，來截取同步動態隨機存取記憶體介面所傳送的同步資料。此種方式無需考慮走線傳輸及輸出入驅動電路，所產生的時序延遲，同時在同步動態隨機存取記憶體本身在輸出同步資料及同步資料截取信號時所產生一定量的時序漂移下，皆可較習知技術更能準確地截取同步傳輸介面所傳輸的資料。同時本發明非僅考慮資料拴鎖的機制和方法，亦同時考慮實際傳輸時同步動態隨機存取記憶體介面的時序漂移情形，作相對應的偵測及相位漂移校準工作，亦能較習知技術更準確地截取同步傳輸介面所傳輸的資料，而提供系統較佳的穩定度。
由上述可知，本發明無論就目的、手段及功效，在在均顯示其迥異於習知技術之特徵，極具實用價值。惟應注意的是，上述諸多實施例僅係為了便於說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。
46．．．驅動/接收電路
52．．．DQS閘控電路
54．．．DQS延遲電路
50．．．讀取資料流裝置
210．．．差分信號至單端信號轉換電路
220．．．第一相位延遲電路
230．．．資料截取電路
240．．．時序漂移偵測電路
250．．．同步傳輸介面
231．．．先進先出暫存器
241．．．第二相位延遲電路
243．．．時序校準電路
310．．．單位信號延遲電路
320．．．多工器
330．．．單位延遲控制信號產生裝置
(A)~(D)．．．步驟
(D1)~(D2)．．．步驟
800．．．同步動態隨機存取記憶體系統
810．．．雙倍資料傳輸率同步動態隨機存取記憶體
820．．．記憶體控制器
圖1係一習知動態記憶體控制器之方塊圖。
圖2係本發明應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置之方塊圖。
圖3係本發明第一相位延遲電路之方塊圖。
圖4、圖5、及圖6係本發明信號時序的示意圖。
圖7係本發明應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的方法之流程圖。
圖8係本發明的裝置運用於一同步動態隨機存取記憶體系統之示意圖。
210．．．差分信號至單端信號轉換電路
220．．．第一相位延遲電路
230．．．資料截取電路
240．．．時序漂移偵測電路
250．．．同步傳輸介面
231．．．先進先出暫存器
241．．．第二相位延遲電路
243．．．時序校準電路

Claims (21)

  1. 一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的裝置，其包含：一差分信號至單端信號轉換電路，其連接至一同步傳輸介面，以接收該同步傳輸介面所傳送的一差分資料截取信號，並轉換成一單端資料截取信號；一第一相位延遲電路，連接至該差分信號至單端信號轉換電路，調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號；以及一資料截取電路，連接至該第一相位延遲電路，依據該經相位延遲後的單端資料截取信號，以截取該同步傳輸介面所傳送的同步資料。
  2. 如申請專利範圍第1項所述之裝置，更包含：一時序漂移偵測電路，其用以偵測並校準該同步傳輸介面的時序和一記憶體控制晶片內部時序間的漂移量。
  3. 如申請專利範圍第1項所述之裝置，其中，該第一相位延遲電路的相位延遲介於0度與180度之間。
  4. 如申請專利範圍第2項所述之裝置，其中，該時序漂移偵測電路包含一第二相位延遲電路，其依據一第一預期相位延遲值，以產生一時序提前的時鐘截取信號，用以偵測使用該第一相位延遲電路所產生的該經相位延遲後的單端資料截取信號的時序提前事件。
  5. 如申請專利範圍第2項所述之裝置，其中，該時序漂移偵測電路包含一第二相位延遲電路，其依據一第二 預期相位延遲值，而產生一時序延遲的時鐘截取信號，以偵測該經相位延遲後的單端資料截取信號的時序延遲事件。
  6. 如申請專利範圍第1項所述之裝置，其中，該資料截取電路包含2N個先進先出暫存器，以暫存該同步傳輸介面所傳送的資料，其中，N為正整數。
  7. 如申請專利範圍第1項所述之裝置，其中，該同步傳輸介面包含一雙倍資料傳輸率的同步動態隨機存取記憶體的傳輸介面。
  8. 一種同歩動態隨機存取記憶體之系統，包含：一雙倍資料傳輸率的同步動態隨機存取記憶體，用以暫存資料；以及一記憶體控制器，連接至該雙倍資料傳輸率的同步動態隨機存取記憶體，以存取該記憶體，該記憶體控制器包含：一差分資料截取信號至單端資料截取信號轉換電路，其連接至該記憶體的一傳輸介面，以接收該傳輸介面所傳送的一差分資料截取信號，並轉換成一單端資料截取信號；一第一相位延遲電路，連接至該差分資料截取信號至單端資料截取信號轉換電路，調整該單端資料截取信號，以產生一經相位延遲後的單端資料截取信號；以及一資料截取電路，連接至該第一相位延遲電路，依據該經相位延遲後的單端資料截取信號，以截取該傳輸介面所傳送的同步資料。
  9. 如申請專利範圍第8項所述之系統，其中該記憶體控制器更包含：一時序漂移偵測電路，其用以偵測並校準該傳輸介面上的時序和一記憶體控制晶片內部時序間的一漂移量。
  10. 如申請專利範圍第8項所述之系統，其中，該第一相位延遲電路的相位延遲介於0度與180度之間。
  11. 如申請專利範圍第9項所述之系統，其中，該時序漂移偵測電路包含一第二相位延遲電路，其依據一第一預期相位延遲值，以產生一時序提前的時鐘截取信號，用以偵測使用第一相位延遲電路所產生的該經相位延遲後的單端資料截取信號的時序提前事件。
  12. 如申請專利範圍第9項所述之系統，其中，該時序漂移偵測電路包含一第二相位延遲電路，依據一第二預期相位延遲值，而產生一時序延遲的時鐘截取信號，用以偵測該經相位延遲後的單端資料截取信號的時序延遲事件。
  13. 如申請專利範圍第8項所述之系統，其中，該資料截取電路包含2N個先進先出暫存器，以暫存該記憶體的傳輸介面所傳送的資料，其中，N為正整數。
  14. 如申請專利範圍第8項所述之系統，其中，當該記憶體的操作速度降低時，該記憶體的一延遲鎖相迴路係被關閉。
  15. 如申請專利範圍第14項所述之系統，其中，當該記憶體的該延遲鎖相迴路關閉時，係由該記憶體的一內 部時鐘信號產生該差分資料截取信號，並輸出該信號至該差分資料截取信號至單端資料截取信號轉換電路。
  16. 一種應用於同步動態隨機存取記憶體介面之資料截取及時序漂移偵測的方法，其包含：(A)將一差動信號轉換至一單端信號，其將一同步傳輸介面所傳送的一差分資料截取信號轉換成一單端資料截取信號；(B)調整該單端資料截取信號的時序相位，以產生一經相位延遲後的單端資料截取信號；以及(C)依據該經相位延遲後的單端資料截取信號，以截取該同步傳輸介面所傳送的同步資料。
  17. 如申請專利範圍第16項所述之方法，其更包含：(D)偵測並校準該同步傳輸介面的時序和一記憶體控制晶片內部時序間的漂移量。
  18. 如申請專利範圍第16項所述之方法，其中，該步驟(B)中的相位延遲係介於0度與180度之間。
  19. 如申請專利範圍第17項所述之方法，其中，該步驟(D)更包含：(D1)依據一第一預期相位延遲值，以產生一時序提前的時鐘截取信號，用以偵測該經相位延遲後的單端資料截取信號的時序提前事件。
  20. 如申請專利範圍第17項所述之方法，其中，該步驟(D)更包含： (D2)依據一第二預期相位延遲值，以產生一時序延遲的時鐘截取信號，用以偵測該經相位延遲後的單端資料截取信號的時序延遲事件。
  21. 如申請專利範圍第16項所述之方法，其中，該同步傳輸介面包含一雙倍資料傳輸率的同步動態隨機存取記憶體的傳輸介面。
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