CN110366754B - 用于确定输入时钟信号与多相时钟信号之间的相位关系的设备及方法 - Google Patents

用于确定输入时钟信号与多相时钟信号之间的相位关系的设备及方法 Download PDF

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Abstract

本发明揭示用于确定输入时钟信号与多相时钟信号之间的相位关系的设备及方法。实例设备包含：时钟路径，其经配置以接收时钟信号并提供内部时钟信号；及命令路径，其经配置以接收命令并响应于所述内部时钟信号而将所述命令传播穿过所述命令路径且提供具有反映所述时钟信号的时序的时序的内部命令。所述实例设备进一步包含数据时钟路径，所述数据时钟路径经配置以接收数据时钟信号并基于所述数据时钟信号提供多相时钟信号且提供经延迟多相时钟信号，且所述实例设备进一步包含时钟同步电路，所述时钟同步电路经配置以接收所述经延迟多相时钟信号并响应于所述内部命令而锁存所述经延迟多相时钟信号的逻辑电平。

Description

用于确定输入时钟信号与多相时钟信号之间的相位关系的设 备及方法
背景技术
半导体存储器在许多电子系统中用于存储在稍后时间可检索的数据。随着对于电子系统更快、具有较大计算能力且消耗更少功率的要求增大，已不断地研发可更快存取、存储更多数据且使用更少功率的半导体存储器来满足变化的需求。研发的一部分包含产生关于控制及存取半导体存储器的新规范，其中新规范从一代到下一代的改变是针对改进电子系统中存储器的性能。
通常通过向半导体存储器提供命令信号、地址信号、时钟信号来控制所述存储器。例如，各种信号可存储器控制器提供。命令信号可控制半导体存储器执行各种存储器操作，例如，用以从存储器检索数据的读取操作，及用以存储数据到存储器的写入操作。关于新研发的存储器，所述存储器可经提供有例如用于对命令信号及地址信号进行计时的系统时钟信号，且进一步经提供有用于对由存储器提供的读取数据进行计时及对从存储器提供的写入数据进行计时的数据时钟信号。
在典型设计中，存储器以与所述存储器接收相关联读取命令有关的已知时序提供读取数据。已知时序是由读取等待时间信息RL定义。类似地，存储器以与所述存储器接收相关联写入命令有关的已知时序接收写入数据。已知时序是由写入等待时间信息WL定义。RL信息及WL信息通常是由系统时钟信号CK及CKF的时钟循环数目定义。例如，RL信息可定义系统时钟信号的18个时钟循环(tCK)的RL。因此，存储器将在所述存储器接收到读取命令之后的18个tCK中提供读取数据。RL信息及WL信息可通过存储器控制器编程在存储器中。
关于使用数据时钟信号的存储器设计，数据时钟信号经提供到存储器(例如，从存储器控制器)以使由存储器进行的读取数据的提供或写入数据的接收同步。根据规范以与接收存储器命令有关的时序提供数据时钟信号以便提供数据或接收数据以满足RL/WL信息。存储器对有效数据时钟信号作出响应并因此提供或接收数据。
包含在半导体存储器中的时钟电路可用于生产用于执行各种操作的内部时钟信号。例如，一些时钟电路可基于数据时钟信号来提供多相时钟信号。多相时钟信号可例如用于对由存储器提供及/或接收数据进行计时。多相时钟信号具有彼此相对(例如90度)且与数据时钟信号相对的相位。在一些存储器中，时钟电路提供具有与数据时钟信号有关的相位关系的多相时钟信号，所述相位关系是未知的直到通过评估多相时钟信号中的一或多者确定。
存储器的恰当操作可能需要确定多相时钟信号与数据时钟信号之间相位关系。在此类情形下，应快速且高效地进行确定以使得存储器的恰当操作可以最小延迟及功率消耗开始或重新开始。
附图说明
图1为根据本发明的实施例的设备的框图。
图2为根据本发明的实施例的设备的部分的框图。
图3为根据本发明的实施例的与图2的设备时钟分频器电路的操作有关的各种信号的时序图。
图4为根据本发明的实施例的时钟分频器电路的示意图。
图5为根据本发明的实施例的与图2的设备的操作有关的各种信号的时序图。
图6为根据本发明的实施例的与图2的设备的操作有关的各种信号的时序图。
图7为根据本发明的实施例的中继器电路的示意图。
具体实施方式
下文阐明某些细节以提供对本发明的实施例的足够理解。然而，所属领域的技术人员将清楚可在无这些特定细节的情况下实践本发明的实施例。此外，本文中所描述的本发明的特定实施例是通过举例的方式提供且不应用来将本发明的范围限制于这些特定实施例。在其它情况下，为了避免不必要的混淆本发明，未详细地展示众所周知的电路、控制信号、时序协议及软件操作。
图1为根据本发明的实施例的设备的框图。设备可为半导体装置100，且将如此称谓。在一些实施例中，半导体装置100可包含但不限于例如集成到单个半导体芯片中的例如低功率DDR(LPDDR)存储器的DRAM装置。半导体装置100包含存储器裸片。裸片可安装在外衬底(例如，存储器模块衬底、母板等)上。半导体装置100可进一步包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL及布置在所述多个字线WL与所述多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器140执行且位线BL的选择由列解码器145执行。感测放大器(SAMP)经定位用于其对应的位线BL且连接到至少一个相应本地I/O线对(LIOT/B)，所述本地I/O线对又经由充当交换器的传送栅极(TG)耦合到至少相应一个主I/O线对(MIOT/B)。
半导体装置100可使用多个外部端子，所述外部端子包含：命令与地址端子，其耦合到命令/地址总线以接收命令/地址信号CA<N:0>；时钟端子，其用以接收时钟信号CK及CKF；数据时钟终端，其用以接收数据时钟信号WCK及WCKF；数据端子DQ、RDQS、DBI及DMI；电源端子VDD、VSS、VDDQ及VSSQ；及ZQ校准端子(ZQ)。
命令/地址端子可供应有来自外部的地址信号及存储体地址信号。供应到地址端子的地址信号及存储体地址信号经由命令/地址输入电路105传送到地址解码器112。地址解码器112接收地址信号且将经解码行地址信号供应到行解码器140，且将经解码列地址信号供应到列解码器145。地址解码器112还接收存储体地址信号且将存储体地址信号供应到行解码器140、列解码器145。
命令/地址端子可进一步经供应有来自例如存储器控制器的外部的命令信号CA<N:0>。命令信号CA<N:0>可经由命令/地址输入电路105作为命令信号ICMD<N:0>提供到命令路径115。命令路径115包含用以对命令信号ICMD<N:0>进行解码以生成各种内部命令的电路，所述内部命令包含用以选择字线的行命令信号及用以选择位线的列命令信号。内部命令还包含输出与输入激活命令，例如定时命令CMDCK及Sync命令CMDSYNC。
当发布读取命令且行地址与列地址及时供应有读取命令时，从存储器阵列150中标示为这些行地址与列地址的存储器单元读取读取数据。读取命令由命令路径115接收，所述命令路径将内部命令提供到输入/输出电路160以使得根据WCK及WCKF时钟信号经由读取/写入放大器155及输入/输出电路160将读取数据从数据端子DQ、RDQS、DBI及DMI输出到外部。在由读取等待时间信息RL定义的时间提供读取数据，所述读取等待时间信息可经编程在半导体装置中，例如，在模式寄存器(图1中未展示)中。读取等待时间信息RL可根据CK时钟信号的时钟循环定义。例如，读取等待时间信息RL可为在当提供相关联读取数据时读取命令由半导体装置100接收之后的CK信号的时钟循环数目。
当发布写入命令且行地址及列地址及时供应有此命令时，然后根据WCK及WCKF时钟信号将写入数据供应到数据端子DQ、DBI及DMI，且写入命令由命令路径115接收，所述命令路径将内部命令提供到输入/输出电路160以使得写入数据由输入/输出电路160中的数据接收器接收，且经由输入/输出电路160及读取/写入放大器155供应到存储器阵列150并写入在标示为行地址与列地址的存储器单元中。在由写入等待时间WL信息定义的时间将写入数据提供到数据端子。写入等待时间WL信息可经编程在半导体装置100中，例如，在模式寄存器(图1中未展示)中。写入等待时间WL信息可根据CK时钟信号的时钟循环定义。例如，写入等待时间信息WL可为在当提供相关联写入数据时写入命令由半导体装置100接收之后的CK信号的时钟循环数目。
转向对包含在半导体装置100中的外部端子的解释，时钟端子及数据时钟端子经供应有外部时钟信号及互补外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可供应到时钟输入电路120。时钟输入电路120可接收外部时钟信号以生成内部时钟信号ICK及IWCK及IWCKF。内部时钟信号ICK及IWCK及IWCKF经供应到内部时钟电路130。
内部时钟电路130包含基于来自命令/地址输入电路105的所接收内部时钟信号及时钟启用信号CKE来提供各种相位及频率控制内部时钟信号。例如，内部时钟电路130可包含接收ICK时钟信号且提供内部时钟信号ICK及ICKD的时钟路径(图1中未展示)，其中ICKD与内部时钟信号ICK相同但通过延迟器相对于ICK时钟信号延迟。可将ICK及ICKD时钟信号提供到命令路径115。内部时钟电路130可进一步包含数据时钟路径(图1中未展示)，所述数据时钟路径接收IWCK及IWCKF时钟信号且基于内部时钟信号IWCK极IWCKF提供多相时钟信号IWCKn。如将在下文更详细地描述，多相时钟信号IWCKn具有彼此相对的相位且与WCK及WCKF时钟信号具有相位关系。多相时钟信号IWCKn还可提供到输入/输出电路160用于控制读取数据的输出时序及写入数据的输入时序。数据时钟路径还可提供经延迟多相时钟信号IWCKD，所述经延迟多相时钟信号为经进一步延迟的多相时钟信号IWCKn中的一者。
时钟同步电路175经提供有经延迟多相时钟信号IWCKD及Sync命令CMDSYNC。如将在下文更详细地描述，时钟同步电路提供输出信号SYNCINFO，所述输出信号具有指示多相时钟信号IWCKn与WCK及WCKF时钟信号之间的相位关系的逻辑电平。
电源端子经供应有电源电势VDD及VSS。这些电源电势VDD及VSS经供应到内部电压产生器电路170。内部电压发生器电路170基于电源电势VDD及VSS生成各种固有电势VPP、VOD、VARY、VPERI等以及参考电势ZQVREF。内部电势VPP主要用于行解码器140，固有电势VOD及VARY主要用于包含在存储器阵列150中的感测放大器，且内部电势VPERI用于许多其它电路块。参考电势ZQVREF用于ZQ校准电路165。
电源端子还供应有电源电势VDDQ。电源电势VDDQ与电源电势VSS一起供应到输入/输出电路160。在本发明的实施例中，电源电势VDDQ可与电源电势VDD为同一电势。在本发明的另一实施例中，电源电势VDDQ可为与电源电势VDD不同的电势。然而，专用电源电势VDDQ用于输入/输出电路160以使得由输入/输出电路160生成的电源噪声不传播到另一电路块。
校准端子ZQ连接到ZQ校准电路165。ZQ校准电路165在由ZQ校准命令ZQ_com激活时参考RZQ的阻抗及参考电势ZQVREF执行校准操作。由校准操作获得的阻抗代码ZQCODE经供应到输入/输出电路160，且因此指定输入/输出电路160中包含的输出缓冲器(未展示)的阻抗。
图2为根据本发明的实施例的设备的部分的框图。在本发明的一些实施例中，图2的设备的部分可包含在图1的半导体装置100中。设备包含时钟路径210、命令路径230、数据时钟路径250及时钟同步电路270。在不脱离本发明的范围的情况下，时钟路径210、命令路径220或数据时钟路径230中的一或多者可被修改同时保持其它路径中的任一者相同。
时钟路径210可包含接收器电路212，所述接受器电路接收互补时钟信号CK及CKF并提供内部时钟信号ICK。接收器电路212可包含在图1的时钟输入电路120中。内部时钟信号ICK基于CK及CKF时钟信号。当第一时钟信号的上升边沿与第二时钟信号的下降边沿在同一时间出现时且当第二时钟信号的上升边沿与第一时钟信号的下降边沿在同一时间出现时，时钟信号为互补的。中继器电路214接收ICK时钟信号且提供ICK'时钟信号到延迟电路216。中继器电路214经由时钟线将ICK'时钟信号从接收器电路212驱动到延迟电路216。ICK'时钟信号由延迟电路216延迟以提供经延迟ICK时钟信号ICKD。如将在下文更详细地描述，延迟电路216模型化命令路径230中的电路的传播延迟。中继器电路218接收ICKD时钟信号且将ICKD'时钟信号提供到命令等待时间电路242的FF电路244(0)到244(N)。中继器电路218经由时钟线将ICKD'时钟信号驱动到FF电路244(0)到244(N)。
命令路径230可包含接收器电路232，所述接收器电路接收命令CA<N:0>并提供命令信号ICMD<N:0>。接收器电路232可包含在图1的命令/地址输入电路105中。命令CA<N:0>包含由(N+1)个命令信号表示的(N+1)个二进制数字(“位”)且命令ICMD<N:0>包含由(N+1)个命令信号表示的(N+1)个位，其中N为非零正数。接收器电路232包含(N+1)个接收器电路，其中每一接收器电路接收CA<N:0>的命令信号中的相应一者且提供相应命令信号ICMD<N:0>。
命令信号ICMD<N:0>经提供到中继器电路234，所述中继器电路提供命令信号ICMD<N:0>'以经由命令线将命令信号驱动到触发器(FF)电路236。中继器电路234包含多个(N+1)个中继器电路群组。每一(N+1)个中继器电路群组用于命令信号ICMD<N:0>中的一者。FF电路236包含(N+1)个FF电路，一个FF电路用于命令信号ICMD<N:0>'中的每一者。命令信号ICMD<N:0>'由FF电路236锁存且经提供为经锁存命令信号CMDLAT<N:0>。FF电路236由时钟路径210的中继器电路214提供的ICK'时钟信号进行定时。然后将经锁存命令信号CMDLAT<N:0>提供到中继器电路238，所述中继器电路经由命令线将经锁存命令信号CMDLAT<N:0>'驱动到命令解码器电路240。中继器电路238包含(N+1)个中继器电路，一个中继器电路用于CMDLAT信号中的每一者。
命令解码器电路240对经锁存命令信号CMDLAT<N:0>'进行解码并提供经解码命令CMDDEC。命令解码器电路240可由时钟路径210提供的经延迟内部时钟ICKD'进行定时。命令等待时间电路242接收经解码命令CMDDEC并根据命令等待时间信息LAT通过延迟器来延迟经解码命令。命令等待时间信息LAT可定义例如经提供到时钟路径210的时钟信号CK的时钟信号的时钟循环的数目，此时在半导体装置100接收相关联的命令之后与命令相关联的数据通过半导体装置100提供(例如，用于相关联的读取命令的读取数据)或经提供到半导体装置100(例如，用于相关联的写入命令的写入数据)。命令等待时间信息LAT可表示读取等待时间RL信息或写入等待时间信息WL，此取决于命令CA<N:0>(例如，读取命令或写入命令)。
从接收器电路212到中继器电路214的传播延迟可匹配于从接收器电路232到中继器234的传播延迟。以此方式，当接收器电路232在与接收器电路212接收CK(及CKF)时钟信号的同一时间接收命令CA<N:0>时，时钟边沿(用于时钟信号ICLK')将对FF电路236进行定时以锁存用于所述命令的命令信号ICMD<N:0>'。到中继器电路238的传播延迟可通过延迟电路216来模型化，以使得由FF电路236提供的CMDLAT<N:0>信号与由命令解码器电路240接收的CMDLAT<N:0>'信号之间的任何延迟可与ICK'时钟信号与经延迟时钟信号ICKD之间的延迟匹配。中继器电路238的延迟与延迟电路216的匹配将致使CK时钟信号的时钟边沿与命令CA<N:0>在同一时间被接收以还对用以对用于所述命令的CMDLAT<N:0>'信号进行解码的命令解码器电路240进行定时。
命令等待时间电路242包含多个FF电路244(0)到244(N),所述FF电路由经延迟时钟信号ICKD'定时以延迟由命令等待时间电路242提供为定时命令CMDCK的经解码命令CMDDEC。经延迟时钟信号ICKD由时钟路径210提供，如先前所描述。定时命令CMDCK借助以下操作而具有与CK(及CKF)时钟信号有关的时序：通过FF锁存电路236根据ICKD'时钟信号锁存ICMD<N:0>'命令信号且经解码命令CMDDEC通过FF电路244(0)到244(N)通过ICK'时钟信号进行定时。如先前所描述，ICK、ICK'、ICKD及ICKD'时钟信号基于CK及CKF时钟信号。因此，定时命令CMDCK反映CK时钟信号的时序。定时命令CMDCK可被称为具有CK时钟域中的时序。定时命令CMDCK可经提供以激活用于执行命令的电路。例如，对于读取命令，定时命令CMDCK可经提供以激活输出电路(例如，在IO电路160中)以提供读取数据。
定时命令CMDCK经提供到中继器电路246，所述中继器电路经由命令行驱动定时命令CMDCK以将sync命令CMDSYNC提供到时钟同步电路270。sync命令CMDSYNC还与CK及CKF时钟信号具有时序关系，如先前对于定时命令CMDCK所描述。在本发明的实施例中，时钟同步电路270可为FF电路，如图2中所说明。在本发明的其它实施例中，在时钟同步电路270中可包含或取代除FF电路外的电路。sync命令CMDSYNC用来对时钟同步电路270进行定时。时钟同步电路270锁存由数据时钟路径250提供的IWCK90D时钟信号的逻辑电平且提供具有锁存IWCK90D时钟信号的逻辑电平的输出信号SYNCINFO。命令信号ICMD<N:0>、ICMD<N:0>'、CMDLAT<N:0>、CMDLAT<N:0>'、经解码命令CMDDEC、经定时命令CMDCK及sync命令CMDSYNC可被视为基于命令CA<N:0>的内部命令。
数据时钟路径250从接收器电路252接收互补内部时钟信号IWCK与IWCKF。接收器电路252接收互补时钟信号WCK及WCKF且基于WCK及WCKF时钟信号提供互补内部时钟信号IWCK与IWCKF。接收器电路252可包含在图1的时钟输入电路120中。IWCK与IWCKF时钟信号经提供到时钟分频器电路254，所述时钟分频器电路经配置以提供多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270(共同称为多相时钟信号IWCKn)。多相时钟信号具有相对于彼此的相位，且具有小于WCK及WCKF时钟信号的时钟频率的时钟频率。在本发明的实施例中，IWCK0、IWCK90、IWCK180及IWCK270时钟信号具有相对于彼此90度的相位。例如，IWCK90时钟信号具有相对于IWCK0时钟信号90度的相位，IWCK180时钟信号具有相对于IWCK0时钟信号180度的相位(且相对于IWCK90时钟信号90度的相位)，且IWCK270时钟信号具有相对于IWCK0时钟信号270度的相位(且相对于IWCK180时钟信号90度的相位)。在此状况下，多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270可被称为“正交”相位时钟信号。在本发明的实施例中，IWCK0、IWCK90、IWCK180及IWCK270时钟信号具有为WCK及WCKF时钟信号的时钟频率的二分之一的时钟频率。
多相时钟信号经提供到中继器电路256。中继器电路256包含用于多相时钟信号IWCKn中的每一者的中继器电路。中继器电路256经由时钟线将多相时钟信号IWCKn从时钟分频器电路254驱动到时钟分配电路258。时钟分配电路258将多相时钟信号IWCKn提供到根据多相时钟信号操作的各种电路。例如，多相时钟信号IWCKn可经提供到时钟输入/输出电路(图2中未展示)以提供及接收数据(在图2中被称为“到DQ块”)。在本发明的一些实施例中，时钟分配电路258还可包含用以改变时钟信号的电压电平的电路。在本发明的实施例中，时钟分配电路258包含用于将高时钟电平的电压电平从较低电压移位到较高电压的电路以为多相时钟信号IWCKn提供较高电压高时钟电平。例如，由中继器256提供的多相时钟信号的高时钟电平的电压电平可能低于由时钟分配电路258提供的多相时钟信号IWCKn的高时钟电平的电压电平。
来自时钟分配电路258的多相时钟信号IWCKn(IWCK0、IWCK90、IWCK180及IWCK270)中的至少一者也经提供到延迟电路260。延迟电路260提供具有与由时钟分配电路258提供的多相时钟信号有关的延迟的时钟信号。例如，在本发明的实施例中，IWCK90时钟信号经提供到延迟电路260，所述延迟电路提供具有与IWCK90时钟信号有关的延迟的IWCK90D时钟信号。延迟的时间可基于数据时钟路径250的路径延迟与命令路径230的路径延迟之间的差，如由时钟路径210提供的时钟信号ICK、ICK'、ICKD及ICKD'定时。路径延迟通常为穿过路径的信号的传播延迟。数据时钟路径250的路径延迟为从接收器电路252穿过延迟电路260到时钟同步电路270的传播延迟。命令路径230的路径延迟为从接收器电路232穿过中继器246到时钟同步电路270的传播延迟。
如先前所描述，时钟分频器电路254经配置以接收IWCK及IWCKF时钟信号并提供多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270。还如先前所描述，IWCK及IWCKF时钟信号基于WCK及WCKF时钟信号。在本发明的实施例中，IWCK及IWCK时钟信号具有与WCK及WCKF时钟信号的时钟频率相同的时钟频率，且IWCK时钟信号对应于WCK时钟信号且IWCKF时钟信号对应于WCKF时钟信号。
由时钟分频器电路254提供的多相时钟信号IWCKn具有相对于彼此的相位且的具有小于WCK及WCKF时钟信号(且IWCK及IWCKF时钟信号)的时钟频率的时钟频率。在本发明的实施例中，多相信号具有IWCK及IWCKF时钟信号的时钟频率的二分之一。因此，对于多相时钟信号IWCKn的一个时钟循环，存在IWCK及IWCKF时钟信号的两个时钟循环。
由时钟分频器电路254提供的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270可具有与WCK及WCKF时钟信号有关的二个相位关系中的一者。第一相位关系及第二相位关系在图3中说明。在第一相位关系中，IWCK0时钟信号的上升边沿320与IWCK(及WCK)时钟信号的第一上升边沿310相关联，IWCK90时钟信号的上升边沿322与IWCK/WCK时钟信号的第一下降边沿312相关联，IWCK180时钟信号的上升边沿324与IWCK/WCK时钟信号的第二上升边沿314相关联，且IWCK270时钟信号的上升边沿326与IWCK/WCK时钟信号的第二下降边沿316相关联。第一相位关系可被称为“依序”相位关系。
在第二相位关系中，IWCK0时钟信号的下降边沿330与IWCK(及WCK)时钟信号的第一上升边沿310相关联，IWCK90时钟信号的332与IWCK/WCK时钟信号的第一下降边沿312相关联，IWCK180时钟信号的下降边沿334与IWCK/WCK时钟信号的第二上升边沿314相关联，且IWCK270时钟信号的下降边沿336与IWCK/WCK时钟信号的第二下降边沿316相关联。第二相位关系可被称为“乱序”相位关系。
即使当WCK及WCKF(且IWCK及IWCKF)时钟信号的时钟频率改变(例如，时钟频率增加)时，如图3中展示沿循IWCK时钟信号的下降边沿316，仍维持第一及第二相位关系。
由时钟分频器电路254提供的多相时钟信号IWCKn的相位关系可能并不知晓直到做出确定。可例如通过评估多相时钟信号中的至少一者来确定多相时钟信号IWCKn的相位关系。如下文将更详细地描述，由时钟同步电路270提供的输出信号SYNCINFO提供关于多相时钟信号IWCKn的相位关系的信息。例如，在由图2说明的本发明的实施例中，输出信号SYNCINFO的逻辑电平指示多相时钟信号IWCKn的相位关系。
可能需要确定多相时钟信号IWCKn的相位关系，因为半导体装置100的恰当操作可基于具有相位关系中的一者的多相时钟信号。例如，当多相时钟信号具有“依序”相位关系时恰当地可由半导体装置100提供读取数据且由半导体装置100接收写入数据。在此实例中，当确定多相时钟信号IWCKn具有“乱序”相位关系时，可切换多相时钟信号中的多者以提供“依序”多相时钟信号。作为实例，可切换乱序多相时钟信号的IWCK180时钟信号及IWCK0时钟信号且可切换乱序多相时钟信号的IWCK270时钟信号及IWCK90时钟信号。因此，“乱序”多相时钟信号经切换到“依序”多相时钟信号。
在本发明的实施例中，在输出信号SYNCINFO的逻辑电平指示多相时钟信号的相位关系的情况下，可将输出信号SYNCINFO提供到逻辑控制电路或控制多相时钟信号的切换的其它电路。例如，当输出信号SYNCINFO具有指示多相时钟信号具有“依序”相位关系的第一逻辑电平时，逻辑控制电路可提供控制信号以控制开关电路(例如，多路复用器电路)不切换多相时钟信号。相反，当输出信号SYNCINFO具有指示多相时钟信号具有“乱序”相位关系的第二逻辑电平时，逻辑控制电路可提供控制信号以控制开关电路切换多相时钟信号以使得“乱序”多相时钟信号经切换到“依序”多相时钟信号。在本发明的其它实施例中，可以不同方式使用输出信号SYNCINFO，且用于校正多相时钟信号的相位关系的方法在本发明的其它实施例中也可能不同(例如，控制时钟分频器电路以提供具有正确相位关系的多相信号、反转多相时钟信号，等)。
图4为根据本发明的实施例的时钟分频器电路400的示意图。在本发明的实施例中，时钟分频器电路400可用作时钟分频器电路254。时钟分频器电路400包含接收器电路405，所述接收器电路接收互补时钟信号IWCK及IWCKF且提供互补时钟信号ICLK及ICLKF。ICLK及ICLKF时钟信号经提供到触发器(FF)电路410及420的时钟输入。FF电路410及420由ICLK及ICLKF时钟信号定时以在相应数据输入D及DF处接收互补输入信号且在数据输出Q及QF处提供互补输出信号。在FF电路410的数据输出Q处提供IWCK0'时钟信号，在FF电路420的数据输出Q处提供IWCK90'时钟信号，在FF电路410的数据输出QF处提供IWCK180'时钟信号，且在FF电路420的数据输出QF处提供IWCK270'时钟信号。IWCK0'时钟信号经提供到FF电路420的数据输入D，IWCK90'时钟信号经提供到FF电路410的数据输入DF，IWCK180'时钟信号经提供到FF电路420的数据输入DF，且IWCK270'时钟信号经提供到FF电路410的数据输入D。时钟分频器电路400可进一步包含多路复用器(MPX)430到433。MPX 431及432中的每一者可接收IWCK0'及IMC180'时钟信号，且MPX 432及433中的每一者接收IWCK90'及IWCK270'时钟信号。在本发明的一些实施例中,当SYNCINFO信号处于低逻辑电平时，MPX 430、431、432及433可分别选择并输出IWCK0'作为IWCK0时钟信号，选择并输出IWCK180'时钟信号作为IWCK180时钟信号，选择并输出IWCK90'时钟信号作为IWCK90信号，且选择并输出IWCK270'时钟信号作为IWCK270信号。另一方面，当SYNCINFO信号处于高逻辑电平时，MPX 430、431、432及433可分别选择并输出IWCK180'时钟信号作为IWCK0时钟信号，选择并输出IWCK0'时钟信号作为IWCK180时钟信号、选择并输出IWCK270'时钟信号作为IWCK90时钟信号且选择并输出IWCK90'时钟信号作为IWCK270时钟信号。
将参考图3及4描述时钟分频器电路400的操作。在操作中，时钟分频器电路400提供具有相对于彼此的90度相位的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。多相时钟信号基于IWCK及IWCKF时钟信号，所述IWCK及IWCKF时钟信号如先前所描述可基于WCK及WCKF时钟信号。时钟分频器电路400提供具有为IWCK及IWCKF时钟信号的时钟频率的二分之一的时钟频率的多相时钟信号。因此，IWCK及IWCKF时钟信号的两个时钟循环与多相时钟信号的一个时钟循环花费相同时间。
在IWCK及IWCKF(且ICLK及ICLKF)时钟信号定时在高时钟电平与低时钟电平之间时，FF电路410及420经定时以接收施加到相应数据输入D及DF的逻辑电平并在相应数据输出Q及QF处提供逻辑电平。随着输出的逻辑电平改变，相应时钟信号IWCK0'、IWCK90'、IWCK180'及IWCK270'施加到数据输入D及DF处的逻辑电平改变。因此，当IWCK及IWCKF时钟信号再次定时在高时钟电平与低时钟电平之间时，在相应数据输出Q及QF处接收及提供相应数据输入D及DF处的新逻辑电平。IWCK及IWCKF时钟信号的不断定时致使数据输入及数据输出处的逻辑电平不断地且周期性地改变。归因于FF电路410及420串联耦合，所得多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270具有IWCK及IWCKF(且ICLK及ICLKF)时钟信号的时钟频率的二分之一。
时钟分频器电路400可提供具有先前参考图3所描述的二个相位关系中的一者的多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270。具体地，时钟分频器电路400可提供具有其中多相时钟信号的上升边沿与IWCK时钟信号的时钟边沿相关联的第一相位关系(例如，“依序”)或具有其中多相时钟信号时钟信号的下降边沿与IWCK时钟信号的时钟边沿相关联的第二相位关系(例如，“乱序”)的多相时钟信号IWCK0、IWCK90、IWCK180、IWCK270。
参考图2,可通过当sync命令CMDSYNC变得有效时评估IWCK90D时钟信号来确定多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270与WCK及WCKF时钟信号的相位关系。当sync命令CMDSYNC变得有效时，时钟同步电路270经定时以锁存IWCK90D时钟信号的逻辑电平并提供锁存逻辑电平作为输出信号SYNCINFO。如将在下文更详细地描述，输出信号SYNCINFO的所得逻辑电平指示多相时钟信号与WCK及WCKF时钟信号具有第一相位关系还是第二相位关系。
图5及6为根据本发明的实施例的与图2的设备的操作有关的各种信号的时序图。图5及6在响应于读取命令执行读取操作的背景下说明各种信号。在由与接收读取命令有关的读取等待时间RL信息定义的时间提供读取数据DQ。关于确定多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270与WCK及WCKF时钟信号的相位关系，图5说明第一相位关系(“依序”)且图6说明第二相位关系(“乱序”)。输出信号SYNCINFO的逻辑电平具有指示所确定相位关系的逻辑电平。例如，图5说明具有指示“依序”第一相位关系的低逻辑电平的输出信号SYNCINFO且图6说明指示“乱序”第二相位关系的高逻辑电平的输出信号SYNCINFO。
参考图2及5，接收器电路232在时间T0在CK时钟信号的上升边沿处接收读取命令READ。读取命令READ(由命令CA<N:0>表示)通过中继器电路234提供到FF电路236。在时间T0的CK时钟信号的上升边沿经提供作为ICK及ICKF时钟信号以对FF电路236进行定时以锁存读取命令。锁存读取命令通过中继器电路238提供到命令解码器电路240且ICK的上升边沿(其对应于在时间T0的CK时钟信号的上升边沿)由延迟电路216延迟用作ICKD时钟信号以对命令解码器电路240进行定时以对读取命令进行解码。解码器电路240将经解码读取命令提供到命令等待时间电路242以根据读取等待时间信息RL将延迟添加到经解码读取命令。FF电路244(0)到244(N)由ICKD时钟信号定时以使经解码读取命令移位穿过命令等待时间电路242。FF电路244(0)由ICKD时钟信号的对应于CK时钟信号在时间T0的上升边沿的上升边沿定时。读取命令READ的传播未在图5种详细展示，但所属领域的一般技术人员依据本描述具有足够的理解。
在时间T1，WCK及WCKF时钟信号变得有效。有效WCK及WCKF时钟信号在较高时钟电平与低时钟电平之间周期性地改变。在时间T1之前，WCK及WCKF时钟信号保持在时钟电平(其可被称为“静态周期”)。在图5中所说明的本发明实施例中，WCK时钟信号维持在低时钟电平达CK时钟信号的1.5个时钟循环的静态周期(即，1.5tCK)。WCK及WCKF时钟信号的静态周期在图5中由在WCK时钟信号的初始上升边沿之前的箭头说明且还由在WCK时钟信号的初始下降边沿之前的箭头说明。虽然静态周期在图5中说明为1.5tCK，但静态周期的长度在本发明的其它实施例中可不同。WCK及WCKF时钟信号初始地以第一时钟频率提供，但稍后可以比第一时钟频率高的第二时钟频率提供。如在图5中所说明，WCK及WCKF时钟信号在一个时钟循环内以第一时钟频率提供，且接着之后以第一频率的两倍提供。
如先前所描述，WCK及WCKF时钟信号通过接收器电路252提供到时钟分频器电路254。时钟分频器电路254提供具有相对于彼此的相位且具有比WCK及WCKF时钟信号的时钟频率低的时钟频率的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。图5说明本发明的实施例，其中IWCK0、IWCK90、IWCK180及IWCK270时钟信号具有相对于彼此90度相位且具有为WCK及WCKF时钟信号的时钟频率的二分之一的时钟频率。在由图5说明的本发明的实施例中，IWCK0时钟信号在时间T3的上升边沿与WCK在时间T1的第一上升边沿相关联，IWCK90时钟信号在时间T4的上升边沿与WCK时钟信号在时间T2的第一下降边沿相关联，IWCK180时钟信号的上升边沿与WCK时钟信号的上升边沿相关联，且IWCK270时钟信号的上升边沿与WCK时钟信号的第二下降边沿相关联。
多相时钟信号IWCK0、IWCK90、ICK180及IWCK270通过时钟分配电路258提供到提供并接收数据的时钟输入/输出电路。IWCK90时钟信号由延迟电路260延迟以在时间T6提供IWCK90D时钟信号到时钟同步电路270。WCK及WCKF时钟信号的静态周期还通过时钟路径传播用于多相时钟信号中的每一者，且用于IWCK90D时钟信号，如
图5中所说明。IWCK90时钟信号与IWCK90D时钟信号之间的延迟(其包含延迟电路260的延迟)在时间T4与T6之间。从接收器电路252到延迟电路260的时钟路径的全部路径延迟在时间T1与T6之间。
虽然WCK及WCKF时钟信号经提供到时钟路径且多相IWCK0、IWCK90、IWCK180及IWCK270时钟信号经提供到输入/输出电路，以及虽然IWCK90D时钟信号经提供到时钟同步电路270，但读取命令持续传播穿过命令路径230，包含通过ICKD时钟信号使其作为经解码命令CMDDEC移位穿过命令等待时间电路242。读取命令由最后FF电路244(N)提供作为定时命令CMDCK，所述定时命令CMDCK然后通过中继器电路246提供到时钟同步电路270作为sync命令CMDSYNC。sync命令CMDSYNC的上升边沿在图5中经说明在时间T5。sync命令CMDSYNC的上升边沿对应于在时间T0接收的读取命令。用于读取命令的读取数据DQ在时间T7提供，如由读取等待时间信息RL定义。
sync命令CMDSYNC在时间T5的上升边沿对时钟同步电路270进行定时以锁存IWCK90D时钟信号的逻辑电平。如图5中所说明，sync命令CMDSYNC在IWCK90D时钟信号的静态周期期间对时钟同步电路270进行定时。在时间T5，IWCK90D处于低逻辑电平，此致使输出信号SYNCINFO在时间T5之后具有低逻辑电平，如图5中所说明。如先前所描述，低逻辑电平输出信号SYNCINFO指示多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270与WCK及WCKF时钟信号之间的“依序”相位关系。“依序”相位关系的指示与IWCK0时钟信号在时间T3的上升边沿与WCK时钟信号在时间T1的上升边沿相关联一致。如先前参考图4所论述，时钟分频器电路400继续产生具有“依序”相位关系的多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270。
通过在多相时钟信号中的一者(例如，IWCK90D时钟信号)的静态周期期间对其进行评估，可比等待直到在静态周期之后(例如，等待多相时钟信号与WCK及WCKF时钟信号同步)更早地确定多相时钟信号与WCK及WCKF时钟信号的相位关系。与在静态周期之后进行确定相比，在静态周期期间评估多相时钟信号还可能允许以较大时许容限准确地确定相位关系。在静态周期之后，时序容限可因时钟信号的占空比失真，因过程、电压及温度变化所导致的路径延迟中的时序偏差等而变得更窄。
将参考图2及6描述多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270与WCK及WCKF时钟信号之间的“乱序”相位关系的实例。
图6类似于图5的时序图，除了以下各项之外：IWCK0时钟信号在时间T3的下降边沿与WCK时钟信号在时间T1的第一上升边沿相关联，IWCK90时钟信号在时间T4的下降边沿与WCK时钟信号在时间T2的第一下降边沿相关联，IWCK180时钟信号的下降边沿与WCK时钟信号的第二上升边沿相关联，且IWCK270时钟信号的下降边沿与WCK时钟信号的第二下降边沿相关联。相比之下，如先前参考图5所描述，IWCK0时钟信号在时间T3的上升边沿与WCK时钟信号在时间T1的第一上升边沿相关联，且IWCK90时钟信号在时间T4的上升边沿与WCK时钟信号在时间T2的第一下降边沿相关联。
WCK90时钟信号通过延迟电路260提供以提供IWCK90D时钟信号。IWCK90时钟信号在时间T4的下降边沿致使IWCK90D时钟信号在时间T6的下降边沿。IWCK90时钟信号的高逻辑电平静态周期在图6中所说明的IWCK90D时钟信号在时间T6的下降边沿之前产生所述IWCK90D时钟信号的高逻辑电平静态周期。
如同图5的实例，在时间T0的读取命令READ致使sync命令CMDSYNC在时间T5的上升边沿。用于读取命令READ的读取数据DQ在时间T7提供，如由读取等待时间信息RL所定义。sync命令CMDSYNC在时间T5的上升边沿对时钟同步电路270进行定时以锁存IWCK90D时钟信号在时间T5的逻辑电平。如图6中所说明，sync命令CMDSYNC在IWCK90D时钟信号的静态周期期间对时钟同步电路270进行定时。IWCK90D时钟信号在时间T6之前在IWCK90D时钟信号的静态周期期间具有高逻辑电平，如先前所描述。因此，时钟同步电路270提供具有高逻辑电平的输出信号SYNCINFO，如图6在时间T5之后所说明。如先前所描述，高逻辑电平输出信号SYNCINFO指示多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270与WCK及WCKF时钟信号的“乱序”相位关系。“乱序”相位关系的指示与IWCK0时钟信号在时间T3的下降边沿与WCK时钟信号在时间T1的上升边沿相关联不一致。如先前参考图4所论述，SYNCINFO信号的高逻辑电平致使时钟分频器电路400将多相时钟信号IWCK0、IWCK90、IWCK180及IWCK270从“乱序”相位关系改变成“依序”相位关系。
图7为根据本发明的实施例的中继器电路700的示意图。根据本发明的一些实施例,中继器电路700可被用作时钟路径210、命令路径220及/或数据时钟路径250中的中继器电路。
中继器电路700包含反相器电路710及反相器电路720。反相器电路710及720串联耦合。反相器电路710及720中的每一者接收输入信号且提供为输入信号的补集的输出信号。例如，当反相器电路接收具有高逻辑电平的输入信号时，反相器电路提供具有低逻辑电平的输出信号。相反地，当反相器电路接收具有低逻辑电平的输入信号时，反相器电路提供具有高逻辑电平的输出信号。在提供输入信号的补集作为输出信号OUT中，反相器电路将输出信号OUT驱动至对应于高及低逻辑电平的电压。
在操作中，输入信号IN经提供到反相器电路710。反相器电路710提供具有输入信号IN的互补逻辑电平的输出信号OUTIN。输出信号OUTIN作为输入信号提供到反相器电路720。反相器电路720提供具有输入信号OUTIN的互补逻辑电平的输出信号OUT。由于反转输入信号IN以提供输出信号OUTIN，且然后反转OUTIN信号以提供输出信号OUT，由中继器电路700提供的所得输出信号OUT具有与输入信号IN相同的逻辑电平，且已经驱动到逻辑电平的全电压。通过驱动同一逻辑电平且将其驱动到对应的逻辑电平的全电压来重复输入信号IN。
从前文，应了解，尽管出于说明的目的本文中已描述本发明的具体实施例，但可进行各种修改而不背离本发明的精神和范围。因此，本发明仅受所附权利要求书限制。
在本发明的实施例中，一种设备包含时钟路径、命令路径、数据时钟路径及时钟同步电路。时钟路径经配置以接收时钟信号并提供内部时钟信号。命令路径经配置以接收命令并响应于内部时钟信号而将所述命令传播穿过命令路径且提供具有反映时钟信号的时序的时序的内部命令。数据时钟路径经配置以接收数据时钟信号且基于所述数据时钟信号提供多相时钟信号。数据时钟路径经进一步配置以提供经延迟多相时钟信号。时钟同步电路经配置以接收经延迟多相时钟信号且响应于所述内部命令而锁存经延迟多相时钟信号的逻辑电平。
另外或替代地，数据时钟路径包含时钟分频器电路，所述时钟分频器电路经配置以接收数据时钟信号且提供多相时钟信号，其中多相时钟信号具有相对于彼此的相位。
另外或替代地，具有相对于彼此的相位的多相时钟信号包含正交相位时钟信号。
另外或替代地，时钟分频器电路经配置以提供与数据时钟信号具有第一相位关系或与数据时钟信号具有第二相位关系的多相时钟信号。
另外或替代地，经延迟多相时钟信号的逻辑电平为用于第一相位关系的第一逻辑电平且经延迟多相时钟信号的逻辑电平为用于第二相位关系的第二逻辑电平。
另外或替代地，数据时钟路径进一步包含延迟电路，所述延迟电路经配置以接收多相时钟信号中的一者且延迟一个多相时钟信号以提供经延迟多相时钟信号。
另外或替代地，时钟同步电路包含触发器电路，所述触发器电路经配置以由内部命令进行定时以锁存经延迟多相时钟信号的逻辑电平。
另外或替代地，命令路径包含触发器电路，所述触发器电路经配置以响应于内部时钟信号而锁存命令信号并提供所述命令信号。命令解码器耦合到所述触发器电路且经配置以对经锁存命令信号进行解码且提供经解码命令信号，其中内部命令基于经解码命令信号。
另外或替代地，命令路径进一步包含命令等待时间电路，所述命令等待时间电路耦合到命令解码器且经配置以将延迟添加到经解码命令信号。延迟由等待时间信息定义，且响应于由时钟路径提供的经延迟内部时钟信号而使经解码命令信号移位穿过命令等待时间电路。
在本发明的另一方面中，一种设备包含时钟路径、数据时钟路径、命令路径及时钟同步电路。时钟路径经配置以接收时钟信号且提供内部时钟信号。数据时钟路径经配置以接收数据时钟信号且提供具有相对于彼此的相位的多相时钟信号且进一步提供经延迟数据时钟信号。数据时钟信号具有在激活数据时钟信号之前的静态周期且经延迟数据时钟信号具有相同静态周期。命令路径经配置以接收命令及内部时钟信号且经进一步配置以提供具有时钟信号的时钟域中的时序的内部命令。时钟同步电路经配置以接收经延迟时钟信号且由来自命令路径的有效内部命令进行定时以锁存经延迟数据时钟信号。数据时钟路径的路径延迟及命令路径的路径延迟在经延迟时钟信号的静态周期期间将有效内部命令提供到FF电路。
另外或替代地，命令路径包含触发器电路、命令解码器及命令等待时间电路。触发器电路经配置以响应于内部时钟信号而锁存命令信号且提供经锁存命令信号。命令解码器经配置以接收经锁存命令信号且对经锁存命令信号进行解码以提供经解码命令。命令等待时间电路经配置以接收经解码命令并响应于经延迟内部时钟信号而使经解码命令移位以提供内部命令。
另外或替代地，数据时钟信号的静态周期基于时钟信号的时钟循环。
另外或替代地数据时钟路径包含时钟分频器电路，所述时钟分频器电路经配置以响应于数据时钟信号而提供正交相位时钟信号。正交相位时钟信号具有比数据时钟信号低的时钟频率。
另外或替代地，正交相位时钟信号具有数据时钟信号的时钟频率的二分之一。
另外或替代地，时钟同步电路经配置以基于经锁存延迟数据时钟信号的逻辑电平提供输出信号。经锁存延迟数据时钟信号逻辑电平指示多相时钟信号与数据时钟信号的相位关系。
在本发明的另一方面中，一种设备包含数据时钟路径、命令路径及时钟同步电路。数据时钟路径经配置以接收数据时钟信号且基于所述数据时钟信号提供多相时钟信号。多相时钟信号与数据时钟信号具有第一或第二相位关系。数据时钟路径经进一步配置以提供具有相对于多相时钟信号的多相时钟信号的延迟的经延迟多相时钟信号。命令路径经配置以接收命令并对命令进行解码且提供具有内部时钟域中的时序的内部命令。时钟同步电路经配置以由内部命令进行定时以在经延迟多相时钟信号的静态周期期间锁存逻辑电平且提供具有指示多相时钟信号与数据时钟信号的相位关系的逻辑电平的输出信号。
另外或替代地，数据时钟路径包含时钟分频器电路，所述时钟分频器电路经配置以基于数据时钟信号提供多相时钟信号。时钟分频器电路包含接收器电路，所述接收器电路经配置以基于数据时钟信号接收内部数据时钟信号，且时钟分频器电路进一步包含串联耦合的第一及第二触发器(FF)电路。第一及第二FF电路经配置以当有效内部命令被激活时进行定时。第一FF电路经配置以提供第一及第二多相时钟信号到第二FF电路的数据输入，且第二FF电路经配置以提供第三及第四多相时钟信号到第一FF电路的数据输入。
另外或替代地，命令路径具有命令路径延迟且数据时钟路径具有数据时钟路径延迟。命令路径延迟及数据时钟路径延迟致使经激活内部命令在经延迟多相时钟信号的静态周期期间通过命令路径提供到时钟同步电路。
另外或替代地，数据时钟路径包含延迟电路，延迟电路经配置以相对于多相时钟信号的多相时钟信号提供经延迟多相时钟信号的延迟。
另外或替代地，命令路径经配置以由内部时钟信号及经延迟内部时钟信号进行定时。内部时钟信号及经延迟内部时钟信号具有内部时钟域中的相应时序。
另外或替代地，进一步包含存储器阵列及输入/输出电路。存储器阵列包含多个存储器单元且经配置以将数据存储在所述多个存储器单元中及提供来自所述多个存储器单元的数据。输入/输出电路经配置以提供来自存储器阵列的数据且当由内部命令激活且由多相时钟信号进行定时时接收待存储在存储器阵列中的数据。
在本发明的另一方面中，一种方法包含在数据时钟信号变得有效之前接收具有恒定时钟电平的数据时钟信号及基于所述数据时钟信号提供多相时钟信号。多相时钟信号与数据时钟信号具有相位关系。多相时钟信号的多相时钟信号经延迟以提供经延迟数据时钟信号。经延迟数据时钟信号基于数据时钟信号变得有效而变得有效。在经延迟数据时钟信号变得有效之前锁存经延迟数据时钟信号的逻辑电平。经延迟数据时钟信号的逻辑电平指示多相时钟信号与数据时钟信号的相位关系。
另外或替代地，基于数据时钟信号提供多相时钟信号包含提供具有与数据时钟信号的第一上升边沿相关联的时钟边沿的第一多相时钟信号，提供具有与数据时钟信号的第一下降边沿相关联的时钟边沿的第二多相时钟信号，提供具有与数据时钟信号的第二上升边沿相关联的时钟边沿的第三多相时钟信号，及提供具有与数据时钟信号的第二下降边沿相关联的时钟边沿的第四多相时钟信号。
另外或替代地，第一、第二、第三及第四多相时钟信号的时钟边沿为上升边沿。
另外或替代地，第一、第二、第三及第四多相时钟信号的时钟边沿为下降边沿。
另外或替代地，第一相位关系由第一、第二、第三和第四多相时钟信号的时钟边沿为上升边沿表示。
另外或替代地，第二相位关系由第一、第二、第三及第四多相时钟信号的时钟边沿为下降边沿表示。
另外或替代地，数据时钟信号在静态周期内具有恒定时钟电平且其中经延迟数据时钟信号在激活之前具有静态周期。
另外或替代地，在经延迟数据时钟信号变得有效之前锁存经延迟数据时钟信号的逻辑电平包含在经延迟数据时钟信号的静态周期期间锁存经延迟数据时钟信号的逻辑电平。
另外或替代地，进一步包含在命令路径处接收命令及对所接收的命令进行解码以提供内部命令信号。响应于内部命令信号在经延迟数据时钟信号变得有效之前锁存经延迟数据时钟信号的逻辑电平。
在本发明的另一方面中，方法包含接收命令及响应于所述命令而提供内部命令。基于在数据时钟端子处接收的数据时钟信号提供多相时钟信号。数据时钟信号具有静态周期且多相时钟信号与数据时钟信号具有多个相位关系中的一者。响应于内部命令命令，在多相时钟信号中的经延迟者的静态周期期间评估多相时钟信号中的所述经延迟者。多相时钟信号中的经延迟的静态周期者基于数据时钟信号的静态周期。提供具有指示多相时钟信号与数据时钟信号的多个相位关系中的一者的逻辑电平的输出信号。
另外或替代地，进一步包含接收时钟信号及基于所述时钟信号提供内部时钟信号。提供内部命令包含对命令路径中的命令进行解码以根据内部时钟信号提供内部命令并将内部命令传播穿过命令路径。
另外或替代地，基于数据时钟信号提供多相时钟信号包含提供彼此具有90度相位关系的时钟信号。
另外或替代地，与数据时钟信号的多个相位关系包含第一相位关系及第二相位关系。方法进一步包含当输出信号指示第一相位关系时提供具有第一相位关系的多相信号，及当输出信号指示第二相位关系时将多相信号从第二相位关系切换到第一相位关系。
另外或替代地，第一相位关系包含依序相位关系且第二相位关系包含乱序相位关系。
另外或替代地，进一步包含提供来自存储器阵列的数据或响应于内部命令而将数据存储在存储器阵列中。
基于本发明，本发明的实施例的其它修改将对所属领域的技术人员容易显而易见。因此，预期本发明的范围不应受上文所描述的特定所揭示的实施例限制。

Claims (36)

1.一种用于确定输入时钟信号与多相时钟信号之间的相位关系的设备，其包括：
时钟路径，其经配置以接收时钟信号并提供内部时钟信号；
命令路径，其经配置以接收命令并响应于所述内部时钟信号而将所述命令传播穿过所述命令路径且提供具有反映所述时钟信号的时序的时序的内部命令；
数据时钟路径，其经配置以接收数据时钟信号并基于所述数据时钟信号提供多相时钟信号，所述数据时钟路径经进一步配置以提供经延迟多相时钟信号；及
时钟同步电路，其经配置以接收所述经延迟多相时钟信号并响应于所述内部命令而锁存所述经延迟多相时钟信号的逻辑电平。
2.根据权利要求1所述的设备，其中所述数据时钟路径包含时钟分频器电路，所述时钟分频器电路经配置以接收所述数据时钟信号并提供多相时钟信号，其中所述多相时钟信号具有相对于彼此的相位。
3.根据权利要求2所述的设备，其中具有相对于彼此的相位的所述多相时钟信号包括正交相位时钟信号。
4.根据权利要求2所述的设备，其中所述时钟分频器电路经配置以提供与所述数据时钟信号具有第一相位关系或与所述数据时钟信号具有第二相位关系的所述多相时钟信号。
5.根据权利要求4所述的设备，其中所述经延迟多相时钟信号的所述逻辑电平为用于所述第一相位关系的第一逻辑电平且所述经延迟多相时钟信号的所述逻辑电平为用于所述第二相位关系的第二逻辑电平。
6.根据权利要求2所述的设备，其中所述数据时钟路径进一步包含延迟电路，所述延迟电路经配置以接收所述多相时钟信号中的一者且延迟所述一个多相时钟信号以提供所述经延迟多相时钟信号。
7.根据权利要求1所述的设备，其中所述时钟同步电路包括触发器电路，所述触发器电路经配置以由所述内部命令进行定时以锁存所述经延迟多相时钟信号的所述逻辑电平。
8.根据权利要求1所述的设备，其中所述命令路径包括：
触发器电路，其经配置以响应于所述内部时钟信号而锁存命令信号并提供所述命令信号；及
命令解码器，其耦合到所述触发器电路且经配置以对所述经锁存命令信号进行解码且提供经解码命令信号，其中所述内部命令基于所述经解码命令信号。
9.根据权利要求8所述的设备，其中所述命令路径进一步包括命令等待时间电路，所述命令等待时间电路耦合到所述命令解码器且经配置以将延迟添加到所述经解码命令信号，其中所述延迟由等待时间信息定义，且响应于由所述时钟路径提供的经延迟内部时钟信号而使所述经解码命令信号移位穿过所述命令等待时间电路。
10.一种用于确定输入时钟信号与多相时钟信号之间的相位关系的设备，其包括：
时钟路径，其经配置以接收时钟信号并提供内部时钟信号；
数据时钟路径，其经配置以接收数据时钟信号并提供具有相对于彼此的相位的多相时钟信号且进一步提供经延迟数据时钟信号，其中所述数据时钟信号在激活所述数据时钟信号之前具有静态周期且所述经延迟数据时钟信号具有相同静态周期；
命令路径，其经配置以接收命令及所述内部时钟信号且经进一步配置以提供具有所述时钟信号的时钟域中的时序的内部命令；及
时钟同步电路，其经配置以接收所述经延迟数据时钟信号且由来自所述命令路径的有效内部命令进行定时以锁存所述经延迟数据时钟信号，
其中所述数据时钟路径的路径延迟及所述命令路径的路径延迟在所述经延迟时钟信号的所述静态周期期间将所述有效内部命令提供到FF电路。
11.根据权利要求10所述的设备，其中所述命令路径包括：
触发器电路，其经配置以响应于所述内部时钟信号而锁存命令信号并提供经锁存命令信号；
命令解码器，其经配置以接收所述经锁存命令信号并对所述经锁存命令信号进行解码以提供经解码命令；及
命令等待时间电路，其经配置以接收所述经解码命令并响应于经延迟内部时钟信号而使所述经解码命令移位以提供所述内部命令。
12.根据权利要求10所述的设备，其中所述数据时钟信号的所述静态周期基于所述时钟信号的时钟循环。
13.根据权利要求10所述的设备，其中所述数据时钟路径包括时钟分频器电路，所述时钟分频器电路经配置以响应于所述数据时钟信号而提供正交相位时钟信号，所述正交相位时钟信号具有比所述数据时钟信号低的时钟频率。
14.根据权利要求13所述的设备，其中所述正交相位时钟信号具有所述数据时钟信号的所述时钟频率的二分之一。
15.根据权利要求10所述的设备，其中所述时钟同步电路经配置以基于所述经锁存延迟数据时钟信号的逻辑电平提供输出信号，其中所述经锁存延迟数据时钟信号的所述逻辑电平指示所述多相时钟信号与所述数据时钟信号的相位关系。
16.一种用于确定输入时钟信号与多相时钟信号之间的相位关系的设备，其包括：
数据时钟路径，其经配置以接收数据时钟信号并基于所述数据时钟信号提供多相时钟信号，其中所述多相时钟信号与所述数据时钟信号具有第一或第二相位关系，所述数据时钟路径经进一步配置以提供相对于所述多相时钟信号的多相时钟信号具有延迟的经延迟多相时钟信号；
命令路径，其经配置以接收命令并对所述命令进行解码且提供具有内部时钟域中的时序的内部命令；及
时钟同步电路，其经配置以由所述内部命令进行定时以在所述经延迟多相时钟信号的静态周期期间锁存逻辑电平且提供具有指示所述多相时钟信号与所述数据时钟信号的所述相位关系的逻辑电平的输出信号。
17.根据权利要求16所述的设备，其中所述数据时钟路径包含时钟分频器电路，所述时钟分频器电路经配置以基于所述数据时钟信号提供所述多相时钟信号，所述时钟分频器电路包括：
接收器电路，其经配置以基于所述数据时钟信号接收内部数据时钟信号；及
第一及第二触发器FF电路，其串联耦合，所述第一及第二FF电路经配置以当所述内部命令被激活时进行定时，所述第一FF电路经配置以将第一及第二多相时钟信号提供到所述第二FF电路的数据输入，且所述第二FF电路经配置以将第三及第四多相时钟信号提供到所述第一FF电路的所述数据输入。
18.根据权利要求16所述的设备，其中所述命令路径具有命令路径延迟且所述数据时钟路径具有数据时钟路径延迟，且其中所述命令路径延迟及所述数据时钟路径延迟致使经激活的所述内部命令在所述经延迟多相时钟信号的所述静态周期期间通过所述命令路径提供到所述时钟同步电路。
19.根据权利要求18所述的设备，其中所述数据时钟路径包含延迟电路，所述延迟电路经配置以相对于所述多相时钟信号的所述多相时钟信号提供所述经延迟多相时钟信号的所述延迟。
20.根据权利要求16所述的设备，其中所述命令路径经配置以由内部时钟信号及经延迟内部时钟信号进行定时，其中所述内部时钟信号及所述经延迟内部时钟信号具有所述内部时钟域中的相应时序。
21.根据权利要求16所述的设备，其进一步包括：
存储器阵列，其包含多个存储器单元且经配置以将数据存储在所述多个存储器单元中且提供来自所述多个存储器单元的数据；及
输入/输出电路，其经配置以提供来自所述存储器阵列的数据且当由所述内部命令激活且由所述多相时钟信号进行定时时接收待存储在所述存储器阵列中的数据。
22.一种确定输入时钟信号与多相时钟信号之间的相位关系的方法，其包括：
接收数据时钟信号，所述数据时钟信号在所述数据时钟信号变得有效之前具有恒定时钟电平；
基于所述数据时钟信号提供多相时钟信号，所述多相时钟信号与所述数据时钟信号具有相位关系；
延迟所述多相时钟信号的多相时钟信号以提供经延迟数据时钟信号，所述经延迟数据时钟信号基于所述数据时钟信号变得有效而变得有效；及
在所述经延迟数据时钟信号变得有效之前锁存所述经延迟数据时钟信号的逻辑电平，其中所述经延迟数据时钟信号的所述逻辑电平指示所述多相时钟信号与所述数据时钟信号的所述相位关系。
23.根据权利要求22所述的方法，其中基于所述数据时钟信号提供所述多相时钟信号包括：
提供具有与所述数据时钟信号的第一上升边沿相关联的时钟边沿的第一多相时钟信号；
提供具有与所述数据时钟信号的第一下降边沿相关联的时钟边沿的第二多相时钟信号；
提供具有与所述数据时钟信号的第二上升边沿相关联的时钟边沿的第三多相时钟信号；及
提供具有与所述数据时钟信号的第二下降边沿相关联的时钟边沿的第四多相时钟信号。
24.根据权利要求23所述的方法，其中所述第一、第二、第三及第四多相时钟信号的所述时钟边沿为上升边沿。
25.根据权利要求23所述的方法，其中所述第一、第二、第三及第四多相时钟信号的所述时钟边沿为下降边沿。
26.根据权利要求23所述的方法，其中第一相位关系由所述第一、第二、第三及第四多相时钟信号的所述时钟边沿为上升边沿表示。
27.根据权利要求26所述的方法，其中第二相位关系由所述第一、第二、第三及第四多相时钟信号的所述时钟边沿为下降边沿表示。
28.根据权利要求22所述的方法，其中所述数据时钟信号在静态周期内具有所述恒定时钟电平且其中所述经延迟数据时钟信号在激活之前具有所述静态周期。
29.根据权利要求28所述的方法，其中在所述经延迟数据时钟信号变得有效之前锁存所述经延迟数据时钟信号的逻辑电平包括在所述经延迟数据时钟信号的所述静态周期期间锁存所述经延迟数据时钟信号的逻辑电平。
30.根据权利要求22所述的方法，其进一步包括：
在命令路径处接收命令；及
对所述所接收命令进行解码以提供内部命令信号，
其中响应于所述内部命令信号在所述经延迟数据时钟信号变得有效之前锁存所述经延迟数据时钟信号的所述逻辑电平。
31.一种确定输入时钟信号与多相时钟信号之间的相位关系的方法，其包括：
接收命令并响应于所述命令而提供内部命令；
基于在数据时钟端子处接收的数据时钟信号提供多相时钟信号，所述数据时钟信号具有静态周期且所述多相时钟信号与所述数据时钟信号具有多个相位关系中的一者；
响应于所述内部命令，在所述多相时钟信号中的经延迟者的静态周期期间评估所述多相时钟信号中的所述经延迟者，其中所述多相时钟信号中的所述经延迟者的所述静态周期基于所述数据时钟信号的所述静态周期；及
提供具有指示所述多相时钟信号与所述数据时钟信号的所述多个相位关系中的所述一者的逻辑电平的输出信号。
32.根据权利要求31所述的方法，其进一步包括：
接收时钟信号；
基于所述时钟信号提供内部时钟信号；且
其中提供所述内部命令包括根据所述内部时钟信号对命令路径中的所述命令进行解码以提供所述内部命令并将所述内部命令传播穿过所述命令路径。
33.根据权利要求31所述的方法，其中基于所述数据时钟信号提供所述多相时钟信号包括提供彼此具有90度相位关系的时钟信号。
34.根据权利要求31所述的方法，其中与所述数据时钟信号的所述多个相位关系包括第一相位关系及第二相位关系，且所述方法进一步包括：
当所述输出信号指示所述第一相位关系时，提供具有所述第一相位关系的所述多相时钟信号；及
当所述输出信号指示所述第二相位关系时，将所述多相时钟信号从第二相位关系切换到第一相位关系。
35.根据权利要求34所述的方法，其中所述第一相位关系包括依序相位关系且其中所述第二相位关系包括乱序相位关系。
36.根据权利要求31所述的方法，其进一步包括响应于所述内部命令而提供来自存储器阵列的数据或将数据存储在所述存储器阵列中。
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