CN101286362A - 嵌入式动态随机存取存储器 - Google Patents

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Abstract

本发明公开一种嵌入式动态随机存取存储器(Dynamic Random Access Memory，简称为DRAM)，包括一时钟信号、耦接至该时钟信号的至少一延迟锁相环(Delay Locked Loop，DLL)电路与耦接至所述控制信号的至少一嵌入式DRAM阵列。该DLL电路在经过配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟。该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。本发明的嵌入式动态随机存取存储器可精确地控制延迟时间(Delay Time)，且自动适应嵌入式DRAM中的不同内部控制的时钟信号变化。

Description

嵌入式动态随机存取存储器
技术领域
本发明涉及一种嵌入式(embedded)动态随机存取存储器(DRAM)，且特别涉及一种嵌入式DRAM的信号时序控制(Timing Control)。
背景技术
微电子芯片的集成电路主要用于缩小元件尺寸与元件间的连结或间距的尺寸，也可在维护数据信号的完整性时加快处理速度。典型地，高效能微处理器芯片使用高速缓冲存储器来存储数据，例如，存储芯片中的处理器所需的指令与数据。高速缓冲存储器(例如，第一级缓冲存储器(First Level(L1)Cache))设置于接近处理器的位置以达到最佳的效率与准确性。L1缓冲存储器主要利用静态随机存取存储器(Static Random Access Memory，简称为SRAM)技术(例如，具有6个晶体管的SRAM)所制造，其提供可靠的效能。然而，SRAM占用了微处理器芯片非常大的面积。
由于L1缓冲存储器的尺寸限制，基于数据遗失的发生，处理器发出命令以自一外芯片(Off-chip)主存储器取得数据。高数据遗失率将会导致重大的效能损失。为了克服与数据遗失相关的问题，在微处理器芯片中使用第二级缓冲存储器(Second Level(L2)Cache)来存储处理器所需的指令与数据。
利用具有较大数据频宽与较大内部总线宽度的嵌入式DRAM作为L2缓冲存储器以取代传统的SDRAM缓冲存储器。由于每一DRAM存储器单元由一晶体管与一电容器所组成，在相同的排列密度下，DRAM缓冲存储器的实际尺寸远小于具有6个晶体管的SRAM。但作为L2缓冲存储器，嵌入式DRAM必须在较高的速度下运行，即一个周期时间为6奈秒(nanosecond，ns)或小于6奈秒。如此一来，不只需要较短的单元存取时间，且也需要嵌入式DRAM做较紧凑的内部时序控制。图1显示在一时间周期Tc内的重要信号(Critical Signal)的时序关系波形图。曲线110表示为一字线(Word-line，WL)信号，其在时间T1时开启(Turn On)字线WL。当字线WL开启时，比特线对(Bit-line(BL)Pair)120开始分裂(Split)。在时间T2时，当比特线对120形成足够的电压差(Voltage Differentiation)时，启动一感应放大器以开始感应比特线(BL)电压差。在感测单元数据的时候，在时间T3时使能一列选择(Column Select)信号，以允许数据输入。接着，在时间T4时关闭(Turn Off)字线WL。为了准备下一时间周期的读取操作，在时间周期Tc结束前，比特线BL于时间T5时开始预先变化。为了使嵌入式DRAM能正确地运作，必须严密地控制T1、T2、T3、T4与T5时序。特别是这些时序的关系在所有特定的流程、电压与温度(压力-体积-温度特性(Pressure-Volume-Temperature(简称为PVT)))条件中必须有足够的容限(Margin)。此外，130表示为读取行选择信号(Read Column Select Signal)，而140表示为比特线均等化信号(Bitline Equalization Signal)。
传统的嵌入式DRAM使用其本身的延时链(Self Timed Delay Chain)来控制重要信号的时序。然而，相对于核芯阵列(Core Array)而言，延时链对于PVT的变化会有不同的反应，即根据延时链而产生的时序关系可能无法匹配嵌入式DRAM单元阵列的需求。为了确保嵌入式DRAM在所有特定PVT条件下皆可正确运作，电路设计者必须设计较大的时序容限(Margin)，因而嵌入式DRAM的运作速度将会减慢。
利用阵列装置来追踪时序，例如，在实际阵列区外建立微型阵列(MiniArray)，由于微型阵列(Mini Array)与实际阵列具有相同结构，故可解决上述不匹配的问题，且可相等地回应PVT变化。但在大多数情况下，在已是大面积的芯片上增设微型阵列是不实际的。
发明内容
因此，本发明提供了一种使用DLL电路的嵌入式DRAM，其可精确地控制延迟时间(Delay Time)，且自动适应嵌入式DRAM中的不同内部控制的时钟信号变化。
基于上述目的，本发明实施例公开了一种嵌入式动态随机存取存储器(DRAM)，包括一时钟信号、耦接至该时钟信号的至少一延迟锁相环(DelayLocked Loop，DLL)电路与耦接至所述控制信号的至少一嵌入式DRAM阵列。该DLL电路在经过配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟。该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。
本发明实施例还公开了一种嵌入式动态随机存取存储器，包括一时钟信号、耦接至该时钟信号的至少一DLL电路与耦接至所述控制信号的至少一嵌入式DRAM阵列。
该DLL电路在经过该时钟信号的一多相分割(Multi-phase Partition)配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟。该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。
本发明实施例还公开了一种嵌入式动态随机存取存储器，包括一时钟信号、耦接至该时钟信号的至少一DLL电路与耦接至所述控制信号的至少一嵌入式DRAM阵列。该DLL电路在经过配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟，且该预设延迟与该时钟信号的一周期时间成常比。该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。
附图说明
图1显示嵌入式DRAM的不同内部信号的时序波形示意图。
图2显示本发明实施例的嵌入式DRAM利用DLL电路产生内部信号的架构示意图。
图3显示本发明实施例的整合至具有处理器与嵌入式DRAM的芯片中的DLL电路架构示意图。
并且，上述附图中的附图标记说明如下：
100内部信号的时序关系波形图
110字线
120比特线对
130读取行选择信号
140比特线均等化信号
200嵌入式动态随机存取存储器
210延迟锁相环电路
215时钟输出
220时序控制电路
225内部控制信号
230嵌入式动态随机存取存储器核芯
300嵌入式动态随机存取存储器芯片
302系统时钟
310行启动信号产生电路仿真器
312时钟信号
320动态随机存取存储器电路
322反馈信号
325控制信号
330嵌入式动态随机存取存储器宏码
T1..T5时序
Tc时间周期
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举优选实施例，并配合图2至图3，做详细说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中附图标记的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明实施例公开了一种嵌入式动态随机存取存储器。
本发明实施例的嵌入式DRAM利用DLL电路来精确控制内部信号时序。DLL为一封闭回路反馈控制系统，用以产生与输出(″参考″)信号的频率与相位相关的信号。DLL比较其中一个输出的相位与输入时钟，以产生一错误信号，该错误信号接着被整合并反馈以控制所有的延迟元件。DLL的主要元件为一延迟链(Delay Chain)，其由多个以背对背(Back to Back)方式连结的延迟闸门(Delay Gate)所组成。DLL的延迟链的输入连结至时钟而产生负延迟(Negatively Delayed)。一多路复用器连结至该延迟链的每一阶段(Stage)。该多路复用器的选择器(Selector)借由一控制电路来自动更新，以产生该负延迟效果。DLL的输出即为产生的负延迟时钟信号(Negatively Delayed Clock Signal)。相位偏移(Phase Shift)可用(延迟链门单元中的)常数项(Constant Term)、时钟时期(Clock Period)的一部分或上述两者来说明。如此一来，可更精确的控制DLL输出。当输出延迟与输入时钟信号成比例时，该比例在不同的程序、电压与温度条件中都维持相同水准。
图2显示本发明实施例的嵌入式DRAM 200利用DLL电路产生内部信号的架构示意图。DLL电路210具有一外部时钟输入。在DLL电路210内部可有多个模块，用以根据预设延迟产生多个时钟输出215。时序控制电路200接收时钟输出215，并且根据不同的延迟产生不同的内部控制信号225(例如，WL_ENABLE、SA_ENABLE、COLUMN_SELECT与WL_OFF)而作为嵌入式DRAM核芯(Core)230的多个操作步骤。嵌入式DRAM核芯230中有多个DRAM阵列。为了达到高存取速度，嵌入式DRAM核芯230的DRAM阵列的大小可能小于单独的一个DRAM。接着，提供内部控制信号225给嵌入式DRAM核芯230，以适当的读取与写入控制信号。参考图1，WL_ENABLE信号用以在时间T1启动字线(WL)。SA_ENABLE信号用以在时间T2启动一组选择的感应放大器。COLUMN_SELECT信号用以启动一选择的列，以在时间T3输出数据。WL_OFF信号用以在时间T4关闭选择的字线(WL)。
参考图2，控制信号225的每一延迟与作为DLL电路210的产出结果的外部时钟信号成比例，即时间T1、T2、T3与T4的时序分割可为确切的1/2、1/4、1/8…的时钟周期时间。这样的时间分割非常适合嵌入式DRAM的多步骤操作(Multi-step Operation)。外部时钟的频率变化可等比例改变多步骤操作的时序，例如，字线WL开启(WL Turn-on)、放大器使能(AmplifierEnabling)…等等。因此，上述步骤的容限(Margin)可总是被平均以得到一理想等级(Optimal Level)，令嵌入式DRAM 200产生最佳速度分布，且比使用本身延时链(Self Timed Delay Chain)的传统嵌入式DRAM更有效的运作。由于每一延迟固定在其本身已排定时间的时序控制，当外部时钟频率放宽(Relax)时，仅将额外时间给予较晚预先充电相位(Later Pre-chargingPhase)，其并不会增加总操作的强健性(Robustness)。换句话说，若外部时钟频率在高速嵌入式DRAM的设计中变得较紧密，该较晚预先充电相位可能会被不成比例的压缩，可能导致嵌入式DRAM的操作失败。
在上文中，虽然仅说明4个内部控制信号，本领域技术人员了解根据不同的延迟产生的其它控制信号(例如，输入/输出感应放大器使能信号)可适用于嵌入式DRAM的操作，且其延迟亦可由DLL电路来产生。
图3显示本发明实施例的整合至具有处理器与嵌入式DRAM的芯片300中的DLL电路320的架构示意图。将系统时钟302提供给行启动信号(RowActivation Signal，简称为RACT)产生电路仿真器(Emulator)310，RACT产生电路仿真器(Emulator)310仅在嵌入式DRAM宏码(Macro)330需要启动时产生时钟信号312。DLL电路320接收时钟信号312，并产生多个控制信号325以控制嵌入式DRAM宏码330。对多个控制信号325的时序进行分割，如上文所述。虽然分享相同的控制时序，嵌入式DRAM宏码330可包含多个嵌入式DRAM模块。DLL电路320利用反馈信号322产生追踪时钟信号312的控制信号325。在本实施例中，虽然未说明DLL电路320的细节，DLL的相关操作在半导体工业中为众所周知的，本领域技术人员要制作出一个DLL来供嵌入式DRAM的芯片300使用并不那么困难。
虽然本发明已以优选实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作各种改动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (14)

1.一种嵌入式动态随机存取存储器，包括：
一时钟信号；
耦接至该时钟信号的至少一延迟锁相环电路，并且在经过配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟；以及
耦接至所述控制信号的至少一嵌入式DRAM阵列；
其中，该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。
2.如权利要求1所述的嵌入式动态随机存取存储器，其中，该DLL电路包括一反馈回路。
3.如权利要求1所述的嵌入式动态随机存取存储器，其中，该DLL电路包括一多相时钟分割。
4.如权利要求1所述的嵌入式动态随机存取存储器，其中，该预设延迟与该时钟信号的一周期时间成常比。
5.如权利要求1所述的嵌入式动态随机存取存储器，其还包括耦接于该时钟信号与该DLL电路间的一接收启动电路，其用以在一系统需要时控制该DLL电路的启动。
6.一种嵌入式动态随机存取存储器，包括：
一时钟信号；
耦接至该时钟信号的至少一DLL电路，并且在经过该时钟信号的一多相分割配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟；以及
耦接至所述控制信号的至少一嵌入式DRAM阵列；
其中，该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。
7.如权利要求6所述的嵌入式动态随机存取存储器，其中，该DLL电路包括一反馈回路。
8.如权利要求6所述的嵌入式动态随机存取存储器，其中，该预设延迟与该时钟信号的一周期时间成常比。
9.如权利要求6所述的嵌入式动态随机存取存储器，其中，所述操作步骤包括开启一选择的字线，启动多个感应放大器，启动多个选择的列，以及关闭该选择的字线。
10.如权利要求6所述的嵌入式动态随机存取存储器，其还包括耦接于该时钟信号与该DLL电路间的一接收启动电路，其用以在一系统需要时控制该DLL电路的启动。
11.一种嵌入式动态随机存取存储器，包括：
一时钟信号；
耦接至该时钟信号的至少一DLL电路，并且在经过配置后产生多个控制信号，其中每一控制信号基于该时钟信号而具有一预设延迟，且该预设延迟与该时钟信号的一周期时间成常比；以及
耦接至所述控制信号的至少一嵌入式DRAM阵列；
其中，该嵌入式DRAM阵列产生多个操作步骤且由所述控制信号控制。
12.如权利要求11所述的嵌入式动态随机存取存储器，其中，该DLL电路包括一反馈回路。
13.如权利要求11所述的嵌入式动态随机存取存储器，其中，该DLL电路包括一多相时钟分割。
14.如权利要求11所述的嵌入式动态随机存取存储器，其还包括耦接于该时钟信号与该DLL电路间的一接收启动电路，其用以在一系统需要时控制该DLL电路的启动。
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