CN101873131A - 延迟锁相环和驱动延迟锁相环的方法 - Google Patents

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Abstract

提供一种延迟锁相环和驱动延迟锁相环的方法，所述延迟锁相环(DLL)具有脉冲宽度检测电路。所述DLL包括脉冲宽度检测电路和延迟电路。脉冲宽度检测电路接收参考时钟信号，检测参考时钟信号的脉冲宽度，并将检测结果输出为脉冲宽度检测结果信号。延迟电路接收并延迟参考时钟信号，并将延迟的参考时钟信号输出为输出时钟信号。延迟电路从脉冲宽度检测电路接收脉冲宽度检测结果信号，并响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。

Description

延迟锁相环和驱动延迟锁相环的方法
本申请要求于2009年4月21日提交到韩国知识产权局的第10-2009-0034714号韩国专利申请的优先权，其内容通过引用包含于此。
技术领域
本发明构思涉及一种延迟锁相环(DLL)，更具体地讲，涉及一种具有脉冲宽度检测电路的DLL和驱动该DLL的方法。
背景技术
通常，传统的DLL包含多个压控振荡器(VCO)，其中，根据频率范围并使用控制信号将频域划分为多个部分。然而，因为频率范围较大，所以DLL通常不具有频率极限(frequency margin)。例如，对于具有92MHz至200MHz的频域的DLL，必须减小VCO中的最小时间延迟以确保200MHz的极限。然而，在这种情况下，VCO中的最大时间延迟减小，因此减小了92MHz的极限。如果增大VCO中的最大时间延迟以确保92MHz的极限，则最小时间延迟增大，因此减小了200MHz的极限。即，虽然DLL具有通过将频域划分为多个部分来使用VCO的结构，但是在每个VCO中不能满足高频极限和低频极限二者。此外，因为使用具有大范围的频域，所以增益不可避免地增大，因此VCO对控制电压Vctrl的改变很敏感。
发明内容
本发明构思的实施例提供一种延迟锁相环(DLL)和驱动该DLL的方法，其检测时钟信号的脉冲宽度，并根据检测的脉冲宽度调节延迟电路的时间延迟。
根据本发明构思的一方面，提供一种包括脉冲宽度检测电路和延迟电路的DLL。脉冲宽度检测电路接收参考时钟信号，检测参考时钟信号的脉冲宽度，并将检测结果输出为脉冲宽度检测结果信号。延迟电路接收并延迟参考时钟信号，并将延迟的参考时钟信号输出为输出时钟信号。延迟电路从脉冲宽度检测电路接收脉冲宽度检测结果信号，并响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。
脉冲宽度检测电路可使用具有不同时间延迟的多个采样时钟信号对参考时钟信号多次采样，并将至少一个采样结果输出为脉冲宽度检测结果信号。
脉冲宽度检测电路可包括至少一个采样单元，所述至少一个采样单元接收参考时钟信号和多个采样时钟信号，根据各个采样时钟信号对参考时钟信号采样，并输出采样结果。可通过根据不同时间延迟延迟参考时钟信号来获得所述至少一个采样单元接收的采样时钟信号。脉冲宽度检测电路可将所述至少一个采样单元的至少一个输出采样结果输出为脉冲宽度检测结果信号。
延迟电路可包括串联连接的第一延迟器至第m延迟器，其中，m是等于或大于2的自然数。第一延迟器可接收参考时钟信号和脉冲宽度检测结果信号，响应于脉冲宽度检测结果信号确定第一时间延迟，将参考时钟信号延迟第一时间延迟，并输出延迟结果。第m延迟器可接收第m-1延迟器的输出和脉冲宽度检测结果信号，响应于脉冲宽度检测结果信号确定第m时间延迟，将第m-1延迟器的输出延迟第m时间延迟，并输出延迟结果。
第一延迟器至第m延迟器中的每个延迟器可包括接收脉冲宽度检测结果信号的第一延迟单元，响应于脉冲宽度检测结果信号控制所述第一延迟单元的时间延迟。所述第一延迟单元可包括：第一反相器，将接收信号反相并将反相结果输出到第一节点；电容器单元，连接在第一节点和地电压源之间，具有根据脉冲宽度检测结果信号控制的电容量；第二反相器，将从第一节点接收的信号反相并输出反相结果。
所述DLL还可包括：控制电压产生单元，接收参考时钟信号，从延迟单路接收反馈时钟信号，并根据参考时钟信号和反馈时钟信号产生控制电压信号。第一延迟器至第m延迟器中的每个还可包括从控制电压产生单元接收控制电压信号的第二延迟单元，响应于控制电压信号控制所述第二延迟单元的时间延迟。
第一延迟单元的时间延迟可大于第二延迟单元的时间延迟。
延迟锁相环还可包括偏置电路。偏置电路可根据工艺、电压和温度(PVT)变化产生偏置信号，并将偏置信号提供给脉冲宽度检测电路和延迟电路。
根据本发明构思的另一方面，提供一种DLL的脉冲宽度检测电路，包括多个采样单元和多个延迟单元。所述多个采样单元接收参考时钟信号和多个采样时钟信号，使用采样时钟信号对参考时钟信号多次采样，并输出采样结果。所述多个延迟单元通过分别延迟参考时钟信号获得所述多个采样时钟信号，并将所述多个采样时钟信号提供给所述多个采样单元，所述多个采样时钟信号具有不同时间延迟。所述脉冲宽度检测电路将采样单元的至少一个输出采样结果输出为指示参考时钟信号的脉冲宽度的脉冲宽度检测结果信号。
根据本发明构思的另一方面，提供一种驱动DLL的方法。所述方法包括：接收参考时钟信号；检测参考时钟信号的脉冲宽度，并输出脉冲宽度检测结果信号；延迟参考时钟信号并输出延迟的参考时钟信号。延迟参考时钟信号并输出延迟的参考时钟信号的步骤包括：接收脉冲宽度检测结果信号，并响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。
附图说明
将参照附图描述本发明构思的示例性实施例，其中：
图1是根据本发明构思的实施例的延迟锁相环(DLL)的框图；
图2是根据本发明构思的实施例的包括在图1的DLL中的控制电压产生单元的框图；
图3A和图3B是示出根据本发明构思的实施例的包括在图1的DLL中的脉冲宽度检测电路的操作的时序图；
图4是根据本发明构思的实施例的包括在图1的DLL中的脉冲宽度检测电路的框图；
图5是根据本发明构思的实施例的包括在图4所示的脉冲宽度检测电路中的延迟单元的电路图；
图6是根据本发明构思的实施例的包括在图1的DLL中的延迟电路的框图；
图7是根据本发明构思的实施例的包括在图6的延迟电路中的第一延迟器的框图；
图8是根据本发明构思的实施例的包括在图7的第一延迟器中的第一延迟单元的电路图；
图9是根据本发明构思的实施例的包括在图7的第一延迟器中的第二延迟单元的电路图；
图10是示出根据本发明构思的实施例的包括在DLL中的延迟电路的时间延迟、脉冲宽度检测结果信号和控制电压之间的关系的曲线图；
图11是示出据本发明构思的实施例的驱动DLL的方法的流程图。
具体实施方式
现在将参照附图更全面地描述各种实施例，在附图中示出示意性的实施例。然而，本发明构思可以以各种不同形式来实施，而不应被解释为仅限于示出的实施例。相反，这些实施例作为示例被提供以将本发明构思传达给本领域技术人员。因此，针对部分实施例，没有描述已知的处理、部件和技术。贯穿附图和说明书，相同的标号将被用于表示相同或相似的部件。
图1是根据本发明构思的实施例的延迟锁相环(DLL)100的框图。如图1所示，DLL 100包括控制电压产生单元110、延迟电路120、脉冲宽度检测电路130。DLL 100还可包括偏置电路140。
参照图1，控制电压产生单元110接收参考时钟信号REF_CLK，并从延迟电路120接收反馈时钟信号FB_CLK。控制电压产生单元110比较参考时钟信号REF_CLK和反馈时钟信号FB_CLK，并产生和输出控制电压信号Vctrl。
脉冲宽度检测电路130接收参考时钟信号REF_CLK，检测参考时钟信号REF_CLK的脉冲宽度，并输出指示检测结果的脉冲宽度检测结果信号PWDR。脉冲宽度检测结果信号PWDR可包括至少一个二进制位。在下面将参照图3至图5进一步描述根据本发明构思的实施例的脉冲宽度检测电路130的构造和操作。
参照图1，延迟电路120接收参考时钟信号REF_CLK，并从脉冲宽度检测电路130接收脉冲宽度检测结果信号PWDR。延迟电路120可响应于脉冲宽度检测结果信号PWDR调节参考时钟信号REF_CLK的时间延迟，并输出时钟信号OUT_CLK。即，当延迟电路120通过例如延迟参考时钟信号REF_CLK来输出时钟信号OUT_CLK时，根据脉冲宽度检测结果信号PWDR控制时间延迟，在该时间延迟期间，延迟参考时钟信号REF_CLK。从延迟电路120输出的输出时钟信号OUT_CLK可用作DLL 100外部的采样时钟信号。
如图1所示，DLL 100还可包括偏置电路140。偏置电路140根据例如工艺、电压和温度(PVT)变化产生偏置信号Bias，并将偏置信号Bias输出到脉冲宽度检测电路130和延迟电路120。偏置电路140的构造对于本领域普通技术人员来说是清楚的，因此这里不再描述。
图2是根据本发明构思的实施例的包括在图1的DLL 100中的控制电压产生单元110的框图。参照图2，控制电压产生单元110包括相位检测器111、频率检测器112、第一电荷泵113、第二电荷泵114和环路滤波器115。
相位检测器111接收参考时钟信号REF_CLK和反馈时钟信号FB_CLK，并从频率检测器112接收锁频信号Freq_Lock。相位检测器111比较参考时钟信号REF_CLK的相位和反馈时钟信号FB_CLK的相位。相位检测器111响应于锁频信号Freq_Lock产生包含比较结果的相位检测信号P_Sig，并将其输出到第二电荷泵114。相位检测信号P_Sig可包括相位增大信号或相位减小信号。
频率检测器112响应于参考时钟信号REF_CLK和反馈时钟信号FB_CLK，将锁频信号Freq_Lock输出到相位检测器111，并将频率检测信号F_Sig输出到第一电荷泵113。频率检测信号F_Sig可包括频率增大信号或频率减小信号。
第一电荷泵113和第二电荷泵114分别响应于相位检测信号P_Sig和频率检测信号F_Sig输出控制电压信号Vctrl。从第一电荷泵113和第二电荷泵114输出的控制电压信号Vctrl经由环路滤波器115从控制电压产生单元110被输出。包括在控制电压产生单元110中的相位检测器111、频率检测器112、第一电荷泵113、第二电荷泵114和环路滤波器115的构造对本领域普通技术人员来说是清楚的，因此这里不再描述。
图3A和图3B是示出根据本发明构思的实施例的图1的脉冲宽度检测电路130的代表操作的时序图。在描述的操作中，脉冲宽度检测电路130接收参考时钟信号REF_CLK，使用具有不同时间延迟的采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4对参考时钟信号REF_CLK多次采样，并输出包括采样结果的脉冲宽度检测结果信号PWDR。虽然图3A和图3B示出使用五个采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4对参考时钟信号REF_CLK多次采样，但是根据本发明构思的各种实施例的脉冲宽度检测电路130不限于这种实现方式，并且可以以各种方式对参考时钟信号REF_CLK采样。
参照图3A和图3B，采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4的时间延迟之间的差可以是相同的。即，如图3A和图3B所示，可以通过将参考时钟信号REF_CLK分别延迟预定时间t0、t1、t2、t3和t4来顺序获得采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4。参照图3A，当使用采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4来对参考时钟信号REF_CLK进行采样时，基于采样时钟信号SCK0的采样结果是“1”，基于采样时钟信号SCK1的采样结果是“1”，基于采样时钟信号SCK2的采样结果是“1”，基于采样时钟信号SCK3的采样结果是“1”，基于采样时钟信号SCK4的采样结果是“0”。在这种情况下，如果在多个采样结果中例如使用基于采样时钟信号SCK4的采样结果作为最高有效位(MSB)，使用基于采样时钟信号SCK0的采样结果作为最低有效位(LSB)，来产生脉冲宽度检测结果信号PWDR，则可以将脉冲宽度检测结果信号PWDR表示为二进制位的“01111”。这里，例如，“1”表示逻辑高，“0”表示逻辑低。在这种情况下，“01111”只是脉冲宽度检测结果信号PWDR的示例，因此，在不脱离本教导的范围的情况下，脉冲宽度检测结果信号PWDR可以表示为上述采样结果的各种组合，或者可包括不同的位数。
图3B所示的参考时钟信号REF_CLK的脉冲宽度小于图3A所示的参考时钟信号REF_CLK的脉冲宽度。当使用采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4来对图3B的参考时钟信号REF_CLK进行采样时，基于采样时钟信号SCK0的采样结果是“1”，基于采样时钟信号SCK1的采样结果是“0”，基于采样时钟信号SCK2的采样结果是“0”，基于采样时钟信号SCK3的采样结果是“0”，基于采样时钟信号SCK4的采样结果是“0”。因此，如果如上参照图3A所述，使用基于采样时钟信号SCK4的采样结果作为MSB，使用基于采样时钟信号SCK0的采样结果作为LSB，来产生脉冲宽度检测结果信号PWDR，则图3B的脉冲宽度检测结果信号PWDR可表示为“00001”。
如上参照图3A和图3B所述，可根据参考时钟信号REF_CLK的脉冲宽度获得脉冲宽度检测结果信号PWDR。即，当参考时钟信号REF_CLK的脉冲宽度相对大时，即，当参考时钟信号REF_CLK的频率相对低时，脉冲宽度检测结果信号PWDR中“1”的总数增加。此外，当参考时钟信号REF_CLK的脉冲宽度相对小时，即，当参考时钟信号REF_CLK的频率相对高时，脉冲宽度检测结果信号PWDR中“0”的总数增加。因此，可使用脉冲宽度检测结果信号PWDR测量参考时钟信号REF_CLK的频率和脉冲宽度。因为脉冲宽度与频率成反比，所以脉冲宽度检测结果信号PWDR表现参考时钟信号REF_CLK的频率。
在各种实施例中，在不脱离本教导的范围的情况下，可以调节采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4的总数和采样间隔，以调节将被测量的频率范围和可以测量的频率间隔。即，采样时钟信号越多，可测量的频率范围越宽；采样时钟信号的间隔越窄，可测量的频率范围越精确。
图4是根据本发明构思的实施例的包括在图1的DLL 100中的脉冲宽度检测电路130的框图。参照图4，脉冲宽度检测电路130包括至少一个采样单元，例如，代表采样单元FF1、FF2、FF3、FF4和FF5，并且包括至少一个延迟单元，例如，代表延迟单元D1、D2、D3、D4和D5。虽然图4示出脉冲宽度检测电路130包括五个采样单元和五个延迟单元，但是根据本发明构思的各种实施例的脉冲宽度检测电路130不限于此，并且可以以各种替换方式来配置。为了便于描述，假设如图4所示，在脉冲宽度检测电路130中包括五个采样单元和五个延迟单元。
采样单元FF1、FF2、FF3、FF4和FF5接收参考时钟信号REF_CLK，分别接收采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4，分别响应于采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4对参考时钟信号REF_CLK进行采样，并输出采样结果。如上所述，通过将参考时钟信号REF_CLK延迟不同时间延迟来获得采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4。如图4所示，通过使参考时钟信号REF_CLK通过延迟单元D1来获得采样时钟信号SCK0，通过使参考时钟信号REF_CLK通过延迟单元D1和D2来获得采样时钟信号SCK1，诸如此类。因此，因为通过使参考时钟信号REF_CLK分别通过延迟单元D1、延迟单元D1和D2、延迟单元D1至D3、延迟单元D1至D4、延迟单元D1至D5来顺序获得采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4，所以采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4具有不同的时间延迟。图4的延迟单元D1、D2、D3、D4和D5串联连接只是示例性的，在不脱离本教导的范围的情况下，可以以各种方式获得具有不同时间延迟的多个采样时钟信号，这对本领域普通技术人员来说是清楚的。
采样单元FF1、FF2、FF3、FF4和FF5分别响应于采样时钟信号SCK0、SCK1、SCK2、SCK3和SCK4对参考时钟信号REF_CLK进行采样，并将采样结果分别输出为B0、B1、B2、B3和B4。采样单元FF1、FF2、FF3、FF4和FF5各自的输出信号B0、B1、B2、B3和B4具有值“1”或“0”。脉冲宽度检测结果信号PWDR可包括输出信号B0、B1、B2、B3和B4中的一个或多个。例如，如上参照图3A和图3B所述，脉冲宽度检测结果信号PWDR可以是采样单元FF1、FF2、FF3、FF4和FF5的输出信号B0、B1、B2、B3和B4的组合。如上参照图3A和图3B描述了根据本发明构思的实施例的图4所示的脉冲宽度检测电路130，因此不再重复描述。
从图1的偏置电路140输出的偏置信号Bias可被提供给延迟单元D1、D2、D3、D4和D5。延迟单元D1、D2、D3、D4和D5可响应于偏置信号Bias，根据例如PVT变化来分别补偿延迟单元D1、D2、D3、D4和D5的时间延迟的改变。
图5是根据本发明构思的实施例的包括在图4所示的脉冲宽度检测电路130中的延迟单元D1的电路图。延迟单元D1可包括至少一个反相器(例如，代表反相器INV_1和INV_2)、至少一个晶体管(例如，代表晶体管TR1、TR2和TR3)和至少一个电容器(例如，代表电容器C1、C2和C3)。反相器INV_1和INV_2串联连接并延迟接收的参考时钟信号REF_CLK。反相器INV_2将延迟的参考时钟信号REF_CLK输出为采样时钟信号SCK0。响应于偏置信号Bias确定晶体管TR1、TR2和TR3将被导通还是截止。即，根据偏置信号Bias确定是否将反相器INV_1的输出节点连接到电容器C1、C2和/或C3，因此可根据偏置信号Bias控制延迟单元D1的时间延迟。图4中示出的其他延迟单元D2、D3、D4和D5也可具有与延迟单元D1相同的构造。图5所示的延迟单元D1只是示例，可以以各种方式构造延迟单元D1。
图6是根据本发明构思的实施例的包括在图1的DLL 100中的延迟电路120的框图。延迟电路120包括第一延迟器121至第m延迟器124。例如，第一延迟器121至第m延迟器124可以彼此串联连接。这里，m表示等于或大于2的自然数，可将脉冲宽度检测结果信号PWDR提供给第一延迟器121至第m延迟器124。还可将偏置信号Bias提供给第一延迟器121至第m延迟器124。
参照图6，第一延迟器121接收参考时钟信号REF_CLK、脉冲宽度检测结果信号PWDR和控制电压信号Vctrl，并响应于脉冲宽度检测结果信号PWDR和控制电压信号Vctrl确定第一时间延迟。第一延迟器121将参考时钟信号REF_CLK延迟第一时间延迟，并输出输出信号OUT_1。即，通过将参考时钟信号REF_CLK延迟第一时间延迟来获得第一延迟器121的输出信号OUT_1。
第一延迟器121还可从偏置电路140接收偏置信号Bias。第一延迟器121可响应于偏置信号Bias补偿例如由PVT变化引起的第一时间延迟的改变。
第二延迟器122接收第一延迟器121的输出信号OUT_1、脉冲宽度检测结果信号PWDR和控制电压信号Vctrl，并响应于脉冲宽度检测结果信号PWDR和控制电压信号Vctrl确定第二时间延迟。第二延迟器122将输出信号OUT-1延迟第二时间延迟，并输出输出信号OUT_2。即，通过将第一延迟器121的输出信号OUT_1延迟第二时间延迟来获得第二延迟器122的输出信号OUT_2。
第二延迟器122还可从偏置电路140接收偏置信号Bias。第二延迟器122可响应于偏置信号Bias补偿例如由PVT变化引起的第二时间延迟的改变。
第三延迟器(未示出)至第m延迟器124以与第一延迟器121和第二延迟器122相同或相似的方式操作，因此不再单独地描述其操作。
参照图1和图6，延迟电路120可将第一延迟器121至第m延迟器124的输出信号OUT_1、OUT_2、...、OUT_m-1、OUT_m中的至少一个作为输出时钟信号OUT_CLK输出到外部。从延迟电路120输出的输出时钟信号OUT_CLK可用作DLL 100外部的采样时钟信号。此外，输出时钟信号OUT_CLK可用作提供给上述控制电压产生单元110的反馈时钟信号FB_CLK。
图7是根据本发明构思的实施例的包括在图6中示出的延迟电路120中的第一延迟器121的框图。例如，第一延迟器121包括第一延迟单元DC1和第二延迟单元DC2。第一延迟单元DC1接收参考时钟信号REF_CLK，延迟参考时钟信号REF_CLK，并将延迟的参考时钟信号REF_CLK输出为输出信号MID_1。可响应于脉冲宽度检测结果信号PWDR控制第一延迟单元DC1的时间延迟。提供给第一延迟单元DC1的偏置信号Bias可用于补偿例如由PVT变化引起的第一延迟单元DC1的时间延迟的改变。
第二延迟单元DC2接收第一延迟单元DC1的输出信号MID_1，延迟输出信号MID_1，并将延迟的输出信号MID_1输出为输出信号OUT_1。可响应于从控制电压产生单元110接收的控制电压信号Vctrl来控制第二延迟单元DC2的时间延迟。在这种情况下，第一延迟单元DC1的时间延迟可长于第二延迟单元DC2的时间延迟。
图8是根据本发明构思的实施例的图7中示出的第一延迟单元DC1的电路图。参照图8，第一延迟单元DC1可包括第一反相器INV_1、第二反相器INV_2和电容器单元CAP。
如图8所示，第一反相器INV_1接收参考时钟信号REF_CLK并将其反相，将反相结果提供给第一节点NODE1。电容器单元CAP连接在第一节点NODE1和地电压源之间。响应于脉冲宽度检测结果信号PWDR控制电容器单元CAP的电容量。第二反相器INV_2从第一节点NODE1接收信号，将该信号反相，并输出反相的结果。响应于电容器单元CAP的电容量控制第一延迟单元DC1的时间延迟。
参照图8，电容器单元CAP可包括多个开关晶体管STR1、STR2、STR3、STR4和STR5以及多个电容器C11、C12、C13、C14和C15。电容器单元CAP还可包括多个晶体管TR1、TR2、TR3、TR4和TR5，偏置信号Bias被提供给晶体管TR1、TR2、TR3、TR4和TR5。虽然图8示出了第一延迟单元DC1包括五个开关晶体管STR1、STR2、STR3、STR4和STR5、五个电容器C11、C12、C13、C14和C15以及五个晶体管TR1、TR2、TR3、TR4和TR5，但是根据本发明构思的各种实施例的第一延迟单元DC1不限于此，可以以各种替换方式构造第一延迟单元DC1。为了便于解释，假设如图8所示，在第一延迟单元DC1中包括五个开关晶体管、五个电容器和五个晶体管。
参照图8，开关晶体管STR1、STR2、STR3、STR4和STR5的第一端连接到第一节点NODE1，开关晶体管STR1、STR2、STR3、STR4和STR5的第二端可分别连接到电容器C11、C12、C13、C14和C15的第一端。脉冲宽度检测结果信号PWDR的位PWDR[0]、PWDR[1]、PWDR[2]、PWDR[3]和PWDR[4]被分别提供给开关晶体管STR1、STR2、STR3、STR4和STR5的栅极。电容器C11、C12、C13、C14和C15的第二端连接到地电压源。提供有偏置信号Bias的晶体管TR1、TR2、TR3、TR4和TR5分别连接在第一节点NODE1和开关晶体管STR1、STR2、STR3、STR4和STR5的第一端之间。
参照图8，现在将详细描述响应于脉冲宽度检测结果信号PWDR控制第一延迟单元DC1的时间延迟的说明性的方法。首先，假设偏置信号Bias保持在恒定电平，并且晶体管TR1、TR2、TR3、TR4和TR5导通。
如果脉冲宽度检测结果信号PWDR是例如“01111”，则位PWDR[4](即，低信号)被提供给开关晶体管STR5的栅极，位PWDR[0]、PWDR[1]、PWDR[2]和PWDR[3](即，高信号)被分别提供给开关晶体管STR1、STR2、STR3和STR4的栅极。因此，开关晶体管STR5截止，而开关晶体管STR1、STR2、STR3和STR4导通。在这种情况下，电容器单元CAP的电容量等于与导通的开关晶体管STR1、STR2、STR3和STR4分别对应的电容器C11、C12、C13和C14的值之和。
如果脉冲宽度检测结果信号PWDR是例如“00001”，则位PWDR[0](即，高信号)被提供给开关晶体管STR1的栅极，位PWDR[1]、PWDR[2]、PWDR[3]和PWDR[4](即，低信号)被分别提供给开关晶体管STR2、STR3、STR4和STR5的栅极。因此，开关晶体管STR1导通，而开关晶体管STR2、STR3、STR4和STR5截止。在这种情况下，电容器单元CAP的电容量等于与导通的开关晶体管STR1对应的电容器C11的电容量。
当脉冲宽度检测结果信号PWDR是“01111”时的电容器单元CAP的电容量大于当脉冲宽度检测结果信号PWDR是“00001”时的电容器单元CAP的电容量。因此，当脉冲宽度检测结果信号PWDR是“01111”时的第一延迟单元DC1的时间延迟大于当脉冲宽度检测结果信号PWDR是“00001”时的第一延迟单元DC1的时间延迟。
如上参照图3A和图3B所述，当参考时钟信号REF_CLK的脉冲宽度相对大时(当参考时钟信号REF_CLK的频率相对低时)，脉冲宽度检测结果信号PWDR中“1”的总数增加，当参考时钟信号REF_CLK的脉冲宽度相对小时(当参考时钟信号REF_CLK的频率相对高时)，脉冲宽度检测结果信号PWDR中“0”的总数增加。脉冲宽度检测结果信号PWDR中“1”的总数越大，图8的开关晶体管STR1、STR2、STR3、STR4和STR5中导通的开关晶体管越多，并且电容器单元CAP的电容量增大。换句话说，参考时钟信号REF_CLK的脉冲宽度越大，脉冲宽度检测结果信号PWDR中“1”的总数越大，在这种情况下，电容器单元CAP的电容量增大，并且第一延迟单元DC1的时间延迟增大。
因此，根据脉冲宽度检测结果信号PWDR控制电容器单元CAP的电容量，根据连接到第一节点NODE1的电容器单元CAP的电容量控制第一延迟单元DC1的时间延迟。
输入到第一延迟单元DC1的偏置信号Bias被提供给晶体管TR1、TR2、TR3、TR4和TR5的栅极，以补偿例如由PVT变化引起的第一延迟单元DC1的时间延迟的改变。包括在第一延迟单元DC1中的开关晶体管STR1、STR2、STR3、STR4和STR5可以是例如NMOS晶体管、PMOS晶体管或CMOS晶体管。
在各种实施例中，图8所示的第一延迟单元DC1和图5所示的延迟单元D1可以是以相同方式操作的延迟单元，从而可响应于根据PVT变化而改变的脉冲宽度检测结果信号PWDR来控制第一延迟单元DC1和延迟单元D1的时间延迟。
图9是根据本发明构思的实施例的包括在图7的第一延迟器121中的第二延迟单元DC2的电路图。第二延迟单元DC2包括第一NMOS晶体管NTR1、第二NMOS晶体管NTR2、第一PMOS晶体管PTR1、第二PMOS晶体管PTR2和反相器INV。图7的第一延迟单元DC1的输出信号MID_1被提供给第一NMOS晶体管NTR1和第一PMOS晶体管PTR1的栅极，从控制电压产生单元110输出的控制电压信号Vctrl可被提供给第二NMOS晶体管NTR2和第二PMOS晶体管PTR2的栅极。如图9所示，第二PMOS晶体管PTR2、第一PMOS晶体管PTR1、第一NMOS晶体管NTR1和第二NMOS晶体管NTR2可以串联连接在电源电压源和地电压源之间，反相器INV的输入端可连接在第一PMOS晶体管PTR1和第一NMOS晶体管NTR1之间。
在顺序通过第一NMOS晶体管NTR1、第一PMOS晶体管PTR1和反相器INV时，第一延迟单元DC1的输出信号MID_1被延迟和输出。可根据控制电压信号Vctrl控制第二延迟单元DC2的时间延迟。
图10是示出根据本发明构思的实施例的包括在DLL中的延迟电路的时间延迟、脉冲宽度检测结果信号PWDR和控制电压Vctrl之间的关系的曲线图。图10示出脉冲宽度检测结果信号PWDR是如上参照图4和图8所述的五位信号的示例性情况。然而，在不脱离本教导的范围的情况下，脉冲宽度检测结果信号PWDR不限于五位信号，可包括不同位数。
在图10的曲线图中，线P1、P2、P3、P4、P5和P6分别表示当脉冲宽度检测结果信号PWDR是“11111”、“01111”、“00111”、“00011”、“00001”和“00000”时图1和图6的延迟电路120的时间延迟与控制电压Vctrl之间的关系。即，如线P1至P6所示，随着脉冲宽度检测结果信号PWDR的幅度变小，参考时钟信号REF_CLK的频率变大。
参照图1和图10，当脉冲宽度检测电路130测量参考时钟信号REF_CLK的脉冲宽度时，根据参考时钟信号REF_CLK的脉冲宽度从线P1至P6中选择一条线，然后根据控制电压信号Vctrl确定延迟电路120的时间延迟Delay。图10中的时间延迟Delay表示延迟电路120的图6的第一延迟器121至第m延迟器124中各个延迟器的时间延迟之和。可选择地，因为第一延迟器121至第m延迟器124可具有相同配置，所以图10中的时间延迟Delay可表示第一延迟器121至第m延迟器124中每个延迟器的时间延迟。
可通过例如修改包括在延迟电路120中的第一延迟器121至第m延迟器124来控制线P1至P6的坡度或斜率以及线P1至P6之间的距离。
图11是示出据本发明构思的实施例的驱动DLL的方法1100的流程图。方法11000包括：操作S113，接收参考时钟信号；操作S116，检测参考时钟信号的脉冲宽度并输出包含检测结果的脉冲宽度检测结果信号；操作S119，响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。所述方法1100还可包括如下操作(未示出)：根据时间延迟延迟参考时钟信号并输出延迟的参考时钟信号。以上参照图1至图9详细描述了方法1100的操作，这里将不再重复。
尽管已经参照示例性实施例描述了本发明构思，但是本领域技术人员清楚的是，在不脱离本教导的精神和范围的情况下，可进行各种改变和修改。因此，应该理解，上述实施例不是限制性的，而是说明性的。

Claims (10)

1.一种延迟锁相环，包括：
脉冲宽度检测电路，接收参考时钟信号，检测参考时钟信号的脉冲宽度，并将检测结果输出为脉冲宽度检测结果信号；
延迟电路，接收并延迟参考时钟信号，并将延迟的参考时钟信号输出为输出时钟信号，
其中，延迟电路从脉冲宽度检测电路接收脉冲宽度检测结果信号，并响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。
2.如权利要求1所述的延迟锁相环，其中，脉冲宽度检测电路使用具有不同时间延迟的多个采样时钟信号对参考时钟信号多次采样，并将至少一个采样结果输出为脉冲宽度检测结果信号。
3.如权利要求1所述的延迟锁相环，其中，脉冲宽度检测电路包括至少一个采样单元，所述至少一个采样单元接收参考时钟信号和多个采样时钟信号，根据各个采样时钟信号对参考时钟信号采样，并输出采样结果，
其中，通过根据不同时间延迟延迟参考时钟信号来获得所述至少一个采样单元接收的采样时钟信号，
其中，脉冲宽度检测电路将所述至少一个采样单元的至少一个输出采样结果输出为脉冲宽度检测结果信号。
4.如权利要求1所述的延迟锁相环，其中，延迟电路包括串联连接的第一延迟器至第m延迟器，其中，m是等于或大于2的自然数，
其中，第一延迟器接收参考时钟信号和脉冲宽度检测结果信号，响应于脉冲宽度检测结果信号确定第一时间延迟，将参考时钟信号延迟第一时间延迟，并输出延迟结果，
其中，第i延迟器接收第i-1延迟器的输出和脉冲宽度检测结果信号，响应于脉冲宽度检测结果信号确定第i时间延迟，将第i-1延迟器的输出延迟第i时间延迟，并输出延迟结果，其中，i是等于或大于2并且等于或小于m的自然数。
5.如权利要求4所述的延迟锁相环，其中，第一延迟器至第m延迟器中的每个延迟器包括接收脉冲宽度检测结果信号的第一延迟单元，所述第一延迟单元响应于脉冲宽度检测结果信号控制所述第一延迟单元的时间延迟，所述第一延迟单元包括：
第一反相器，将接收信号反相并将反相结果输出到第一节点；
电容器单元，连接在第一节点和地电压源之间，具有根据脉冲宽度检测结果信号控制的电容量；
第二反相器，将从第一节点接收的信号反相并输出反相结果。
6.如权利要求5所述的延迟锁相环，还包括：
控制电压产生单元，接收参考时钟信号，从延迟单路接收反馈时钟信号，并根据参考时钟信号和反馈时钟信号产生控制电压信号，
其中，第一延迟器至第m延迟器中的每个还包括从控制电压产生单元接收控制电压信号的第二延迟单元，所述第二延迟单元响应于控制电压信号控制所述第二延迟单元的时间延迟。
7.如权利要求6所述的延迟锁相环，其中，第一延迟单元的时间延迟大于第二延迟单元的时间延迟。
8.如权利要求1所述的延迟锁相环，还包括：
偏置电路，根据工艺、电压和温度变化产生偏置信号，并将偏置信号提供给脉冲宽度检测电路和延迟电路。
9.一种延迟锁相环的脉冲宽度检测电路，包括：
多个采样单元，接收参考时钟信号和多个采样时钟信号，使用采样时钟信号对参考时钟信号多次采样，并输出采样结果；
多个延迟单元，通过分别延迟参考时钟信号获得所述多个采样时钟信号，并将所述多个采样时钟信号提供给所述多个采样单元，所述多个采样时钟信号具有不同时间延迟，
其中，所述脉冲宽度检测电路将采样单元的至少一个输出采样结果输出为指示参考时钟信号的脉冲宽度的脉冲宽度检测结果信号。
10.一种驱动延迟锁相环的方法，所述方法包括：
接收参考时钟信号；
检测参考时钟信号的脉冲宽度，并输出脉冲宽度检测结果信号；
延迟参考时钟信号并输出延迟的参考时钟信号，
其中，延迟参考时钟信号并输出延迟的参考时钟信号的步骤包括：接收脉冲宽度检测结果信号，并响应于脉冲宽度检测结果信号控制参考时钟信号的时间延迟。
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