CN102739209B - 时钟脉冲宽度调制电路和时钟脉冲宽度调制方法 - Google Patents

Abstract

本发明提供一种时钟脉冲宽度调制电路和时钟脉冲宽度调制方法。本发明中，通过跟踪待调制时钟周期一个时钟周期内的一个跳变沿，产生输出时钟信号一个时钟周期内的一个跳变沿，并通过初始化调制电路，直接调制输出时钟信号一个时钟周期内的另一跳变沿，从而获得输出时钟信号。本发明提供的技术方案在保证调制电路占用较小芯片面积的前提下，为高速模/数转换系统提供高精度，低抖动，锁定时间短的输出时钟信号。

Description

时钟脉冲宽度调制电路和时钟脉冲宽度调制方法

技术领域

本发明涉及时钟脉冲宽度调制技术领域，尤其涉及一种时钟脉冲宽度调制方法和时钟脉冲宽度调制电路。

背景技术

在超大规模集成电路(VLSI)向高速度、低电压的趋势发展的情况下，许多高速模数(A/D)转换器均使用双数据率技术来获得更大的数据吞吐量，其中，流水线模数转换器以其高速高精度的特点受到众多设计者的青睐。在流水线模数转换器设计中，时钟信号占空比精度与抖动特性随频率和转换位数的上升对电路系统转换精度的影响越来越大，而提供高精度占空比和低抖动的时钟信号就显得尤为重要。时钟脉冲宽度调制技术是提供高精度占空比和低抖动时钟信号的有效技术手段。

基于双数据率技术，为获得大数据吞吐量，通常要求时钟信号占空比为50％。时钟信号通常由振荡器及时钟电路来提供。振荡器和时钟电路产生的时钟信号通常不具备精确的50％占空比，如，时钟信号具有45％的占空比，其中高电平阶段是一个时钟周期的45％，低电平阶段是一个时钟周期剩余的55％。通常采用时钟脉冲宽度调制器校正或改变时钟信号的占空比，为电路系统提供50％占空比的时钟信号。

现有时钟脉冲宽度调制电路主要包括：

检测电路，用于检测输入的时钟信号，获得待调制时钟信号的占空比等信息；

调制电路，基于检测电路获得的检测信息，对待调制时钟信号的双边沿进行调制，其中双边沿包括时钟信号的上升沿与下降沿，并输出经过调制的时钟信号。

发明人经过实践与研究发现现有技术至少存在以下技术问题：

现有时钟脉冲宽度调制电路由于需要检测待调制时钟信号，并且进行双边沿调制，因此调制时间长，输出时钟信号的抖动大；电路设计复杂，需要占用大量的芯片面积，且功耗大，工作频率不会很高，环路稳定性不好。

为适应高速A/D转换器高速高精度大数据吞吐量的发展趋势，需要改进现有时钟脉冲宽度调制电路。

发明内容

本发明提供一种时钟脉冲宽度调制电路和时钟脉冲宽度调制方法，解决现有技术存在的对时钟信号调制时间长，输出时钟信号抖动大的技术问题。

本发明中，一种时钟脉冲宽度调制电路，包括：跟踪电路、反向电路、电荷泵环路、启动电路、延迟触发电路和使能控制电路；

所述跟踪电路，用于跟踪外部输入所述调制电路的待调制时钟信号第m个时钟周期内的首跳变沿，获得输出时钟信号第n个时钟周期内的第一跳变沿，在输出时钟信号输出端输出所述第n个时钟周期内的第一跳变沿，并输出所述第n个时钟周期内的第一跳变沿给所述反向电路和所述电荷泵环路；且当收到外部输入的第m+1个待调制时钟信号时，m＝m+1，n＝n+1，继续执行跟踪操作；其中，n和m为正整数；

所述使能控制电路，产生使能信号，用于控制在n＝1时，所述启动电路与所述跟踪电路同时工作；

所述启动电路，用于产生初始电压信号，初始化所述电荷泵环路内的第一电压信号，进而初始化所述跳变沿控制电压信号；

所述反向电路，用于将第n个时钟周期内收到的所述第一跳变沿转换为第一反向跳变沿，输出所述第一反向跳变沿给所述电荷泵环路和所述延迟触发电路；

所述电荷泵环路，用于在n＝1时，接收所述初始电压信号，初始化所述第一电压信号；并利用第n个时钟周期内收到的第一跳变沿和第一反向跳变沿进行充放电处理，通过控制第一电压信号，控制所述电荷泵环路输出的跳变沿控制电压信号，输出所述跳变沿控制电压信号给所述延迟触发电路；

所述延迟触发电路，用于在接收到所述第一反向跳变沿时，接收所述跳变沿控制电压信号，将所述跳变沿控制电压信号转换为跳变沿触发信号，触发所述输出时钟信号第n个时钟周期内的第二跳变沿；在所述输出端输出第n个时钟周期上的第二跳变沿，输出该第二跳变沿给所述反向电路和所述电荷泵环路；当n＞1，若所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述输出时钟信号第n个时钟周期内第二跳变沿的产生位置与第n-1个时钟周期内第二跳变沿的产生位置不同；否则，得到第n个周期内占空比为50％的输出时钟信号；

所述反向电路，还用于在收到第n个时钟周期内的第二跳变沿时，将所述第二跳变沿转换为第二反向跳变沿，输出所述第二反向跳变沿给所述电荷泵环路；

所述电荷泵环路，还用于在第n个时钟周期内收到所述第二跳变沿和所述第二反向跳变沿时进行充放电处理，通过控制所述第一电压信号，控制所述跳变沿控制电压信号；若所述第一反向跳变沿在第n个时钟周期上所占时长，与所述第二反向跳变沿在第n个时钟周期上所占时长不等，根据所述充放电处理，所述第一电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等；否则，得到第n个时钟周期结束时的电压值与第n个时钟周期开始时的电压值相等的所述跳变沿控制电压信号。

优选地，所述电荷泵环路包括：充放电电路、电压钳位电路和单级跨导放大器；

所述充放电电路，用于将接收到的跳变沿和对应的反向跳变沿，作为对电容器充放电开关信号，对所述第一电压信号和第二电压信号做充放电处理；所述跳变沿包括所述第一跳变沿、第二跳变沿；所述对应的反向跳变沿包括所述第二反向跳变沿、所述第二反向跳变沿；

所述电压钳位电路，用于对所述第一电压信号与所述第二电压信号做电压钳位处理，使所述第一电压信号的电压值与所述第二电压信号的电压值相等；

所述单级跨导放大器，用于利用所述第一电压信号控制所述跳变沿控制电压信号，输出所述跳变沿控制电压信号。

优选地，所述充放电电路包括：第一P沟道金属氧化物半导体场效应PMOS晶体管MP1、第二PMOS晶体管MP2、第三N沟道NMOS晶体管MN3、第四NMOS晶体管MN4、第一滤波器电容CP1、第二滤波器电容CP2、第三滤波器电容CP3、第四滤波器电容CP4，第五PMOS晶体管MP5、第六NMOS晶体管MN6、第七PMOS晶体管MP7、第八NMOS晶体管MN8；管MP1的栅极和管MN3的栅极用于接收所述第一反向跳变沿或所述第二反向跳变沿；管MP2的栅极和管MN4的栅极用于接收所述第一跳变沿或所述第二跳变沿；其中，

管MP1的漏极、管MN3的漏极、电容CP1的下极板、电容CP2的上极板相连，节点电压信号为所述第一电压信号；

管MP2的漏极、管MN4的漏极、电容CP3的下极板、电容CP4的上极板相连，结点电压信号为所述第二电压信号；

电容CP1的上极板、电容CP3的上极板分别与电源VDD相连；电容CP2的下极板、电容CP4的下极板分别与地电平VSS相连；

管MP1的源极和管MP2的源极与管MP5的漏极相连；

管MN3的源极和管MN4的源极与管MN6的漏极相连；

管MP7的栅极与漏极相连，管MP7的栅极与管MP5的栅极相连；管MP7的源极和管MP5的源极均与电源VDD相连；

管MN6的栅极与管MN8的栅极相连，管MN6的源极、管MN8的源极均与地电平VSS相连；

管MN8的漏极与管MP7的漏极相连；

所述电压钳位电路包括：

第九PMOS晶体管MP9、第十NMOS晶体管MN10和第十一NMOS晶体管MN11，第十二NMOS晶体管MN12、第十三PMOS晶体管MP13和第十四NMOS晶体管MN14；其中，管MN10与管MN12的尺寸相同；

管MP9的栅极、管MP13栅极分别与偏置电压相连；管MP9的源极、管MP13的源极分别与电源VDD相连；

管MN10的源极、管MN12的源极与管MN11的漏极相连；

管MN12的栅极接入所述第一电压信号；

管MN14的栅极与漏极相连；管MN14的栅极、管MN11的栅极与管MP13的漏极相连，管MN11的源极、管MN14源极均与地电平VSS相连；

所述单级跨导放大器包括：电阻R、第十五PMOS晶体管MP15、第十六NMOS晶体管MN16；其中，

管MN16的漏极与栅极相连；管MN16的漏极与管MP15的源极相连；管MN16的栅极与管MN8的栅极相连；管MP15的漏极与电阻R一端相连，电阻R另一端与电源VDD相连；管MN16的栅极输出所述跳变沿控制电压信号。

优选地，所述延迟触发电路包括：延迟电路、缓冲器和跳变沿触发电路；

所述延迟电路，用于在接收到所述第一反向跳变沿时，接收所述电荷泵环路输出的所述跳变沿控制电压信号，将所述跳变沿控制电压信号转换为延迟电压信号；

所述缓冲器，用于将接收到的所述延迟电压信号转变为延迟触发使能信号；

所述跳变沿触发电路，用于接收所述延迟触发使能信号，产生所述跳变沿触发信号，触发所述第n个时钟周期内的第二跳变沿。

优选地，所述延迟电路包括：第十七PMOS晶体管MP17、第十八NMOS晶体管MN18、第十九NMOS晶体管MN19、第二十PMOS晶体管MP20、第二十一NMOS晶体管MN21；其中，

管MP17的栅极和管MN18的栅极接入所述第一反向跳变沿；管MN19的栅极接入所述跳变沿控制电压信号；

管MN19的漏极与管MN18的源极相连；管MN18的漏极、管MP17的漏极、管MP20的栅极与管MN21的栅极相连，节点电压信号为所述延迟电压信号；管MP17的源极与电源VDD相连；管MN19的源极与地电平VSS相连；

管MP20的源极和漏极相连，并连接到电源VDD；

管MN21的源极和漏极相连，并连接到地电平VSS；

所述缓冲器包括：

第二十二PMOS晶体管MP22、第二十三PMOS晶体管MP23、第二十四PMOS晶体管MP24、第二十五NMOS晶体管MN25、第二十六NMOS晶体管MN26、第二十七NMOS晶体管MN27、第一反相器INV1和第二反相器INV2；其中，

管MP22的栅极连接地电平VSS；管MP22的源极与管MP23的源极相连，且与电源VDD相连；管MP22的漏极与管MP23的漏极相连，且连接管MP24的源极；

管MP24的栅极与管MN25的栅极相连，并接入所述延迟电压信号；管MP24的漏极与管MN25的漏极相连，并连接所述第一反相器INV1的输入端；

管MN26的源极与管MN27的源极相连，并连接地电平VSS；管MN26的漏极与管MN27的漏极相连，并连接管MN25的源极；管MN26的栅极与电源VDD相连；

管MP23的栅极和管MN27的栅极均与第一反相器INV1的输出端相连；第一反相器INV1的输出端连接第二反相器INV2的输入端；

第二反相器INV2输出所述延迟触发使能信号；

所述跳变沿触发电路包括：触发信号产生电路和第二十八PMOS晶体管MP28；

所述触发信号产生电路，用于接收所述延迟触发使能信号，产生所述跳变沿触发信号；

管MP28的源极连接电源VDD；管MP28的漏极连接所述反向电路的输入端，并作为所述输出时钟信号输出端；

管MP28的栅极接入所述跳变沿触发信号，产生所述第n个时钟周期内的第二跳变沿。

优选地，所述跟踪电路包括：时钟边沿微分电路和第二十九NMOS晶体管MN29；

所述时钟边沿微分电路，用于接收所述待调制时钟信号，产生用于触发管MN29工作的脉冲；

管MN29的栅极连接所述时钟边沿微分电路；管MN29的漏极作为所述输出时钟信号的输出端，且连接所述反向电路的输入端；管MN29的源极连接地电平VSS。

优选地，所述跟踪电路还用于跟踪所述待调制时钟信号第m个时钟周期内的第二跳变沿；

所述跟踪电路还包括：第三十PMOS晶体管MP30；

所述时钟边沿微分电路还用于接入所述待调制时钟信号的反向时钟信号和所述使能信号，当收到所述使能信号指示的工作信号时，产生用于触发管MP30工作的脉冲；

管MP30的栅极接入所述时钟边沿微分电路产生的脉冲，源极连接电源VDD，漏极连接管MN29的漏极。

优选地，所述启动电路包括：

第三十一PMOS晶体管MP31、第三十二NMOS晶体管MN32和启动脉冲产生回路；

管MP31的栅极接入所述使能信号；管MP31的源极连接电源VDD；管MN32的源极连接地电平VSS；

所述启动脉冲产生回路的输入端接入所述使能信号和所述第n个时钟周期内的第一跳变沿或第二跳变沿；所述启动脉冲产生回路的输出端连接管MN32的栅极；

管MP31的漏极与管MN32的漏极相连，且输出用于初始化所述第一电压信号的初始电压信号。

本发明中，一种时钟脉冲宽度调制方法，包括：

步骤a、时钟脉冲宽度调制电路跟踪待调制时钟信号第m个时钟周期内的首跳变沿，获得输出时钟信号第n个时钟周期内的第一跳变沿，在输出时钟信号输出端输出所述第n个时钟周期内的第一跳变沿；当跟踪到待调制时钟的第m+1个时钟周期时，m＝m+1，n＝n+1，继续执行跟踪操作；其中，n和m为正整数；且当n＝1时，同时执行步骤c；当n＞1，跳过步骤c；

步骤b、输出所述第n个时钟周期内的第一跳变沿给所述调制电路内的反向电路和电荷泵环路；所述反向电路将第n个时钟周期内收到的所述第一跳变沿转换为第一反向跳变沿，输出所述第一反向跳变沿给所述电荷泵环路和所述调制电路内的延迟触发电路；

步骤c、所述调制电路内的启动电路通过对所述第一电压信号做初始化处理，初始化所述跳变沿控制电压信号；

步骤d、所述电荷泵环路利用第n个时钟周期内收到的第一跳变沿和第一反向跳变沿做充放电处理，通过控制所述第一电压信号，控制所述跳变沿控制电压信号；

步骤e、所述延迟触发电路在接收到所述第一反向跳变沿时，接收所述电荷泵环路输入的所述跳变沿控制电压信号，将所述跳变沿控制电压信号转换为跳变沿触发信号，触发所述输出时钟信号第n个时钟周期内的第二跳变沿；当n＞1，若所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述输出时钟信号第n个时钟周期内第二跳变沿的产生位置与第n-1个时钟周期内第二跳变沿的产生位置不同；否则，得到第n个周期内占空比为50％的输出时钟信号；

步骤f、在所述输出端输出第n个时钟周期上的第二跳变沿，且输出该第二跳变沿给所述反向电路和所述电荷泵环路；

步骤g、所述反向电路将第n个时钟周期内收到的第二跳变沿转换为第二反向跳变沿，输出所述第二反向跳变沿给所述电荷泵环路；

步骤h、所述电荷泵环路利用第n个时钟周期内收到的第二跳变沿和第二反向跳变沿做充放电处理，通过控制所述第一电压信号，控制所述跳变沿控制电压信号；若所述第一反向跳变沿在第n个时钟周期上所占时长，与所述第二反向跳变沿在第n个时钟周期上所占时长不等，根据所述充放电处理，所述第一电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等；否则，得到第n个时钟周期结束时的电压值与第n个时钟周期开始时的电压值相等的所述跳变沿控制电压信号；当所述调制电路跟踪到所述待调制时钟信号的第m+1个时钟周期时，m＝m+1，n＝n+1，执行步骤a。

本发明提供的时钟脉冲宽度调制电路和时钟脉冲宽度调制方法，通过跟踪待调制时钟周期一个时钟周期内的一个跳变沿，产生输出时钟信号一个时钟周期内的一个跳变沿；并通过初始化调制电路，直接调制输入的待调制时钟信号，而不需要对待调制时钟信号做检测，有效减小调制电路所占芯片面积，提高芯片利用率；且本发明中，仅调制输出时钟信号一个时钟周期内的另一跳变沿，获得输出时钟信号；相比较现有调制两个跳变沿的做法，不仅进一步减小调制电路所占芯片面积，还可有效减少调制时间，缩短时钟调制的锁定时间。

本发明中，利用延迟触发电路将跳变沿控制电压信号转变为跳变沿触发信号，触发产生输出时钟信号一个时钟周期内的第二跳变沿，相比较现有技术，有效减小输出时钟信号的抖动。本发明中，利用电荷泵环路及单跳变沿调制技术，自动调整第二跳变沿在一个时钟周期内的位置，直至第二跳变沿产生位置位于一个时钟周期的中点，以提供高精度输出时钟信号。

本发明提供的技术方案在保证调制电路占用较小芯片面积的前提下，可为高速A/D转换系统提供高精度，低抖动，锁定时间短的输出时钟信号。

附图说明

图1表示本发明时钟脉冲宽度调制电路的结构示意图；

图2表示本发明中电荷泵环路的结构示意图；

图3表示本发明中延迟触发电路结构示意图；

图4表示本发明中两个时钟信号示意图；

图5表示本发明中调制clkin+获得输出时钟信号clkout+的调制示意图；

图6表示本发明中电荷泵环路的电路示意图；

图7表示本发明中延迟电路与缓冲器的电路示意图；

图8表示本发明中启动电路的电路示意图；

图9表示本发明中时钟脉冲宽度调制电路的电路示意图；

图10表示本发明中跟踪模式下跟踪电路101跟踪待调制时钟信号的跟踪示意图

图11表示本发明中时钟脉冲宽度调制方法流程图。

具体实施方式

本发明中，通过跟踪待调制时钟信号的一个跳变沿，得到输出时钟信号的一个跳变沿，而只对一个时钟周期内的另一个跳变沿进行调制处理，有效减少调制时间，且利用电荷泵环路及延迟触发电路对一个时钟周期内的第二跳变沿的调制处理，可获得精度较高且抖动较小的输出时钟信号。

下面结合附图详细说明本发明的具体实现。

参见图1，图1是本发明时钟脉冲宽度调制电路的结构示意图。图1中，时钟脉冲宽度调制电路包括：跟踪电路101、反向电路102、电荷泵环路103、启动电路104、延迟触发电路105和使能控制电路106；

跟踪电路101，用于跟踪外部输入调制电路的待调制时钟信号第m个时钟周期内的首跳变沿，获得输出时钟信号第n个时钟周期内的第一跳变沿，在输出时钟信号输出端输出第n个时钟周期内的第一跳变沿，并输出第n个时钟周期内的第一跳变沿给反向电路102和电荷泵环路103；且当收到外部输入的第m+1个待调制时钟信号时，m＝m+1，n＝n+1，继续执行跟踪操作；其中，n和m为正整数；

使能控制电路106，产生使能信号，用于控制在n＝1时，控制启动电路104与跟踪电路101同时工作；

启动电路104，用于产生初始电压信号，初始化电荷泵环路103内的第一电压信号，进而初始化跳变沿控制电压信号；

反向电路102，用于将第n个时钟周期内收到的第一跳变沿转换为第一反向跳变沿，输出第一反向跳变沿给电荷泵环路103；

电荷泵环路103，还用于在n＝1时，接收初始电压信号，初始化第一电压信号；并利用第n个时钟周期内收到的第一跳变沿和第一反向跳变沿进行充放电处理，通过控制第一电压信号，控制电荷泵环路103输出的跳变沿控制电压信号，输出跳变沿控制电压信号给延迟触发电路105；

延迟触发电路105，用于接收跳变沿控制电压信号，将跳变沿控制电压信号转换为跳变沿触发信号，触发输出时钟信号第n个时钟周期内的第二跳变沿；在输出端输出第n个时钟周期上的第二跳变沿，输出该第二跳变沿给反向电路102和电荷泵环路103；当n＞1，若跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则输出时钟信号第n个时钟周期内第二跳变沿的产生位置与第n-1个时钟周期内第二跳变沿的产生位置不同；否则，得到第n个周期内占空比为50％的输出时钟信号；

反向电路102，还用于在收到第n个时钟周期内的第二跳变沿时，将第二跳变沿转换为第二反向跳变沿，输出第二反向跳变沿给电荷泵环路103；

电荷泵环路103，还用于在第n个时钟周期内收到第二跳变沿和第二反向跳变沿时进行充放电处理，通过控制第一电压信号，控制跳变沿控制电压信号；若第一反向跳变沿在第n个时钟周期上所占时长，与第二反向跳变沿在第n个时钟周期上所占时长不等，根据充放电处理，第一电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等；否则，得到第n个时钟周期结束时的电压值与第n个时钟周期开始时的电压值相等的跳变沿控制电压信号。

参见图2，图2是本发明中电荷泵环路的结构示意图。图2中，电荷泵环路103包括：充放电电路201、电压钳位电路202和单级跨导放大器203；

充放电电路201，用于将接收到的跳变沿和对应的反向跳变沿，作为对电容器充放电开关信号，对第一电压信号和第二电压信号做充放电处理；跳变沿包括第一跳变沿、第二跳变沿；对应的反向跳变沿包括第二反向跳变沿、第二反向跳变沿；

电压钳位电路202，用于对第一电压信号与第二电压信号做电压钳位处理，使第一电压信号的电压值与第二电压信号的电压值相等；

单级跨导放大器203，用于利用第一电压信号控制跳变沿控制电压信号，输出跳变沿控制电压信号。

参见图3，图3是本发明中延迟触发电路结构示意图。图3中，延迟触发电路105包括：延迟电路301、缓冲器302和跳变沿触发电路303；

延迟电路301，用于在接收到所述第一反向跳变沿时，接收电荷泵环路103输出的跳变沿控制电压信号，将跳变沿控制电压信号转换为延迟电压信号；

缓冲器302，用于将接收到的延迟电压信号转变为触发使能信号；

跳变沿触发电路303，用于接收延迟触发使能信号，产生跳变沿触发信号，触发第n个时钟周期内的第二跳变沿。

参见图4，图4是本发明中两个时钟信号示意图。图4中，设clkin+所示时钟信号为正向时钟信号，clkin-所示时钟信号为反向时钟信号；其中，clkin+为待调制时钟信号。

参见图5，图5是本发明中调制clkin+获得输出时钟信号clkout+的调制示意图。图5中，clkin+是占空比为非50％的待调制时钟信号，脉冲信号P1是跟踪电路101跟踪clkin+每个时钟周期内的首跳变沿时产生的脉冲信号，P1用于触发输出时钟信号clkout+每个时钟周期的第一跳变沿i1，设第一跳变沿为低电平；延迟触发电路105产生脉冲信号P2，P2用于触发clkout+每个时钟周期的第二跳变沿i2，相对于第一跳变沿为低电平，第二跳变沿为高电平。并且，基于启动电路104对第一电压信号的初始化，以及通过第一电压信号对跳变沿控制电压信号的初始化，第一个时钟周期内第二跳变沿的产生位置为整个输出时钟信号中第二跳变沿产生的初始位置，设第一个时钟周期的第二跳变沿产生的较早。之后，基于电荷泵环路103及延迟触发电路105对第二跳变沿产生位置的调制，第二时钟周期的第二跳变沿相比较第一个时钟周期的第二跳变沿产生得相对较晚；直至最终在某个时钟周期内，第二跳变沿的产生位置位于该时钟周期的中点处，则获得最终的调制效果，即获得占空比为50％的输出时钟信号。

另外，图5中clkout-是clkout+的反向时钟信号，用作对电荷泵环路做充放电处理，并关联第一电压信号。记clkout-中每个时钟周期的第一反向跳变沿是j1，该时钟周期的第二反向跳变沿是j2。

上述图4与图5所示时钟信号的高低电平设置，仅为本发明的具体实施例，实际应用中，可任意设置时钟信号的高低电平与时钟信号的正反相对应关系。

本发明中，为减少现有电荷泵电流失配效应，提出新的电荷泵优化方案，采用结合式电荷泵与自偏置技术，保证充放电电流匹配，确保电荷泵环路中第一电压信号的电压值与第二电压信号的电压值相等，从而有效抑制电荷共享效应。

参见图6，图6是本发明中电荷泵环路的电路示意图。图6中，充放电电路201包括：第一P沟道金属氧化物半导体场效应(PMOS)晶体管MP1、第二PMOS晶体管MP2、第三N沟道NMOS晶体管MN3、第四NMOS晶体管MN4、第一滤波器电容CP1、第二滤波器电容CP2、第三滤波器电容CP3、第四滤波器电容CP4，第五PMOS晶体管MP5、第六NMOS晶体管MN6、第七PMOS晶体管MP7、第八NMOS晶体管MN8；管MP1的栅极和管MN3的栅极用于接收输出时钟信号的反向跳变沿clkout-，为第一反向跳变沿或第二反向跳变沿；管MP2的栅极和管MN4的栅极用于接收输出时钟信号的跳变沿clkout+，为第一跳变沿或第二跳变沿；其中，

管MP1的漏极、管MN3的漏极、电容CP1的下极板、电容CP2的上极板相连，节点电压信号为第一电压信号，电压值V_C1；

管MP2的漏极、管MN4的漏极、电容CP3的下极板、电容CP4的上极板相连，节点电压信号为第二电压信号，电压值V_C2；

电容CP1的上极板、电容CP3的上极板分别与电源VDD相连；电容CP2的下极板、电容CP4的下极板均与地电平VSS相连；

管MP1的源极、管MP2的源极与管MP5的漏极相连；

管MN3的源极和管MN4的源极与管MN6的漏极相连；

管MP7的栅极与漏极相连，管MP7的栅极还与管MP5的栅极相连；管MP7的源极和管MP5的源极均与电源VDD相连；管MP7与管MP5构成电流镜，管MP5作为充电电流源；

管MN6的栅极与管MN8的栅极相连，管MN6的源极、管MN8的源极均与地电平VSS相连；管MN16、管MN8与管MN6构成电流镜，管MN6作为放电电流沉；

管MN8的漏极与管MP7的漏极相连。

电压钳位电路202包括：

第九PMOS晶体管MP9、第十NMOS晶体管MN10和第十一NMOS晶体管MN11，第十二NMOS晶体管MN12、第十三PMOS晶体管MP13和第十四NMOS晶体管MN14；其中，管MN10与管MN12的尺寸相同；

管MP9的栅极、管MP13栅极均与偏置电压V_bias相连；管MP9的源极、管MP13的源极均与电源VDD相连；

管MN10的源极、管MN12的源极均与管MN11的漏极相连；

管MN12的栅极接入第一电压信号；

管MN14的栅极与漏极相连；管MN14的栅极、管MN11的栅极均与管MP13的漏极相连，管MN11的源极、管MN14源极均与地电平VSS相连。

单级跨导放大器203包括：电阻R、第十五PMOS晶体管MP15、第十六NMOS晶体管MN16；其中，

管MN16的漏极与栅极相连；管MN16的漏极与管MP15的源极相连；管MN16的栅极与管MN8的栅极相连；管MP15的漏极与电阻R一端相连，电阻R另一端与电源VDD相连；管MN16的栅极输出跳变沿控制电压信号，电压值V_ctrl。其中，电阻R对管MP15的源极产生负反馈作用，降低V_ctrl自身扰动的文波电压。

上述图6所示电路中，管MP1、管MP2、管MN3、管MN4可用作对四个电容器充放电开关，并通过clkout-与clkout+对四个电容器进行充放电处理，如当clkout-为低电平，clkout+为高电平，则管MP1和管MN4导通；否则，管MP2和管MN3导通。

管MP1、管MP2、管MN3、管MN4组成结合式电荷泵；管MP5、管MP7、管MN16、管MN8与管MN6组成自偏置回路；两个电路的组合可有效减少电流失配效应。

电阻R、管MN15、管MN16组成单级跨导放大器，对电压V_C1放大，输出跳变沿控制电压信号V_ctrl；本发明中，基于单级跨导放大器电路设计，使电压V_C1与V_ctrl之间形成反比关系，即V_C1变大，V_ctrl则变小；V_C1变小，V_ctrl则变大，实际应用中，也可根据需要设计通过电压V_C1控制V_ctrl的其他控制关系。

上述图6所示电荷泵环路中，管MN10、管MN11、管MN12组成源跟随器，跟随器电路中管MN12作为VC1输入管，管MN11为源跟随器电流源负载，管MN10以二极管连接形式对点S电位进行提升，由于管MN10，管MN12尺寸相同，于是V_GS12＝V_C1-V_S＝V_TH+V_DSAT，V_GS10＝V_C2-V_S＝V_TH+V_DSAT，其中，V_TH为管MN10或管MN12的导通阈值，V_DSAT为过驱动电压值，所以有V_C1＝V_C2，进而产生电压钳位作用，有效抑制电荷共享效应，减少V_C1的自身扰动。

参见图7，图7是本发明中延迟电路与缓冲器的电路示意图。图7中，延迟电路301包括：第十七PMOS晶体管MP17、第十八NMOS晶体管MN18、第十九NMOS晶体管MN19、第二十PMOS晶体管MP20、第二十一NMOS晶体管MN21；其中，

管MP17的栅极和管MN18的栅极接入第一反向跳变沿，；管MN19的栅极接入跳变沿控制电压信号V_ctrl；本实施例中，延迟电路301在clkout-为高电平时工作；

管MN19的漏极与管MN18的源极相连；管MN18的漏极、管MP17的漏极、管MP20的栅极与管MN21的栅极相连，节点电压信号为延迟电压信号V31；管MP17的源极与电源VDD相连；管MN19的源极与地电平VSS相连；

管MP20的源极和漏极相连，并连接到电源VDD，构成MOS电容；

管MN21的源极和漏极相连，并连接到地电平VSS，构成MOS电容。

缓冲器302包括：

第二十二PMOS晶体管MP22、第二十三PMOS晶体管MP23、第二十四PMOS晶体管MP24、第二十五NMOS晶体管MN25、第二十六NMOS晶体管MN26、第二十七NMOS晶体管MN27、第一反相器INV1和第二反相器INV2；其中，管MP22、管MP24、管MN25、管MN26的组合可用作一个反相器；

管MP22的栅极连接地电平VSS；管MP22的源极与管MP23的源极相连，且与电源VDD相连；管MP22的漏极与管MP23的漏极相连，且连接管MP24的源极；

管MP24的栅极与管MN25的栅极相连，并接入延迟电压信号V31；管MP24的漏极与管MN25的漏极相连，节点电压信号V32，并连接第一反相器INV1的输入端；

管MN26的源极与管MN27的源极相连，并连接地电平VSS；管MN26的漏极与管MN27的漏极相连，并连接管MN25的源极；管MN26的栅极与电源VDD相连；

管MP23的栅极和管MN27的栅极均与第一反相器INV1的输出端相连，节点电压信号V33；第一反相器INV1的输出端连接第二反相器INV2的输入端；

第二反相器INV2输出延迟触发使能信号V15。

上述图7所示电路中，管MN19的栅极输入电压V_ctrl的大小会控制MOS电容管MP20、管MN21放电速度的快慢，当V_ctrl较大时，电容放电速度快，因此电压信号V31下降斜坡陡峭，信号V31经过带正反馈的缓冲器进行整形，产生低电平窄脉冲；且电压信号V31下降斜坡陡峭时，窄脉冲下降沿到来的早，从而使电压信号V15的上升沿提前到来，控制跳变沿触发电路303产生的跳变沿触发信号提前到来；当V_ctrl较小时，电容器放电速度慢，电压信号V31斜坡平缓，窄脉冲下降沿到来的较晚，从而使电压信号V15的上升沿推迟到来，控制跳变沿触发电路303产生的跳变沿触发信号推迟到来，进而实现对输出时钟信号脉宽进行调制。

参见图8，图8是本发明中启动电路的电路示意图。图8中，启动电路104包括：

第三十一PMOS晶体管MP31、第三十二NMOS晶体管MN32和启动脉冲产生回路；

管MP31的栅极接入使能信号enable；管MP31的源极连接电源VDD；管MN32的源极连接地电平VSS；

启动脉冲产生回路的输入端接入使能信号enable和第n个时钟周期内的第一跳变沿i1或第二跳变沿i2，即clkout+；启动脉冲产生回路的输出端连接管MN32的栅极；

管MP31的漏极与管MN32的漏极相连，且输出用于初始化第一电压信号的初始电压信号。

本实施例中，启动电路基于D触发器设计，其中，启动脉冲产生回路可基于现有技术实现，本申请不做赘述。当使能信号enable为高电平时，管MN32的栅极以信号S41为输入信号，clkout-输入到启动脉冲产生回路，并产生持续一段时间的高电平启动脉冲信号，高电平启动脉冲信号通过信号S41输入到管MN32，从而使管MN32导通，进而可以对VC1通过管MN32漏极到源极的通路进行放电，从而对电压VC1进行初始化。在高电平启动脉冲结束后，S41电压恒定为低电平。

当使能信号enable为低电平时，V_C1通过管MP31漏极到源极的通路，使V_C1与电源电压VDD相连，从而V_C1恒为高电平，电荷泵环路无法工作。

参见图9，图9是本发明中时钟脉冲宽度调制电路的电路示意图。图9中，跳变沿触发电路303包括：触发信号产生电路(时钟上升沿产生电路)和第二十八PMOS晶体管MP28；

触发信号产生电路，用于接收所述延迟触发使能信号，产生触发脉冲；该实施例中，触发信号产生电路具体为；实际应用中，根据时钟信号正反相的定义与本实施例不同，触发信号产生电路也可以是时钟下降沿产生电路；且触发信号产生电路可基于现有技术实现，本申请不做赘述；

管MP28的源极连接电源VDD；管MP28的漏极连接反向电路102的输入端，并作为输出时钟信号输出端；

管MP28的栅极接入时钟上升沿产生电路产生的触发脉冲，产生第n个时钟周期内的第二跳变沿，本实施例中，该第二跳变沿为上升沿。

跟踪电路101包括：时钟边沿微分电路和第二十九NMOS晶体管MN29；

时钟边沿微分电路，用于接收待调制时钟信号，产生用于触发管MN29工作的脉冲；

管MN29的栅极连接时钟边沿微分电路；管MN29的漏极作为输出时钟信号的输出端，且连接反向电路102的输入端；管MN29的源极连接地电平VSS。

反向电路102由三个反相器INV3、INV4、INV5组成，实际应用中，也可只采用一个反向器。

图9所示实施例中，跟踪电路101还用于跟踪待调制时钟信号第m个时钟周期内的第二跳变沿，即跟踪整个待调制时钟信号；相应地，跟踪电路101还包括：第三十PMOS晶体管MP30；

时钟边沿微分电路还用于接入待调制时钟信号的反向时钟信号和使能信号enable，当收到使能信号指示的工作信号时，产生用于触发管MP30工作的脉冲；

管MP30的栅极接入时钟边沿微分电路产生的脉冲，源极连接电源VDD，漏极连接管MN29的漏极。

图9中，管MP28、管MN29、管MP30，以及反向电路102可组成一个输出时钟控制级，控制输入后续电路的时钟信号。

图9所示电路可提供两种工作模式，一种是跟踪模式；另一种是调制模式。由使能信号enable控制是工作在跟踪模式，还是工作在调制模式。其中，跟踪模式即跟踪电路101跟踪待调制时钟信号，输出与待调制时钟信号相同占空比的输出时钟信号。调制模式即采用本发明提供的调制技术对待调制时钟信号做调制处理。

参见图10，图10是本发明中跟踪模式下跟踪电路101跟踪待调制时钟信号的跟踪示意图。时钟边沿微分电路包括时钟上升沿微分电路和时钟下降沿微分电路。时钟下降沿微分电路在clkin+的每个上升沿时产生脉宽固定为几个反相器传输延迟的高电平脉冲信号P1，脉冲信号P1触发输出时钟控制级中的管管MN29产生一个时钟周期内的下降沿；时钟上升沿微分电路在clkin-的每个上升沿时产生脉宽固定为几个反相器传输延迟的低电平脉冲信号P3，脉冲信号P3触发输出时钟控制级中的管管MP30产生一个时钟周期内的上升；进而实现对待调制时钟信号的跟踪。

继续参见图9，在跟踪模式下，使能信号enable为低电平，时钟上升沿微分电路与时钟下降沿微分电路同时工作。分别输出信号S11和S12，信号S11接管MP30的栅极，信号12接管MN29的栅极。时钟上升沿产生电路输出信号S13接管MP28的栅极。在跟踪模式下，时钟上升沿产生电路不工作，此时管MP28的栅极信号S13为高电平，管MP28在跟踪模式下不工作。输出时钟信号的第一跳变沿与第二跳变沿分别由时钟边沿微分电路输出信号S11和S12通过控制管MP30和管MN29的导通来完成。本实施例中，设第一跳变沿为上升沿，第二跳变沿为下降沿，实际应用中，可根据需要做反向定义。在调制模式下，使能信号enable为高电平，仅时钟下降沿微分电路工作，时钟上升沿微分电路不工作，此时时钟边沿微分电路输出信号S11恒为高电平，管MP30不导通，输出时钟控制级在时钟边沿微分电路输出信号S12与时钟上升沿产生电路输出信号S13控制管MN29与管MP8导通触发输出时钟信号下降沿与上升沿的产生。

参见图11，图11是本发明中时钟脉冲宽度调制方法流程图，该流程工作在调制模式下，即使能信号enable为高电平的情况。结合图5与图9，说明该流程，可包括以下步骤：

步骤1101、时钟脉冲宽度调制电路跟踪待调制时钟信号第m个时钟周期内的首跳变沿，获得输出时钟信号第n个时钟周期内的第一跳变沿，在输出时钟信号输出端即clkout+输出端，输出第n个时钟周期内的第一跳变沿i1；当跟踪到待调制时钟的第m+1个时钟周期时，m＝m+1，n＝n+1，继续执行跟踪操作；其中，n和m为正整数；当n＝1时，同时执行步骤1103；当n＞1，跳过步骤1103。

该步骤1101中，n＝1时，同时执行步骤1103，由使能信号enable控制。

步骤1102、输出第n个时钟周期内的第一跳变沿i1给反向电路(INV3至INV5)和电荷泵环路；反向电路将第n个时钟周期内收到的第一跳变沿i1转换为第一反向跳变沿j1，输出第一反向跳变沿j1给电荷泵环路和延迟触发电路。

步骤1103、启动电路通过对第一电压信号做初始化处理，初始化跳变沿控制电压信号。

该步骤1103中，启动电路在使能信号enable的使能作用下，与跟踪电路同时工作，给第一电压信号的电压值V_C1赋予初始值，相应给跳变沿控制电压信号电压值V_ctrl赋予初始值。

步骤1104、电荷泵环路利用第n个时钟周期内收到的第一跳变沿i1和第一反向跳变沿j1做充放电处理，通过控制第一电压信号V_C1，控制跳变沿控制电压信号Vctrl。

本实施例中，设第一跳变沿为下降沿。

步骤1105、延迟触发电路在收到第一反向跳变沿后，接收电荷泵环路输入的跳变沿控制电压信号，将跳变沿控制电压信号转换为跳变沿触发信号，触发所述输出时钟信号第n个时钟周期内的第二跳变沿；当n＞1，若所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述输出时钟信号第n个时钟周期内第二跳变沿的产生位置与第n-1个时钟周期内第二跳变沿的产生位置不同；否则，得到第n个周期内占空比为50％的输出时钟信号。

该步骤1105中，利用clkout-的第一反向跳变沿j1控制延迟触发电路是否进入工作状态。本实施例中，在第一反向跳变沿j1是高电平情况下，延迟触发电路开始工作。实际应用中，可根据需要设置高低电平对延迟触发电路的工作控制，不限于本实施例的情况。

步骤1106、在clkout+输出端输出第n个时钟周期上的第二跳变沿i2，且输出该第二跳变沿i2给反向电路和电荷泵环路。

步骤1107、反向电路将第n个时钟周期内收到的第二跳变沿i2转换为第二反向跳变沿j2，输出第二反向跳变沿j2给电荷泵环路。

步骤1108、电荷泵环路利用第n个时钟周期内收到的第二跳变沿i2和第二反向跳变沿j2做充放电处理，通过控制第一电压信号，控制跳变沿控制电压信号；当跟踪到待调制时钟信号的第m+1个时钟周期时，m＝m+1，n＝n+1，执行步骤1101。

该流程中，当走到步骤1108，则流程走完一个时钟周期的整数倍。若第一反向跳变沿j1在第n个时钟周期上所占时长，与第二反向跳变沿j2在第n个时钟周期上所占时长不等，根据充放电处理，第一电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等；否则，得到第n个时钟周期结束时的电压值与第n个时钟周期开始时的电压值相等的跳变沿控制电压信号。

也即，当clkout-占空比小于50％，如图5中，在第一个时钟周期内，j1所占时长，小于j2所占时长，则管MP1导通时间多于管MN3，在管MP5与管MN6分别作为电流源与电流沉，充放电电流相等的情况下，一个时钟周期下来，滤波器CP1与CP2上会积累电荷，从而使第一个时钟周期起始处V_C1小于第一个时钟周期结束处V_C1，即V_C1增大，V_C1作为单级跨导放大器的输入电压，跳变沿控制电压V_ctrl与V_C1成反比，则一个时钟周期结束时V_C1的增大会导致V_ctrl的减小；而如之前提及的，参见图7，当V_ctrl较小时，图7中电容器放电速度慢，电压信号V31斜坡平缓，窄脉冲下降沿到来的较晚，从而使电压信号V15的上升沿推迟到来，控制跳变沿触发电路303产生的跳变沿触发信号推迟到来。则第二个时钟周期第二跳变沿i2的产生位置相比较第一个时钟周期的第二跳变沿i2的产生位置相对较晚；图10所示流程的循环执行，最终在某个时钟周期内，第二跳变沿i2的产生位置位于该时钟周期的中点处，当clkout-占空比为50％时，管MP4与管MN6的导通时间相同，在充放电电流相当的情况下，电容CP1与CP2上不再积累电荷，从而保证V_C1在一个时钟周期的开始与结束时的电压值相等，即V_ctrl在一个时钟周期的开始与结束时的电压值相等，因此输出时钟信号占空比不再调整，占空比稳定在50％。

实际应用中，也可根据需要设置初始状态clkout-占空比大于50％，经调制使占空比减小到50％的情况，均属于本申请的包含范围，不再赘述。

本发明提供的时钟脉冲宽度调制电路和时钟脉冲宽度调制方法，通过跟踪待调制时钟周期一个时钟周期内的一个跳变沿，产生输出时钟信号一个时钟周期内的一个跳变沿；并通过初始化调制电路，直接调制输入的待调制时钟信号，而不需要对待调制时钟信号做检测，有效减小调制电路所占芯片面积，提高芯片利用率；且本发明中，仅调制输出时钟信号一个时钟周期内的另一跳变沿，获得输出时钟信号；相比较现有调制两个跳变沿的做法，不仅进一步减小调制电路所占芯片面积，还可有效减少调制时间，缩短时钟调制的锁定时间。

本发明中，利用延迟触发电路将跳变沿控制电压信号转变为跳变沿触发信号，触发产生输出时钟信号一个时钟周期内的第二跳变沿，相比较现有技术，有效减小输出时钟信号的抖动。本发明中，利用电荷泵环路及单跳变沿调制技术，自动调整第二跳变沿在一个时钟周期内的位置，直至第二跳变沿产生位置位于一个时钟周期的中点，以提供高精度输出时钟信号。

本发明提供的技术方案在保证调制电路占用较小芯片面积的前提下，可为高速A/D转换系统提供高精度，低抖动，锁定时间短的输出时钟信号。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (9)

1.一种时钟脉冲宽度调制电路，其特征在于，包括：跟踪电路、反向电路、电荷泵环路、启动电路、延迟触发电路和使能控制电路；

所述跟踪电路，用于跟踪外部输入所述调制电路的待调制时钟信号第m个时钟周期内的首跳变沿，获得输出时钟信号第n个时钟周期内的第一跳变沿，在输出时钟信号输出端输出所述第n个时钟周期内的第一跳变沿，并输出所述第n个时钟周期内的第一跳变沿给所述反向电路和所述电荷泵环路；且当收到外部输入的第m+1个待调制时钟信号时，m＝m+1，n＝n+1，继续执行跟踪操作；其中，n和m为正整数；

所述使能控制电路，产生使能信号，用于控制在n＝1时，所述启动电路与所述跟踪电路同时工作；

所述启动电路，用于产生初始电压信号，初始化所述电荷泵环路内的第一电压信号，进而初始化跳变沿控制电压信号；

所述反向电路，用于将第n个时钟周期内收到的所述第一跳变沿转换为第一反向跳变沿，输出所述第一反向跳变沿给所述电荷泵环路和所述延迟触发电路；

所述电荷泵环路，用于在n＝1时，接收所述初始电压信号，初始化所述第一电压信号；并利用第n个时钟周期内收到的第一跳变沿和第一反向跳变沿进行充放电处理，通过控制第一电压信号，控制所述电荷泵环路输出的跳变沿控制电压信号，输出所述跳变沿控制电压信号给所述延迟触发电路；

所述延迟触发电路，用于在接收到所述第一反向跳变沿时，接收所述跳变沿控制电压信号，将所述跳变沿控制电压信号转换为跳变沿触发信号，触发所述输出时钟信号第n个时钟周期内的第二跳变沿；在所述输出端输出第n个时钟周期上的第二跳变沿，输出该第二跳变沿给所述反向电路和所述电荷泵环路；当n>1，若所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述输出时钟信号第n个时钟周期内第二跳变沿的产生位置与第n－1个时钟周期内第二跳变沿的产生位置不同；否则，得到第n个周期内占空比为50％的输出时钟信号；

所述反向电路，还用于在收到第n个时钟周期内的第二跳变沿时，将所述第二跳变沿转换为第二反向跳变沿，输出所述第二反向跳变沿给所述电荷泵环路；

所述电荷泵环路，还用于在第n个时钟周期内收到所述第二跳变沿和所述第二反向跳变沿时进行充放电处理，通过控制所述第一电压信号，控制所述跳变沿控制电压信号；若所述第一反向跳变沿在第n个时钟周期上所占时长，与所述第二反向跳变沿在第n个时钟周期上所占时长不等，根据所述充放电处理，所述第一电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等；否则，得到第n个时钟周期结束时的电压值与第n个时钟周期开始时的电压值相等的所述跳变沿控制电压信号。

2.如权利要求1所述的时钟脉冲宽度调制电路，其特征在于，所述电荷泵环路包括：充放电电路、电压钳位电路和单级跨导放大器；

所述充放电电路，用于将接收到的跳变沿和对应的反向跳变沿，作为对电容器充放电开关信号，对所述第一电压信号和第二电压信号做充放电处理；所述跳变沿包括所述第一跳变沿、第二跳变沿；所述对应的反向跳变沿包括所述第二反向跳变沿、所述第二反向跳变沿；

所述电压钳位电路，用于对所述第一电压信号与所述第二电压信号做电压钳位处理，使所述第一电压信号的电压值与所述第二电压信号的电压值相等；

所述单级跨导放大器，用于利用所述第一电压信号控制所述跳变沿控制电压信号，输出所述跳变沿控制电压信号。

3.如权利要求2所述的时钟脉冲宽度调制电路，其特征在于，所述充放电电路包括：第一P沟道金属氧化物半导体场效应PMOS晶体管MP1、第二PMOS晶体管MP2、第三N沟道NMOS晶体管MN3、第四NMOS晶体管MN4、第一滤波器电容CP1、第二滤波器电容CP2、第三滤波器电容CP3、第四滤波器电容CP4，第五PMOS晶体管MP5、第六NMOS晶体管MN6、第七PMOS晶体管MP7、第八NMOS晶体管MN8；管MP1的栅极和管MN3的栅极用于接收所述第一反向跳变沿或所述第二反向跳变沿；管MP2的栅极和管MN4的栅极用于接收所述第一跳变沿或所述第二跳变沿；其中，

管MP1的漏极、管MN3的漏极、电容CP1的下极板、电容CP2的上极板相连，节点电压信号为所述第一电压信号；

管MP2的漏极、管MN4的漏极、电容CP3的下极板、电容CP4的上极板相连，结点电压信号为所述第二电压信号；

电容CP1的上极板、电容CP3的上极板分别与电源VDD相连；电容CP2的下极板、电容CP4的下极板分别与地电平VSS相连；

管MP1的源极和管MP2的源极与管MP5的漏极相连；

管MN3的源极和管MN4的源极与管MN6的漏极相连；

管MP7的栅极与漏极相连，管MP7的栅极与管MP5的栅极相连；管MP7的源极和管MP5的源极均与电源VDD相连；

管MN6的栅极与管MN8的栅极相连，管MN6的源极、管MN8的源极均与地电平VSS相连；

管MN8的漏极与管MP7的漏极相连；

所述电压钳位电路包括：

第九PMOS晶体管MP9、第十NMOS晶体管MN10和第十一NMOS晶体管MN11，第十二NMOS晶体管MN12、第十三PMOS晶体管MP13和第十四NMOS晶体管MN14；其中，管MN10与管MN12的尺寸相同；

管MP9的栅极、管MP13栅极分别与偏置电压相连；管MP9的源极、管MP13的源极分别与电源VDD相连；

管MN10的源极、管MN12的源极与管MN11的漏极相连；

管MN12的栅极接入所述第一电压信号；

管MN14的栅极与漏极相连；管MN14的栅极、管MN11的栅极与管MP13的漏极相连，管MN11的源极、管MN14源极均与地电平VSS相连；

所述单级跨导放大器包括：电阻R、第十五PMOS晶体管MP15、第十六NMOS晶体管MN16；其中，

管MN16的漏极与栅极相连；管MN16的漏极与管MP15的源极相连；管MN16的栅极与管MN8的栅极相连；管MP15的漏极与电阻R一端相连，电阻R另一端与电源VDD相连；管MN16的栅极输出所述跳变沿控制电压信号。

4.如权利要求1所述的时钟脉冲宽度调制电路，其特征在于，所述延迟触发电路包括：延迟电路、缓冲器和跳变沿触发电路；

所述延迟电路，用于在接收到所述第一反向跳变沿时，接收所述电荷泵环路输出的所述跳变沿控制电压信号，将所述跳变沿控制电压信号转换为延迟电压信号；

所述缓冲器，用于将接收到的所述延迟电压信号转变为延迟触发使能信号；

所述跳变沿触发电路，用于接收所述延迟触发使能信号，产生所述跳变沿触发信号，触发所述第n个时钟周期内的第二跳变沿。

5.如权利要求4所述的时钟脉冲宽度调制电路，其特征在于，所述延迟电路包括：第十七PMOS晶体管MP17、第十八NMOS晶体管MN18、第十九NMOS晶体管MN19、第二十PMOS晶体管MP20、第二十一NMOS晶体管MN21；其中，

管MP17的栅极和管MN18的栅极接入所述第一反向跳变沿；管MN19的栅极接入所述跳变沿控制电压信号；

管MN19的漏极与管MN18的源极相连；管MN18的漏极、管MP17的漏极、管MP20的栅极与管MN21的栅极相连，节点电压信号为所述延迟电压信号；管MP17的源极与电源VDD相连；管MN19的源极与地电平VSS相连；

管MP20的源极和漏极相连，并连接到电源VDD；

管MN21的源极和漏极相连，并连接到地电平VSS；

所述缓冲器包括：

第二十二PMOS晶体管MP22、第二十三PMOS晶体管MP23、第二十四PMOS晶体管MP24、第二十五NMOS晶体管MN25、第二十六NMOS晶体管MN26、第二十七NMOS晶体管MN27、第一反相器INV1和第二反相器INV2；其中，

管MP22的栅极连接地电平VSS；管MP22的源极与管MP23的源极相连，且与电源VDD相连；管MP22的漏极与管MP23的漏极相连，且连接管MP24的源极；

管MP24的栅极与管MN25的栅极相连，并接入所述延迟电压信号；管MP24的漏极与管MN25的漏极相连，并连接所述第一反相器INV1的输入端；

管MN26的源极与管MN27的源极相连，并连接地电平VSS；管MN26的漏极与管MN27的漏极相连，并连接管MN25的源极；管MN26的栅极与电源VDD相连；

管MP23的栅极和管MN27的栅极均与第一反相器INV1的输出端相连；第一反相器INV1的输出端连接第二反相器INV2的输入端；

第二反相器INV2输出所述延迟触发使能信号；

所述跳变沿触发电路包括：触发信号产生电路和第二十八PMOS晶体管MP28；

所述触发信号产生电路，用于接收所述延迟触发使能信号，产生所述跳变沿触发信号；

管MP28的源极连接电源VDD；管MP28的漏极连接所述反向电路的输入端，并作为所述输出时钟信号输出端；

管MP28的栅极接入所述跳变沿触发信号，产生所述第n个时钟周期内的第二跳变沿。

6.如权利要求1所述的时钟脉冲宽度调制电路，其特征在于，所述跟踪电路包括：时钟边沿微分电路和第二十九NMOS晶体管MN29；

所述时钟边沿微分电路，用于接收所述待调制时钟信号，产生用于触发管MN29工作的脉冲；

管MN29的栅极连接所述时钟边沿微分电路；管MN29的漏极作为所述输出时钟信号的输出端，且连接所述反向电路的输入端；管MN29的源极连接地电平VSS。

7.如权利要求6所述的时钟脉冲宽度调制电路，其特征在于，所述跟踪电路还用于跟踪所述待调制时钟信号第m个时钟周期内的第二跳变沿；

所述跟踪电路还包括：第三十PMOS晶体管MP30；

所述时钟边沿微分电路还用于接入所述待调制时钟信号的反向时钟信号和所述使能信号，当收到所述使能信号指示的工作信号时，产生用于触发管MP30工作的脉冲；

管MP30的栅极接入所述时钟边沿微分电路产生的脉冲，源极连接电源VDD，漏极连接管MN29的漏极。

8.如权利要求1所述时钟脉冲宽度调制电路，其特征在于，所述启动电路包括：

第三十一PMOS晶体管MP31、第三十二NMOS晶体管MN32和启动脉冲产生回路；

管MP31的栅极接入所述使能信号；管MP31的源极连接电源VDD；管MN32的源极连接地电平VSS；

所述启动脉冲产生回路的输入端接入所述使能信号和所述第n个时钟周期内的第一跳变沿或第二跳变沿；所述启动脉冲产生回路的输出端连接管MN32的栅极；

管MP31的漏极与管MN32的漏极相连，且输出用于初始化所述第一电压信号的初始电压信号。

9.一种时钟脉冲宽度调制方法，其特征在于，包括:

步骤a、时钟脉冲宽度调制电路跟踪待调制时钟信号第m个时钟周期内的首跳变沿，获得输出时钟信号第n个时钟周期内的第一跳变沿，在输出时钟信号输出端输出所述第n个时钟周期内的第一跳变沿；当跟踪到待调制时钟的第m+1个时钟周期时，m＝m+1，n＝n+1，继续执行跟踪操作；其中，n和m为正整数；且当n＝1时，同时执行步骤c；当n>1，跳过步骤c；

步骤b、输出所述第n个时钟周期内的第一跳变沿给所述调制电路内的反向电路和电荷泵环路；所述反向电路将第n个时钟周期内收到的所述第一跳变沿转换为第一反向跳变沿，输出所述第一反向跳变沿给所述电荷泵环路和所述调制电路内的延迟触发电路；

步骤c、所述调制电路内的启动电路通过对第一电压信号做初始化处理，初始化跳变沿控制电压信号；

步骤d、所述电荷泵环路利用第n个时钟周期内收到的第一跳变沿和第一反向跳变沿做充放电处理，通过控制所述第一电压信号，控制所述跳变沿控制电压信号；

步骤e、所述延迟触发电路在接收到所述第一反向跳变沿时，接收所述电荷泵环路输入的所述跳变沿控制电压信号，将所述跳变沿控制电压信号转换为跳变沿触发信号，触发所述输出时钟信号第n个时钟周期内的第二跳变沿；当n>1，若所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述输出时钟信号第n个时钟周期内第二跳变沿的产生位置与第n－1个时钟周期内第二跳变沿的产生位置不同；否则，得到第n个周期内占空比为50％的输出时钟信号；

步骤f、在所述输出端输出第n个时钟周期上的第二跳变沿，且输出该第二跳变沿给所述反向电路和所述电荷泵环路；

步骤g、所述反向电路将第n个时钟周期内收到的第二跳变沿转换为第二反向跳变沿，输出所述第二反向跳变沿给所述电荷泵环路；

步骤h、所述电荷泵环路利用第n个时钟周期内收到的第二跳变沿和第二反向跳变沿做充放电处理，通过控制所述第一电压信号，控制所述跳变沿控制电压信号；若所述第一反向跳变沿在第n个时钟周期上所占时长，与所述第二反向跳变沿在第n个时钟周期上所占时长不等，根据所述充放电处理，所述第一电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等，则所述跳变沿控制电压信号在第n个时钟周期结束时的电压值与其在第n个时钟周期开始时的电压值不等；否则，得到第n个时钟周期结束时的电压值与第n个时钟周期开始时的电压值相等的所述跳变沿控制电压信号；当所述调制电路跟踪到所述待调制时钟信号的第m+1个时钟周期时，m＝m+1，n＝n+1，执行步骤a。