CN104935162A - 驱动电路、集成电路装置以及电荷泵电路的控制方法 - Google Patents

驱动电路、集成电路装置以及电荷泵电路的控制方法 Download PDF

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Abstract

本发明提供了一种能够减小消耗电流的驱动电路、集成电路装置以及电荷泵电路的控制方法。驱动电路(1)具备输出电路(10)，输出电路(10)具有将对电荷泵电路30进行驱动的驱动时钟信号(CP1)及驱动时钟信号(CP2)输出至电荷泵电路(30)的输出节点(A)及输出节点(B)，输出电路(10)根据第一时钟信号(CK1)和在第一时钟信号(CK1)的电压电平变化的期间内电压电平不变的信号即第二时钟信号(CK2)来生成驱动时钟信号(CP1)及驱动时钟信号(CP2)，并根据第二时钟信号(CK2)而在驱动时钟信号(CP1)和驱动时钟信号(CP2)的电压电平变化之前的期间内将驱动时钟信号(CP1)及驱动时钟信号(CP2)的输出节点(A)及输出节点(B)控制为高阻抗状态。

Description

驱动电路、集成电路装置以及电荷泵电路的控制方法
技术领域
本发明涉及一种驱动电路、集成电路装置以及电荷泵电路的控制方法。
背景技术
作为使直流电压升高或降低的电荷泵电路，存在狄克逊型的电荷泵电路。
在专利文献1中公开了一种电荷泵驱动电路，所述电荷泵驱动电路通过使用恒定电流源来使时钟脉冲的波形钝化并进行输出，从而减少高频噪声的产生。
在专利文献1的电荷泵驱动电路中，没有考虑到在由互补型倒相电路构成的输出电路中流通的贯穿电流。由于贯穿电流的产生会导致电流消耗的增大、或变成噪声源，因此并不优选。
作为解决上述课题的方法之一，在专利文献2中公开了一种电荷泵驱动电路，所述电荷泵驱动电路通过在由互补型倒相电路构成的输出电路的P沟道型MOSFET(metal-oxide-semiconductor field-effect transistor：金属氧化物半导体场效应晶体管)的栅极电压与N沟道型MOSFET的栅极电压之间设置电位差，从而抑制在P沟道型MOSFET以及N沟道型MOSFET中流通的贯穿电流，并减少高频噪声的产生。
专利文献1：日本特开2006-340436号公报
专利文献2：日本特开2009-21841号公报
发明内容
本发明是鉴于以上这种技术课题而被完成的。根据本发明的几种方式，能够提供一种能够减小的消耗电流的驱动电路、集成电路装置以及电荷泵电路的控制方法。
本发明是为了解决上述课题中的至少一部分而被完成的，能够作为以下的方式或应用例来实现。
应用例一
本应用例所涉及的驱动电路，具备：输出电路，其具有将对电荷泵电路进行驱动的驱动时钟信号输出至所述电荷泵电路的输出节点，所述输出电路根据第一时钟信号和在所述第一时钟信号的电压电平变化的期间内电压电平不变的信号即第二时钟信号，来生成所述驱动时钟信号，并根据所述第二时钟信号而在所述驱动时钟信号的电压电平变化之前的期间内，以提高所述输出节点的阻抗的方式进行控制。
根据本应用例，由于在驱动时钟信号的电压电平变化之前的期间内，将输出驱动时钟信号的输出节点控制为高阻抗状态，因此能够减小输出电路中流通的贯穿电流。因此，能够实现可减小消耗电流的驱动电路。
应用例二
在上述的驱动电路中也可以采用如下方式，即，所述输出电路在所述第一时钟信号的电压电平变化的期间之前的期间或之后的期间内，以提高所述输出节点的阻抗的方式进行控制。
根据本应用例，由于在第一时钟信号的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号的输出节点控制为高阻抗状态，因此能够通过简单的电路结构来减小输出电路中流通的贯穿电流。
应用例三
在上述的驱动电路中也可以采用如下方式，即，所述第二时钟信号的频率为所述第一时钟信号的频率的两倍。
由此能够实现通过简单的电路结构来减小消耗电流的驱动电路。
应用例四
在上述的驱动电路中，也可以采用如下的方式，即，所述输出电路包括第一传导型的第一晶体管、第二传导型的第二晶体管和第三晶体管，所述第一晶体管被连接于第一电位与所述输出节点之间，所述第二晶体管和第三晶体管被串联连接于第二电位与所述输出节点之间，所述第一晶体管和所述第二晶体管根据所述第一时钟信号而被驱动，所述第三晶体管根据所述第二时钟信号而被驱动。
由此，能够实现通过简单的电路结构来减小消耗电流的驱动电路。
应用例五
本应用例所涉及的集成电路装置为，包括上述任意一个驱动电路和所述电荷泵电路的集成电路装置。
根据本应用例，由于包括能够减小消耗电流的驱动电路，因此能够实现能够减小消耗电流的集成电路装置。
应用例六
本应用例所涉及的电荷泵电路的控制方法为包括生成工序和控制工序的电荷泵电路的控制方法，其中，所述生成工序根据第一时钟信号和在所述第一时钟信号的电压电平变化的期间内电压电平不变的信号即第二时钟信号，来生成对电荷泵电路进行驱动的驱动时钟信号；所述控制工序根据所述第二时钟信号而在所述驱动时钟信号的电压电平变化之前的期间内，以提高输出所述驱动时钟信号的输出节点的阻抗的方式进行控制。
根据本应用例，由于在驱动时钟信号的电压电平变化之前的期间内，将输出驱动时钟信号的输出节点控制为高阻抗状态，因此能够减小在用于产生驱动时钟信号的输出电路中流通的贯穿电流。因此，能够实现能够减小消耗电流的电荷泵电路的控制方法。
附图说明
图1为第一实施方式所涉及的集成电路装置100的电路图。
图2为表示生成第一时钟信号CK1和第二时钟信号CK2的时钟信号生成电路20的结构示例的电路图。
图3为表示驱动电路1和时钟信号生成电路20的动作示例的时序图。
图4为第二实施方式所述涉及的集成电路装置100a的电路图。
图5为表示本实施方式所述涉及的电荷泵电路的控制方法的概要流程图。
具体实施方式
以下，使用附图对本发明的合适的实施方式进行详细说明。所使用的附图为便于说明的附图。另外，以下所说明的实施方式并不是对权利要求书所记载的本发明的内容进行不当限定的方式。另外，以下所说明的结构并非全部为本发明的必须结构要件。
1.驱动电路和集成电路装置
1-1.第一实施方式
图1为第一实施方式所涉及的集成电路装置100的电路图。
本实施方式所涉及的集成电路装置100以包括驱动电路1和电荷泵电路30的方式而被构成。
本实施方式所涉及的驱动电路1具备输出电路10，所述输出电路10具有将对电荷泵电路30进行驱动的驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)输出至电荷泵电路30的输出节点(输出节点A和输出节点B)。
输出电路10以包括第一传导型的第一晶体管P11以及第一晶体管P21、第二传导型的第二晶体管N12以及第二晶体管N22、和第二传导型的第三晶体管N13以及第三晶体管N23的方式而被构成。在本实施方式中，第一传导型的第一晶体管P11以及第一晶体管P21为P沟道型的MOSFET。另外，第二传导型的第二晶体管N12、第二晶体管N22、第三晶体管N13以及第三晶体管N23为N沟道型的MOSFET。
第一晶体管P11被连接于第一电位VDD与输出节点A之间，第二晶体管N12以及第三晶体管N13被串联连接于第二电位VSS与输出节点A之间。另外，也可以改变串联连接的顺序，而将第三晶体管N13配置于输出节点A与第二晶体管N12之间。
第一晶体管P21被连接于第一电位VDD与输出节点B之间，第二晶体管N22以及第三晶体管N23被串联连接于第二电位VSS与输出节点B之间。另外，也可以改变串联连接的顺序，而将第三晶体管N23配置于输出节点B与第二晶体管N22之间。
第一晶体管P11、第一晶体管P21、第二晶体管N12以及第二晶体管N22根据第一时钟信号CK1而被驱动，第三晶体管N13以及第三晶体管N23根据第二时钟信号CK2而被驱动。
在本实施方式中，输出电路10以包括逆变器IN1以及逆变器IN2的方式而被构成。逆变器IN1使第一时钟信号CK1反相，并输出至第一晶体管P11的栅极、第二晶体管N12的栅极以及逆变器IN2。逆变器IN2使逆变器IN1的输出信号反相，并输出至第一晶体管P21以及第二晶体管N22的栅极。另外，在第三晶体管N13以及第三晶体管N23的栅极上输入有第二时钟信号CK2。
电荷泵电路30以包括：二极管D1、二极管D2、二极管D3、二极管D4、二极管D5、电容元件C1、电容元件C2、电容元件C3、电容元件C4以及电容元件CL的方式而被构成。在本实施方式中为，使被输入至输入端子Vin的第一电位VDD升高从而获得输出电压VPP的结构。另外，电荷泵电路30也可以以作为输出电压VPP而输出负电压的方式而被构成。
二极管D1、二极管D2、二极管D3、二极管D4以及二极管D5，从输入端子Vin向输出端子Vout依次被串联连接。电容元件C1的一端与二极管D1的阴极和二极管D2的阳极相连接，电容元件C1的另一端与输出电路10的输出节点A相连接。电容元件C2的一端与二极管D2的阴极以及二极管D3的阳极相连接，电容元件C2的另一端与输出电路10的输出节点B相连接。电容元件C3的一端与二极管D3的阴极和二极管D4的阳极相连接，电容元件C3的另一端与输出电路10的输出节点A相连接。电容元件C4的一端与二极管D4的阴极以及二极管D5的阳极相连接，电容元件C4的另一端与输出电路10的输出节点B相连接。电容元件CL的一端与二极管D5的阴极以及输出端子Vout相连接，电容元件CL的另一端与第二电位VSS相连接。
图2为表示生成第一时钟信号CK1和第二时钟信号CK2的时钟信号的生成电路20的结构示例的电路图。
时钟信号生成电路20以包括触发电路DF21、触发电路DF22、逆变器IN21、逆变器IN22、逆变器IN23、逆变器IN24、以及或非门电路NOR21的方式而被构成。触发电路DF21和触发电路DF22为D型的触发电路。触发电路具有：时钟输入端子的C端子、数据输入端子的D端子、复位端子的R端子、以及输出端子的Q端子。在触发电路DF21和触发电路DF22的R端子上输入有使能信号EN。
在触发电路DF21的C端子上输入有基准时钟信号OSC。来自触发电路DF21的Q端子的输出信号被输入至逆变器IN21以及或非门电路NOR21的一个输入端子。逆变器IN21的输出信号被输入至逆变器IN22以及触发电路DF21的D端子。逆变器IN22输出第二时钟信号CK2。
在或非门电路NOR21的另一个输入端子上输入有基准时钟信号OSC。或非门电路NOR21的输出信号被输入至触发电路DF22的C端子。来自触发电路DF22的Q端子的输出信号被输入至逆变器IN23。逆变器IN23的输出信号被输入至逆变器IN24以及触发电路DF22的D端子。逆变器IN24输出第一时钟信号CK1。
图3为表示驱动电路1和时钟信号生成电路20的动作示例的时序图。在图3中，从上方起依次示出基准时钟信号OSC、第一时钟信号CK1、第二时钟信号CK2、驱动时钟信号CP1和驱动时钟信号CP2。
时钟信号生成电路20将基准时钟信号OSC进行二分之一分频，生成第二时钟信号CK2。另外，时钟信号生成电路20使第二时钟信号CK2以基准时钟信号OSC的半个时钟的量而延迟并使其反相，并生成相当于二分之一分频的信号的第一时钟信号CK1。时钟信号生成电路20，通过将或非门电路NOR21的输出信号输入至触发电路DF22的C端子，从而生成第一时钟信号CK1。如此通过时钟信号生成电路20而生成的第二时钟信号CK2为，在第一时钟信号CK1的电压电平变化的期间内电压电平不变的信号。第二时钟信号CK2为与第一时钟信号CK1相比频率较高的时钟信号。
输出电路10根据第一时钟信号CK1、和在第一时钟信号CK1的电压电平变化期间内电压电平不变的信号即第二时钟信号CK2，来生成驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)，并根据第二时钟信号CK2而在驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态。输出电路10在第二时钟信号CK2为低电平的期间内，即驱动时钟信号的电压电平变化之前的期间内，将驱动时钟信号的输出节点控制于高阻抗状态。并且，在图3中，用虚线表示的期间(例如，驱动时钟信号CP1的从时刻t6至时刻t7的期间)，表示将对应的输出节点A或输出节点B控制为高阻抗状态。
例如，在图3中的时刻t3至时刻t5的期间内，第一时钟信号CK1和第二时钟信号CK2均为高电平。在这种情况下，第一晶体管P11变成ON(导通)状态，第二晶体管N12变成OFF(断开)状态，第三晶体管N12变成ON状态，输出节点B作为驱动时钟信号CP2而输出低电平。
在图3中的时刻t5至时刻t6的期间内，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平。在这种情况下，第一晶体管P11变成ON状态，第二晶体管N12变成OFF状态，第三晶体管N13变成OFF状态，输出节点A作为驱动时钟信号CP1而输出高电平。另外，第一晶体管P21变成OFF状态，第二晶体管N22变成ON状态，第三晶体管N23变成OFF状态，输出节点B被控制为高阻抗状态。
在图3中的时刻t6至时刻t7的期间内，第一时钟信号CK1和第二时钟信号CK2均为低电平。在这种情况下，第一晶体管P11变成OFF状态，第二晶体管N12变成ON状态，第三晶体管N13变成OFF状态，输出节点A被控制为高阻抗状态。另外，第一晶体管P21变成ON状态，第二晶体管N22变成OFF状态，第三晶体管N23变成OFF状态，输出节点B作为驱动时钟信号CP2而输出高电平。
在图3中的时刻t7至时刻t9的期间内，第一时钟信号CK1为低电平，第二时钟信号CK2为高电平。在这种情况下，第一晶体管P11变成OFF状态，第二晶体管N12变成ON状态，第三晶体管N13变成ON状态，输出节点A作为驱动时钟信号CP1而输出低电平。另外，第一晶体管P21变成ON状态，第二晶体管N22变成OFF状态，第三晶体管N23变成ON状态，输出节点B作为驱动时钟信号CP2而输出高电平。
在图3中的时刻t9至时刻t10的期间内，第一时钟信号CK1和第二时钟信号CK2均为低电平。在这种情况下，第一晶体管P11变成OFF状态，第二晶体管N12变成ON状态，第三晶体管N13变成OFF状态，输出节点A被控制为高阻抗状态。另外，第一晶体管P21变成ON状态，第二晶体管N22变成OFF状态，第三晶体管N23变成OFF状态，输出节点B作为驱动时钟信号CP2而输出高电平。
在图3中的时刻t10至时刻t11的期间内，第一时钟信号CK1为高电平，第二时钟信号CK2为低电平。在这种情况下，第一晶体管P11变成ON状态，第二晶体管N12变成OFF状态，第三晶体管N13变成OFF状态，输出节点A作为驱动时钟信号CP1而输出高电平。另外，第一晶体管P21变成OFF状态，第二晶体管N22变成ON状态，第三晶体管N23变成OFF状态，输出节点B被控制为高阻抗状态。在图3中的时刻t11之后，重复执行时刻t3至时刻t11的动作。
在以上的动作中，不存在第一晶体管P11、第二晶体管N12以及第三晶体管N13全部被控制为ON状态的期间。因此，在第一晶体管P11、第二晶体管N12以及第三晶体管N13作为理想的开关元件而发挥功能的情况下，不存在贯穿第一晶体管P11、第二晶体管N12以及第三晶体管N13而流通的电流(贯穿电流)。
另外，在以上的动作中，不存在第一晶体管P21、第二晶体管N22以及第三晶体管N23全部被控制为ON状态的期间。因此，在第一晶体管P21、第二晶体管N22以及第三晶体管N23作为理想的开关元件而发挥功能的情况下，不存在贯穿第一晶体管P21、第二晶体管N22以及第三晶体管N23而流通的电流(贯穿电流)。
如此，根据本实施方式所涉及的驱动电路1，由于在驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态，因此能够减小输出电路10中流通的贯穿电流。因此能够实现能够减小消耗电流的驱动电路1。另外，能够减小由贯穿电流引起的噪声。
另外，由于无论第一时钟信号CK1和第二时钟信号CK2变成高电平的期间的长度如何，都能够减小贯穿电流，因此能够将第一时钟信号CK1和第二时钟信号CK2变成高电平的期间设定得较长，从而将电荷泵电路30中的电荷的传送时间设为较长。由此，能够实现即使在构成电荷泵电路30的电容元件C1～C4的电容值较大的情况下也能够驱动的驱动电路1。
而且，时钟信号生成电路20通过将基准时钟信号OSC进行分频，而生成第一时钟信号CK1和第二时钟信号CK2，从而保持了驱动时钟信号CP1和驱动时钟信号CP2的电压电平发生变化的时刻的先后关系，其中，所述驱动时钟信号CP1和驱动时钟信号CP2是通过对第一时钟信号CK1和第二时钟信号CK2实施预定的逻辑运算而生成的。即使在对基准时钟信号OSC的频率进行了变更的情况下，也能够同样地获得减小贯穿电流的效果。因此，通过改变基准时钟信号OSC的频率，从而能够使电荷泵电路30的动作变得柔和。
在本实施方式所涉及的驱动电路1中，输出电路10在第一时钟信号CK1的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态。
根据本实施方式所涉及的驱动电路1，在第一时钟信号CK1的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态，因此能够通过简单的电路结构来减小输出电路10中流通的贯穿电流。
在本实施方式所涉及的驱动电路1中，第二时钟信号CK2的频率也可以为第一时钟信号CK1的频率的两倍。
由此，能够通过简单的电路结构来实现能够减小消耗电流的驱动电路1。另外，能够通过图2所示的这种简单的电路结构来构成时钟信号生成电路20。
另外，根据图1所示的驱动电路1，由于能够仅通过向使用了互补型逆变器的输出电路追加第三晶体管N13和第三晶体管N23来构成输出电路10，因此能够实现可通过简单的电路结构来减小消耗电流的驱动电路1。
另外，根据本实施方式所涉及的集成电路装置100，由于包括能够减小消耗电流的驱动电路1，因此能够实现可减小消耗电流的集成电路装置100。
另外，虽然在使用图3来进行说明的动作示例中，以第一时钟信号CK1和第二时钟信号CK2的占空比均为50％的情况下的示例来进行说明，但是，也可以根据需要来适当地设定第一时钟信号CK1和第二时钟信号CK2的占空比。即使在这种情况下，根据与上述的动作同样的理由而也将取得同样的效果。
1-2.第二实施方式
图4为第二实施方式所涉及的集成电路装置100a的电路图。对与第一实施方式所涉及的集成电路装置100相同的结构标注同一符号，并省略其详细的明。
本实施方式所涉及的集成电路装置100a以包括驱动电路1a和电荷泵电路30的方式而被构成。驱动电路1a以包括输出电路10a的方式而被构成。
输出电路10a以包括第一传导型的第一晶体管P11和第一晶体管P21、第二传导型的第二晶体管N14和第二晶体管N24的方式而被构成。在本实施方式中，第一传导型的第一晶体管P11和第一晶体管P21为P沟道型的MOSFET。另外，第二传导型的第二晶体管N14和第二晶体管N24为N沟道型的MOSFET。
第一晶体管P11被连接于第一电位VDD与输出节点A之间，第二晶体管N14被连接于第二电位VSS与输出节点A之间。
第一晶体管P21被连接于第一电位VDD与输出节点B之间，第二晶体管N24被连接于第二电位VSS与输出节点B之间。
第一晶体管P11和第一晶体管P21根据第一时钟信号CK1而被驱动。第二晶体管N14根据第一时钟信号CK1的反相信号与第二时钟信号CK2的逻辑积而被驱动。第二晶体管N24根据第一时钟信号CK1与第二时钟信号CK2的逻辑积而被驱动。
在本实施方式中，输出电路10以包括与门电路AND11和与门电路AND12的方式而被构成。与门电路AND11将逆变器IN1的输出信号与第二时钟信号CK2的逻辑积输出至第二晶体管N14的栅极。与门电路AND12将逆变器IN2的输出信号与第二时钟信号CK2的逻辑积输出至第二晶体管N24的栅极。
本实施方式所涉及的驱动电路1a和时钟信号生成电路20的动作与使用图3进行说明的第一实施方式所涉及的驱动电路1相同。因此，即使在本实施方式所涉及的驱动电路1a中，根据与第一实施方式所涉及的驱动电路1相同的理由而也会取得同样的效果。另外，即使在本实施方式所涉及的集成电路装置100a中，根据与第一实施方式所涉及的集成电路装置100同样的理由而也会取得同样的效果。
2.电荷泵电路的控制方法
图5为表示本实施方式所述涉及的电荷泵电路的控制方法的概要的流程图。在以下，对使用第一实施方式所涉及的驱动电路1而实现的示例进行说明。
本实施方式所涉及的电荷泵电路30的控制方法包括：生成工序(步骤S100)和控制工序(步骤S102)，其中，所述生成工序(步骤S100)根据第一时钟信号CK1和在第一时钟信号CK1的电压电平变化的期间内电压电平不变的信号即第二时钟信号CK2，来生成对电荷泵电路30进行驱动的驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)，所述控制工序(步骤S102)根据第二时钟信号CK2而在驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态。
例如，在图3中的从时刻t2至时刻t6的期间、时刻t7至时刻t9的期间、时刻t10至时刻t14的期间、以及时刻t15之后的期间内驱动电路1根据第一时钟信号CK1和第二时钟信号CK2来生成驱动时钟信号CP1的工序，与步骤S100的生成工序相对应。
另外，在图3中的时刻t1至时刻t2的期间、时刻t6至时刻t7的期间、时刻t9至时刻t10的期间、以及时刻t14至时刻t15的期间内驱动电路1将输出驱动时钟信号CP1的输出节点A控制为高阻抗状态的工序，与步骤S102的控制工序相对应。另外，在本实施方式中，在步骤S102的控制工序中，驱动电路1在第一时钟信号CK1的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号CP1的输出节点A也控制为高阻抗状态。
另外，在图3中的时刻t1至时刻t2的期间、时刻t3至时刻t5的期间、时刻t6至时刻t10的期间、时刻t11至时刻t13的期间、以及时刻t14之后的期间内驱动电路1根据第一时钟信号CK1和第二时钟信号CK2来生成驱动时钟信号CP2的工序，与步骤S100的生成工序相对应。
另外，在图3中的时刻t2至时刻t3的期间、时刻t5至时刻t6的期间、时刻t10至时刻t11的期间、以及、时刻t13至时刻t14的期间内驱动电路1将输出驱动时钟信号CP2的输出节点B控制为高阻抗状态的工序，与步骤S102的控制工序相对应。另外，在本实施方式中，在步骤S102的控制工序中，驱动电路1在第一时钟信号CK1的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号CP2的输出节点B也控制为高阻抗状态。
根据本实施方式所涉及的电荷泵电路30的控制方法，由于在驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的电压电平变化之前的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态，因此能够减小用于产生驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出电路10中流通的贯穿电流。因此，能够实现可减小消耗电流的电荷泵电路30的控制方法。
另外，根据本实施方式所涉及的电荷泵电路30的控制方法，由于在第一时钟信号CK1的电压电平变化的期间之前的期间或之后的期间内，将输出驱动时钟信号(驱动时钟信号CP1和驱动时钟信号CP2)的输出节点(输出节点A和输出节点B)控制为高阻抗状态，因此能够通过简单的结构来实现电荷泵电路30的控制方法。
另外，即使使用第二实施方式所涉及的驱动电路1a来代替驱动电路1，也同样能够实现本实施方式所涉及的电荷泵电路30的控制方法，并能够取得同样的效果。
以上，虽然对本实施方式或改变例进行了说明，但是本发明并不仅限于这些本实施方式或改变例，能够在不脱离本发明的主旨的范围内实施各种方式。
本发明包括与实施方式中所说明的结构实质上相同的结构(例如，功能、方法以及结果相同的结构，或者目的以及效果相同的结构)。另外，本发明包括将实施方式中所说明的结构的非本质的部分进行了替换的结构。另外，本发明包括能够取得与实施方式中所说明的结构相同的作用效果的结构，或者能够达到相同目的的结构。另外，本发明包括将公知技术附加于实施方式中所说明的结构中的结构。
符号说明
1、1a…驱动电路；10、10a…输出电路；20…时钟信号生成电路；30…电荷泵电路；100、100a…集成电路装置；A、B…输出节点；AND11、AND12…与门电路；C1、C2、C3、C4、CL…电容元件；CK1…第一时钟信号；CK2…第二时钟信号；CP1、CP2…驱动时钟信号；D1～D 5…二极管；DF21、DF22…触发电路；EN…使能信号；IN1、IN2、IN21、IN22、IN23、IN24…逆变器；OSC…基准时钟信号；N12、N14、N22、N24…第二晶体管；N13、N23…第三晶体管；NOR21…或非门电路；P11、P21…第一晶体管；VDD…第一电位；Vin…输入端子；Vout…输出端子；VPP…输出信号；VSS…第二电位。

Claims (6)

1.一种驱动电路，具备：
输出电路，其具有将对电荷泵电路进行驱动的驱动时钟信号输出至所述电荷泵电路的输出节点，
所述输出电路根据第一时钟信号和在所述第一时钟信号的电压电平变化的期间内电压电平不变的信号即第二时钟信号，来生成所述驱动时钟信号，
且所述输出电路根据所述第二时钟信号而在所述驱动时钟信号的电压电平变化之前的期间内以提高所述输出节点的阻抗的方式进行控制。
2.如权利要求1所述的驱动电路，其中，
所述输出电路在所述第一时钟信号的电压电平变化的期间之前的期间或之后的期间内，以提高所述输出节点的阻抗的方式进行控制。
3.如权利要求1所述的驱动电路，其中，
所述第二时钟信号的频率为所述第一时钟信号的频率的两倍。
4.如权利要求1至3中的任一项所述的驱动电路，其中，
所述输出电路包括第一传导型的第一晶体管、第二传导型的第二晶体管和第三晶体管，
所述第一晶体管被连接于第一电位与所述输出节点之间，
所述第二晶体管和所述第三晶体管被串联连接于第二电位与所述输出节点之间，
所述第一晶体管和所述第二晶体管根据所述第一时钟信号而被驱动，
所述第三晶体管根据所述第二时钟信号而被驱动。
5.一种集成电路装置，包括：
权利要求1至4中的任一项所述的驱动电路；
所述电荷泵电路。
6.一种电荷泵电路的控制方法，包括：
生成工序，根据第一时钟信号和在所述第一时钟信号的电压电平变化的期间内电压电平不变的信号即第二时钟信号，来生成对电荷泵电路进行驱动的驱动时钟信号；
控制工序，根据所述第二时钟信号，而在所述驱动时钟信号的电压电平变化之前的期间内，以提高输出所述驱动时钟信号的输出节点的阻抗的方式进行控制。
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