JP3540652B2 - チャージポンプ式昇圧回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はチャージポンプ式昇圧回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電話や携帯情報端末などにおけるプログラムやデータの格納用メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read OnlyMemory ）の利用範囲がますます拡大している。ＥＥＰＲＯＭでは、データの書き込み時および消去時に十数Ｖの高電圧が必要であるため、チャージポンプ式昇圧回路を用いて数Ｖの電源電圧を正の方向に昇圧することで必要な高電圧を得るようにしている。
【０００３】
図５に、プラス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路を示す。
チャージポンプ式昇圧回路２１は、ドライバ２２，チャージポンプ列２３，制御回路２４から構成されている。
【０００４】
ドライバ２２は、ＣＭＯＳ構成の各ドライバ２５，２６から構成されている。ドライバ２５は、電源ＶDD（電源電圧ＶDD）とグランド間に直列接続されたＰＭＯＳトランジスタDP１およびＮＭＯＳトランジスタDN１から構成されている。トランジスタDP１のゲートには制御信号a-1が入力され、トランジスタDN１のゲートには制御信号a-2が入力される。また、ドライバ２６は、電源ＶDDとグランド間に直列接続されたＰＭＯＳトランジスタDP２およびＮＭＯＳトランジスタDN２から構成されている。トランジスタDP２のゲートには制御信号b-1が入力され、トランジスタDN２のゲートには制御信号b-2が入力される。尚、各制御信号a-1,a-2,b-1,b-2は制御回路２４によって生成される。
【０００５】
ｎ段（ｎは整数）のチャージポンプ列２３は、直列に接続されたｎ個のスイッチング素子としてのＮＭＯＳトランジスタＴ１〜Ｔｎと、ｎ個のキャパシタＣ１〜Ｃｎと、各ＮＭＯＳトランジスタTD１〜TDｎとから構成されている。尚、チャージポンプ列２３におけるｍ段目（ｍは整数。ｍ＜ｎ）は、ＮＭＯＳトランジスタＴｍおよびキャパシタＣｍから構成され、ＮＭＯＳトランジスタＴｍのソースがノードＮｍとなる。そして、トランジスタＴｎのドレインからチャージポンプ式昇圧回路２１の出力電圧HVOUTが出力される。つまり、トランジスタＴｎのドレインがチャージポンプ式昇圧回路２１の出力端子となる。
【０００６】
各キャパシタＣ１〜Ｃｎは、ＮＭＯＳトランジスタにより構成されるＭＯＳキャパシタによって具体化される。そして、各キャパシタＣ１〜Ｃｎの一方の電極を構成するＮＭＯＳトランジスタのゲートはそれぞれ、ノードＮ１〜Ｎｎに接続されている。また、各キャパシタＣ１〜Ｃｎのうち、奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1の他方の電極を構成するＮＭＯＳトランジスタのソースおよびドレインはドライバ２６の各トランジスタDP２，DN２間のノードｂに接続され、偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mの他方の電極を構成するＮＭＯＳトランジスタのソースおよびドレインはドライバ２５の各トランジスタDP１，DN１間のノードａに接続されている。
【０００７】
各ノードＮ１〜Ｎｎはそれぞれ各トランジスタＴ１〜Ｔｎのゲートに接続されている。また、各ノードＮ１〜Ｎｎはそれぞれ各トランジスタTD１〜TDｎを介して電源ＶDDに接続され、各トランジスタTD１〜TDｎのゲートも電源ＶDDに接続されている。つまり、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎはダイオード接続され、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎのソースはダイオードのアノードとして機能し、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎのドレインはダイオードのカソードとして機能する。
【０００８】
尚、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎおよび各キャパシタＣ１〜Ｃｎを構成するＮＭＯＳトランジスタには高電圧が印加されるため、高耐圧構造になっている。
次に、チャージポンプ式昇圧回路２１の動作について説明する。
【０００９】
図６に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分のタイミングチャートを示す。
ドライバ２２を構成する各ドライバ２５，２６はトライステート型である。そして、制御信号a-1がハイレベル、制御信号a-2がローレベルとなって、各トランジスタDP１，DN１が共にオフし、ノードａがハイインピーダンスとなる期間ｔ１，ｔ２が設けられている。また、制御信号b-1がハイレベル、制御信号b-2がローレベルとなって、各トランジスタDP２，DN２が共にオフし、ノードｂがハイインピーダンスとなる期間ｔ３，ｔ４が設けられている。
【００１０】
まず、初期状態においては、各トランジスタDP１，DP２がオフ、各トランジスタDN１，DN２がオンしており、各ノードａ，ｂは共にローレベルになっている。そして、制御信号a-2が立ち下がってトランジスタDN１がオフし、続いて、制御信号a-1が立ち下がってトランジスタDP１がオンすると、ノードａが立ち上がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは正のカップリングを受けて、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位が上昇する。そのため、偶数番目のトランジスタＴ２，Ｔ４…Ｔ2mがオンして、偶数番目のノードＮ２，Ｎ４…Ｎ2mより１つ番号の多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に正電荷が移動する。
【００１１】
次に、制御信号a-1が立ち上がってトランジスタDP１がオフし、続いて、制御信号a-2が立ち上がってトランジスタDN１がオンすると、ノードａが立ち下がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受ける。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位は下降する。
【００１２】
次に、制御信号b-2が立ち下がってトランジスタDN２がオフし、続いて、制御信号b-1が立ち下がってトランジスタDP２がオンすると、ノードｂが立ち上がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受けて、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が上昇する。そのため、奇数番目のトランジスタＴ１，Ｔ３…Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ2m+2に正電荷が移動する。
【００１３】
次に、制御信号b-1が立ち上がってトランジスタDP２がオフし、続いて、制御信号b-2が立ち上がってトランジスタDN２がオンすると、ノードｂが立ち下がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受ける。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位は下降する。
【００１４】
以上の動作を１サイクルとして繰り返し行う。
ここで、各キャパシタＣ１〜Ｃｎのカップリング比をαとし、各トランジスタＴ１〜Ｔｎ，TD１のしきい値電圧をＶｔとする。すると、以上の動作を１サイクルとして繰り返し行うことにより、各ノードＮ２〜Ｎｎの電位はそれぞれ、そのノードよりも１つ番号の少ないノードＮ１〜Ｎn-1の電位よりもαＶDD−Ｖｔだけ上昇する。つまり、チャージポンプ列２３の各段当たりの電圧ゲインはαＶDD−Ｖｔになる。
【００１５】
例えば、ノードＮ１の元々の電位は、電源電圧ＶDDからトランジスタTD１のしきい値電圧Ｖｔを差し引いた電位（ＶDD−Ｖｔ）である。そのため、ノードＮ２の電位は、ノードＮ１の元々の電位（ＶDD−Ｖｔ）にαＶDD−Ｖｔを加えた電位である（α＋１）ＶDD−２Ｖｔになる。同様にして、ノードＮ３の電位は、ノードＮ２の電位（（α＋１）ＶDD−２Ｖｔ）にαＶDD−Ｖｔを加えた電位である（α＋２）ＶDD−３Ｖｔになる。
【００１６】
このようにチャージポンピング動作により、電源ＶDDからトランジスタＴｎのドレイン（出力端子）へ正の電荷がチャージポンプ列２３の各段毎に順次移動され、チャージポンプ列２３の１段毎にαＶDD−Ｖｔだけ電位が上昇するため、ｎ段のチャージポンプ列２３における出力電圧HVOUTの到達しうる最大値HVOUT(max)は式（１）に示すようになる。
【００１７】
HVOUT(max)＝（α＋ｎ）ＶDD−（ｎ＋１）Ｖｔ ……（式１）
従って、チャージポンプ式昇圧回路２１によれば、チャージポンプ列２３の段数ｎを適宜設定することにより、必要なプラス電位の出力電圧HVOUTを得ることができる。
【００１８】
尚、各トランジスタTD２〜TDｎは、昇圧速度を速くすると同時に、α×ＶDDが小さい場合に昇圧効率を向上させる機能を有する。つまり、各トランジスタTD２〜TDｎのしきい値電圧をＶTとすると、各トランジスタTD２〜TDｎを設けることにより、初期状態において、各ノードＮ２〜Ｎｎの電位はＶDD−ＶTとなる。それに対して、各トランジスタTD２〜TDｎを省いた場合には、初期状態において、各ノードＮ２〜Ｎｎの電位がＶDD−ＶTよりも低くなることがある。従って、各トランジスタTD２〜TDｎを設ければ、昇圧動作の開始後に各ノードＮ２〜Ｎｎの電位をＶDD−ＶTよりも確実に高くすることができる。すなわち、各トランジスタTD２〜TDｎは、各キャパシタＣ１〜Ｃｎに対して正の電荷を供給していることになる。
【００１９】
ところで、ＥＥＰＲＯＭには、メモリセルアレイの全体でデータの消去を行うか、あるいは、メモリセルアレイを任意のブロックに分けて各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。このフラッシュＥＥＰＲＯＭはフラッシュメモリとも呼ばれ、大容量化，低消費電力化，高速化が可能で耐衝撃性に優れるという特徴を有することから、種々の携帯機器で使用されている。フラッシュＥＥＰＲＯＭには、データの書き込み時および消去時にマイナス電位を必要とする形式のものがあるが、そのような形式では、チャージポンプ式昇圧回路を用いてグランド電位（＝０Ｖ）を負の方向に昇圧することで必要なマイナス電位を得るようにしている。
【００２０】
図７に、マイナス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路を示す。図７に示すチャージポンプ式昇圧回路において、図５に示したチャージポンプ式昇圧回路２１と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００２１】
図７に示すチャージポンプ式昇圧回路２０１において、図５に示したチャージポンプ式昇圧回路２１と異なるのは、以下の点だけである。
（ａ）各トランジスタＴ１〜Ｔｎ，TD１〜TDｎが、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタによって構成されている。このＰＭＯＳトランジスタには高電圧が印加されるため、高耐圧構造になっている。
【００２２】
（ｂ）各キャパシタＣ１〜Ｃｎが、ＮＭＯＳトランジスタにより構成されるＭＯＳキャパシタではなく、ＰＭＯＳトランジスタにより構成されるＭＯＳキャパシタによって具体化されている。
（ｃ）各ノードＮ１〜Ｎｎはそれぞれ各ＰＭＯＳトランジスタTD１〜TDｎを介してグランドに接続され、各ＰＭＯＳトランジスタTD１〜TDｎのゲートもグランドに接続されている。
【００２３】
次に、チャージポンプ式昇圧回路２０１の動作について説明する。
図８に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分のタイミングチャートを示す。
まず、初期状態においては、各トランジスタDP１，DP２がオフ、各トランジスタDN１，DN２がオンしており、各ノードａ，ｂは共にハイレベルになっている。
【００２４】
そして、制御信号a-1が立ち上がってトランジスタDP１がオフし、続いて、制御信号a-2が立ち上がってトランジスタDN１がオンすると、ノードａが立ち下がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受けて、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位が下降する。そのため、偶数番目のトランジスタＴ２，Ｔ４…Ｔ2mがオンして、偶数番目のノードＮ２，Ｎ４…Ｎ2mより１つ番号の多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に負電荷が移動する。
【００２５】
次に、制御信号a-2が立ち下がってトランジスタDN１がオフし、続いて、制御信号a-1が立ち下がってトランジスタDP１がオンすると、ノードａが立ち上がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは正のカップリングを受ける。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位は上昇する。
【００２６】
次に、制御信号b-1が立ち上がってトランジスタDP２がオフし、続いて、制御信号b-2が立ち上がってトランジスタDN２がオンすると、ノードｂが立ち下がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受けて、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が下降する。そのため、奇数番目のトランジスタＴ１，Ｔ３…Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ2m+2に負電荷が移動する。
【００２７】
次に、制御信号b-2が立ち下がってトランジスタDN２がオフし、続いて、制御信号b-1が立ち下がってトランジスタDP２がオンすると、ノードｂが立ち上がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受ける。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位は上昇する。
【００２８】
以上の動作を１サイクルとして繰り返し行うことにより、各ノードＮ２〜Ｎｎの電位はそれぞれ、そのノードよりも１つ番号の少ないノードＮ１〜Ｎn-1の電位よりも−αＶDD＋Ｖｔだけ変動する。つまり、チャージポンプ列２３の各段当たりの電圧ゲインは−αＶDD＋Ｖｔになる。
【００２９】
例えば、ノードＮ１の元々の電位はグランド電位にトランジスタTD１のしきい値電圧Ｖｔを加えた電位（＝０Ｖ＋Ｖｔ）である。そのため、ノードＮ２の電位は、ノードＮ１の元々の電位（０Ｖ＋Ｖｔ）から−αＶDD＋Ｖｔだけ変動した電位である−αＶDD＋２Ｖｔになる。同様にして、ノードＮ３の電位は、ノードＮ２の電位（−αＶDD＋２Ｖｔ）から−αＶDD＋Ｖｔだけ変動した電位である−２αＶDD＋３Ｖｔになる。
【００３０】
このようなチャージポンピング動作により、電源ＶDDからトランジスタＴｎのドレイン（出力端子）へ負の電荷がチャージポンプ列２３の各段毎に順次移動され、チャージポンプ列２３の１段毎に−αＶDD＋Ｖｔだけ電位が下降するため、ｎ段のチャージポンプ列２３における出力電圧HVOUTの到達しうる最大値HVOUT(max)は式（２）に示すようになる。
【００３１】
HVOUT(max)＝−ｎαＶDD＋（ｎ＋１）Ｖｔ ……（式２）
従って、チャージポンプ式昇圧回路２０１によれば、チャージポンプ列２３の段数ｎを適宜設定することにより、必要なマイナス電位の出力電圧HVOUTを得ることができる。
【００３２】
尚、各トランジスタTD２〜TDｎは、昇圧速度を速くすると同時に、α×ＶDDが小さい場合に昇圧効率を向上させる機能を有する。つまり、各トランジスタTD２〜TDｎのしきい値電圧をＶTとすると、各トランジスタTD２〜TDｎを設けることにより、初期状態において、各ノードＮ２〜Ｎｎの電位はＶTとなる。それに対して、各トランジスタTD２〜TDｎを省いた場合には、初期状態において、各ノードＮ２〜Ｎｎの電位がＶTよりも高くなることがある。従って、各トランジスタTD２〜TDｎを設ければ、昇圧動作の開始後に各ノードＮ２〜Ｎｎの電位をＶTよりも確実に低くすることができる。すなわち、各トランジスタTD２〜TDｎは、各キャパシタＣ１〜Ｃｎに対して負の電荷を供給していることになる。
【００３３】
【発明が解決しようとする課題】
近年、電源電圧ＶDDは従来一般的であった５Ｖから３．３Ｖへと低電圧化が要求されている。それに伴って、プラス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路２１では、低い電源電圧ＶDDから必要な出力電圧HVOUTを得るために、チャージポンプ列２３の段数ｎが増える傾向にある。
【００３４】
また、マイナス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路２０１において、低いマイナス電位を得るには、チャージポンプ列２３の段数ｎを増やさなければならない。
各チャージポンプ式昇圧回路２１，２０１において、チャージポンプ列２３の段数ｎが増えると、各キャパシタＣ１〜Ｃｎの充放電電流が増えることから、チャージポンプ式昇圧回路２１の消費電力が増大するという問題がある。
【００３５】
本発明は上記問題点を解決するためになされたものであって、その目的は、低消費電力化が可能な昇圧回路を提供することにある。
【００３６】
【課題を解決するための手段】
請求項１に記載の発明は、キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続されたチャージポンプ列であって、そのチャージポンプ列は第１キャパシタ群と第２キャパシタ群とを含むことと、前記第１キャパシタ群の各キャパシタにカップリングを受けさせる第１ドライバと、前記第２キャパシタ群の各キャパシタにカップリングを受けさせる第２ドライバと、前記第１キャパシタ群と前記第２キャパシタ群との間でキャパシタンスカップリングを行わせるイコライザと、前記ドライバおよび前記イコライザの動作を制御する制御手段とを備えたチャージポンプ式昇圧回路であって、前記制御手段は、前記第１キャパシタ群が第１電位となっており、且つ、前記第２キャパシタ群が前記第１電位よりも低い第２電位となっているとき、前記イコライザによりキャパシタンスカップリングを行わせ、それにより生じる前記第１キャパシタ群の放電電流により前記第２キャパシタ群を充電した後に、前記第１ドライバにより前記カップリングを受けさせると共に、前記第２ドライバにより前記カップリングを受けさせることをその要旨とする。
【００３７】
従って、本発明によれば、第１キャパシタ群の放電電流を無駄に捨てることなく第２のキャパシタ群の充電電流に流用するため、各キャパシタの充放電電流を低減することが可能になり、低消費電力化を図ることができる。
請求項２に記載の発明は、キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続された第１チャージポンプ列と、キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続された第２チャージポンプ列と、前記第１チャージポンプ列の各キャパシタにカップリングを受けさせる第１ドライバと、前記第２チャージポンプ列の各キャパシタにカップリングを受けさせる第２ドライバと、前記第１チャージポンプ列の各キャパシタと前記第２チャージポンプ列の各キャパシタとの間でキャパシタンスカップリングを行わせるイコライザと、前記ドライバおよび前記イコライザの動作を制御する制御手段とを備えたチャージポンプ式昇圧回路であって、前記制御手段は、前記第１チャージポンプ列の各キャパシタが第１電位となっており、且つ、前記第２チャージポンプ列の各キャパシタが前記第１電位よりも低い第２電位となっているとき、前記イコライザによりキャパシタンスカップリングを行わせ、それにより生じる前記第１チャージポンプ列の各キャパシタの放電電流により前記第２チャージポンプ列の各キャパシタを充電した後に、前記第１ドライバにより前記カップリングを受けさせると共に、前記第２ドライバにより前記カップリングを受けさせることをその要旨とする。
【００３８】
従って、本発明によれば、第１チャージポンプ列の各キャパシタの放電電流を無駄に捨てることなく第２チャージポンプ列の各キャパシタの充電電流に流用するため、各キャパシタの充放電電流を低減することが可能になり、低消費電力化を図ることができる。
【００３９】
ところで、請求項３に記載の発明のように、請求項１または請求項２に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列は電源に接続され、前記ドライバは前記カップリングを受けさせることにより、前記スイッチング素子を介して前記チャージポンプ列の前記電源とは反対側の出力端子へ正の電荷を移動させ、前記チャージポンプ列の出力端子の電位を前記電源の電位よりも上昇させるようにしてもよい。
【００４０】
また、請求項４に記載の発明のように、請求項１または請求項２に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列は電源に接続され、前記ドライバは前記カップリングを受けさせることにより、前記スイッチング素子を介して前記チャージポンプ列の前記電源とは反対側の出力端子へ負の電荷を移動させ、前記チャージポンプ列の出力端子の電位をグランド電位よりも下降させるようにしてもよい。
【００４１】
請求項５に記載の発明は、請求項３に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列の各キャパシタに対して正の電荷を供給する電荷供給手段を備えたことをその要旨とする。
従って、本発明によれば、昇圧動作の初期状態において各キャパシタに対し正の電荷を供給することが可能になるため、昇圧速度を速くすると同時に、各キャパシタのカップリング比や電源電圧が低い場合でも昇圧効率を向上させることができる。
【００４２】
請求項６に記載の発明は、請求項４に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列の各キャパシタに対して負の電荷を供給する電荷供給手段を備えたことをその要旨とする。
従って、本発明によれば、昇圧動作の初期状態において各キャパシタに対し負の電荷を供給することが可能になるため、昇圧速度を速くすると同時に、各キャパシタのカップリング比や電源電圧が低い場合でも昇圧効率を向上させることができる。
【００４３】
請求項７に記載の発明は、請求項１〜６のいずれか１項に記載のチャージポンプ式昇圧回路において、前記第１ドライバによる前記カップリングを受けさせる動作と、前記第２ドライバによる前記カップリングを受けさせる動作とを、同時には行わないことをその要旨とする。
【００４４】
従って、本発明によれば、第１キャパシタ群（第１チャージポンプ列）と第２キャパシタ群（第２チャージポンプ列）のそれぞれの充放電電流および出力電流）のピーク値がずれるため、チャージポンプ式昇圧回路の出力電圧を安定化することができる。
【００４５】
尚、以下に述べる発明の実施の形態において、特許請求の範囲または課題を解決するための手段に記載の「第１キャパシタ群」はチャージポンプ列２３−１の各キャパシタＣ１〜Ｃｎに相当し、同じく「第２キャパシタ群」はチャージポンプ列２３−２の各キャパシタＣ１〜Ｃｎに相当し、同じく「スイッチング素子」はダイオード接続された各トランジスタＴ１〜Ｔｎに相当し、同じく「電荷供給手段」はダイオード接続された各トランジスタTD２〜TDｎに相当し、同じく「制御手段」は制御回路２に相当する。
【００４６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面と共に説明する。尚、本第１実施形態において、図５に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００４７】
図１に、本第１実施形態のチャージポンプ式昇圧回路を示す。
プラス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路１は、従来のチャージポンプ式昇圧回路２１から制御回路２４を除く同一構成の２組のチャージポンプ式昇圧回路，イコライザ２，制御回路３から構成されている。
【００４８】
以下、２組のチャージポンプ式昇圧回路を区別するため、それぞれの回路の符号に「−１」「−２」を付与して表記する。つまり、チャージポンプ式昇圧回路２１−１は第１ドライバ２２−１および第１チャージポンプ列２３−１から構成され、チャージポンプ式昇圧回路２１−２は第２ドライバ２２−２および第２チャージポンプ列２３−２から構成されている。
【００４９】
また、各ドライバ２２−１，２２−２のそれぞれのノードａ，ｂを区別するため、ドライバ２２−２についてはノード「Ａ」「Ｂ」と表記する。そして、各ドライバ２２−１，２２−２のそれぞれの制御信号a-1,a-2,b-1,b-2を区別するため、ドライバ２２−２については制御信号「A-1」「A-2」「B-1」「B-2」と表記する。
【００５０】
イコライザ２は、各ノードａ，Ａ間を接続するＮＭＯＳトランジスタＩ１と、各ノードａ，Ｂ間を接続するＮＭＯＳトランジスタＩ２と、各ノードｂ，Ａ間を接続するＮＭＯＳトランジスタＩ３と、各ノードｂ，Ｂ間を接続するＮＭＯＳトランジスタＩ４とから構成されている。各トランジスタＩ１〜Ｉ４のゲートにはそれぞれ各制御信号Ｓ１〜Ｓ４が入力される。
【００５１】
制御回路３は、各制御信号a-1,a-2,b-1,b-2，A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４を生成する。
チャージポンプ列２３−１のトランジスタＴｎのドレインと、チャージポンプ列２３−２のトランジスタＴｎのドレインとは接続され、それらのドレインからチャージポンプ式昇圧回路１の出力電圧HVOUTが出力される。つまり、各チャージポンプ列２３−１，２３−２の各トランジスタＴｎのドレインが、チャージポンプ式昇圧回路１の出力端子となる。尚、電源電圧ＶDDを正の方向に昇圧する原理はチャージポンプ式昇圧回路２１と同じであるため、説明を省略する。
【００５２】
次に、チャージポンプ式昇圧回路１の動作について説明する。
図２に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分および、それに対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
【００５３】
各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜進んでいる。
そのため、制御信号a-2が立ち下がるときに制御信号A-1が立ち上がり、制御信号a-1が立ち下がるときに制御信号A-2が立ち上がり、制御信号a-1が立ち上がるときに制御信号B-2が立ち下がり、制御信号a-2が立ち上がるときに制御信号B-1が立ち下がり、制御信号b-2が立ち下がるときに制御信号B-1が立ち上がり、制御信号b-1が立ち下がるときに制御信号B-2が立ち上がり、制御信号b-1が立ち上がるときに制御信号A-2が立ち下がり、制御信号b-2が立ち上がるときに制御信号A-1が立ち下がる。
【００５４】
各ドライバ２２−１，２２−２をそれぞれ構成する各ドライバ２５，２６はトライステート型である。
そして、制御信号a-1がハイレベル、制御信号a-2がローレベルとなって、ドライバ２２−１の各トランジスタDP１，DN１が共にオフし、ノードａがハイインピーダンスとなる期間ｔ１，ｔ２が設けられている。また、制御信号b-1がハイレベル、制御信号b-2がローレベルとなって、ドライバ２２−１の各トランジスタDP２，DN２が共にオフし、ノードｂがハイインピーダンスとなる期間ｔ３，ｔ４が設けられている。
【００５５】
同様に、制御信号A-1がハイレベル、制御信号A-2がローレベルとなって、ドライバ２２−２の各トランジスタDP１，DN１が共にオフし、ノードＡがハイインピーダンスとなる期間ｔ５，ｔ６が設けられている。また、制御信号B-1がハイレベル、制御信号B-2がローレベルとなって、ドライバ２２−２の各トランジスタDP２，DN２が共にオフし、ノードＢがハイインピーダンスとなる期間ｔ７，ｔ８が設けられている。
【００５６】
ここで、各制御信号a-1,a-2,b-1,b-2に対して各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜進んでいるため、期間ｔ１とｔ６、期間ｔ２とｔ７、期間ｔ３とｔ８、期間ｔ４とｔ５はそれぞれ合致している。
そして、制御信号a-2が立ち下がってから制御信号a-1が立ち下がるまでの期間ｔ１（制御信号A-1が立ち上がってから制御信号A-2が立ち上がるまでの期間ｔ６）、制御信号Ｓ１はハイレベルになりトランジスタＩ１がオンするため、各ノードａ，Ａが接続される。
【００５７】
そのため、ノードａに接続されているチャージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mと、ノードＡに接続されているチャージポンプ列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mとが、オンしたトランジスタＩ１を介して接続される。その結果、ノードＡに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ１を介して、ノードａに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ１，ｔ６が過ぎて、ノードａがハイレベルになると（ノードＡがローレベルになると）、ノードａに接続されているキャパシタは正のカップリングを受け、ノードＡに接続されているキャパシタは負のカップリングを受ける。
【００５８】
また、制御信号a-1が立ち上がってから制御信号a-2が立ち上がるまでの期間ｔ２（制御信号B-2が立ち下がってから制御信号B-1が立ち下がるまでの期間ｔ７）、制御信号Ｓ２はハイレベルになりトランジスタＩ２がオンするため、各ノードａ，Ｂが接続される。
【００５９】
そのため、ノードａに接続されているチャージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mと、ノードＢに接続されているチャージポンプ列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1とが、オンしたトランジスタＩ２を介して接続される。その結果、ノードａに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ２を介して、ノードＢに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ２，ｔ７が過ぎて、ノードＢがハイレベルになると（ノードａがローレベルになると）、ノードＢに接続されているキャパシタは正のカップリングを受け、ノードａに接続されているキャパシタは負のカップリングを受ける。
【００６０】
同様に、制御信号b-2が立ち下がってから制御信号b-1が立ち下がるまでの期間ｔ３（制御信号B-1が立ち上がってから制御信号B-2が立ち上がるまでの期間ｔ８）、制御信号Ｓ４はハイレベルになりトランジスタＩ４がオンするため、各ノードｂ，Ｂが接続される。
【００６１】
そのため、ノードｂに接続されているチャージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1と、ノードＢに接続されているチャージポンプ列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1とが、オンしたトランジスタＩ４を介して接続される。その結果、ノードＢに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ４を介して、ノードｂに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ３，ｔ８が過ぎて、ノードｂがハイレベルになると（ノードＢがローレベルになると）、ノードｂに接続されているキャパシタは正のカップリングを受け、ノードＢに接続されているキャパシタは負のカップリングを受ける。
【００６２】
また、制御信号b-1が立ち上がってから制御信号b-2が立ち上がるまでの期間ｔ４（制御信号A-2が立ち下がってから制御信号A-1が立ち下がるまでの期間ｔ５）、制御信号Ｓ３はハイレベルになりトランジスタＩ３がオンするため、各ノードｂ，Ａが接続される。
【００６３】
そのため、ノードｂに接続されているチャージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1と、ノードＡに接続されているチャージポンプ列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mとが、オンしたトランジスタＩ３を介して接続される。その結果、ノードｂに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ３を介して、ノードＡに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ４，ｔ５が過ぎて、ノードＡがハイレベルになると（ノードｂがローレベルになると）、ノードＡに接続されているキャパシタは正のカップリングを受け、ノードｂに接続されているキャパシタは負のカップリングを受ける。
【００６４】
このように、図２に示すタイミングチャートでは、まず、ノードＡに接続されているキャパシタの放電電流によってノードａに接続されているキャパシタを充電し、次に、ノードａに接続されているキャパシタの放電電流によってノードＢに接続されているキャパシタを充電し、続いて、ノードＢに接続されているキャパシタの放電電流によってノードｂに接続されているキャパシタを充電し、次に、ノードｂに接続されているキャパシタの放電電流によってノードＡに接続されているキャパシタを充電する。そして、この動作を繰り返し行う。
以上詳述したように、本第１実施形態においては、ドライバ２２−１，２２−２によってノードａ，ｂ，Ａ，Ｂを駆動してハイレベルにすることにより、そのハイレベルになったノードに接続された各キャパシタが正のカップリングを受ける。また、ドライバ２２−１，２２−２によってノードａ，ｂ，Ａ，Ｂを駆動してローレベルにすることにより、そのローレベルになったノードに接続された各キャパシタが負のカップリングを受ける。そして、ドライバ２２−１，２２−２がノードａ，ｂ，Ａ，Ｂをハイレベルまたはローレベルに駆動する前に、ノードａ，ｂ，Ａ，Ｂがハイインピーダンスとなっている期間ｔ１〜ｔ８にイコライザ２のトランジスタＩ１〜Ｉ４をオンすることにより、そのオンしたトランジスタＩ１〜Ｉ４を介して、チャージポンプ列２３−１の各キャパシタとチャージポンプ列２３−２の各キャパシタとの間でキャパシタンスカップリングによるイコライズが行われる。その結果、次に負のカップリングを受ける各キャパシタの放電電流により、次に正のカップリングを受ける各キャパシタが充電される。
【００６５】
つまり、本第１実施形態では、イコライザ２によりチャージポンプ列２３−１の各キャパシタとチャージポンプ列２３−２の各キャパシタとの間でキャパシタンスカップリングを行った後に、ドライバ２２−１，２２−２により各チャージポンプ列２３−１，２３−２内の各キャパシタがカップリングを受けるようにしている。
【００６６】
それに対して、従来のチャージポンプ式昇圧回路２１では、ドライバ２２によりチャージポンプ列２３内の各キャパシタだけがカップリングを受けるようにしている。そして、偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mの放電電流はノードａからトランジスタDN１を介してグランドに流れ、奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1の放電電流はノードｂからトランジスタDN２を介してグランドに流れる。つまり、従来のチャージポンプ式昇圧回路２１では、各キャパシタＣ１〜Ｃｎの放電電流をグランドに無駄に捨てていることになる。
【００６７】
しかし、本第１実施形態では、２組のチャージポンプ列２３−１，２３−２およびイコライザを設けることにより、一方のチャージポンプ列のキャパシタの放電電流を他方のチャージポンプ列のキャパシタの充電電流に流用することで、従来のチャージポンプ式昇圧回路２１で無駄に捨てていたキャパシタの放電電流を有効に活用しているわけである。
【００６８】
従って、本第１実施形態のチャージポンプ式昇圧回路１によれば、各チャージポンプ列２３−１，２３−２に接続されているキャパシタの充放電電流の総和を、従来のチャージポンプ式昇圧回路２１の半分にすることができる。そのため、本第１実施形態によれば、電源電圧ＶDDの低電圧化に伴って、各チャージポンプ列２３−１，２３−２の段数ｎを増やした場合でも、各キャパシタＣ１〜Ｃｎの充放電電流の増加を抑えることが可能になることから、消費電力を低減することができる。
【００６９】
また、図２から明らかなように、ノードａとノードＡの位相を９０゜ずらし、且つ、ノードｂとノードＢの位相を９０゜ずらしている。従って、各チャージポンプ列２３−１，２３−２のそれぞれの充放電電流および出力電流（各チャージポンプ列２３−１，２３−２の出力端子（トランジスタＴｎのドレイン）から流れる電流）のピーク値がずれるため、出力電圧HVOUTを安定化することができる。
【００７０】
（第２実施形態）
次に、本発明を具体化した第２実施形態を図面と共に説明する。尚、本第２実施形態において、図７に示した従来の形態および図１に示した第１実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００７１】
図３に、本第２実施形態のチャージポンプ式昇圧回路を示す。
マイナス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路１０１は、従来のチャージポンプ式昇圧回路２０１から制御回路２４を除く同一構成の２組のチャージポンプ式昇圧回路，イコライザ２，制御回路３から構成されている。尚、グランド電位を負の方向に昇圧する原理はチャージポンプ式昇圧回路２０１と同じであるため、説明を省略する。
【００７２】
次に、チャージポンプ式昇圧回路１０１の動作について説明する。
図４に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分および、それに対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
【００７３】
各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜進んでいる。
そのため、制御信号a-1が立ち上がるときに制御信号A-2が立ち下がり、制御信号a-2が立ち上がるときに制御信号A-1が立ち下がり、制御信号a-2が立ち下がるときに制御信号B-1が立ち上がり、制御信号a-1が立ち下がるときに制御信号B-2が立ち上がり、制御信号b-1が立ち上がるときに制御信号B-2が立ち下がり、制御信号b-2が立ち上がるときに制御信号B-1が立ち下がり、制御信号b-2が立ち下がるときに制御信号A-1が立ち上がり、制御信号b-1が立ち下がるときに制御信号A-2が立ち上がる。
【００７４】
尚、各期間ｔ１〜ｔ８および各制御信号Ｓ１〜Ｓ４の関係については、第１実施形態と同じである。
従って、本第２実施形態のチャージポンプ式昇圧回路１０１によれば、第１実施形態のチャージポンプ式昇圧回路１と同様の作用により、各チャージポンプ列２３−１，２３−２に接続されているキャパシタの充放電電流の総和を、従来のチャージポンプ式昇圧回路２０１の半分にすることができる。そのため、本第２実施形態によれば、各チャージポンプ列２３−１，２３−２の段数ｎを増やした場合でも、各キャパシタＣ１〜Ｃｎの充放電電流の増加を抑えることが可能になることから、消費電力を低減することができる。
【００７５】
ところで、上記各実施形態においては、説明を分かりやすくするために、「正のカップリング」「負のカップリング」という表現を用いたが、上記実施形態における動作の記述からも明らかなように、これは必ずしもプラス電位またはマイナス電位を意味するものではなく、相対的に電位の高い方を「正」、電位の低い方を「負」と表現しているに過ぎない。
【００７６】
尚、本発明は上記各実施形態に限定されるものではなく、以下のように変更してもよく、その場合でも、上記各実施形態と同様の作用および効果を得ることができる。
（１）上記各実施形態では２組のチャージポンプ式昇圧回路２１−１，２１−２を設けるようにしたが、同一構成のチャージポンプ式昇圧回路を３つ以上設けるようにしてもよい。
【００７７】
（２）各キャパシタＣ１〜Ｃｎは、ＭＯＳキャパシタに限らず、半導体基板上に形成された２層の高濃度不純物領域層の間に誘電体層となる低濃度不純物領域層が配置された構造のキャパシタや、２枚の電極の間に誘電体層が配置された構造のキャパシタなど、どのような構造としてもよい。
【００７８】
（３）各トランジスタTD２〜TDｎは、昇圧速度を速くすると同時に、α×ＶDDが小さい場合に昇圧効率を向上させる機能を有する。そのため、初期の昇圧速度が十分に速く、α×ＶDDが十分に大きい場合には、各トランジスタTD２〜TDｎを省いてもよい。また、各トランジスタTD２〜TDｍを残し、その他のトランジスタTDm+1〜TDｎを省く場合、残すトランジスタTD２〜TDｍの数を変更することにより、昇圧動作の初期の昇圧速度と昇圧効率とを調整することができる。
【００７９】
（４）上記各実施形態では各トランジスタＴ１〜Ｔｎ，TD１〜TDｎをダイオード接続するようにしたが、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎはＰＮ接合構造のダイオードに置き換えてもよい。
（５）各トランジスタＩ１〜Ｉ４は、ＮＭＯＳトランジスタに限らず、ＰＭＯＳトランジスタやバイポーラトランジスタなど、どのようなスイッチング素子によって構成してもよい。
【００８０】
（６）上記各実施形態では、ノードａとノードＡの位相を９０゜ずらし、且つ、ノードｂとノードＢの位相を９０゜ずらしているが、この位相のずれは９０゜に限らず適宜な角度に設定してもよい。
【図面の簡単な説明】
【図１】本発明を具体化した第１実施形態の回路図。
【図２】第１実施形態の動作を説明するためのタイミングチャート。
【図３】本発明を具体化した第２実施形態の回路図。
【図４】第２実施形態の動作を説明するためのタイミングチャート。
【図５】プラス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路の回路図。
【図６】図５に示すチャージポンプ式昇圧回路の動作を説明するためのタイミングチャート。
【図７】マイナス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路の回路図。
【図８】図７に示すチャージポンプ式昇圧回路の動作を説明するためのタイミングチャート。
【符号の説明】
１，２１，１０１，２０１，２１−１，２１−２…チャージポンプ式昇圧回路
２…イコライザ
３…制御回路
２２，２５，２６…ドライバ
２２−１…第１ドライバ
２２−２…第２ドライバ
２３…チャージポンプ列
２３−１…第１チャージポンプ列
２３−２…第２チャージポンプ列
Ｃ１〜Ｃｎ…キャパシタ
Ｔ１〜Ｔｎ，TD１〜TDｎ…ＭＯＳトランジスタ
Ｉ１〜Ｉ４…ＮＭＯＳトランジスタ
ＶDD…電源
【発明の属する技術分野】
本発明はチャージポンプ式昇圧回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電話や携帯情報端末などにおけるプログラムやデータの格納用メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read OnlyMemory ）の利用範囲がますます拡大している。ＥＥＰＲＯＭでは、データの書き込み時および消去時に十数Ｖの高電圧が必要であるため、チャージポンプ式昇圧回路を用いて数Ｖの電源電圧を正の方向に昇圧することで必要な高電圧を得るようにしている。
【０００３】
図５に、プラス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路を示す。
チャージポンプ式昇圧回路２１は、ドライバ２２，チャージポンプ列２３，制御回路２４から構成されている。
【０００４】
ドライバ２２は、ＣＭＯＳ構成の各ドライバ２５，２６から構成されている。ドライバ２５は、電源ＶDD（電源電圧ＶDD）とグランド間に直列接続されたＰＭＯＳトランジスタDP１およびＮＭＯＳトランジスタDN１から構成されている。トランジスタDP１のゲートには制御信号a-1が入力され、トランジスタDN１のゲートには制御信号a-2が入力される。また、ドライバ２６は、電源ＶDDとグランド間に直列接続されたＰＭＯＳトランジスタDP２およびＮＭＯＳトランジスタDN２から構成されている。トランジスタDP２のゲートには制御信号b-1が入力され、トランジスタDN２のゲートには制御信号b-2が入力される。尚、各制御信号a-1,a-2,b-1,b-2は制御回路２４によって生成される。
【０００５】
ｎ段（ｎは整数）のチャージポンプ列２３は、直列に接続されたｎ個のスイッチング素子としてのＮＭＯＳトランジスタＴ１〜Ｔｎと、ｎ個のキャパシタＣ１〜Ｃｎと、各ＮＭＯＳトランジスタTD１〜TDｎとから構成されている。尚、チャージポンプ列２３におけるｍ段目（ｍは整数。ｍ＜ｎ）は、ＮＭＯＳトランジスタＴｍおよびキャパシタＣｍから構成され、ＮＭＯＳトランジスタＴｍのソースがノードＮｍとなる。そして、トランジスタＴｎのドレインからチャージポンプ式昇圧回路２１の出力電圧HVOUTが出力される。つまり、トランジスタＴｎのドレインがチャージポンプ式昇圧回路２１の出力端子となる。
【０００６】
各キャパシタＣ１〜Ｃｎは、ＮＭＯＳトランジスタにより構成されるＭＯＳキャパシタによって具体化される。そして、各キャパシタＣ１〜Ｃｎの一方の電極を構成するＮＭＯＳトランジスタのゲートはそれぞれ、ノードＮ１〜Ｎｎに接続されている。また、各キャパシタＣ１〜Ｃｎのうち、奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1の他方の電極を構成するＮＭＯＳトランジスタのソースおよびドレインはドライバ２６の各トランジスタDP２，DN２間のノードｂに接続され、偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mの他方の電極を構成するＮＭＯＳトランジスタのソースおよびドレインはドライバ２５の各トランジスタDP１，DN１間のノードａに接続されている。
【０００７】
各ノードＮ１〜Ｎｎはそれぞれ各トランジスタＴ１〜Ｔｎのゲートに接続されている。また、各ノードＮ１〜Ｎｎはそれぞれ各トランジスタTD１〜TDｎを介して電源ＶDDに接続され、各トランジスタTD１〜TDｎのゲートも電源ＶDDに接続されている。つまり、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎはダイオード接続され、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎのソースはダイオードのアノードとして機能し、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎのドレインはダイオードのカソードとして機能する。
【０００８】
尚、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎおよび各キャパシタＣ１〜Ｃｎを構成するＮＭＯＳトランジスタには高電圧が印加されるため、高耐圧構造になっている。
次に、チャージポンプ式昇圧回路２１の動作について説明する。
【０００９】
図６に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分のタイミングチャートを示す。
ドライバ２２を構成する各ドライバ２５，２６はトライステート型である。そして、制御信号a-1がハイレベル、制御信号a-2がローレベルとなって、各トランジスタDP１，DN１が共にオフし、ノードａがハイインピーダンスとなる期間ｔ１，ｔ２が設けられている。また、制御信号b-1がハイレベル、制御信号b-2がローレベルとなって、各トランジスタDP２，DN２が共にオフし、ノードｂがハイインピーダンスとなる期間ｔ３，ｔ４が設けられている。
【００１０】
まず、初期状態においては、各トランジスタDP１，DP２がオフ、各トランジスタDN１，DN２がオンしており、各ノードａ，ｂは共にローレベルになっている。そして、制御信号a-2が立ち下がってトランジスタDN１がオフし、続いて、制御信号a-1が立ち下がってトランジスタDP１がオンすると、ノードａが立ち上がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは正のカップリングを受けて、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位が上昇する。そのため、偶数番目のトランジスタＴ２，Ｔ４…Ｔ2mがオンして、偶数番目のノードＮ２，Ｎ４…Ｎ2mより１つ番号の多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に正電荷が移動する。
【００１１】
次に、制御信号a-1が立ち上がってトランジスタDP１がオフし、続いて、制御信号a-2が立ち上がってトランジスタDN１がオンすると、ノードａが立ち下がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受ける。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位は下降する。
【００１２】
次に、制御信号b-2が立ち下がってトランジスタDN２がオフし、続いて、制御信号b-1が立ち下がってトランジスタDP２がオンすると、ノードｂが立ち上がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受けて、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が上昇する。そのため、奇数番目のトランジスタＴ１，Ｔ３…Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ2m+2に正電荷が移動する。
【００１３】
次に、制御信号b-1が立ち上がってトランジスタDP２がオフし、続いて、制御信号b-2が立ち上がってトランジスタDN２がオンすると、ノードｂが立ち下がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受ける。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位は下降する。
【００１４】
以上の動作を１サイクルとして繰り返し行う。
ここで、各キャパシタＣ１〜Ｃｎのカップリング比をαとし、各トランジスタＴ１〜Ｔｎ，TD１のしきい値電圧をＶｔとする。すると、以上の動作を１サイクルとして繰り返し行うことにより、各ノードＮ２〜Ｎｎの電位はそれぞれ、そのノードよりも１つ番号の少ないノードＮ１〜Ｎn-1の電位よりもαＶDD−Ｖｔだけ上昇する。つまり、チャージポンプ列２３の各段当たりの電圧ゲインはαＶDD−Ｖｔになる。
【００１５】
例えば、ノードＮ１の元々の電位は、電源電圧ＶDDからトランジスタTD１のしきい値電圧Ｖｔを差し引いた電位（ＶDD−Ｖｔ）である。そのため、ノードＮ２の電位は、ノードＮ１の元々の電位（ＶDD−Ｖｔ）にαＶDD−Ｖｔを加えた電位である（α＋１）ＶDD−２Ｖｔになる。同様にして、ノードＮ３の電位は、ノードＮ２の電位（（α＋１）ＶDD−２Ｖｔ）にαＶDD−Ｖｔを加えた電位である（α＋２）ＶDD−３Ｖｔになる。
【００１６】
このようにチャージポンピング動作により、電源ＶDDからトランジスタＴｎのドレイン（出力端子）へ正の電荷がチャージポンプ列２３の各段毎に順次移動され、チャージポンプ列２３の１段毎にαＶDD−Ｖｔだけ電位が上昇するため、ｎ段のチャージポンプ列２３における出力電圧HVOUTの到達しうる最大値HVOUT(max)は式（１）に示すようになる。
【００１７】
HVOUT(max)＝（α＋ｎ）ＶDD−（ｎ＋１）Ｖｔ ……（式１）
従って、チャージポンプ式昇圧回路２１によれば、チャージポンプ列２３の段数ｎを適宜設定することにより、必要なプラス電位の出力電圧HVOUTを得ることができる。
【００１８】
尚、各トランジスタTD２〜TDｎは、昇圧速度を速くすると同時に、α×ＶDDが小さい場合に昇圧効率を向上させる機能を有する。つまり、各トランジスタTD２〜TDｎのしきい値電圧をＶTとすると、各トランジスタTD２〜TDｎを設けることにより、初期状態において、各ノードＮ２〜Ｎｎの電位はＶDD−ＶTとなる。それに対して、各トランジスタTD２〜TDｎを省いた場合には、初期状態において、各ノードＮ２〜Ｎｎの電位がＶDD−ＶTよりも低くなることがある。従って、各トランジスタTD２〜TDｎを設ければ、昇圧動作の開始後に各ノードＮ２〜Ｎｎの電位をＶDD−ＶTよりも確実に高くすることができる。すなわち、各トランジスタTD２〜TDｎは、各キャパシタＣ１〜Ｃｎに対して正の電荷を供給していることになる。
【００１９】
ところで、ＥＥＰＲＯＭには、メモリセルアレイの全体でデータの消去を行うか、あるいは、メモリセルアレイを任意のブロックに分けて各ブロック単位でデータの消去を行うフラッシュＥＥＰＲＯＭがある。このフラッシュＥＥＰＲＯＭはフラッシュメモリとも呼ばれ、大容量化，低消費電力化，高速化が可能で耐衝撃性に優れるという特徴を有することから、種々の携帯機器で使用されている。フラッシュＥＥＰＲＯＭには、データの書き込み時および消去時にマイナス電位を必要とする形式のものがあるが、そのような形式では、チャージポンプ式昇圧回路を用いてグランド電位（＝０Ｖ）を負の方向に昇圧することで必要なマイナス電位を得るようにしている。
【００２０】
図７に、マイナス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路を示す。図７に示すチャージポンプ式昇圧回路において、図５に示したチャージポンプ式昇圧回路２１と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００２１】
図７に示すチャージポンプ式昇圧回路２０１において、図５に示したチャージポンプ式昇圧回路２１と異なるのは、以下の点だけである。
（ａ）各トランジスタＴ１〜Ｔｎ，TD１〜TDｎが、ＮＭＯＳトランジスタではなくＰＭＯＳトランジスタによって構成されている。このＰＭＯＳトランジスタには高電圧が印加されるため、高耐圧構造になっている。
【００２２】
（ｂ）各キャパシタＣ１〜Ｃｎが、ＮＭＯＳトランジスタにより構成されるＭＯＳキャパシタではなく、ＰＭＯＳトランジスタにより構成されるＭＯＳキャパシタによって具体化されている。
（ｃ）各ノードＮ１〜Ｎｎはそれぞれ各ＰＭＯＳトランジスタTD１〜TDｎを介してグランドに接続され、各ＰＭＯＳトランジスタTD１〜TDｎのゲートもグランドに接続されている。
【００２３】
次に、チャージポンプ式昇圧回路２０１の動作について説明する。
図８に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分のタイミングチャートを示す。
まず、初期状態においては、各トランジスタDP１，DP２がオフ、各トランジスタDN１，DN２がオンしており、各ノードａ，ｂは共にハイレベルになっている。
【００２４】
そして、制御信号a-1が立ち上がってトランジスタDP１がオフし、続いて、制御信号a-2が立ち上がってトランジスタDN１がオンすると、ノードａが立ち下がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは負のカップリングを受けて、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位が下降する。そのため、偶数番目のトランジスタＴ２，Ｔ４…Ｔ2mがオンして、偶数番目のノードＮ２，Ｎ４…Ｎ2mより１つ番号の多い奇数番目のノードＮ３，Ｎ５…Ｎ2m+1に負電荷が移動する。
【００２５】
次に、制御信号a-2が立ち下がってトランジスタDN１がオフし、続いて、制御信号a-1が立ち下がってトランジスタDP１がオンすると、ノードａが立ち上がる。すると、ノードａに接続されている偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mは正のカップリングを受ける。そのため、偶数番目のノードＮ２，Ｎ４…Ｎ2mの電位は上昇する。
【００２６】
次に、制御信号b-1が立ち上がってトランジスタDP２がオフし、続いて、制御信号b-2が立ち上がってトランジスタDN２がオンすると、ノードｂが立ち下がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は負のカップリングを受けて、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位が下降する。そのため、奇数番目のトランジスタＴ１，Ｔ３…Ｔ2m+1がオンして、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1より１つ番号の多い偶数番目のノードＮ２，Ｎ４…Ｎ2m+2に負電荷が移動する。
【００２７】
次に、制御信号b-2が立ち下がってトランジスタDN２がオフし、続いて、制御信号b-1が立ち下がってトランジスタDP２がオンすると、ノードｂが立ち上がる。すると、ノードｂに接続されている奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1は正のカップリングを受ける。そのため、奇数番目のノードＮ１，Ｎ３…Ｎ2m+1の電位は上昇する。
【００２８】
以上の動作を１サイクルとして繰り返し行うことにより、各ノードＮ２〜Ｎｎの電位はそれぞれ、そのノードよりも１つ番号の少ないノードＮ１〜Ｎn-1の電位よりも−αＶDD＋Ｖｔだけ変動する。つまり、チャージポンプ列２３の各段当たりの電圧ゲインは−αＶDD＋Ｖｔになる。
【００２９】
例えば、ノードＮ１の元々の電位はグランド電位にトランジスタTD１のしきい値電圧Ｖｔを加えた電位（＝０Ｖ＋Ｖｔ）である。そのため、ノードＮ２の電位は、ノードＮ１の元々の電位（０Ｖ＋Ｖｔ）から−αＶDD＋Ｖｔだけ変動した電位である−αＶDD＋２Ｖｔになる。同様にして、ノードＮ３の電位は、ノードＮ２の電位（−αＶDD＋２Ｖｔ）から−αＶDD＋Ｖｔだけ変動した電位である−２αＶDD＋３Ｖｔになる。
【００３０】
このようなチャージポンピング動作により、電源ＶDDからトランジスタＴｎのドレイン（出力端子）へ負の電荷がチャージポンプ列２３の各段毎に順次移動され、チャージポンプ列２３の１段毎に−αＶDD＋Ｖｔだけ電位が下降するため、ｎ段のチャージポンプ列２３における出力電圧HVOUTの到達しうる最大値HVOUT(max)は式（２）に示すようになる。
【００３１】
HVOUT(max)＝−ｎαＶDD＋（ｎ＋１）Ｖｔ ……（式２）
従って、チャージポンプ式昇圧回路２０１によれば、チャージポンプ列２３の段数ｎを適宜設定することにより、必要なマイナス電位の出力電圧HVOUTを得ることができる。
【００３２】
尚、各トランジスタTD２〜TDｎは、昇圧速度を速くすると同時に、α×ＶDDが小さい場合に昇圧効率を向上させる機能を有する。つまり、各トランジスタTD２〜TDｎのしきい値電圧をＶTとすると、各トランジスタTD２〜TDｎを設けることにより、初期状態において、各ノードＮ２〜Ｎｎの電位はＶTとなる。それに対して、各トランジスタTD２〜TDｎを省いた場合には、初期状態において、各ノードＮ２〜Ｎｎの電位がＶTよりも高くなることがある。従って、各トランジスタTD２〜TDｎを設ければ、昇圧動作の開始後に各ノードＮ２〜Ｎｎの電位をＶTよりも確実に低くすることができる。すなわち、各トランジスタTD２〜TDｎは、各キャパシタＣ１〜Ｃｎに対して負の電荷を供給していることになる。
【００３３】
【発明が解決しようとする課題】
近年、電源電圧ＶDDは従来一般的であった５Ｖから３．３Ｖへと低電圧化が要求されている。それに伴って、プラス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路２１では、低い電源電圧ＶDDから必要な出力電圧HVOUTを得るために、チャージポンプ列２３の段数ｎが増える傾向にある。
【００３４】
また、マイナス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路２０１において、低いマイナス電位を得るには、チャージポンプ列２３の段数ｎを増やさなければならない。
各チャージポンプ式昇圧回路２１，２０１において、チャージポンプ列２３の段数ｎが増えると、各キャパシタＣ１〜Ｃｎの充放電電流が増えることから、チャージポンプ式昇圧回路２１の消費電力が増大するという問題がある。
【００３５】
本発明は上記問題点を解決するためになされたものであって、その目的は、低消費電力化が可能な昇圧回路を提供することにある。
【００３６】
【課題を解決するための手段】
請求項１に記載の発明は、キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続されたチャージポンプ列であって、そのチャージポンプ列は第１キャパシタ群と第２キャパシタ群とを含むことと、前記第１キャパシタ群の各キャパシタにカップリングを受けさせる第１ドライバと、前記第２キャパシタ群の各キャパシタにカップリングを受けさせる第２ドライバと、前記第１キャパシタ群と前記第２キャパシタ群との間でキャパシタンスカップリングを行わせるイコライザと、前記ドライバおよび前記イコライザの動作を制御する制御手段とを備えたチャージポンプ式昇圧回路であって、前記制御手段は、前記第１キャパシタ群が第１電位となっており、且つ、前記第２キャパシタ群が前記第１電位よりも低い第２電位となっているとき、前記イコライザによりキャパシタンスカップリングを行わせ、それにより生じる前記第１キャパシタ群の放電電流により前記第２キャパシタ群を充電した後に、前記第１ドライバにより前記カップリングを受けさせると共に、前記第２ドライバにより前記カップリングを受けさせることをその要旨とする。
【００３７】
従って、本発明によれば、第１キャパシタ群の放電電流を無駄に捨てることなく第２のキャパシタ群の充電電流に流用するため、各キャパシタの充放電電流を低減することが可能になり、低消費電力化を図ることができる。
請求項２に記載の発明は、キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続された第１チャージポンプ列と、キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続された第２チャージポンプ列と、前記第１チャージポンプ列の各キャパシタにカップリングを受けさせる第１ドライバと、前記第２チャージポンプ列の各キャパシタにカップリングを受けさせる第２ドライバと、前記第１チャージポンプ列の各キャパシタと前記第２チャージポンプ列の各キャパシタとの間でキャパシタンスカップリングを行わせるイコライザと、前記ドライバおよび前記イコライザの動作を制御する制御手段とを備えたチャージポンプ式昇圧回路であって、前記制御手段は、前記第１チャージポンプ列の各キャパシタが第１電位となっており、且つ、前記第２チャージポンプ列の各キャパシタが前記第１電位よりも低い第２電位となっているとき、前記イコライザによりキャパシタンスカップリングを行わせ、それにより生じる前記第１チャージポンプ列の各キャパシタの放電電流により前記第２チャージポンプ列の各キャパシタを充電した後に、前記第１ドライバにより前記カップリングを受けさせると共に、前記第２ドライバにより前記カップリングを受けさせることをその要旨とする。
【００３８】
従って、本発明によれば、第１チャージポンプ列の各キャパシタの放電電流を無駄に捨てることなく第２チャージポンプ列の各キャパシタの充電電流に流用するため、各キャパシタの充放電電流を低減することが可能になり、低消費電力化を図ることができる。
【００３９】
ところで、請求項３に記載の発明のように、請求項１または請求項２に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列は電源に接続され、前記ドライバは前記カップリングを受けさせることにより、前記スイッチング素子を介して前記チャージポンプ列の前記電源とは反対側の出力端子へ正の電荷を移動させ、前記チャージポンプ列の出力端子の電位を前記電源の電位よりも上昇させるようにしてもよい。
【００４０】
また、請求項４に記載の発明のように、請求項１または請求項２に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列は電源に接続され、前記ドライバは前記カップリングを受けさせることにより、前記スイッチング素子を介して前記チャージポンプ列の前記電源とは反対側の出力端子へ負の電荷を移動させ、前記チャージポンプ列の出力端子の電位をグランド電位よりも下降させるようにしてもよい。
【００４１】
請求項５に記載の発明は、請求項３に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列の各キャパシタに対して正の電荷を供給する電荷供給手段を備えたことをその要旨とする。
従って、本発明によれば、昇圧動作の初期状態において各キャパシタに対し正の電荷を供給することが可能になるため、昇圧速度を速くすると同時に、各キャパシタのカップリング比や電源電圧が低い場合でも昇圧効率を向上させることができる。
【００４２】
請求項６に記載の発明は、請求項４に記載のチャージポンプ式昇圧回路において、前記チャージポンプ列の各キャパシタに対して負の電荷を供給する電荷供給手段を備えたことをその要旨とする。
従って、本発明によれば、昇圧動作の初期状態において各キャパシタに対し負の電荷を供給することが可能になるため、昇圧速度を速くすると同時に、各キャパシタのカップリング比や電源電圧が低い場合でも昇圧効率を向上させることができる。
【００４３】
請求項７に記載の発明は、請求項１〜６のいずれか１項に記載のチャージポンプ式昇圧回路において、前記第１ドライバによる前記カップリングを受けさせる動作と、前記第２ドライバによる前記カップリングを受けさせる動作とを、同時には行わないことをその要旨とする。
【００４４】
従って、本発明によれば、第１キャパシタ群（第１チャージポンプ列）と第２キャパシタ群（第２チャージポンプ列）のそれぞれの充放電電流および出力電流）のピーク値がずれるため、チャージポンプ式昇圧回路の出力電圧を安定化することができる。
【００４５】
尚、以下に述べる発明の実施の形態において、特許請求の範囲または課題を解決するための手段に記載の「第１キャパシタ群」はチャージポンプ列２３−１の各キャパシタＣ１〜Ｃｎに相当し、同じく「第２キャパシタ群」はチャージポンプ列２３−２の各キャパシタＣ１〜Ｃｎに相当し、同じく「スイッチング素子」はダイオード接続された各トランジスタＴ１〜Ｔｎに相当し、同じく「電荷供給手段」はダイオード接続された各トランジスタTD２〜TDｎに相当し、同じく「制御手段」は制御回路２に相当する。
【００４６】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面と共に説明する。尚、本第１実施形態において、図５に示した従来の形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００４７】
図１に、本第１実施形態のチャージポンプ式昇圧回路を示す。
プラス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路１は、従来のチャージポンプ式昇圧回路２１から制御回路２４を除く同一構成の２組のチャージポンプ式昇圧回路，イコライザ２，制御回路３から構成されている。
【００４８】
以下、２組のチャージポンプ式昇圧回路を区別するため、それぞれの回路の符号に「−１」「−２」を付与して表記する。つまり、チャージポンプ式昇圧回路２１−１は第１ドライバ２２−１および第１チャージポンプ列２３−１から構成され、チャージポンプ式昇圧回路２１−２は第２ドライバ２２−２および第２チャージポンプ列２３−２から構成されている。
【００４９】
また、各ドライバ２２−１，２２−２のそれぞれのノードａ，ｂを区別するため、ドライバ２２−２についてはノード「Ａ」「Ｂ」と表記する。そして、各ドライバ２２−１，２２−２のそれぞれの制御信号a-1,a-2,b-1,b-2を区別するため、ドライバ２２−２については制御信号「A-1」「A-2」「B-1」「B-2」と表記する。
【００５０】
イコライザ２は、各ノードａ，Ａ間を接続するＮＭＯＳトランジスタＩ１と、各ノードａ，Ｂ間を接続するＮＭＯＳトランジスタＩ２と、各ノードｂ，Ａ間を接続するＮＭＯＳトランジスタＩ３と、各ノードｂ，Ｂ間を接続するＮＭＯＳトランジスタＩ４とから構成されている。各トランジスタＩ１〜Ｉ４のゲートにはそれぞれ各制御信号Ｓ１〜Ｓ４が入力される。
【００５１】
制御回路３は、各制御信号a-1,a-2,b-1,b-2，A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４を生成する。
チャージポンプ列２３−１のトランジスタＴｎのドレインと、チャージポンプ列２３−２のトランジスタＴｎのドレインとは接続され、それらのドレインからチャージポンプ式昇圧回路１の出力電圧HVOUTが出力される。つまり、各チャージポンプ列２３−１，２３−２の各トランジスタＴｎのドレインが、チャージポンプ式昇圧回路１の出力端子となる。尚、電源電圧ＶDDを正の方向に昇圧する原理はチャージポンプ式昇圧回路２１と同じであるため、説明を省略する。
【００５２】
次に、チャージポンプ式昇圧回路１の動作について説明する。
図２に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分および、それに対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
【００５３】
各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜進んでいる。
そのため、制御信号a-2が立ち下がるときに制御信号A-1が立ち上がり、制御信号a-1が立ち下がるときに制御信号A-2が立ち上がり、制御信号a-1が立ち上がるときに制御信号B-2が立ち下がり、制御信号a-2が立ち上がるときに制御信号B-1が立ち下がり、制御信号b-2が立ち下がるときに制御信号B-1が立ち上がり、制御信号b-1が立ち下がるときに制御信号B-2が立ち上がり、制御信号b-1が立ち上がるときに制御信号A-2が立ち下がり、制御信号b-2が立ち上がるときに制御信号A-1が立ち下がる。
【００５４】
各ドライバ２２−１，２２−２をそれぞれ構成する各ドライバ２５，２６はトライステート型である。
そして、制御信号a-1がハイレベル、制御信号a-2がローレベルとなって、ドライバ２２−１の各トランジスタDP１，DN１が共にオフし、ノードａがハイインピーダンスとなる期間ｔ１，ｔ２が設けられている。また、制御信号b-1がハイレベル、制御信号b-2がローレベルとなって、ドライバ２２−１の各トランジスタDP２，DN２が共にオフし、ノードｂがハイインピーダンスとなる期間ｔ３，ｔ４が設けられている。
【００５５】
同様に、制御信号A-1がハイレベル、制御信号A-2がローレベルとなって、ドライバ２２−２の各トランジスタDP１，DN１が共にオフし、ノードＡがハイインピーダンスとなる期間ｔ５，ｔ６が設けられている。また、制御信号B-1がハイレベル、制御信号B-2がローレベルとなって、ドライバ２２−２の各トランジスタDP２，DN２が共にオフし、ノードＢがハイインピーダンスとなる期間ｔ７，ｔ８が設けられている。
【００５６】
ここで、各制御信号a-1,a-2,b-1,b-2に対して各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜進んでいるため、期間ｔ１とｔ６、期間ｔ２とｔ７、期間ｔ３とｔ８、期間ｔ４とｔ５はそれぞれ合致している。
そして、制御信号a-2が立ち下がってから制御信号a-1が立ち下がるまでの期間ｔ１（制御信号A-1が立ち上がってから制御信号A-2が立ち上がるまでの期間ｔ６）、制御信号Ｓ１はハイレベルになりトランジスタＩ１がオンするため、各ノードａ，Ａが接続される。
【００５７】
そのため、ノードａに接続されているチャージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mと、ノードＡに接続されているチャージポンプ列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mとが、オンしたトランジスタＩ１を介して接続される。その結果、ノードＡに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ１を介して、ノードａに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ１，ｔ６が過ぎて、ノードａがハイレベルになると（ノードＡがローレベルになると）、ノードａに接続されているキャパシタは正のカップリングを受け、ノードＡに接続されているキャパシタは負のカップリングを受ける。
【００５８】
また、制御信号a-1が立ち上がってから制御信号a-2が立ち上がるまでの期間ｔ２（制御信号B-2が立ち下がってから制御信号B-1が立ち下がるまでの期間ｔ７）、制御信号Ｓ２はハイレベルになりトランジスタＩ２がオンするため、各ノードａ，Ｂが接続される。
【００５９】
そのため、ノードａに接続されているチャージポンプ列２３−１の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mと、ノードＢに接続されているチャージポンプ列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1とが、オンしたトランジスタＩ２を介して接続される。その結果、ノードａに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ２を介して、ノードＢに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ２，ｔ７が過ぎて、ノードＢがハイレベルになると（ノードａがローレベルになると）、ノードＢに接続されているキャパシタは正のカップリングを受け、ノードａに接続されているキャパシタは負のカップリングを受ける。
【００６０】
同様に、制御信号b-2が立ち下がってから制御信号b-1が立ち下がるまでの期間ｔ３（制御信号B-1が立ち上がってから制御信号B-2が立ち上がるまでの期間ｔ８）、制御信号Ｓ４はハイレベルになりトランジスタＩ４がオンするため、各ノードｂ，Ｂが接続される。
【００６１】
そのため、ノードｂに接続されているチャージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1と、ノードＢに接続されているチャージポンプ列２３−２の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1とが、オンしたトランジスタＩ４を介して接続される。その結果、ノードＢに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ４を介して、ノードｂに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ３，ｔ８が過ぎて、ノードｂがハイレベルになると（ノードＢがローレベルになると）、ノードｂに接続されているキャパシタは正のカップリングを受け、ノードＢに接続されているキャパシタは負のカップリングを受ける。
【００６２】
また、制御信号b-1が立ち上がってから制御信号b-2が立ち上がるまでの期間ｔ４（制御信号A-2が立ち下がってから制御信号A-1が立ち下がるまでの期間ｔ５）、制御信号Ｓ３はハイレベルになりトランジスタＩ３がオンするため、各ノードｂ，Ａが接続される。
【００６３】
そのため、ノードｂに接続されているチャージポンプ列２３−１の奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1と、ノードＡに接続されているチャージポンプ列２３−２の偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mとが、オンしたトランジスタＩ３を介して接続される。その結果、ノードｂに接続されているキャパシタに蓄積されている電荷が、オンしたトランジスタＩ３を介して、ノードＡに接続されているキャパシタに移動して蓄積される。尚、この期間ｔ４，ｔ５が過ぎて、ノードＡがハイレベルになると（ノードｂがローレベルになると）、ノードＡに接続されているキャパシタは正のカップリングを受け、ノードｂに接続されているキャパシタは負のカップリングを受ける。
【００６４】
このように、図２に示すタイミングチャートでは、まず、ノードＡに接続されているキャパシタの放電電流によってノードａに接続されているキャパシタを充電し、次に、ノードａに接続されているキャパシタの放電電流によってノードＢに接続されているキャパシタを充電し、続いて、ノードＢに接続されているキャパシタの放電電流によってノードｂに接続されているキャパシタを充電し、次に、ノードｂに接続されているキャパシタの放電電流によってノードＡに接続されているキャパシタを充電する。そして、この動作を繰り返し行う。
以上詳述したように、本第１実施形態においては、ドライバ２２−１，２２−２によってノードａ，ｂ，Ａ，Ｂを駆動してハイレベルにすることにより、そのハイレベルになったノードに接続された各キャパシタが正のカップリングを受ける。また、ドライバ２２−１，２２−２によってノードａ，ｂ，Ａ，Ｂを駆動してローレベルにすることにより、そのローレベルになったノードに接続された各キャパシタが負のカップリングを受ける。そして、ドライバ２２−１，２２−２がノードａ，ｂ，Ａ，Ｂをハイレベルまたはローレベルに駆動する前に、ノードａ，ｂ，Ａ，Ｂがハイインピーダンスとなっている期間ｔ１〜ｔ８にイコライザ２のトランジスタＩ１〜Ｉ４をオンすることにより、そのオンしたトランジスタＩ１〜Ｉ４を介して、チャージポンプ列２３−１の各キャパシタとチャージポンプ列２３−２の各キャパシタとの間でキャパシタンスカップリングによるイコライズが行われる。その結果、次に負のカップリングを受ける各キャパシタの放電電流により、次に正のカップリングを受ける各キャパシタが充電される。
【００６５】
つまり、本第１実施形態では、イコライザ２によりチャージポンプ列２３−１の各キャパシタとチャージポンプ列２３−２の各キャパシタとの間でキャパシタンスカップリングを行った後に、ドライバ２２−１，２２−２により各チャージポンプ列２３−１，２３−２内の各キャパシタがカップリングを受けるようにしている。
【００６６】
それに対して、従来のチャージポンプ式昇圧回路２１では、ドライバ２２によりチャージポンプ列２３内の各キャパシタだけがカップリングを受けるようにしている。そして、偶数番目のキャパシタＣ２，Ｃ４…Ｃ2mの放電電流はノードａからトランジスタDN１を介してグランドに流れ、奇数番目のキャパシタＣ１，Ｃ３…Ｃ2m+1の放電電流はノードｂからトランジスタDN２を介してグランドに流れる。つまり、従来のチャージポンプ式昇圧回路２１では、各キャパシタＣ１〜Ｃｎの放電電流をグランドに無駄に捨てていることになる。
【００６７】
しかし、本第１実施形態では、２組のチャージポンプ列２３−１，２３−２およびイコライザを設けることにより、一方のチャージポンプ列のキャパシタの放電電流を他方のチャージポンプ列のキャパシタの充電電流に流用することで、従来のチャージポンプ式昇圧回路２１で無駄に捨てていたキャパシタの放電電流を有効に活用しているわけである。
【００６８】
従って、本第１実施形態のチャージポンプ式昇圧回路１によれば、各チャージポンプ列２３−１，２３−２に接続されているキャパシタの充放電電流の総和を、従来のチャージポンプ式昇圧回路２１の半分にすることができる。そのため、本第１実施形態によれば、電源電圧ＶDDの低電圧化に伴って、各チャージポンプ列２３−１，２３−２の段数ｎを増やした場合でも、各キャパシタＣ１〜Ｃｎの充放電電流の増加を抑えることが可能になることから、消費電力を低減することができる。
【００６９】
また、図２から明らかなように、ノードａとノードＡの位相を９０゜ずらし、且つ、ノードｂとノードＢの位相を９０゜ずらしている。従って、各チャージポンプ列２３−１，２３−２のそれぞれの充放電電流および出力電流（各チャージポンプ列２３−１，２３−２の出力端子（トランジスタＴｎのドレイン）から流れる電流）のピーク値がずれるため、出力電圧HVOUTを安定化することができる。
【００７０】
（第２実施形態）
次に、本発明を具体化した第２実施形態を図面と共に説明する。尚、本第２実施形態において、図７に示した従来の形態および図１に示した第１実施形態と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
【００７１】
図３に、本第２実施形態のチャージポンプ式昇圧回路を示す。
マイナス電位の昇圧電圧を得るためのチャージポンプ式昇圧回路１０１は、従来のチャージポンプ式昇圧回路２０１から制御回路２４を除く同一構成の２組のチャージポンプ式昇圧回路，イコライザ２，制御回路３から構成されている。尚、グランド電位を負の方向に昇圧する原理はチャージポンプ式昇圧回路２０１と同じであるため、説明を省略する。
【００７２】
次に、チャージポンプ式昇圧回路１０１の動作について説明する。
図４に、各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2の１サイクル分および、それに対応する各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2，Ｓ１〜Ｓ４のタイミングチャートを示す。
【００７３】
各ノードａ，ｂおよび各制御信号a-1,a-2,b-1,b-2に対して、各ノードＡ，Ｂおよび各制御信号A-1,A-2,B-1,B-2のタイミングは９０゜進んでいる。
そのため、制御信号a-1が立ち上がるときに制御信号A-2が立ち下がり、制御信号a-2が立ち上がるときに制御信号A-1が立ち下がり、制御信号a-2が立ち下がるときに制御信号B-1が立ち上がり、制御信号a-1が立ち下がるときに制御信号B-2が立ち上がり、制御信号b-1が立ち上がるときに制御信号B-2が立ち下がり、制御信号b-2が立ち上がるときに制御信号B-1が立ち下がり、制御信号b-2が立ち下がるときに制御信号A-1が立ち上がり、制御信号b-1が立ち下がるときに制御信号A-2が立ち上がる。
【００７４】
尚、各期間ｔ１〜ｔ８および各制御信号Ｓ１〜Ｓ４の関係については、第１実施形態と同じである。
従って、本第２実施形態のチャージポンプ式昇圧回路１０１によれば、第１実施形態のチャージポンプ式昇圧回路１と同様の作用により、各チャージポンプ列２３−１，２３−２に接続されているキャパシタの充放電電流の総和を、従来のチャージポンプ式昇圧回路２０１の半分にすることができる。そのため、本第２実施形態によれば、各チャージポンプ列２３−１，２３−２の段数ｎを増やした場合でも、各キャパシタＣ１〜Ｃｎの充放電電流の増加を抑えることが可能になることから、消費電力を低減することができる。
【００７５】
ところで、上記各実施形態においては、説明を分かりやすくするために、「正のカップリング」「負のカップリング」という表現を用いたが、上記実施形態における動作の記述からも明らかなように、これは必ずしもプラス電位またはマイナス電位を意味するものではなく、相対的に電位の高い方を「正」、電位の低い方を「負」と表現しているに過ぎない。
【００７６】
尚、本発明は上記各実施形態に限定されるものではなく、以下のように変更してもよく、その場合でも、上記各実施形態と同様の作用および効果を得ることができる。
（１）上記各実施形態では２組のチャージポンプ式昇圧回路２１−１，２１−２を設けるようにしたが、同一構成のチャージポンプ式昇圧回路を３つ以上設けるようにしてもよい。
【００７７】
（２）各キャパシタＣ１〜Ｃｎは、ＭＯＳキャパシタに限らず、半導体基板上に形成された２層の高濃度不純物領域層の間に誘電体層となる低濃度不純物領域層が配置された構造のキャパシタや、２枚の電極の間に誘電体層が配置された構造のキャパシタなど、どのような構造としてもよい。
【００７８】
（３）各トランジスタTD２〜TDｎは、昇圧速度を速くすると同時に、α×ＶDDが小さい場合に昇圧効率を向上させる機能を有する。そのため、初期の昇圧速度が十分に速く、α×ＶDDが十分に大きい場合には、各トランジスタTD２〜TDｎを省いてもよい。また、各トランジスタTD２〜TDｍを残し、その他のトランジスタTDm+1〜TDｎを省く場合、残すトランジスタTD２〜TDｍの数を変更することにより、昇圧動作の初期の昇圧速度と昇圧効率とを調整することができる。
【００７９】
（４）上記各実施形態では各トランジスタＴ１〜Ｔｎ，TD１〜TDｎをダイオード接続するようにしたが、各トランジスタＴ１〜Ｔｎ，TD１〜TDｎはＰＮ接合構造のダイオードに置き換えてもよい。
（５）各トランジスタＩ１〜Ｉ４は、ＮＭＯＳトランジスタに限らず、ＰＭＯＳトランジスタやバイポーラトランジスタなど、どのようなスイッチング素子によって構成してもよい。
【００８０】
（６）上記各実施形態では、ノードａとノードＡの位相を９０゜ずらし、且つ、ノードｂとノードＢの位相を９０゜ずらしているが、この位相のずれは９０゜に限らず適宜な角度に設定してもよい。
【図面の簡単な説明】
【図１】本発明を具体化した第１実施形態の回路図。
【図２】第１実施形態の動作を説明するためのタイミングチャート。
【図３】本発明を具体化した第２実施形態の回路図。
【図４】第２実施形態の動作を説明するためのタイミングチャート。
【図５】プラス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路の回路図。
【図６】図５に示すチャージポンプ式昇圧回路の動作を説明するためのタイミングチャート。
【図７】マイナス電位の昇圧電圧を得るための従来のチャージポンプ式昇圧回路の回路図。
【図８】図７に示すチャージポンプ式昇圧回路の動作を説明するためのタイミングチャート。
【符号の説明】
１，２１，１０１，２０１，２１−１，２１−２…チャージポンプ式昇圧回路
２…イコライザ
３…制御回路
２２，２５，２６…ドライバ
２２−１…第１ドライバ
２２−２…第２ドライバ
２３…チャージポンプ列
２３−１…第１チャージポンプ列
２３−２…第２チャージポンプ列
Ｃ１〜Ｃｎ…キャパシタ
Ｔ１〜Ｔｎ，TD１〜TDｎ…ＭＯＳトランジスタ
Ｉ１〜Ｉ４…ＮＭＯＳトランジスタ
ＶDD…電源
Claims (7)
- キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続されたチャージポンプ列であって、そのチャージポンプ列は第１キャパシタ群と第２キャパシタ群とを含むことと、
前記第１キャパシタ群の各キャパシタにカップリングを受けさせる第１ドライバと、
前記第２キャパシタ群の各キャパシタにカップリングを受けさせる第２ドライバと、
前記第１キャパシタ群と前記第２キャパシタ群との間でキャパシタンスカップリングを行わせるイコライザと、
前記ドライバおよび前記イコライザの動作を制御する制御手段とを備えたチャージポンプ式昇圧回路であって、
前記制御手段は、前記第１キャパシタ群が第１電位となっており、且つ、前記第２キャパシタ群が前記第１電位よりも低い第２電位となっているとき、前記イコライザによりキャパシタンスカップリングを行わせ、それにより生じる前記第１キャパシタ群の放電電流により前記第２キャパシタ群を充電した後に、前記第１ドライバにより前記カップリングを受けさせると共に、前記第２ドライバにより前記カップリングを受けさせることを特徴とするチャージポンプ式昇圧回路。 - キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続された第１チャージポンプ列と、
キャパシタと当該キャパシタの電荷を次段に転送するスイッチング素子とが複数段直列に接続された第２チャージポンプ列と、
前記第１チャージポンプ列の各キャパシタにカップリングを受けさせる第１ドライバと、
前記第２チャージポンプ列の各キャパシタにカップリングを受けさせる第２ドライバと、
前記第１チャージポンプ列の各キャパシタと前記第２チャージポンプ列の各キャパシタとの間でキャパシタンスカップリングを行わせるイコライザと、
前記ドライバおよび前記イコライザの動作を制御する制御手段とを備えたチャージポンプ式昇圧回路であって、
前記制御手段は、前記第１チャージポンプ列の各キャパシタが第１電位となっており、且つ、前記第２チャージポンプ列の各キャパシタが前記第１電位よりも低い第２電位となっているとき、前記イコライザによりキャパシタンスカップリングを行わせ、それにより生じる前記第１チャージポンプ列の各キャパシタの放電電流により前記第２チャージポンプ列の各キャパシタを充電した後に、前記第１ドライバにより前記カップリングを受けさせると共に、前記第２ドライバにより前記カップリングを受けさせることを特徴とするチャージポンプ式昇圧回路。 - 請求項１または請求項２に記載のチャージポンプ式昇圧回路において、
前記チャージポンプ列は電源に接続され、
前記ドライバは前記カップリングを受けさせることにより、前記スイッチング素子を介して前記チャージポンプ列の前記電源とは反対側の出力端子へ正の電荷を移動させ、前記チャージポンプ列の出力端子の電位を前記電源の電位よりも上昇させることを特徴とするチャージポンプ式昇圧回路。 - 請求項１または請求項２に記載のチャージポンプ式昇圧回路において、
前記チャージポンプ列は電源に接続され、
前記ドライバは前記カップリングを受けさせることにより、前記スイッチング素子を介して前記チャージポンプ列の前記電源とは反対側の出力端子へ負の電荷を移動させ、前記チャージポンプ列の出力端子の電位をグランド電位よりも下降させることを特徴とするチャージポンプ式昇圧回路。 - 請求項３に記載のチャージポンプ式昇圧回路において、
前記チャージポンプ列の各キャパシタに対して正の電荷を供給する電荷供給手段を備えたことを特徴とするチャージポンプ式昇圧回路。 - 請求項４に記載のチャージポンプ式昇圧回路において、
前記チャージポンプ列の各キャパシタに対して負の電荷を供給する電荷供給手段を備えたことを特徴とするチャージポンプ式昇圧回路。 - 請求項１〜６のいずれか１項に記載のチャージポンプ式昇圧回路において、
前記第１ドライバによる前記カップリングを受けさせる動作と、前記第２ドライバによる前記カップリングを受けさせる動作とを、同時には行わないことを特徴とするチャージポンプ式昇圧回路。
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