KR100397078B1 - 전압증배기 - Google Patents

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KR100397078B1
KR100397078B1 KR10-1998-0705437A KR19980705437A KR100397078B1 KR 100397078 B1 KR100397078 B1 KR 100397078B1 KR 19980705437 A KR19980705437 A KR 19980705437A KR 100397078 B1 KR100397078 B1 KR 100397078B1
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Abstract

본 출원은 예를들어 플래쉬 EEPROM을 프로그램하기 위하여 요구된 음의 고전압을 생성하기 위한 장치에 관한 것이다. 본 출원은 특히 기판 제어 효과를 감소시키기 위하여, 기판 웰 다이오드가 음의 고전압 바이어싱에 의해 순방향 바이어싱되어 기판에 대하여 단락 회로가 발생하지 않고 각 트랜지스터의 채널 형성 웰이 각각의 트랜지스터의 단자에 접속될 수 있는 장점을 가진다.

Description

전압 증배기{VOLTAGE MULTIPLIER}
예를들어, 플래쉬 EEPROM같은 비휘발성 메모리가 Fowler/Nordheim 효과를 사용함으로써 프로그램되거나 소거되면, 핫(hot) 전자를 사용하여 기입하는 것과 비교하여 전력 소비가 확실히 감소한다. Fowler/Nordheim 효과의 사용시, 전자는 양의 고전압을 메모리 셀의 제어 게이트에 인가함으로써 각각의 드레인 지역으로부터 각각의 플로팅 게이트로 터널링(tunnel)할 수 있다. 음의 고전압을 제어 게이트에 인가하고 양의 전압을 메모리 셀의 드레인에 인가함으로써, 전자는 플로팅 게이트로부터 드레인 지역으로 터널링할 수 있다. 음의 고전압은 용량성 전압 증배 원리에 따라 동작하고 펌프 스테이지당 하나의 MOS 다이오드 및 하나의 캐패시터를 가지는 전압 펌프의 도움으로 생성된다. 예를들어 10 볼트 내지 30 볼트의 전압은 본 명세서에서 고전압으로서 고려된다.
음의 고전압을 생성하기 위한 특히 효율적인 장치는 에이. 우메자와(A. Umezawa) 등에 의하여 1992년 11월 11일, 제 27권, 고체-상태 회로의 IEEE 저널, "3중 웰 구조의 행 디코더 방법을 가지는 5 V 전용 동작 0.6㎛ 플래쉬 EEPROM"에 기술된다. 고전압 PMOS 트랜지스터가 본 명세서에 사용된다. 펌프 스테이지의 부가적인 부스트(boost) 트랜지스터는 출력에 존재하는 MOS 다이오드의 전도성을 증가시켜 이 다이오드 양단의 전압 강하를 감소시킨다.
증가된 기판 제어 효과는 고전압 트랜지스터에서 주로 발생하는데, 그 이유는 전압 증배용 장치에서 각각의 트랜지스터 웰이 각각 접속되기 때문이다. 고전압 PMOS 트랜지스터는 오늘날 음의 고전압 생성시 사용되었다. 그러나, 고전압 PMOS 트랜지스터는 고전압 n-타입 웰을 음의 고전압으로 충전하는 것이 기판-웰 다이오드를 순방향-바이어싱 시켜서 기판에 대해 단락 회로를 형성하는 단점을 가진다.
본 발명은 전압 증배용 장치(voltage multiplier device)에 관한 것이다.
도 1은 본 발명에 따른 장치의 회로도.
도 2는 본 발명에 따른 장치의 동작 동안 인가될 클럭 신호의 타이밍 도.
본 발명의 목적은 기판에 대해 단락 회로를 발생시키지 않고 각각 접속된 고전압 트랜지스터의 채널 형성 웰에 음의 고전압을 인가하는 것이 가능한 음의 고전압을 생성하기 위한 장치를 제공하는 것이다.
이런 목적은 특허청구범위 제 1항의 특징부에 따라 달성된다. 바람직한 개선은 종속항에 기술된다.
본 발명은 도면을 참조하여 하기에 더 상세히 설명된다.
음의 고전압을 생성하기 위한 본 발명에 따른 4 스테이지 장치는 도 1에 예를들어 도시되고, 제 1 스테이지는 NMOS 트랜지스터(X1 및 Y1) 및 캐패시터(11 및 12)를 가지며, 제 2 스테이지는 NMOS 트랜지스터(X2, Y2) 및 캐패시터(21, 22)를 가지며, 제 3 스테이지는 NMOS 트랜지스터(X3, Y3) 및 캐패시터(31, 32)를 가지며 제 4 스테이지는 NMOS 트랜지스터(X4, Y4) 및 캐패시터(41, 42)를 가진다. 본 발명에 따른 장치의 입력(IN)은 트랜지스터(X1)의 단자 및 트랜지스터(Y1)의 게이트 단자에 접속되고 제 1 스테이지의 입력을 구성한다. 트랜지스터(X1)의 게이트는 트랜지스터(Y1)의 단자에 접속되고, 캐패시터(11)를 통하여 클럭 입력(F2)에 접속된다. 제 1 스테이지의 출력은 트랜지스터(Y1)의 제 2 단자 및 트랜지스터(X1)의 제 2 단자에 접속되고, 캐패시터(12)를 통하여, 클럭 신호 입력(F3)에 접속된다. 제 2 스테이지의 입력은 제 1 스테이지의 출력에 접속되고 제 2 스테이지의 출력은 제 3 스테이지의 입력에 접속된다. 제 2 스테이지의 구조는 제 1 스테이지의 구조와 대응하지만, 캐패시터(11)와 달리 캐패시터(21)는 클럭 신호 입력(F2)이 아닌 클럭 신호 입력(F4)에 접속되고 캐패시터(12)와 달리 캐패시터(22)는 클럭 입력(F3)이 아닌 클럭 신호 입력(F1)에 접속된다. 스테이지(3 및 4)는 그것의 구조 및 클럭 신호 공급 측면에서 첫 번째 두 개의 스테이지와 대응하고, 제 2 스테이지의 뒤에 접속된다. NMOS 트랜지스터(Z)는 제 4 스테이지의 출력에 제공되고, 상기 트랜지스터의 제 1 단자는 제 4 스테이지의 출력에 접속되고 상기 트랜지스터(Z)의 게이트 단자 및 제 2 단자는 출력 단자가 고전압을 유지하는 본 발명에 따른 장치의 출력 단자(OUT)에 접속된다. 이런 경우 트랜지스터(Z)는 순방향 바이어싱 다이오드로서 작용한다.
고전압 NMOS 트랜지스터(X1, Y1 ... X4, Y4)는 행 디코더의 NMOS 트랜지스터의 경우에 우메자와에 의한 상기된 출원의 도 3a에 도시된 종류의 소위 3중 웰 트랜지스터이다. 도 1에 도시된 바와같이, 각각의 NMOS 트랜지스터의 P-타입 웰은 각각의 NMOS 트랜지스터의 제 2 단자에 접속된다. NMOS 트랜지스터의 외부, 공통 n-타입 웰은 이런 경우 0 볼트이다. 그러므로 다이오드 단락 회로는 이런 장치에서 발생하지 않는다.
트랜지스터(X1 ... X4)는 캐패시터를 충전하기 위한 펌핑 트랜지스터로서 작용하고 트랜지스터(Y1 ... Y4)는 전도도 및/또는 효율성을 증가시키기 위하여 각각의 펌핑 트랜지스터의 게이트 및 드레인 사이의 전압 레벨을 상승시키기 위한 소위 부스트 트랜지스터로서 작용한다. 다이오드(Z)는 종단 다이오드(terminating diode)로서 사용한다. 종단 다이오드는 마지막 스테이지의 출력이 출력(OUT)보다 높은 전위를 유지할 때 출력(OUT) 및 마지막 스테이지의 출력 사이의 전위 평등화를 막는다. 만약 출력(OUT)이 마지막 스테이지의 출력보다 낮은 전위를 유지하면, 종단 다이오드는 순방향 바이어싱되고 전위 평등화가 발생할 수 있다.
직렬로 k 스테이지를 대응하여 접속함으로써, 일반적으로 높은 전압 VOUT= VIN- (k*(F-VX))을 생성하는 것이 가능하고, 여기서 VOUT는 출력(OUT)에서의 전압이고, VIN은 입력(IN)에서의 전압이고, k는 스테이지의 수이고, F는 클럭 신호 전압이고 VX는 각 펌핑 트랜지스터(X) 양단의 전압이다. 각각의 부스트 트랜지스터(Y)의 사용 결과, 각 펌핑 트랜지스터(X) 양단의 전압은 각각의 트랜지스터(X)의 드레스홀드 전압(VT)보다 명백하게 작다.
도 1에 도시된 실시예의 경우에, 스테이지의 수 k=4, 전압 VIN=0 볼트, 클럭 신호 전압 F=5 볼트일 때, 출력 전압 VOUT= 19.6 볼트이다.
k>4에 대하여, 단지 4개의 클럭 신호만이 필요하다. 왜냐하면 제 1 캐패시터(11, 21, ..)가 클럭 입력(F2 및 F4)에 교대로 접속되고 제 2 캐패시터가 입력(F1 및 F3)에 교대로 접속되기 때문이다.
도 2는 클럭 신호 입력(F1 ... F4)(위에서부터 아래로)에서 클럭 신호의 시간 특성을 도시한다. 본 발명에 따라, 즉 양의 입력 클럭 신호를 가지는 음의 고전압에 대한 펌프의 경우에, 펌핑 사이클은 펌프 클럭 신호(F1 및 F3)가 낮은 논리일 때 항상 발생하는 반면, 부스트 사이클은 F2 및 F4의 높은 논리에서 발생하고 펌핑 사이클보다 상당히 짧다. 입력(F1 및 F3)과 입력(F2 및 F4)의 신호는 클럭 주기중 대략적으로 반 정도씩 서로에 관련하여 일시적으로 이동된다. 입력(F1 및 F3)에서 클럭 신호의 일시적인 오버랩은 펌핑 트랜지스터(X1 ... X4)가 미리 충전되는 것을 보장한다. 입력(F2 및 F4)에서 클럭 신호는 각 펌핑 트랜지스터의 순방향 단계 동안 각각의 부스트 트랜지스터가 오프 상태이고 증가된 전압이 각각의 펌핑 트랜지스터의 게이트 및 드레인 사이에 존재하여, 펌핑 트랜지스터의 전도성이 증가되도록 타이밍된다.

Claims (3)

  1. 음의 고전압을 생성하기 위한 장치에 있어서,
    적어도 4개의 펌핑 트랜지스터(X1..X4)가 직렬 회로로서 접속되고, 상기 제 1 펌핑 트랜지스터(X1)는 입력(IN)에 직접적으로 접속되고 상기 마지막 펌핑 트랜지스터(X4)는 상기 장치의 출력(OUT)에 직접적으로 또는 간접적으로 접속되고,
    상기 홀수 펌핑 트랜지스터(X1, X3)의 게이트는 제 1 캐패시터(11, 31)를 통하여 제 1 클럭 신호 입력(F2)에 접속되고 상기 짝수 펌핑 트랜지스터(X2, X4)의 게이트는 다른 제 1 캐패시터(21, 41)를 통하여 제 2 클럭 신호 입력(F4)에 접속되고,
    상기 직렬 회로의 홀수 접속 노드(X1, X2; X3, X4)는 제 2 캐패시터(12, 32)를 통하여 제 3 클럭 신호 입력(F3)에 접속되고 상기 직렬 회로의 짝수 접속 노드(X2, X3; X4, OUT 또는 X4, Z)는 다른 제 2 캐패시터(22, 42)를 통하여 제 4 클럭 신호 입력(F1)에 접속되고,
    상기 펌핑 트랜지스터(X1...X4)는 각각의 채널 형성 웰이 상기 직렬 회로의 각각의 접속 노드에 접속되는 고전압 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서, 상기 각각의 펌핑 트랜지스터의 게이트는 각각의 부스트 트랜지스터(Y1...Y4)를 통하여 다음 펌핑 트랜지스터에 대한 상기 각각의 접속 노드에 접속되고 상기 각각의 부스트 트랜지스터의 게이트는 앞의 펌핑 트랜지스터 또는 상기 장치의 입력(IN)에 대한 각각의 접속 노드에 접속되고,
    상기 모든 부스트 트랜지스터는 상기 각각의 채널 형성 웰이 상기 직렬 회로의 각각의 접속 노드에 접속되는 상기 고전압 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 마지막 펌핑 트랜지스터(X4)는 종단 다이오드(Z)를 통하여 상기 장치의 출력(OUT)에 간접적으로 접속되고,
    상기 종단 다이오드는 상기 채널 형성 웰이 상기 장치의 출력에 접속되는 상기 고전압 NMOS 트랜지스터(Z)를 포함하는 것을 특징으로 하는 장치.
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