UA44823C2 - Пристрій для помноження напруги - Google Patents

Пристрій для помноження напруги Download PDF

Info

Publication number
UA44823C2
UA44823C2 UA98073807A UA98073807A UA44823C2 UA 44823 C2 UA44823 C2 UA 44823C2 UA 98073807 A UA98073807 A UA 98073807A UA 98073807 A UA98073807 A UA 98073807A UA 44823 C2 UA44823 C2 UA 44823C2
Authority
UA
Ukraine
Prior art keywords
transistor
transistors
voltage
pump
output
Prior art date
Application number
UA98073807A
Other languages
English (en)
Russian (ru)
Inventor
Крістл Лаутербах
Вернер ВЕБЕР
Original Assignee
Сіменс Акцієнгезельшафт
Сименс Акциенгезельшафт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Сіменс Акцієнгезельшафт, Сименс Акциенгезельшафт filed Critical Сіменс Акцієнгезельшафт
Publication of UA44823C2 publication Critical patent/UA44823C2/uk

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/30Power supply circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Measurement Of Current Or Voltage (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Пристрій для вироблення негативної високої напруги застосовується, наприклад, для програмування ЕСППЗП. Перевага винаходу полягає в тому, що для зменшення ефекту керування підкладкою каналотвірні кармани відповідних транзисторів можуть бути з'єднані з виводами відповідних транзисторів без зміни полярності високої напруги, прикладеної до діода, утвореного структурою "підкладка-карман", завдяки чому запобігається коротке замикання на підкладку.

Description

Опис винаходу
При програмуванні або стиранні інформації в енергонезалежних запам'ятовуючих пристроях, таких, 2 наприклад, як постійний програмований запам'ятовуючий пристрій з електронним стиранням (ЕЕРКОМ - ЕСППЗП), з використанням ефекту Фаулера-Нордхайма (Ромег-Моганпеїт) досягається значне зниження споживаної потужності порівняно із записом з використанням гарячих електронів. При використанні ефекту Фоулера-Нордхайма при прикладенні позитивної високої напруги до керувального затвора запам'ятовуючої комірки електрони можуть здійснювати тунельне проходження від області стоку до плаваючого 70 затвора. При прикладенні негативної високої напруги до керувального затвора і позитивної напруги до стоку електрони можуть здійснювати тунельне проходження назад до області стоку. Негативну високу напругу виробляють за допомогою "насосів" напруги, що працюють за принципом ємнісного помноження напруги і на кожен каскад помножувача містять один МОН-діод (МО5 - МОН, Метал-Окисел-Напівпровідник) і один конденсатор. В цьому зв'язку під високою напругою розуміють уже напруги, наприклад, в діапазоні від 10 до ЗО 15 в.
Особливо ефективний пристрій для вироблення негативної високої напруги описаний в статті А.Умезава та ін. (А Ютелама еї аї) "5-Мої-Опіу Орегайнйоп 0,6-ист Ріазп ЕЕРКОМ м/йй Ком ЮОесодег Зспете іп Тгірієе-Уеї
Зігисішге" в журналі ІЄЕЕ Шоцгпа! ої Зоїід-Зіафе Сігсціїв, МоІ.27, Мо11 (1992). В ній використовуються високовольтні рМОН-транзистори. Додатковий вольтодобавочний транзистор каскаду накачки підвищує 20 провідність МОН-діода, ввімкненого на виході і знижує таким чином спад напруги на цьому діоді.
При використанні високовольтних транзисторів часто проявляється ефект керування підкладкою, тому окремі кармани транзисторів в пристрої для помноження напруги приєднуються роздільно. Для вироблення негативної високої напруги досі використовували високовольтні РМОН-транзистори. Одначе, недоліком високовольтних рРМОН-транзисторів є те, що зарядження високовольтних п-карманів до негативної високої напруги с 29 переполюсовує в прямому напрямку діоди, утворені структурою "підкладка-карман" і утворює коротке замикання Ге) на підкладку.
Тому поетс«а е л єна в основу винаходу задача полягає в розробленні пристрою для вироблення негативної високої напруги, в якому можливе прикладення негативної високої напруги до роздільно приєднаних каналотвірних карманів високовольтних транзисторів без виникнення короткого замикання на підкладку. о 30 Згідно з винаходом, ця задача вирішена шляхом реалізації ознак п.ї формули винаходу. Переважні Ге модифікації є предметом додаткових пунктів формули винаходу.
Нижче винахід пояснюється докладніше з використанням креслень. На них зображені: 09
Фіг.1 схема пристрою згідно з винаходом, чЕ
Фіг.2 часова діаграма тактових сигналів, що подаються при роботі винайденого пристрою.
Зо На фіг.1 для прикладу наведений чотирикаскадний пристрій для вироблення негативної високої напруги, З причому перший каскад містить пМОН-транзистор Х1, пМОН-транзистор У1, а також конденсатор 11 і конденсатор 12, другий каскад містить ПМОН-транзистори Х2, У2, а також конденсатори 21, 22, третій каскад містить ПМОН-транзистори ХЗ, УЗ, а також конденсатори 31, 32, а четвертий каскад містить ПМОН-транзистори «
ХА, У4, а також конденсатори 41, 42. Вхід ІМ пристрою з'єднаний з першим виводом транзистора Х1 і з затвором З7З транзистора У1 і представляє собою вхід першого каскаду. Затвор транзистора Х1 з'єднаний з першим виводом с транзистора У1 і через конденсатор 11 зв'язаний з тактовим входом Е2. Вихід першого каскаду з'єднаний з "з другим виводом транзистора У1 і з другим виводом транзистора Х1, а також через конденсатор 12 зв'язаний із входом ЕЗ тактового сигналу. Вхід другого каскаду з'єднаний з виходом першого каскаду, а вихід другого каскаду з'єднаний із входом третього каскаду. Структура другого каскаду відповідає структурі першого каскаду, при цьому, правда, конденсатор 21 з'єднаний не як конденсатор 11 із тактовим входом Г2, а із тактовим входом ве Е4, а конденсатор 22 з'єднаний не як конденсатор 12 з тактовим входом ЕЗ, а з тактовим входом Е1. Каскади Зі т» 4 за своїми структурою і забезпеченням тактовими сигналами відповідають першим двом каскадам і послідовно приєднані після другого каскаду. На виході четвертого каскаду передбачений пМОН-транзистор 7, перший вивід со якого з'єднаний з виходом четвертого каскаду, а затвор і другий вивід з'єднані з виходом ОТ пристрою згідно ко 20 з винаходом, з якого знімається висока напруга. При цьому транзистор 7 діє як діод, зміщений в прямому напрямку. сю» : Я - Я не
В разі високовольтних ПМОН-транзисторів Х1, у1 ... Х4, у4 мова йде про так звані транзистори з потрійним карманом зображені, наприклад, у згаданій вище публікації А.Умезави на фіг. За при опис пМОН-транзистора декодера рядків. Як показано на фіг.1, р-карман пМОН-транзистора з'єднаний другим виводом цього ж пМОнН-транзистора. При цьому зовнішній, спільний п-карман пМОН-транзисторів перебуває під потенціалом ОВ.
ГФ) Таким чином, в цьому пристрої діодне коротке замикання не наступає. 7 Транзистори Х1...Х4 діють як транзистори накачки для заряджання конденсаторів, а транзистори У1...74 діють як так звані транзистори вольтодобавки для підвищення рівня напруги між затвором і стоком відповідного транзистора для збільшення провідності і, відповідно, ефективності. Діод 7 служить як діод відсічки. Діод 60 відсічки перешкоджає вирівнюванню потенціалу виходу ОШТ і потенціалу виходу останнього каскаду в разі, коли останній вищий, ніж потенціал виходу ОТ. Коли потенціал виходу ОТ нижчий, ніж потенціал останнього каскаду, діод відсічки зміщується в прямому напрямку і відбувається вирівнювання потенціалів.
Шляхом відповідного послідовного приєднання К каскадів в загальному випадку може бути досягнута висока напруга Моут - Мім - (КО (Е-Мух)), де: Моут є напруга на виході ОТ, Му - напруга на вході ІМ, К - кількість 65 каскадів, Е - тактова напруга, а Му - спад напруги на транзисторі накачки Х. При цьому, завдяки застосуванню транзисторів у вольтодобавки, спад напруги на транзисторі Х накачки значно менший, ніж порогова напруга Мт відповідного транзистора Х.
В зображеному на фіг.1 прикладі з кількістю каскадів К-4, вхідною напругою Міу-ОВ, напругою тактових імпульсів Е-58В вихідна напруга становить Моут-19,68.
Для К 24 потрібні також лише 4 тактових сигнали, оскільки перші конденсатори 11, 21, ... почергово з'єднані з тактовими входами БН2 і Е4, а другі конденсатори почергово з'єднані з тактовими входами НЕ і ЕЗ.
На фіг.2 зображені часові співвідношення між тактовими сигналами на тактових входах Е1...4. У винайденому пристрої, тобто в помножувачі напруги, призначеному для вироблення негативної високої напруги з 7/0 позитивними вхідними тактовими імпульсами, цикл накачки відбувається завжди тоді, коли тактові сигнали на входах Е1 і ЕЗ мають низький рівень, тоді як цикл вольтодобавки відбувається при високих рівнях на входах Е2 і 4, причому тривалість цих імпульсів значно менша, ніж імпульсів накачки. Сигнали на входах Е1 і Езії, відповідно, сигнали на входах Е2 і Р4,зміщені в часі один відносно іншого майже на півперіоду. Перекриття в часі тактових сигналів на входах Е1 і ЕЗ забезпечує попереднє заряджання транзисторів Х1...Х4 накачки. 7/5 Тактові сигнали на входах Р2 і Г4 зміщені в часі таким чином, що під час провідної фази даного транзистора накачки відповідний транзистор вольтодобавки запертий і між затвором і стоком транзистора накачки прикладена підвищена напруга, завдяки чому його провідність підвищується.

Claims (2)

Формула винаходу
1. Пристрій для вироблення негативної високої напруги, який містить щонайменше чотири з'єднаних послідовно транзистори (Х1...Х4) накачки, причому перший транзистор (Х1) накачки безпосередньо з'єднаний із входом (ІМ), а останній транзистор (Х4) накачки безпосередньо або опосередковано з'єднаний з виходом (0ШТ) с пристрою, в якому затвори непарних транзисторів (Х1, ХЗ) накачки через перші конденсатори (11, 31) зв'язані з першим тактовим входом (Е2), а затвори парних транзисторів (Х2, Х4) накачки через інші перші конденсатори о (21, 41) зв'язані з другим тактовим входом (Е4), в якому непарні вузли з'єднання (Х1, Х2; ХЗ, Х4) послідовної схеми через другі конденсатори (12, 32) зв'язані з третім тактовим входом (ЕЗ), а парні вузли з'єднання (Х2, ХЗ, Х4, ОТ або ХА, 7) послідовної схеми через інші другі конденсатори (22, 42) зв'язані з четвертим тактовим со зо ВХходоМ (Е71), в якому транзистори (Х1...Х4) накачки є високовольтними пМОН-транзисторами, відповідні каналотвірні кармани яких з'єднані з відповідними вузлами послідовної схеми. с
2. Пристрій за п. 1, в якому затвор кожного транзистора накачки через транзистор (У1...74) вольтодобавки со зв'язаний з вузлом з'єднання з наступним транзистором накачки, а затвор відповідного транзистора вольтодобавки з'єднаний з вузлом з'єднання з попереднім транзистором накачки або входом (ІМ) пристрою, в « з5 ЯКОМУ всі транзистори вольтодобавки є високовольтними пМОН-транзисторами, відповідні каналотвірні кармани «г яких з'єднані з відповідними вузлами послідовної схеми.
З. Пристрій за п. 1 або 2, в якому останній транзистор (Х4) накачки безпосередньо через діод (7) відсічки зв'язаний з виходом (ОТ) пристрою, в якому діод відсічки є високовольтним пМОН-транзистором (7), каналотвірний карман якого з'єднаний з виходом пристрою. «
-
. и? щ» щ» (ее) іме) сю» іме) 60 б5
UA98073807A 1996-01-16 1996-12-10 Пристрій для помноження напруги UA44823C2 (uk)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19601369A DE19601369C1 (de) 1996-01-16 1996-01-16 Vorrichtung zur Spannungsvervielfachung, insb. verwendbar zur Erzeugung der Löschspannung für ein EEPROM
PCT/DE1996/002387 WO1997026657A1 (de) 1996-01-16 1996-12-10 Vorrichtung zur spannungsvervielfachung

Publications (1)

Publication Number Publication Date
UA44823C2 true UA44823C2 (uk) 2002-03-15

Family

ID=7782884

Family Applications (1)

Application Number Title Priority Date Filing Date
UA98073807A UA44823C2 (uk) 1996-01-16 1996-12-10 Пристрій для помноження напруги

Country Status (11)

Country Link
EP (1) EP0875063B1 (uk)
JP (1) JP3154727B2 (uk)
KR (1) KR100397078B1 (uk)
CN (1) CN1106647C (uk)
AT (1) ATE181172T1 (uk)
DE (2) DE19601369C1 (uk)
ES (1) ES2135270T3 (uk)
IN (1) IN191530B (uk)
RU (1) RU2159472C2 (uk)
UA (1) UA44823C2 (uk)
WO (1) WO1997026657A1 (uk)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130574A (en) * 1997-01-24 2000-10-10 Siemens Aktiengesellschaft Circuit configuration for producing negative voltages, charge pump having at least two circuit configurations and method of operating a charge pump
KR100466198B1 (ko) * 1997-12-12 2005-04-08 주식회사 하이닉스반도체 승압회로
JP4393182B2 (ja) * 2003-05-19 2010-01-06 三菱電機株式会社 電圧発生回路
DE102005033003A1 (de) * 2005-07-14 2007-01-25 Infineon Technologies Ag Integrierte Schaltungsanordnung zur Potenzialerhöhung
US7855591B2 (en) * 2006-06-07 2010-12-21 Atmel Corporation Method and system for providing a charge pump very low voltage applications
CN101662208B (zh) * 2008-08-26 2013-10-30 天利半导体(深圳)有限公司 一种实现正负高压的电荷泵电路
US20130257522A1 (en) * 2012-03-30 2013-10-03 Tyler Daigle High input voltage charge pump
US9766171B2 (en) 2014-03-17 2017-09-19 Columbia Insurance Company Devices, systems and method for flooring performance testing
RU2762290C9 (ru) * 2020-11-30 2022-01-31 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Образования "Новосибирский Государственный Технический Университет" Инвертирующий повышающий преобразователь постоянного напряжения

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077691A (en) * 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
KR920006991A (ko) * 1990-09-25 1992-04-28 김광호 반도체메모리 장치의 고전압발생회로

Also Published As

Publication number Publication date
CN1207824A (zh) 1999-02-10
DE19601369C1 (de) 1997-04-10
EP0875063A1 (de) 1998-11-04
IN191530B (uk) 2003-12-06
CN1106647C (zh) 2003-04-23
WO1997026657A1 (de) 1997-07-24
RU2159472C2 (ru) 2000-11-20
KR100397078B1 (ko) 2003-10-17
JPH11503261A (ja) 1999-03-23
KR19990077291A (ko) 1999-10-25
EP0875063B1 (de) 1999-06-09
ATE181172T1 (de) 1999-06-15
JP3154727B2 (ja) 2001-04-09
ES2135270T3 (es) 1999-10-16
DE59602202D1 (de) 1999-07-15

Similar Documents

Publication Publication Date Title
EP1724784B1 (en) High-voltage switch with low output ripple for non-volatile floating-gate memories
US6952129B2 (en) Four-phase dual pumping circuit
US5422590A (en) High voltage negative charge pump with low voltage CMOS transistors
US6522559B2 (en) Low voltage charge employing optimized clock amplitudes
US7679429B2 (en) Boost circuit
US5982223A (en) Charge pump system with improved programming current distribution
US6912159B2 (en) Boosting circuit and non-volatile semiconductor storage device containing the same
JP3540652B2 (ja) チャージポンプ式昇圧回路
US6642773B2 (en) Charge pump circuit without body effects
US6385065B1 (en) Low voltage charge pump employing distributed charge boosting
US6888400B2 (en) Charge pump circuit without body effects
UA44823C2 (uk) Пристрій для помноження напруги
TWI431911B (zh) 用於低供應電壓之電子幫浦系統及其操作方法
US10157645B2 (en) Booster circuit and non-volatile memory including the same
KR20120061564A (ko) 전압 공급 회로 및 방법
US5969961A (en) Load pump type of voltage generator circuit
US6191642B1 (en) Charge pump circuit
KR20030011243A (ko) 비휘발성 반도체 기억 장치
KR100607658B1 (ko) 비휘발성 메모리 소자의 차지 펌프 회로
JP2002153044A (ja) 昇圧回路、およびそれを用いた集積回路装置と不揮発性半導体記憶装置
KR20030002698A (ko) 플래쉬 메모리 장치의 펌핑 회로