JP2002153044A - 昇圧回路、およびそれを用いた集積回路装置と不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積を大きくすることなく、複数の電
圧を発生させることができる昇圧回路を提供する。 【解決手段】 キャパシタＣ１〜Ｃ１２への充電電圧を
用いて供給された電源電圧の絶対値よりも高電圧を発生
する昇圧回路において、各々個別に高電圧を発生する複
数の昇圧回路部ＶＢ１、ＶＢ２と、一方の昇圧回路部の
キャパシタを他方の昇圧回路部に電気的に接続または切
断するＭＯＳＦＥＴＰ１〜Ｐ２４を有する。非動作状態
の昇圧回路部ＶＢ２のキャパシタを、動作状態の昇圧回
路部ＶＢ１のキャパシタに電気的に接続することによ
り、動作状態の昇圧回路部ＶＢ１のキャパシタ容量を増
加させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、昇圧電圧を複数要
する不揮発性半導体記憶装置等に好適に用いられる昇圧
回路、およびそれを用いた半導体集積回路装置と不揮発
性半導体記憶装置に関する。

【０００２】

【従来の技術】ＥＰＲＯＭ用のチャンネル注入型のメモ
リセルは、コントロールゲートとフローティングゲート
を有しており、コントロールゲートとドレインとの間に
高電圧を印加することにより書き込みが行われる。ま
た、ＥＥＰＲＯＭ用のＭＮＯＳ（メタル・ナイトライド
・オキサイド・セミコンダクタまたはメタル・ナイトラ
イド・オキサイド・シリコン）素子は、ゲート絶縁層が
シリコン酸化膜とシリコン窒化膜の２層から構成されて
おり、ゲートに高電圧を印加して、シリコン酸化膜とシ
リコン窒化膜との間の界面近傍のトラップにトンネル効
果によって電子を注入することにより書き込みが行われ
る。また、書き込みとは逆極性の電界を印加して、トラ
ップに正孔を注入することにより消去が行われる。さら
に、ＥＥＰＲＯＭ用のＦＬＯＴＯＸ（フローティングゲ
ート・トンネル・オキサイド）型のメモリセルは、フロ
ーティングゲートと、ドレイン上部に設けた１００オン
グストローム〜２００オングストローム程度の薄いトン
ネル酸化膜とを有しており、ゲートに高電圧を印加し
て、このトンネル酸化膜を通してフローティングゲート
とドレインとの間で電子の注入または放出を行うことに
より書き込みまたは消去が行われる。このように、ＥＰ
ＲＯＭやＥＥＰＲＯＭのメモリセルに対して書き込み等
を行う場合には、高電圧が必要とされる。

【０００３】例えば、上記ＦＬＯＴＯＸ型のメモリセル
は、トンネル電流が微弱であり、大きな電流供給能力を
要しないため、通常、ＥＥＰＲＯＭに内蔵されているチ
ャージポンプ回路を用いた昇圧回路を書き込み用電源と
して利用している。このチャージポンプ回路は、例えば
後述する図８に示すように、ダイオード接続形式のＭＯ
Ｓトランジスタを複数個直列に接続した回路を含み、そ
れらダイオード接続形式のＭＯＳトランジスタに一方の
蓄積電極が接続された複数個の容量素子（キャパシタ）
を有している。そして、直列に接続された起端側のダイ
オード接続形式のＭＯＳトランジスタに例えば５Ｖの電
源電圧を印加すると共に、容量素子の他方の蓄積電極に
位相のずれた信号を順次与えることによって、容量素子
を順次充電しながら終端側のダイオード接続形式のＭＯ
Ｓトランジスタから例えば１５Ｖ〜２０Ｖの昇圧電圧を
得る。

【０００４】従来のチャージポンプ回路において、ダイ
オード接続形式のＭＯＳトランジスタおよび容量素子に
用いられているゲート酸化膜は、一種類で比較的厚い膜
厚で構成されていた。例えば、コントロールゲートとフ
ローティングゲートを有するＦＬＯＴＯＸ型メモリセル
を作製する際にポリシリコン２層プロセスを採用する場
合、ダイオード接続形式のＭＯＳトランジスタおよびＭ
ＯＳ型の容量素子は、第１層目のポリシリコンゲートお
よび第２層目のポリシリコンゲートのうち、相対的にゲ
ート酸化膜の膜厚が厚い方により構成される。これは、
電源電圧を昇圧するチャージポンプ回路を構成する素子
の耐圧を考慮したためと考えられる。なお、ＥＥＰＲＯ
Ｍに適用されるチャージポンプ回路について記載された
文献としては、例えば昭和６２年９月２９日に日刊工業
新聞社により発行された「ＣＭＯＳデバイスハンドブッ
ク」第４４７頁が挙げられる。

【０００５】このようなチャージポンプ回路を用いた昇
圧回路としては、例えば特開平７−２６４８４２号公報
に開示されているようなものが挙げられる。図８に、こ
のチャージポンプ回路の構成例を示す。このチャージポ
ンプ回路においては、複数個のチャージポンプユニット
ＰＵ１が直列に接続されている。チャージポンプユニッ
トＰＵ１は、ドレインおよびゲートが共に接続されて入
力電圧ｉｎから電源電圧ＶＣＣが供給されるＮチャンネ
ル型ＭＯＳＦＥＴ Ｎ１００を有している。このＮチャ
ンネル型ＭＯＳＦＥＴ Ｎ１００のソースにはＮチャン
ネル型ＭＯＳＦＥＴ Ｎ２００のゲートおよびドレイン
が接続されている。Ｎチャンネル型ＭＯＳＦＥＴ Ｎ１
００およびＮ２００の接続点（ＮＤ１００）にはキャパ
シタＣ１００の一端が接続され、このキャパシタＣ１０
０の他端には、昇圧回路クロック発生器（図示せず）か
らの図７に示すような昇圧回路クロック信号ＣＫ１が接
続されている。また、Ｎチャンネル型ＭＯＳＦＥＴ Ｎ
２００のソースにはキャパシタＣ２００の一端が接続さ
れ、このキャパシタＣ２００の他端には、昇圧回路クロ
ック発生器（図示せず）からの図７に示すような昇圧回
路クロック信号ＣＫ２が接続されている。Ｎチャンネル
型ＭＯＳＦＥＴ Ｎ２００とキャパシタＣ２００の接続
点（ＮＤ２００）は、このチャージポンプユニットＰＵ
１の出力ｏｕｔとして、次段のチャージポンプユニット
ＰＵ１の入力ｉｎに接続されている。このようにして、
複数個のチャージポンプユニットＰＵ１が直列に接続さ
れ、最終段のチャージポンプユニットＰＵ１の出力は昇
圧電圧ＶＰＰＯとなる。

【０００６】図８のチャージポンプ回路をＥＥＰＲＯＭ
に用いる場合には、書き込みモードおよび消去モード以
外には高電圧を必要とせず、上記昇圧回路クロック信号
ＣＫ１、ＣＫ２を発生させない。このため、ノードＮＤ
１００の電位はＶＣＣ−Ｖｔｈｎ（Ｖｔｈはｎチャンネ
ル型ＭＯＳＦＥＴのしきい値電圧）、ノードＮＤ２００
の電位はＶＣＣ−２Ｖｔｈｎとなっている。この状態で
書き込みモードとなり、昇圧回路クロック信号ＣＫ１、
ＣＫ２が生じて０ＶとＶＣＣの電位で振幅すると、第１
段目のチャージポンプユニットＰＵ１のノードＮＤ１０
０はＶＣＣ−Ｖｔｈｎレベルと２ＶＣＣ−Ｖｔｈｎレベ
ルとの間で振幅し、ノードＮＤ２００は２ＶＣＣ−２Ｖ
ｔｈｎレベルと３ＶＣＣ−２Ｖｔｈｎレベルとの間で振
幅する。このように、昇圧回路クロック信号ＣＫ１、Ｃ
Ｋ２をパルス入力していくことにより、次第に電圧が上
昇していき、入力された電源電圧ＶＣＣから高電圧ＶＰ
ＰＯに昇圧される。

【０００７】上記図８では、正の高電圧を発生するチャ
ージポンプ回路を示したが、接地電位（０Ｖ）よりも低
電圧、すなわち、負の高電圧を発生するチャージポンプ
回路としては、例えば特開平８−１０３０７０号公報に
開示されているようなものが挙げられる。図９に、この
チャージポンプ回路の構成例を示す。このチャージポン
プ回路においては、ゲートとドレインが互いに接続され
たＰチャンネル型ＭＯＳＦＥＴ ＭＰ１〜ＭＰ４が直列
に接続されている。各Ｐチャンネル型ＭＯＳＦＥＴ Ｍ
Ｐ１〜ＭＰ４のゲートとドレインの接続点には容量素子
（キャパシタ）Ｃ２１〜Ｃ２４が各々接続され、各容量
素子Ｃ２１〜Ｃ２４の他端には、昇圧回路クロック発生
器（図示せず）からの、図７に示したような逆相とした
昇圧回路クロック信号ＣＫ１およびＣＫ２が各々交互に
接続されている。また、Ｐチャンネル型ＭＯＳＦＥＴ
ＭＰ１のドレインとゲートはＰチャンネル型ＭＯＳＦＥ
ＴＭＰ０を介して接地電位（０Ｖ）に接続され、Ｐチャ
ンネルＭＯＳＦＥＴ ＭＰ４のソースがチャージポンプ
回路の出力ＶＮＮＯとされている。さらに、Ｐチャンネ
ル型ＭＯＳＦＥＴ ＭＰ０〜ＭＰ２の基板電位は電源電
圧ＶＣＣとされ、Ｐチャンネル型ＭＯＳＦＥＴ ＭＰ３
およびＭＰ４の基板電位は接地電位（０Ｖ）とされてい
る。

【０００８】以下に、図９のチャージポンプ回路の動作
について説明する。このチャージポンプ回路において、
Ｐチャンネル型ＭＯＳＦＥＴ ＭＰ０のしきい値電圧値
をＶｔｐ０とし、初期状態としてクロック信号ＣＫ１が
ハイレベル（ＶＣＣ、例えば５Ｖ）の場合には、接続点
Ａ１の電位が｜Ｖｔｐ０｜となる。その後、クロック信
号ＣＫ１がローレベル（ＶＳＳ、例えば０Ｖ）に変化す
ると、接続点Ａ１の電位は ｜Ｖｔｐ０｜−Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ）） ・・・（１） で表すことができる。なお、Ｖｆａはクロック信号ＣＫ
１の振幅（この例では５Ｖ）であり、Ｃ１は容量素子Ｃ
２１の容量値、Ｃ１Ｓは接続点Ａ１の寄生容量（図示せ
ず）値である。このとき、クロック信号ＣＫ２はハイレ
ベル（５Ｖ）であるので、接続点Ａ２は容量素子Ｃ２２
により電位が押し上げられており、接続点Ａ２から接続
点Ａ１に電荷Ｑ１（容量素子Ｃ２２に蓄積された容量）
が移動して接続点Ａ２の電位が下がる。この接続点Ａ２
の取り得る最小電位値は、 ｜Ｖｔｐ０｜−Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））＋｜Ｖｔｐ１｜ ・・・（２） で表すことができる。なお、Ｖｔｐ１はＰチャンネル型
ＭＯＳＦＥＴ ＭＰ１のしきい値電圧値である。従っ
て、この昇圧回路では、１段当たり −Ｖｆａ（Ｃ１／（Ｃ１＋Ｃ１Ｓ））＋｜Ｖｔｐ１｜ の電圧を押し下げることが可能である。次に、クロック
信号ＣＫ１がハイレベル（５Ｖ）に変化することによ
り、接続点Ａ１の電位が押し上げられると共に電荷Ｑ１
に相当する電荷がＰチャンネル型ＭＯＳＦＥＴ ＭＰ０
を介して接地電位に放出され、接続点Ａ１の電位は｜Ｖ
ｔｐ０｜となる。そして、クロック信号ＣＫ２がローレ
ベル（０Ｖ）に変化することにより、接続点Ａ１の場合
と同様に接続点Ａ２の電位が低電圧（上記式（２）で表
される電位）となり、接続点Ａ３から接続点Ａ２に電荷
Ｑ２が移動して接続点Ａ３の電位が下がる。このよう
に、Ｐチャンネル型ＭＯＳＦＥＴ ＭＰ１〜ＭＰ４を介
して順次電荷を移動させながら電位を下げ、最終的に出
力ＶＮＮＯに負電圧を出力する。このチャージポンプ回
路の出力電圧の最小値は、一般に、 Ｖｍｉｎ ＝｜Ｖｔｐ０｜＋Ｎ（−Ｖｆ（Ｃｎ／（Ｃｎ＋ＣｎＳ））＋｜Ｖｔｐｎ｜ ・・・（３） となる。なお、Ｎはチャージポンプ回路の段数であり、
この例では４段構成である。また、Ｖｆはクロック信号
ＣＫ１、ＣＫ２の振幅であり、Ｃｎは容量素子Ｃ２１〜
Ｃ２４の容量値、Ｃｎｓは接続点Ａ１〜Ａ４の寄生容量
値である。また、ＶｔｐｎはＰチャンネル型ＭＯＳＦＥ
Ｔ ＭＰ１〜ＭＰ４のしきい値電圧値である。

【０００９】このチャージポンプ回路においては、Ｐチ
ャンネル型ＭＯＳＦＥＴ ＭＰ３およびＭＰ４の各々の
基板電位が接地電位とされているので、バックバイアス
効果によるしきい値電圧の上昇が防止され、チャンネル
の各段の電荷伝達効率が低下するのを防止することがで
きる。また、Ｐチャンネル型ＭＯＳＦＥＴ ＭＰ３およ
びＭＰ４のソース・ドレイン拡散層に印加される実効的
な電圧も低く抑えることができる。

【００１０】

【発明が解決しようとする課題】しかしながら、上述し
たように複数の電圧を発生させるためには、複数の昇圧
回路が必要となり、チップ面積が大きくなってしまうと
いう問題があった。

【００１１】フラッシュメモリにおいては、書き込み時
および消去時に高電圧を使用するため、昇圧回路が必要
である。例えばＮＯＲ型フラッシュメモリの書き込み時
にはコントロールゲートおよびドレインに高電圧を印加
することにより、フローティングゲートにホットエレク
トロンを注入して書き込み動作を行い、消去時にはコン
トロールゲートに負電圧を印加することにより消去動作
を行う。このため、書き込み時はコントロールゲート電
圧およびドレイン電圧を印加するために２種類の昇圧回
路を必要とし、消去時にはゲート電圧を印加するために
負電圧発生回路が必要となり、チップサイズが大きくな
ってしまう。

【００１２】本発明は、このような従来技術の課題を解
決するためになされたものであり、チップ面積を大きく
することなく、複数の電圧を発生させることができる昇
圧回路、およびそれを用いた集積回路装置と不揮発性半
導体記憶装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の昇圧回路は、キ
ャパシタへの充電電圧を用いて、供給された電源電圧の
絶対値よりも高電圧を発生する昇圧回路において、各々
個別に高電圧を発生する複数の昇圧回路部と、少なくと
も１つの昇圧回路部のキャパシタを、少なくとも１つの
他の昇圧回路部のキャパシタに電気的に接続または切断
する手段とを有し、非動作状態の昇圧回路部のキャパシ
タを、動作状態の昇圧回路部のキャパシタに電気的に接
続することにより、該動作状態の昇圧回路部のキャパシ
タ容量を増加させることを特徴とし、そのことにより上
記目的が達成される。

【００１４】上記構成によれば、昇圧回路部を複数個有
し、非動作状態の昇圧回路部のキャパシタを動作状態の
昇圧回路部のキャパシタに付加して共有化させることに
より、各々キャパシタを単独で設けた場合に比べて各昇
圧回路部の能力を大きくすることが可能である。また、
キャパシタを共有化させることにより、各昇圧回路部の
能力を減少させることなく、チップサイズの縮小化を図
り、レイアウト面積を小さくすることが可能である。例
えば、書き込み時と消去時に異なる電圧が必要である場
合に、書き込み時には消去用昇圧回路部のキャパシタを
書き込み用昇圧回路部のキャパシタに付加し、消去時に
は書き込み用昇圧回路部のキャパシタを消去用昇圧回路
部のキャパシタに付加することにより、キャパシタを共
有させることができる。

【００１５】前記各昇圧回路部は、２個のキャパシタ
と、４個のスイッチ手段と、電流の逆流を防止して昇圧
された電圧を駆動する電圧駆動手段とを有する複数のチ
ャージポンプ回路を直列接続してなり、各チャージポン
プ回路は、第１クロックを第１キャパシタの第１電極に
結合する第１スイッチ手段と、第２クロックを第２キャ
パシタの第１電極に結合する第２スイッチ手段と、第１
キャパシタの第２電極を該電圧駆動手段の第１ノードに
結合する第３スイッチ手段と、第２キャパシタの第２電
極を該電圧駆動手段の第２ノードに結合する第４スイッ
チ手段とを有し、複数のイネーブル制御信号によって、
動作状態の昇圧回路部の各スイッチ手段をオンし、非動
作状態の昇圧回路部の各スイッチ手段をオフすることに
より、非動作状態の昇圧回路部のキャパシタを、動作状
態の昇圧回路部のキャパシタに電気的に並列に接続させ
てもよい。

【００１６】前記イネーブル制御信号の有効レベルの絶
対値を大きくするためのレベル変換回路を含んでいても
よい。

【００１７】前記複数の昇圧回路部のうち、少なくとも
２つの昇圧回路部において、第１昇圧回路部を動作状態
にする第１イネーブル制御信号により、動作状態の第１
昇圧回路部のチャージポンプ回路における第１スイッチ
手段および第２スイッチ手段をオンすると共に、該第１
イネーブル制御信号を該第１昇圧回路部で発生した高電
圧を電圧源とする第１レベル変換回路に入力して該第１
イネーブル制御信号の有効レベルの絶対値を大きくし、
該第１レベル変換回路の出力によって非動作状態の第２
昇圧回路部のチャージポンプ回路における第３スイッチ
手段および第４スイッチ手段をオフし、かつ、該第２昇
圧回路部を非動作状態にする第２イネーブル制御信号に
より、該第２昇圧回路部のチャージポンプ回路における
第１スイッチ手段および第２スイッチ手段をオフすると
共に、該第２イネーブル制御信号を第２レベル変換回路
に入力して、該第２レベル変換回路の出力によって該第
１昇圧回路部のチャージポンプ回路における第３スイッ
チ手段および第４スイッチ手段をオンしてもよい。

【００１８】前記複数の昇圧回路部のうち、少なくとも
２つの昇圧回路部において、 第１昇圧回路部を動作状
態にする第１イネーブル制御信号により、動作状態の第
１昇圧回路部のチャージポンプ回路における第１スイッ
チ手段および第２スイッチ手段をオンすると共に、該第
１イネーブル制御信号を該第１昇圧回路部で発生した高
電圧を電圧源とする第１レベル変換回路に入力して該第
１イネーブル制御信号の有効レベルの絶対値が大きく
し、該第１レベル変換回路の出力によって該第１昇圧回
路部のチャージポンプ回路における第３スイッチ手段お
よび第４スイッチ手段をオンし、かつ、第２昇圧回路部
を非動作状態にする第２イネーブル制御信号により、非
動作状態の第２昇圧回路部のチャージポンプ回路におけ
る第１スイッチ手段および第２スイッチ手段をオフする
と共に、該第２イネーブル制御信号を第２レベル変換回
路に入力して、該第２レベル変換回路の出力によって該
第２昇圧回路部のチャージポンプ回路における第３スイ
ッチ手段および第４スイッチ手段をオフしてもよい。

【００１９】前記複数の昇圧回路部のうち、少なくとも
２つの昇圧回路部において、第１昇圧回路部を動作状態
にする第１イネーブル制御信号を、動作状態の第１昇圧
回路部で発生した高電圧を電圧源とする第１レベル変換
回路に入力して該第１イネーブル制御信号の有効レベル
の絶対値を大きくし、該第１レベル変換回路の出力によ
って該第１昇圧回路部のチャージポンプ回路における各
スイッチ手段をオンし、かつ、第２昇圧回路部を非動作
状態にする第２イネーブル制御信号を第２レベル変換回
路に入力して、該第２レベル変換回路の出力によって非
動作状態の第２昇圧回路部のチャージポンプ回路におけ
る各スイッチ手段をオフしてもよい。

【００２０】前記複数の昇圧回路部のうち、少なくとも
２つの昇圧回路部において、第１昇圧回路部を動作状態
にする第１イネーブル制御信号により、動作状態の第１
昇圧回路部のチャージポンプ回路における第１スイッチ
手段および第２スイッチ手段をオンすると共に、該第１
イネーブル制御信号を該第１昇圧回路部で発生した負電
圧を電圧源とする第１レベル変換回路に入力して該第１
イネーブル制御信号の有効レベルを負電圧レベルに変換
し、該第１レベル変換回路の出力によって非動作状態の
第２昇圧回路部のチャージポンプ回路における第３スイ
ッチ手段および第４スイッチ手段をオフし、かつ、該第
２昇圧回路部を非動作状態にする第２イネーブル制御信
号により、該第２昇圧回路部のチャージポンプ回路にお
ける第１スイッチ手段および第２スイッチ手段をオフす
ると共に、該第２イネーブル制御信号を第２レベル変換
回路に入力して、該第２レベル変換回路の出力によって
該第１昇圧回路部のチャージポンプ回路における第３ス
イッチ手段および第４スイッチ手段をオンしてもよい。

【００２１】前記昇圧回路部の出力電圧が正電位であっ
てもよい。

【００２２】前記昇圧回路部の出力電圧が負電位であっ
てもよい。

【００２３】本発明の半導体集積回路装置は、本発明の
昇圧回路を用いたことを特徴とし、そのことにより上記
目的が達成される。

【００２４】本発明の不揮発性半導体記憶装置は、本発
明の昇圧回路を用いたことを特徴とし、そのことにより
上記目的が達成される。

【００２５】２層ゲート構造型メモリセルを、格子状に
配置してなるメモリアレイを備えたフラッシュメモリに
おいて、本発明の昇圧回路を用いてもよい。

【００２６】前記各昇圧回路部の出力電圧が、前記２層
ゲート構造型メモリセルの書き込み時または消去時にお
いて、そのコントロールゲート、ソースまたはドレイン
に供給されてもよい。

【００２７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。

【００２８】（実施形態１）図１は実施形態１の昇圧回
路の構成を示す回路図である。この実施形態１および以
下の実施形態２〜実施形態４では、２種類の高電圧を発
生させるために２つの昇圧回路部ＶＢ１、ＶＢ２を有す
る場合について説明するが、これに限定されず、３つ以
上の昇圧回路部を設けた構成であってもよい。

【００２９】これらの昇圧回路部ＶＢ１、ＶＢ２は、外
部から電源電圧ＶＣＣ供給端子を介して供給される電源
電圧ＶＣＣを元にして高電圧ＶＰＰ（ＶＢ１動作時には
ＶＰＰ１、ＶＢ２動作時にはＶＰＰ２）を発生し、フラ
ッシュメモリの書き込みおよび消去に必要なコントロー
ルゲート電圧、ドレイン電圧およびソース電圧を供給す
るために用いられる。例えばプログラム時にはゲート電
圧およびドレイン電圧に高電圧（例えばゲート電圧１２
Ｖ、ドレイン電圧６Ｖ、ソース電圧０Ｖ）を印加するこ
とによりフローティングゲートにホットエレクトロンを
注入して書き込みを行い、消去時にはゲート電圧に負電
圧（例えば−１０Ｖ）、ソース電圧に高電圧（例えば６
Ｖ）を印加してドレイン電圧はフローティング状態とす
ることによって消去動作を行う。

【００３０】これにより、フラッシュメモリは、その書
き換えのための高電圧ＶＰＰを外部から供給する必要が
ない、いわゆる単一電源型のフラッシュメモリとなる。
なお、電源電圧ＶＣＣは特に制限されるものではない
が、例えば＋５Ｖの正電位の電源電圧とされる。また、
高電圧ＶＰＰも特に制限されるものではないが、例えば
１２Ｖ程度である。

【００３１】ＰＵＭＰ ＣＥＬＬの個数も特に制限され
るものではないが、本実施形態では３個のＰＵＭＰ Ｃ
ＥＬＬ１〜ＰＵＭＰ ＣＥＬＬ３を含んでいる。各ＰＵ
ＭＰＣＥＬＬの構成は、スイッチ用ＭＯＳＦＥＴがクロ
ック信号ＣＬＫ１、ＣＬＫ２（またはクロック信号ＣＬ
Ｋ３、ＣＬＫ４）線に接続されている以外は、図８に示
した従来技術と同様の構成である。すなわち、１つのＰ
ＵＭＰ ＣＥＬＬが図８のチャージポンプユニットＰＵ
１に相当し、キャパシタＣ１、Ｃ３、Ｃ５、Ｃ７、Ｃ
９、Ｃ１１が図８のＰＵ１のＣ１００に相当し、Ｃ２、
Ｃ４、Ｃ６、Ｃ８、Ｃ１０、Ｃ１２が図８のＰＵ１のＣ
２００に相当する。また、ＰＵＭＰ１およびＰＵＭＰ２
は図８のＰＵ１におけるＮチャンネル型ＭＯＳＦＥＴ
Ｎ１００、Ｎ２００を含む部分に相当し、以下、この部
分を昇圧ドライバ部と称する。

【００３２】さらに、昇圧回路部ＶＢ１、ＶＢ２は、高
電圧用のレベル変換回路ＬＶ１、ＬＶ２も含んでいる。
この回路は、例えば図２に示すような構成のものを用い
ることができる。このレベル変換回路ＬＶ１、ＬＶ２
は、高電圧信号Ｖｍ端子、入力信号ｉｎ端子、出力信号
ｏｕｔ端子、入力信号ｉｎを高電圧信号Ｖｍレベルに変
換するためのＰチャンネル型ＭＯＳＦＥＴ Ｐ３００、
３０１および出力信号ｏｕｔを０ＶにするためのＮチャ
ンネル型ＭＯＳＦＥＴ Ｎ３００、３０１から構成され
ている。

【００３３】この高電圧用レベル変換回路には、下記表
１に示すように、入力信号ｉｎがハイレベルである場合
とローレベルである場合の２つの状態がある。

【００３４】

【表１】 入力信号ｉｎがハイレベルの場合には、Ｎチャンネル型
ＭＯＳＦＥＴ Ｎ３０１がオンすることにより出力信号
がローレベルとなる。また、出力信号ｏｕｔがローレベ
ルであることによりＰチャンネル型ＭＯＳＦＥＴ Ｐ３
００がオンし、高電圧信号ＶｍレベルがＰチャンネル型
ＭＯＳＦＥＴ Ｐ３０１のゲートに入力されてＰチャン
ネル型ＭＯＳＦＥＴ Ｐ３０１がオフして、出力信号ｏ
ｕｔがローレベルに保たれる。

【００３５】一方、入力信号ｉｎがローレベルの場合に
は、Ｎチャンネル型ＭＯＳＦＥＴＮ３０１がオフするこ
とによりＰチャンネル型ＭＯＳＦＥＴ Ｐ３０１のゲー
トがローレベルとなってＰチャンネル型ＭＯＳＦＥＴ
Ｐ３０１がオンし、出力信号ｏｕｔが高電圧信号Ｖｍレ
ベル（ＶＨＨ）なる。また、出力信号ｏｕｔが高電圧信
号ＶｍレベルであることによりＰチャンネル型ＭＯＳＦ
ＥＴ Ｐ３００がオフし、出力信号ｏｕｔが高電圧信号
Ｖｍレベルに保たれる。

【００３６】本実施形態の昇圧回路において、昇圧回路
部ＶＢ１が動作状態のときには昇圧回路部ＶＢ２が非動
作状態であり、同時に動作状態になることはないものと
する。昇圧回路部ＶＢ１、ＶＢ２は同じ構成であるの
で、ＶＢ１が動作状態の場合について説明する。なお、
各昇圧回路部で異なる電圧値を得るためには、ＰＵＭＰ
ＣＥＬＬの数を変更すればよい。

【００３７】昇圧回路部ＶＢ１はＶＢ１イネーブル信号
ＥＮ１Ｂがローレベルのときに動作可能となり、この場
合には選択的にＰチャンネル型ＭＯＳＦＥＴ Ｐ１、Ｐ
２、Ｐ５、Ｐ６、Ｐ９、Ｐ１０がオンする。また、昇圧
回路部ＶＢ１の動作時には昇圧回路部ＶＢ２は非動作状
態であるので、ＶＢ２イネーブル信号ＥＮ２Ｂはハイレ
ベルであり、レベル変換回路ＬＶ２によりイネーブル信
号ＥＮ２Ｂの反転信号をレベル変換してローレベルとす
ることにより、選択的にＰチャンネル型ＭＯＳＦＥＴ
Ｐ３、Ｐ４、Ｐ７、Ｐ８、Ｐ１１、Ｐ１２がオンする。
また、ＶＢ２イネーブル信号ＥＮ２Ｂがハイレベルであ
るので、選択的にＰチャンネル型ＭＯＳＦＥＴ Ｐ１
３、Ｐ１４、Ｐ１７、Ｐ１８、Ｐ２１、Ｐ２２がオフす
る。さらに、昇圧回路部ＶＢ１で発生した高電圧ＶＰＰ
Ｏ１を主電源とするレベル変換回路ＬＶ１により、イネ
ーブル信号ＥＮ１Ｂの反転信号をレベル変換して、Ｐチ
ャンネル型ＭＯＳＦＥＴ Ｐ１５、Ｐ１６、Ｐ１９、Ｐ
２０、Ｐ２３、Ｐ２４のゲートにＶＰＰＯ１と同レベル
の高電圧を与えてオフする。

【００３８】クロック信号ＣＬＫ１、ＣＬＫ２は、図７
に示したように、同時に有効レベルとなることの無い２
相パルス信号であり、クロック信号ＣＬＫ３、ＣＬＫ４
はクロック信号ＣＬＫ１、ＣＬＫ２と必ずしも同期しな
いが、同様に図７に示すような２相パルス信号である。
クロック信号ＣＬＫ１、ＣＬＫ２はＰチャンネル型ＭＯ
ＳＦＥＴ Ｐ１、Ｐ２、Ｐ５、Ｐ６、Ｐ９、Ｐ１０を介
して昇圧回路部ＶＢ１、ＶＢ２に共通のノード（ＶＢ
１、ＶＢ２に接続されているノード）ＮＥＴ１、ＮＥＴ
２、ＮＥＴ５、ＮＥＴ６、ＮＥＴ９、ＮＥＴ１０に結合
されている。また、昇圧ドライバ部ＰＵＭＰ１のクロッ
ク入力端子ｃｌｋａ、ｃｌｋｂは、Ｐチャンネル型ＭＯ
ＳＦＥＴ Ｐ３、Ｐ４、Ｐ７、Ｐ８、Ｐ１１、Ｐ１２を
介して昇圧回路部ＶＢ１、ＶＢ２に共通のノードＮＥＴ
３、ＮＥＴ４、ＮＥＴ７、ＮＥＴ８、ＮＥＴ１１、ＮＥ
Ｔ１２に結合されている。

【００３９】これらの動作により、キャパシタＣ７、・
・・、Ｃ１２はその両端のＭＯＳＦＥＴが共にオフとな
るために昇圧回路部ＶＢ２から切り離され、共通のノー
ドＮＥＴ１〜ＮＥＴ１２を介して昇圧回路部ＶＢ１のキ
ャパシタＣ１、・・・、Ｃ６に並列に接続される。これ
により、昇圧回路部ＶＢ１とＶＢ２のキャパシタが共有
化されるので、クロック信号ＣＬＫ１、ＣＬＫ２を入力
することにより、電源電圧ＶＣＣが必要な高電圧付近ま
で昇圧される。そして、ダイオード接続形式のＭＯＳＦ
ＥＴ Ｎ１と平滑化容量を含むクランプ回路ＶＣとを経
て高電圧ＶＰＰ１供給点ＨＶＯＵＴ１に平滑な昇圧電圧
として伝達される。この昇圧電圧のクランプ前の電位Ｖ
ＰＰＯ１は、クランプ回路ＶＣにより必要な電位、例え
ば＋１２Ｖにクランプされた後、高電圧ＶＰＰ１として
供給される。なお、ＶＢ２が動作状態の場合にはＶＢ１
が非動作状態となり、ＶＢ２動作時には電位ＶＰＰＯ２
がクランプされて高電圧ＶＰＰ２として供給される。

【００４０】本実施形態の昇圧回路によれば、キャパシ
タを共有化することにより、高電圧に昇圧することがで
き、また、レイアウトにおけるチップ面積を縮小するこ
とができる。

【００４１】（実施形態２）図３は実施形態２の昇圧回
路の構成を示す回路図である。この実施形態２の昇圧回
路部ＶＢ１、ＶＢ２は、上記実施形態１と基本的には同
じであるため、これとは異なる部分について説明する。

【００４２】本実施形態の昇圧回路において、昇圧回路
部ＶＢ１が動作状態のときには、ＶＢ１イネーブル信号
ＥＮ１Ｂがローレベルになり、実施形態１と同様に、選
択的にＰチャンネル型ＭＯＳＦＥＴ Ｐ１、Ｐ２、Ｐ
５、Ｐ６、Ｐ９、Ｐ１０がオンする。また、昇圧回路部
ＶＢ１で発生した高電圧ＶＰＰＯ１を主電源とするレベ
ル変換回路ＬＶ１により、イネーブル信号ＥＮ１Ｂの反
転信号をレベル変換して、Ｎチャンネル型ＭＯＳＦＥＴ
Ｎ３〜Ｎ８のゲートにＶＰＰＯ１と同レベルの高電圧
を与えてオンする。このように、レベル変換回路ＬＶ１
の主電源に昇圧電圧ＶＰＰＯ１を用いることにより、相
圧動作に伴って昇圧ドライバ部ＰＵＭＰ１のｃｌｋａ、
ｃｌｋｂ端子の電位が上昇しても、Ｎチャンネル型ＭＯ
ＳＦＥＴＮ３〜Ｎ８をオンするために充分なゲート−ソ
ース間電位を確保することができる。また、昇圧回路部
ＶＢ１の動作時には昇圧回路部ＶＢ２は非動作状態であ
るので、ＶＢ２イネーブル信号ＥＮ２Ｂはハイレベルで
あり、実施形態１と同様に選択的にＰチャンネル型ＭＯ
ＳＦＥＴ Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８、Ｐ２１、
Ｐ２２がオフする。また、レベル変換回路ＬＶ２により
イネーブル信号ＥＮ２Ｂの反転信号をレベル変換してロ
ーレベルとすることにより、選択的にＮチャンネル型Ｍ
ＯＳＦＥＴ Ｎ９〜Ｎ１４をオフする。

【００４３】クロック信号ＣＬＫ１、ＣＬＫ２は実施形
態１と同様に、Ｐチャンネル型ＭＯＳＦＥＴ Ｐ１、Ｐ
２、Ｐ５、Ｐ６、Ｐ９、Ｐ１０を介して昇圧回路部ＶＢ
１、ＶＢ２に共通のノード（ＶＢ１、ＶＢ２に接続され
ているノード）ＮＥＴ１、ＮＥＴ２、ＮＥＴ５、ＮＥＴ
６、ＮＥＴ９、ＮＥＴ１０に結合されている。また、昇
圧ドライバ部ＰＵＭＰ１のクロック入力端子ｃｌｋａ、
ｃｌｋｂは、Ｎチャンネル型ＭＯＳＦＥＴ Ｎ３〜Ｎ８
を介して昇圧回路部ＶＢ１、ＶＢ２に共通のノードＮＥ
Ｔ３、ＮＥＴ４、ＮＥＴ７、ＮＥＴ８、ＮＥＴ１１、Ｎ
ＥＴ１２に結合されている。

【００４４】これらの動作により、キャパシタＣ７、・
・・、Ｃ１２はその両端のＭＯＳＦＥＴが共にオフとな
るために昇圧回路部ＶＢ２から切り離され、共通のノー
ドＮＥＴ１〜ＮＥＴ１２を介して昇圧回路部ＶＢ１のキ
ャパシタＣ１、・・・、Ｃ６に並列に接続される。これ
により、実施形態１と同様に昇圧回路部ＶＢ１とＶＢ２
のキャパシタが共有化されるので、クロック信号ＣＬＫ
１、ＣＬＫ２を入力することにより、電源電圧ＶＣＣが
必要な高電圧付近まで昇圧される。そして、ダイオード
接続形式のＭＯＳＦＥＴ Ｎ１と平滑化容量を含むクラ
ンプ回路ＶＣとを経て高電圧ＶＰＰ１供給点ＨＶＯＵＴ
１に平滑な昇圧電圧ＶＰＰ１として伝達される。

【００４５】本実施形態の昇圧回路によれば、直列に接
続された制御用ＭＯＳＦＥＴとして極性の異なるＮチャ
ンネル型とＰチャンネル型の両方を用いている。このた
め、実施形態１のように同じ極性のＰチャンネル型ＭＯ
ＳＦＥＴ（例えばＰ１とＰ３）のＮ型ＷＥＬＬを分離す
る必要が無く、実施形態１に比べて面積の観点から有利
である。

【００４６】（実施形態３）図４は実施形態３の昇圧回
路の構成を示す回路図である。この実施形態３の昇圧回
路部ＶＢ１、ＶＢ２は、上記実施形態２のＰチャンネル
型ＭＯＳＦＥＴ Ｐ１、Ｐ２、Ｐ５、Ｐ６、Ｐ９、Ｐ１
０、Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８、Ｐ２１、Ｐ２２
をＮチャンネル型ＭＯＳＦＥＴ Ｎ１５〜Ｎ２６に変更
している。そして、Ｎチャンネル型ＭＯＳＦＥＴ Ｎ１
５〜Ｎ２０のゲート入力を、ＭＯＳＦＥＴ Ｎ３〜Ｎ８
と同じレベル変換回路ＬＶ１の出力信号とし、Ｎチャン
ネル型ＭＯＳＦＥＴ Ｎ２１〜Ｎ２６のゲート入力を、
ＭＯＳＦＥＴ Ｎ９〜Ｎ１４と同じレベル変換回路ＬＶ
２の出力信号としている。

【００４７】本実施形態の昇圧回路によっても、キャパ
シタを共有化することにより、高電圧に昇圧することが
でき、また、レイアウトにおけるチップ面積を縮小する
ことができる。

【００４８】（実施形態４）図５は実施形態４の昇圧回
路の構成を示す回路図である。本実施形態では、負電圧
を発生するための昇圧回路について説明する。

【００４９】これらの昇圧回路部ＶＢ１、ＶＢ２は、負
電圧用のレベル変換回路ＬＮＶ１、ＬＮＶ２、キャパシ
タＣ１〜Ｃ１２、および負電圧昇圧ドライバ部ＮＰＵＭ
Ｐ１、ＮＰＵＭＰ２を有している。

【００５０】キャパシタＣ１〜Ｃ１２および負電圧昇圧
ドライバ部ＮＰＵＭＰ１、ＮＰＵＭＰ２からなる回路
は、図９に示した負電圧チャージポンプ回路を用いた従
来技術と同様の構成である。すなわち、図５のＣ１〜Ｃ
１２等が図９のＣ２１〜Ｃ２４に相当し、図５の負電圧
昇圧ドライバ部ＮＰＵＭＰ１およびＮＰＵＭＰ２が図９
のＭＯＳＦＥＴ ＭＰ０〜ＭＰ４を含む部分に相当す
る。

【００５１】負電圧用レベル変換回路には、下記表２に
示すように、入力信号（ここではイネーブル信号ＥＮ１
Ｂ、ＥＮ２Ｂ）がハイレベルである場合とローレベルで
ある場合の２つの状態がある。

【００５２】

【表２】 イネーブル信号ＥＮ１Ｂ、ＥＮ２Ｂがローレベルの場合
には、主電源に昇圧電圧ＶＮＮＯ（ＶＢ１動作時にはＶ
ＮＮＯ１、ＶＢ２動作時にはＶＮＮＯ２）を用いている
ため、負電圧用レベル変換回路ＬＮＶ１、ＬＮＶ２から
の出力信号もＶＮＮＯ１、ＶＮＮＯ２と同じ負レベル
（ＶＮＮ１、ＶＮＮ２）となる。一方、イネーブル信号
ＥＮ１Ｂ、ＥＮ２Ｂがハイレベルの場合には、負電圧用
レベル変換回路ＬＮＶ１、ＬＮＶ２からの出力信号はロ
ーレベルとなる。

【００５３】本実施形態の昇圧回路において、昇圧回路
部ＶＢ１が動作状態のときにはイネーブル信号ＥＮ１Ｂ
がローレベルであり、実施形態１と同様に選択的にＰチ
ャンネル型ＭＯＳＦＥＴ Ｐ１、Ｐ２、Ｐ５、Ｐ６、Ｐ
９、Ｐ１０がオンする。また、負電圧用レベル変換回路
ＬＶ１によりイネーブル信号ＥＮ１Ｂを負電圧レベルに
変換して、昇圧回路部ＶＢ２のＮチャンネル型ＭＯＳＦ
ＥＴ Ｎ３３〜Ｎ３８をオフする。また、昇圧回路部Ｖ
Ｂ１の動作時には昇圧回路部ＶＢ２は非動作状態である
ので、ＶＢ２イネーブル信号ＥＮ２Ｂはハイレベルであ
り、実施形態１と同様に選択的にＰチャンネル型ＭＯＳ
ＦＥＴ Ｐ１３、Ｐ１４、Ｐ１７、Ｐ１８、Ｐ２１、Ｐ
２２がオフする。さらに、負電圧用レベル変換回路ＬＶ
２によりイネーブル信号ＥＮ２Ｂをレベル変換してロー
レベルとすることにより、選択的にＮチャンネル型ＭＯ
ＳＦＥＴ Ｎ２７〜Ｎ３２をオンする。

【００５４】これらの動作により、キャパシタＣ７、・
・・、Ｃ１２はその両端のＭＯＳＦＥＴが共にオフとな
るために昇圧回路部ＶＢ２から切り離され、共通のノー
ドＮＥＴ１〜ＮＥＴ１２を介して昇圧回路部ＶＢ１のキ
ャパシタＣ１、・・・、Ｃ６に並列に接続される。これ
により、昇圧回路部ＶＢ１とＶＢ２のキャパシタが共有
化されるので、クロック信号ＣＬＫ１、ＣＬＫ２を入力
することにより、電源電圧ＶＣＣが必要な負電圧付近ま
で昇圧される。そして、ダイオード接続形式のＭＯＳＦ
ＥＴ Ｐ２５、Ｐ２６と平滑化容量を含むクランプ回路
ＶＣとを経て負電圧ＶＮＮ１供給点ＮＶＯＵＴ１に平滑
な昇圧電圧として伝達される。この昇圧電圧のクランプ
前の電位ＶＮＮＯ１は、クランプ回路ＶＣにより必要な
電位、例えば−１０Ｖにクランプされた後、負電圧ＶＮ
Ｎ１として供給される。なお、ＶＢ２が動作状態の場合
にはＶＢ１が非動作状態となり、ＶＢ２動作時には電位
ＶＮＮＯ２がクランプされて高電圧ＶＮＮ２として供給
される。ＭＯＳＦＥＴ Ｐ２５、Ｐ２６の基板電位ＮＷ
ＥＬＬ１、ＮＷＥＬＬ２は、ＶＢ１、ＶＢ２が動作状態
のときにローレベルであり、非動作状態のときにハイレ
ベルとされている。

【００５５】本実施形態の昇圧回路によれば、キャパシ
タを共有化することにより、負の高電圧に昇圧すること
ができ、また、レイアウトにおけるチップ面積を縮小す
ることができる。

【００５６】（実施形態５）図６は実施形態５の昇圧回
路の構成を示す回路図である。本実施形態では、一方の
昇圧回路部が正電位を発生し、他方の昇圧回路部が負電
圧を発生するような昇圧回路について説明する。

【００５７】この実施形態５において、昇圧回路部ＶＢ
１は上記実施形態３のＶＢ１と同様の構成であり、昇圧
回路部ＶＢ２は上記実施形態５のＶＢ２と同様の構成で
ある。

【００５８】本実施形態の昇圧回路において、昇圧回路
部ＶＢ１が動作状態のときには、上記実施形態３のＶＢ
１と同様に、Ｎチャンネル型ＭＯＳＦＥＴ Ｎ１５〜Ｎ
２０のゲート入力を、ＭＯＳＦＥＴ Ｎ３〜Ｎ８と同じ
レベル変換回路ＬＶ１の出力信号としている。一方、昇
圧回路部ＶＢ２が動作状態のときには、イネーブル信号
ＥＮ２Ｂがローレベルであり、上記実施形態４のＶＢ２
と同様にＮチャンネル型ＭＯＳＦＥＴ Ｐ１３、Ｐ１
４、Ｐ１７、Ｐ１８、Ｐ２１、Ｐ２２がオンする。そし
て、ハイレベルのイネーブル信号ＥＮ１Ｂがインバータ
論理回路ＩＮＶに入力され、その反転信号であるローレ
ベルがＮチャンネル型ＭＯＳＦＥＴ Ｎ３３〜Ｎ３８が
選択的にオンする。

【００５９】本実施形態の昇圧回路によれば、キャパシ
タを共有化することにより、正の高電圧および負の高電
圧に昇圧することができ、また、レイアウトにおけるチ
ップ面積を縮小することができる。

【００６０】以上の説明では、本発明を単一電源型フラ
ッシュメモリの昇圧回路に適用した例について説明した
が、これに限定されるものではなく、例えば昇圧回路と
して単体で構成されるものや、その他の各種メモリ（不
揮発性半導体記憶装置）や収益回路装置に内蔵される同
様な昇圧回路にも適用可能である。本発明は、少なくと
も昇圧用キャパシタを含む昇圧回路およびこのような昇
圧回路を含む装置およびシステム全般に広く適用するこ
とが可能である。

【００６１】

【発明の効果】以上詳述したように、本発明によれば、
昇圧回路部を複数個有し、非動作状態の昇圧回路部のキ
ャパシタを動作状態の昇圧回路部のキャパシタに付加し
て共有化させることにより、各々キャパシタを単独で設
けた場合に比べて各昇圧回路部の能力を大きくすること
ができる。また、キャパシタを共有化させることによ
り、各昇圧回路部の能力を減少させることなく、チップ
サイズを縮小化してレイアウト面積を抑えることができ
る。

【図面の簡単な説明】

【図１】実施形態１の昇圧回路の構成を説明するための
回路図である。

【図２】高電圧用レベル変換回路の構成を説明するため
の回路図である。

【図３】実施形態２の昇圧回路の構成を説明するための
回路図である。

【図４】実施形態３の昇圧回路の構成を説明するための
回路図である。

【図５】実施形態４の昇圧回路の構成を説明するための
回路図である。

【図６】実施形態５の昇圧回路の構成を説明するための
回路図である。

【図７】昇圧回路クロック信号を示す波形図である。

【図８】従来のチャージポンプ回路の構成を示す回路図
である。

【図９】従来の負電圧用チャージポンプ回路の構成を示
す回路図である。

【符号の説明】

Ｃ１〜Ｃ１２、Ｃ２１〜Ｃ２４、Ｃ１００、Ｃ２００
キャパシタ ＣＬＫ１〜ＣＬＫ４、ＣＫ１、ＣＫ２ クロック信号 ｃｌｋａ、ｃｌｋｂ クロック入力端子 ＥＮ１Ｂ、ＥＮ２Ｂ イネーブル信号 ＨＶＯＵＴ１、ＨＶＯＵＴ２ 高電圧供給点 ｉｎ 入力信号 ＬＶ１、ＬＶ２ 高電圧用レベル変換回路 ＬＮＶ１、ＬＮＶ２ 負電圧用レベル変換回路 Ｎ１〜Ｎ３８、Ｎ１００、Ｎ２００、Ｎ３００、Ｎ３０
１ Ｎチャンネル型ＭＯＳＦＥＴ ＮＤ１００、ＮＤ２００ ノード ＮＥＴ１〜ＮＥＴ１２ 昇圧回路部の共通ノード ＮＰＵＭＰ１、ＮＰＵＭＰ２ 負電圧用昇圧ドライバ部 ＮＶＯＵＴ１、ＮＶＯＵＴ２ 負電圧供給点 ＮＷＥＬＬ１、ＮＷＥＬＬ２ 基板電位 Ｐ１〜Ｐ２６、Ｐ３００、Ｐ３０１、ＭＰ１〜ＭＰ４
Ｐチャンネル型ＭＯＳＦＥＴ ＰＵ１、ＰＵＭＰ ＣＥＬＬ１〜ＰＵＭＰ ＣＥＬＬ３
チャージポンプ回路 ＰＵＭＰ１、ＰＵＭＰ２ 昇圧ドライバ部 ＶＢ１、ＶＢ２ 昇圧回路部 ＶＣ クランプ回路 ＶＣＣ 供給された電源電圧 ＶＰＰ１、ＶＰＰ２ 高電圧 ＶＰＰＯ１、ＶＰＰＯ２ クランプ前の高電圧 ＶＮＮ１、ＶＮＮ２ 負電圧 ＶＮＮＯ１、ＶＮＮＯ２ クランプ前の負電圧 Ｖｍ 高電圧信号 ｏｕｔ 出力信号 ＩＮＶ１ インバータ論理回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 キャパシタへの充電電圧を用いて、供給
   された電源電圧の絶対値よりも高電圧を発生する昇圧回
   路において、 各々個別に高電圧を発生する複数の昇圧回路部と、 少なくとも１つの昇圧回路部のキャパシタを、少なくと
   も１つの他の昇圧回路部のキャパシタに電気的に接続ま
   たは切断する手段とを有し、 非動作状態の昇圧回路部のキャパシタを、動作状態の昇
   圧回路部のキャパシタに電気的に接続することにより、
   該動作状態の昇圧回路部のキャパシタ容量を増加させる
   ことを特徴とする昇圧回路。
2. 【請求項２】 前記各昇圧回路部は、２個のキャパシタ
   と、４個のスイッチ手段と、電流の逆流を防止して昇圧
   された電圧を駆動する電圧駆動手段とを有する複数のチ
   ャージポンプ回路を直列接続してなり、 各チャージポンプ回路は、第１クロックを第１キャパシ
   タの第１電極に結合する第１スイッチ手段と、第２クロ
   ックを第２キャパシタの第１電極に結合する第２スイッ
   チ手段と、第１キャパシタの第２電極を該電圧駆動手段
   の第１ノードに結合する第３スイッチ手段と、第２キャ
   パシタの第２電極を該電圧駆動手段の第２ノードに結合
   する第４スイッチ手段とを有し、 複数のイネーブル制御信号によって、動作状態の昇圧回
   路部の各スイッチ手段をオンし、非動作状態の昇圧回路
   部の各スイッチ手段をオフすることにより、非動作状態
   の昇圧回路部のキャパシタを、動作状態の昇圧回路部の
   キャパシタに電気的に並列に接続させることを特徴とす
   る請求項１に記載の昇圧回路。
3. 【請求項３】 前記イネーブル制御信号の有効レベルの
   絶対値を大きくするためのレベル変換回路を含むことを
   特徴とする請求項１または請求項２に記載の昇圧回路。
4. 【請求項４】 前記複数の昇圧回路部のうち、少なくと
   も２つの昇圧回路部において、 第１昇圧回路部を動作状態にする第１イネーブル制御信
   号により、動作状態の第１昇圧回路部のチャージポンプ
   回路における第１スイッチ手段および第２スイッチ手段
   をオンすると共に、 該第１イネーブル制御信号を該第１昇圧回路部で発生し
   た高電圧を電圧源とする第１レベル変換回路に入力して
   該第１イネーブル制御信号の有効レベルの絶対値を大き
   くし、該第１レベル変換回路の出力によって非動作状態
   の第２昇圧回路部のチャージポンプ回路における第３ス
   イッチ手段および第４スイッチ手段をオフし、 かつ、該第２昇圧回路部を非動作状態にする第２イネー
   ブル制御信号により、該第２昇圧回路部のチャージポン
   プ回路における第１スイッチ手段および第２スイッチ手
   段をオフすると共に、 該第２イネーブル制御信号を第２レベル変換回路に入力
   して、該第２レベル変換回路の出力によって該第１昇圧
   回路部のチャージポンプ回路における第３スイッチ手段
   および第４スイッチ手段をオンすることを特徴とする請
   求項３に記載の昇圧回路。
5. 【請求項５】 前記複数の昇圧回路部のうち、少なくと
   も２つの昇圧回路部において、 第１昇圧回路部を動作状態にする第１イネーブル制御信
   号により、動作状態の第１昇圧回路部のチャージポンプ
   回路における第１スイッチ手段および第２スイッチ手段
   をオンすると共に、 該第１イネーブル制御信号を該第１昇圧回路部で発生し
   た高電圧を電圧源とする第１レベル変換回路に入力して
   該第１イネーブル制御信号の有効レベルの絶対値が大き
   くし、該第１レベル変換回路の出力によって該第１昇圧
   回路部のチャージポンプ回路における第３スイッチ手段
   および第４スイッチ手段をオンし、 かつ、第２昇圧回路部を非動作状態にする第２イネーブ
   ル制御信号により、非動作状態の第２昇圧回路部のチャ
   ージポンプ回路における第１スイッチ手段および第２ス
   イッチ手段をオフすると共に、 該第２イネーブル制御信号を第２レベル変換回路に入力
   して、該第２レベル変換回路の出力によって該第２昇圧
   回路部のチャージポンプ回路における第３スイッチ手段
   および第４スイッチ手段をオフすることを特徴とする請
   求項３に記載の昇圧回路。
6. 【請求項６】 前記複数の昇圧回路部のうち、少なくと
   も２つの昇圧回路部において、 第１昇圧回路部を動作状態にする第１イネーブル制御信
   号を、動作状態の第１昇圧回路部で発生した高電圧を電
   圧源とする第１レベル変換回路に入力して該第１イネー
   ブル制御信号の有効レベルの絶対値を大きくし、該第１
   レベル変換回路の出力によって該第１昇圧回路部のチャ
   ージポンプ回路における各スイッチ手段をオンし、 かつ、第２昇圧回路部を非動作状態にする第２イネーブ
   ル制御信号を第２レベル変換回路に入力して、該第２レ
   ベル変換回路の出力によって非動作状態の第２昇圧回路
   部のチャージポンプ回路における各スイッチ手段をオフ
   することを特徴とする請求項３に記載の昇圧回路。
7. 【請求項７】 前記複数の昇圧回路部のうち、少なくと
   も２つの昇圧回路部において、 第１昇圧回路部を動作状態にする第１イネーブル制御信
   号により、動作状態の第１昇圧回路部のチャージポンプ
   回路における第１スイッチ手段および第２スイッチ手段
   をオンすると共に、 該第１イネーブル制御信号を該第１昇圧回路部で発生し
   た負電圧を電圧源とする第１レベル変換回路に入力して
   該第１イネーブル制御信号の有効レベルを負電圧レベル
   に変換し、該第１レベル変換回路の出力によって非動作
   状態の第２昇圧回路部のチャージポンプ回路における第
   ３スイッチ手段および第４スイッチ手段をオフし、 かつ、該第２昇圧回路部を非動作状態にする第２イネー
   ブル制御信号により、該第２昇圧回路部のチャージポン
   プ回路における第１スイッチ手段および第２スイッチ手
   段をオフすると共に、 該第２イネーブル制御信号を第２レベル変換回路に入力
   して、該第２レベル変換回路の出力によって該第１昇圧
   回路部のチャージポンプ回路における第３スイッチ手段
   および第４スイッチ手段をオンすることを特徴とする請
   求項３に記載の昇圧回路。
8. 【請求項８】 前記昇圧回路部の出力電圧が正電位であ
   ることを特徴とする請求項１乃至請求項７のいずれかに
   記載の昇圧回路。
9. 【請求項９】 前記昇圧回路部の出力電圧が負電位であ
   ることを特徴とする請求項１乃至請求項７のいずれかに
   記載の昇圧回路。
10. 【請求項１０】 請求項１乃至請求項９のいずれかに記
    載の昇圧回路を用いたことを特徴とする半導体集積回路
    装置。
11. 【請求項１１】 請求項１乃至請求項９のいずれかに記
    載の昇圧回路を用いたことを特徴とする不揮発性半導体
    記憶装置。
12. 【請求項１２】 ２層ゲート構造型メモリセルを、格子
    状に配置してなるメモリアレイを備えたフラッシュメモ
    リであって、 請求項１乃至請求項９のいずれかに記載の昇圧回路を用
    いたことを特徴とする不揮発性半導体記憶装置。
13. 【請求項１３】 前記各昇圧回路部の出力電圧が、前記
    ２層ゲート構造型メモリセルの書き込み時または消去時
    において、そのコントロールゲート、ソースまたはドレ
    インに供給されることを特徴とする請求項１２に記載の
    不揮発性半導体記憶装置。