KR20230008258A - 비휘발성 플래시 메모리 디바이스들에서 사용하기 위한 개선된 전하 펌프 - Google Patents

비휘발성 플래시 메모리 디바이스들에서 사용하기 위한 개선된 전하 펌프 Download PDF

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Abstract

비휘발성 플래시 메모리 디바이스들에서 소거 및 프로그램 동작들을 수행하는 데 필요한 고전압들을 생성하기 위한 개선된 전하 펌프 설계의 다수의 실시예가 개시된다. 이러한 실시예들에서, 전하 펌프 내의 각각의 부스트 스테이지는 종래 기술의 전하 펌프들에서의 결함을 극복하도록 수정되며, 그에 의해 최종 부스트 스테이지에서 전압이 실제로 감소할 것이다. 이러한 수정들은 클록 배가 회로, 로컬 셀프-사전 충전 회로, 피드-포워드 사전 충전 회로, 피드-백워드 사전 충전 회로, 및 NMOS 및 PMOS 트랜지스터들과 다이오드들을 포함하는 하이브리드 회로 중 하나 이상의 추가를 포함한다.

Description

비휘발성 플래시 메모리 디바이스들에서 사용하기 위한 개선된 전하 펌프{IMPROVED CHARGE PUMP FOR USE IN NON-VOLATILE FLASH MEMORY DEVICES}
우선권 주장
본 출원은 2018년 10월 16일자로 출원된, 발명의 명칭이 "비휘발성 플래시 메모리 디바이스들에서 사용하기 위한 개선된 전하 펌프(Improved Charge Pump for Use in Non-Volatile Flash Memory Devices)"인 미국 가특허 출원 제62/746,408호, 및 2018년 12월 13일자로 출원된, 발명의 명칭이 "비휘발성 플래시 메모리 디바이스들에서 사용하기 위한 개선된 전하 펌프(Improved Charge Pump for Use in Non-volatile Flash Memory Devices)"인 미국 특허 출원 제16/219,424호에 대한 우선권을 주장한다.
기술분야
비휘발성 플래시 메모리 디바이스들에서 소거 및 프로그램 동작들을 수행하는 데 필요한 고전압들을 생성하기 위한 개선된 전하 펌프 설계의 다수의 실시예가 개시된다. 이러한 실시예들에서, 전하 펌프 내의 각각의 부스트 스테이지는 종래 기술의 전하 펌프들에서의 결함을 극복하도록 수정되며, 그에 의해 최종 부스트 스테이지에서 전압이 실제로 감소할 것이다.
디지털 비휘발성 메모리들이 잘 알려져 있다. 예를 들어, 미국 특허 제5,029,130호("'130 특허")는 플래시 메모리 셀들의 한 유형인 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있으며, 모든 목적들을 위해 본 명세서에 참고로 포함된다. 그러한 메모리 셀(110)이 도 1에 도시되어 있다. 각각의 메모리 셀(110)은 반도체 기판(12) 내에 형성된 소스 영역(14) 및 드레인 영역(16)을 포함하며, 그 영역들 사이에 채널 영역(18)이 있다. 플로팅 게이트(20)가 소스 영역(14)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 워드 라인 단자(22)(전형적으로 워드 라인에 결합됨)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분, 및 위쪽으로 그리고 플로팅 게이트(20)를 향해 연장되는 제2 부분을 갖는다. 플로팅 게이트(20) 및 워드 라인 단자(22)는 게이트 산화물에 의해 기판(12)으로부터 절연된다. 비트 라인(24)이 드레인 영역(16)에 결합된다.
메모리 셀(110)은 워드 라인 단자(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 중간 절연체를 통과하여 플로팅 게이트(20)로부터 워드 라인 단자(22)로 터널링하게 한다.
메모리 셀(110)은 워드 라인 단자(22) 상에 포지티브 전압을, 그리고 소스 영역(14) 상에 포지티브 전압을 배치함으로써 프로그램된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자들이 소스 영역(14)으로부터 드레인 영역(16)을 향해 흐를 것이다. 전자들은 그들이 워드 라인 단자(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀(110)은 드레인 영역(16) 및 워드 라인 단자(22) 상에 포지티브 판독 전압들을 배치함(이는 워드 라인 단자 아래의 채널 영역(18)의 부분을 턴온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되면), 플로팅 게이트(20) 아래의 채널 영역(18)의 부분이 또한 턴온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거된 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그램되면), 플로팅 게이트(20) 아래의 채널 영역의 부분은 대부분 또는 완전히 턴오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그램된 또는 "0" 상태로 감지된다.
표 1은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(110)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 1]
Figure pat00001
플래시 메모리 셀들의 다른 유형들인 다른 분리형 게이트 메모리 셀 구성들이 알려져 있다. 예를 들어, 도 2는 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(22)(전형적으로 워드 라인(WL)에 결합됨), 플로팅 게이트(20) 위의 제어 게이트(28), 및 소스 영역(14) 위의 소거 게이트(30)를 포함하는 4-게이트 메모리 셀(210)을 도시한다. 이러한 구성은 미국 특허 제6,747,310호에 기재되어 있으며, 이 특허는 모든 목적을 위해 본 명세서에 참고로 포함된다. 여기서, 모든 게이트들은 플로팅 게이트(20)를 제외하고 비-플로팅 게이트들이며, 이는 그들이 전압 소스에 전기적으로 접속되거나 접속 가능하다는 것을 의미한다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신들을 주입하는 것에 의해 수행된다. 소거는 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 수행된다.
표 2는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(310)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 2]
Figure pat00002
도 3은 플래시 메모리 셀의 다른 유형인 3-게이트 메모리 셀(310)을 도시한다. 메모리 셀(310)은, 메모리 셀(310)이 별개의 제어 게이트를 갖지 않는다는 점을 제외하고는, 도 2의 메모리 셀(210)과 동일하다. 소거 동작(그에 의해 소거 게이트의 사용을 통해 소거가 발생함) 및 판독 동작은, 제어 게이트 바이어스가 인가되지 않는다는 점을 제외하고는, 메모리 셀(210)의 것과 유사하다. 프로그래밍 동작은 또한 제어 게이트 바이어스 없이 행해지고, 결과적으로, 제어 게이트 바이어스의 결여를 보상하기 위해 프로그램 동작 동안 소스 라인 상에 더 높은 전압이 인가되어야 한다.
표 3은 판독, 소거, 및 프로그램 동작들을 수행하기 위해 메모리 셀(310)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 3]
Figure pat00003
도 4는 플래시 메모리 셀의 다른 유형인 적층형 게이트 메모리 셀(410)을 도시한다. 메모리 셀(410)은, 절연 층(도시되지 않음)에 의해 분리되어, 플로팅 게이트(20)가 전체 채널 영역(18) 위로 연장되고, 제어 게이트(22)(여기서 워드 라인에 결합될 것임)가 플로팅 게이트(20) 위로 연장된다는 점을 제외하고는, 도 1의 메모리 셀(110)과 유사하다. 소거, 프로그래밍, 및 판독 동작들은 메모리 셀(110)에 대해 이전에 설명된 것과 유사한 방식으로 동작한다.
표 4는 판독, 소거, 및 프로그램 동작들을 수행하기 위해 기판(12) 및 메모리 셀(410)의 단자들에 인가될 수 있는 전형적인 전압 범위들을 보여준다:
[표 4]
Figure pat00004
도 5는 종래 기술의 2차원 플래시 메모리 시스템에 대한 전형적인 종래 기술의 아키텍처를 도시한다. 다이(500)는 각각이 데이터를 저장하기 위한 메모리 어레이(501) 및 메모리 어레이(502) - 각각의 메모리 어레이(501 및 502)는 메모리 셀들의 로우(row)들 및 컬럼(column)들을 포함하고, 각각의 메모리 셀은 선택적으로 도 1에 메모리 셀(110)로서, 도 2에 메모리 셀(210)로서, 도 3에 메모리 셀(310)로서, 그리고 도 4에 메모리 셀(410)로서 도시된 유형들 중 하나의 유형의 것임 -; 다이(500)의 다른 컴포넌트들과, 전형적으로, 패키징된 다이(500)의 외부로부터 다이(500)에 액세스하는 데 사용되는 핀들(도시되지 않음) 또는 패키지 범프들에 이어서 접속하는 와이어 본드들(도시되지 않음) 사이의 전기 통신을 가능하게 하기 위한 패드(503) 및 패드(504); 플래시 메모리 시스템을 위한 포지티브 및 네거티브 전압 공급들을 제공하는 데 사용되는 고전압 회로(505); 리던던시 및 빌트인 셀프-테스팅과 같은 다양한 제어 기능들을 제공하기 위한 제어 로직(506); 아날로그 로직(507); 각각, 메모리 어레이(501) 및 메모리 어레이(502)로부터 데이터를 판독하는 데 사용되는 복수의 감지 회로들(508 및 509); 그로부터 판독되거나 그에 기입될, 각각, 메모리 어레이(501) 및 메모리 어레이(502) 내의 선택된 로우들에 액세스하는 데 사용되는, 각각 XDEC로 표시된, 로우 디코더 회로(510) 및 로우 디코더 회로(511); 그로부터 판독되거나 그에 기입될, 각각, 메모리 어레이(501) 및 메모리 어레이(502) 내의 선택된 컬럼들에 액세스하는 데 사용되는, 각각 YMUX로 표시된, 컬럼 디코더(512) 및 컬럼 디코더(513); 각각, 메모리 어레이(501) 및 메모리 어레이(502)에 대한 프로그램 및 소거 동작들을 위해 증가된 전압들을 제공하는 데 사용되는, 전하 펌프 회로(514) 및 전하 펌프 회로(515); 판독 및 기입(소거/프로그램) 동작들을 위해 메모리 어레이(501) 및 메모리 어레이(502)에 의해 공유되는, NCG로 표시된, 고전압 구동기 회로(516); 판독 및 기입 동작들 동안 메모리 어레이(501)에 의해 사용되는, WSHDRHALFV로 표시된, 고전압 구동기 회로(517)와, 판독 및 기입(소거/프로그램) 동작들 동안 메모리 어레이(502)에 의해 사용되는, WSHDRHALFV로 표시된, 고전압 구동기 회로(518); 및 각각, 메모리 어레이(501) 및 메모리 어레이(520)에 대한 기입 동작 동안 프로그램되도록 의도되지 않은 비트 라인들을 선택 해제하는 데 사용되는 비트 라인 억지 전압 회로(519) 및 비트 라인 억지 전압 회로(520)를 포함한다. 이러한 기능 블록들은 당업자에 의해 이해되며, 도 5에 도시된 블록 레이아웃은 종래 기술에 공지되어 있다.
전술한 것으로부터 알 수 있는 바와 같이, 플래시 메모리 셀들에 대한 프로그램 및 소거 동작들을 위해 고전압들이 요구된다. 이러한 고전압들은 전형적으로 외부 전압 공급 장치로부터 수신된 전압들을 요구되는 레벨들로 부스트하는, 전하 펌프들(514 및 515)과 같은, 전하 펌프들에 의해 생성된다.
도 6은 종래 기술의 전하 펌프(600)를 도시한다. 전하 펌프(600)는 입력 전압(VIN)을 수신하고 출력 전압(VOUT)을 생성한다. 전하 펌프(600)는 스테이지(601-1), ..., 스테이지(601-N)로 라벨링된 N개의 부스트 스테이지를 포함하며, 여기서 각각의 부스트 스테이지는 입력 전압을 수신하고 소정량만큼 입력 전압을 초과하는 출력 전압을 생성한다. 각각의 스테이지를 전하 펌프(600)에 추가함으로써, 출력 전압(VOUT)은 원하는 전압을 달성하도록 증가될 수 있다.
도 7은 도 6의 스테이지들(601-1,..., 601-N)에 대해 사용될 수 있는 부스트 스테이지의 예인, 종래 기술의 부스트 스테이지(700i)를 도시한다. 여기서, i는 1 내지 N의 정수이다. 부스트 스테이지(700i)는 전압 입력(VINi)을 수신하고 전압 출력(VOUTi)을 생성한다. 부스트 스테이지(700i)는 커패시터들(701 및 702), 글로벌 사전 충전 게이트(트랜지스터)(703), 부스트 게이트(트랜지스터)(704), 및 패스 게이트(트랜지스터)(705)를 포함한다. 트랜지스터들(703, 704, 및 705)은 NMOS 트랜지스터들이다. 커패시터들(701 및 702)은 NMOS 트랜지스터들로 구성되며, 여기서 소스와 드레인들은 상호 접속된다.
글로벌 사전 충전 단계 동안, 사전 충전 게이트(703)는 온이고 VOUTi를 전압 VB-VT로 사전 충전하며, 여기서 VT는 NMOS 트랜지스터의 임계 전압이고, VB는 사전 충전 게이트(703)에 대한 공급된 드레인 전압이다. 각각의 클록 펌핑 사이클에 대해, (로컬) 사전 충전 기간(클록이 로우일 때) 및 전하 펌핑 기간(클록이 로우로부터 하이로 전이할 때)이 존재한다. 사전 충전 기간 동안, CLKP가 로우일 때 커패시터(701)의 상부 플레이트는 전압 VINi에 있다. CLKP 및 CLKB는 일반적으로 비중첩 동상 클록 신호들이며, 여기서 전형적으로 CLKP가 하이로 되고, 그 후에 CLKB가 하이로 되고 CLKB가 로우로 되고, 그 후에 CLKP가 로우로 된다. 전하 펌핑 기간 동안, CLKP가 하이로 되고, 커패시터(701)의 상부 플레이트의 전압은 VINi+VDD로 부스트될 것이다(여기서 VDD는 CLKP의 하이 상태 전압과 로우 상태 전압 사이의 전압 차이이다).
부스트 스테이지들(700i)을 직렬 방식으로 함께 추가하는 것의 하나의 고유한 문제는, 패스 게이트(705)는 그의 게이트에 인가되는 전압이 패스 게이트(705)의 임계 전압(VT)만큼 그의 소스 상의 전압(이는 VOUTi임)을 초과할 때만 도통될 것이기 때문에, VINi이 각각의 후속 부스트 스테이지에서 증가함에 따라, 패스 게이트(705)를 턴온하기 위해 패스 게이트(705)의 게이트에 인가되어야 하는 전압이 또한 증가할 것이라는 점이다. 패스 게이트(705) 및 부스트 게이트(704)의 임계 전압(VT)은 NMOS 바디 효과로 인해 후속 스테이지들에 대해 점진적으로 더 높고, 이에 따라, 더 높은 전압 스테이지들 사이에서 효율적으로 펌핑하는 것은 더 어려워진다.
사전 충전 기간 동안, 커패시터(702)의 상부 플레이트인 노드 ING는 트랜지스터(704)의 액션으로부터 VINi에 있을 것이다(트랜지스터(704) 게이트의 게이트 상의 VOUTi는 ING=VINi를 야기할 것이다). 이어서 CLKB가 하이로, 즉 접지로부터 VDDboost로 될 때 - 여기서 VDDboost는 CLKB의 고전압 상태인데, 예컨대 VDDboost = 대략 2*VDD임 -, ING는 VINi+VDDboost(CLKB의 고전압)로 증가할 것이다. 이 시점에서, 패스 게이트(705)는 도통되고 VINi 노드(이는 CLKP가 이전에 하이로 됨으로 인해 이 시간에서 이전 VINi+VDD와 같음)에서의 전하를 출력 노드 VOUTi에 전달할 것이다. 그 시점에서, 패스 게이트(705)가 완전히 도통되고 있는 경우 VOUTi는 거의 현재 VINi일 것이며, 이는 노드 ING(= 이전 VINi+VDDboost)에서의 전압이 이 시점에서 VOUTi+VT보다 크거나 같음을 의미한다. 이것은 다음 스테이지에 대해 VINi+1이 된다. 노드 ING(= 이전 VINi+VDDboost)에서의 전압이 이 시점에서 VOUTi+VT보다 작으면, 노드 VINi로부터 노드 VOUTi로의 전하 전달은 불완전하며, 이는 이 시점에서 VINi<VOUTi를 의미한다. 이것은 예를 들어 낮은 VDD 공급 또는 높은 VT 값에서 발생한다. 따라서, 특히 VDD가 로우이고 VT가 하이인 상황들에 대해 개선이 필요하다.
게다가, 도 6 및 도 7의 설계를 사용하는 종래 기술의 전하 펌프들은 전하 펌프의 마지막 스테이지인 스테이지(601-N)에서 결함을 갖는다. 선행 스테이지들 전부와는 달리, N번째 스테이지(마지막 스테이지)는 그 뒤에 스테이지를 갖지 않으며, 이에 따라 VOUTN은 후속 스테이지에서 커패시터(701)에 접속되지 않는다. 결과적으로, 노드 VOUTi 상의 전압을 부스트 업하는 것을 돕기 위해 출력에 접속되는 커패시터(701)가 없기 때문에 트랜지스터(704)의 게이트(=VOUTN)가 더 낮은 전압에 고착되는 것으로 인해 노드 ING는 더 낮은 전압에 고착될 수 있다. 더 낮은 ING 전압은 패스 게이트(705)가 더 일찍 차단되게 하여, VOUTN이 원하는 것보다 더 낮은 출력 전압에 있게 한다.
이것은 도 8에 그래픽으로 도시되어 있다. 여기서, 차트(800)는 각각의 스테이지 후의 VOUTPUT를 묘사한다. 이 예에서, N=15이다. N번째 스테이지(전하 펌프의 마지막 스테이지)에서, 원하는 출력은 이전 스테이지의 출력에 비해 증가된 전압을 나타낼 것임을 알 수 있다. 대신에, 출력은 실제로 이전 스테이지의 출력 아래로 감소한다. 이것은 종래 기술의 전하 펌프(600) 및 종래 기술의 부스트 스테이지(700)의 고유한 문제이다.
필요한 것은 종래 기술 설계의 마지막 스테이지에서의 패스 게이트 트랜지스터의 원치 않는 차단 및 후속 전압 소멸을 없애는 개선된 전하 펌프 및 부스트 스테이지 설계이다.
종래 기술의 전하 펌프들에서 고유한 마지막 부스트 스테이지에서의 하락 전압의 문제를 없애는 개선된 부스트 스테이지 설계들이 본 명세서에서 개시된다. 이러한 설계들은 클록 배가 회로, 로컬 셀프-사전 충전 회로, 피드-포워드 사전 충전 회로, 피드-백워드 사전 충전 회로, 트랜지스터들과 다이오드들을 포함하는 하이브리드 회로, 및 PMOS, DIODE 및 NMOS 트랜지스터들을 포함하는 회로 중 하나 이상의 추가를 포함한다.
도 1은 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 2는 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 3은 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 4는 다른 종래 기술의 분리형 게이트 플래시 메모리 셀을 도시한다.
도 5는 종래 기술의 플래시 메모리 디바이스에 대한 레이아웃을 도시한다.
도 6은 N개의 부스트 스테이지를 포함하는 종래 기술의 전하 펌프를 도시한다.
도 7은 종래 기술의 전하 펌프에서의 부스트 스테이지를 도시한다.
도 8은 도 6 및 도 7의 종래 기술의 전하 펌프의 마지막 부스트 스테이지에서의 고유한 문제를 보여주는 차트를 도시한다.
도 9는 클록 배가 회로를 도시한다.
도 10은 로컬 피드-포워드 사전 충전 회로를 포함하는 부스트 스테이지를 도시한다.
도 11은 피드-포워드 사전 충전 회로를 포함하는 부스트 스테이지를 도시한다.
도 12는 피드-백워드 사전 충전 회로를 포함하는 부스트 스테이지를 도시한다.
도 13은 트랜지스터들과 다이오드를 이용하는 하이브리드 부스트 스테이지의 제1 실시예를 도시한다.
도 14는 트랜지스터들과 다이오드를 이용하는 하이브리드 부스트 스테이지의 제2 실시예를 도시한다.
도 15는 PMOS 및 NMOS 트랜지스터들을 포함하는 부스트 스테이지의 제1 실시예를 도시한다.
도 16은 PMOS 및 NMOS 트랜지스터들을 포함하는 부스트 스테이지의 제2 실시예를 도시한다.
도 17은 PMOS 및 NMOS 트랜지스터들을 포함하는 부스트 스테이지의 제3 실시예를 도시한다.
도 18은 제1 클록 배가 회로에 결합된 N개의 부스트 스테이지 및 제2 클록 배가 회로에 결합된 M개의 부스트 스테이지를 포함하는 전하 펌프의 실시예를 도시한다.
도 19는 제1 유형의 N개의 부스트 스테이지 및 제2 유형의 M개의 부스트 스테이지를 포함하는 전하 펌프의 실시예를 도시한다.
일 실시예에서, 커패시터들에 제공되는 클록 신호들의 진폭은 클록 신호의 정상 동작 전압을 넘어서 증가되며, 이는 부스트 전압에 있어서의 증가 및 패스 게이트에 인가되는 전압에 있어서의 증가를 야기할 것이다. 도 9는 입력 CLK_IN(전형적으로 VDD의 "1" 값을 가질 것임)을 수신하고 CLK_IN의 크기를 배가한 출력 CLK2X_OUT(예컨대, 2*VDD)를 생성하는 클록 배가 회로(900)를 도시한다. 클록 배가 회로(900)는 인버터를 함께 형성하는 PMOS 트랜지스터(901) 및 NMOS 트랜지스터(902), 더블러 커패시터(903), PMOS 트랜지스터들(904 및 905), 및 NMOS 트랜지스터(906)를 포함한다. 더블러 커패시터(903)는 제1 단자, 제2 단자 및 기판이 함께 결합된 PMOS 트랜지스터를 포함한다. PMOS 트랜지스터(904)의 경우, 제1 단자는 VDD에 결합되고, 제2 단자는 기판에 그리고 PMOS 트랜지스터(905)의 제1 단자 및 기판에 결합된다. PMOS 트랜지스터(905)의 경우, 제1 단자와 기판은 PMOS 트랜지스터(904)의 제2 단자에 결합되고, 제2 단자는 NMOS 트랜지스터(906)의 제1 단자에 결합되고 출력 CLK2X_OUT를 제공한다. 더블러 커패시터(903)의 제1 단자(게이트)에의 입력은 CLK_IN의 반전 버전이다. 커패시터(903)는 CLK_IN의 크기의 대략 2배인 최대 전하를 달성한다. 예를 들어, CLK_IN이 0V와 VDD 사이에서 발진하는 경우 그리고 PMOS 트랜지스터(901 및 904) 각각에 대한 전압 공급이 VDD인 경우, 커패시터(903)의 제2 단자(소스/드레인/벌크) 상의 전압은 2*VDD의 피크에 도달할 것이다.
이제 클록 배가 회로(900)의 동작에 관한 추가의 상세가 제공될 것이다. CLK_IN이 하이일 때, NMOS 트랜지스터들(902 및 906)은 턴온될 것이고, CLK2X_OUT는 로우로 풀링되어, PMOS 트랜지스터(904)를 턴온시키고, 이에 따라 더블러 커패시터(903)의 제2 플레이트를 VDD로 설정할 것인 반면, 더블러 커패시터(903)의 제1 플레이트는 접지 전위에 있다. CLK_IN이 로우일 때, NMOS 트랜지스터들(902 및 906)은 오프일 것이고, PMOS 트랜지스터들(901 및 905)은 온일 것이고, 더블러 커패시터(903)의 제1 플레이트는 VDD로 설정되고, 이에 따라 더블러 커패시터(903)의 제2 플레이트는 2*VDD에 있고 CLK2X_OUT는 커패시터(903)의 전압과 동일할 것이다. 이에 따라, CLK2X_OUT는 CLK_IN과 동일한 주파수 및 위상을 갖지만 2배의 크기를 갖는다.
이에 따라, 도 7을 참조하면, CLKP 및/또는 CLKB를 각각 커패시터들(701 및 702)에 인가하기 전에 이들의 크기를 배가시킬 수 있다. CLK2X_OUT 상의 전압은 커패시터들(701 및/또는 702)을 통해 각각의 커패시터의 다른 측 상의 내부 펌프 노드들(커패시터(702)의 경우 노드 ING)로 전달될 것이며, 여기서 전달되는 전압은 더블러 커패시터(903)와 CLK2X_OUT를 수신하는 커패시터(커패시터들(701 및/또는 702))의 값의 비율에 의존할 것이다. CLK2X_OUT를 커패시터(701)에 인가하는 것은 VINi에 더 큰 부스트를 유발할 것이고, 후자는 패스 게이트(705)의 게이트에 더 큰 전압을 인가하여 그것을 온으로 유지할 것이다.
다른 실시예들에서, 완전한 전하 전달을 위해서 패스 게이트(705)를 온 상태로 유지함으로써 종래 기술에서와 같은 패스 게이트(705)의 조기 차단을 방지하기 위해 그리고/또는 부스트 스테이지의 출력 전압을 적어도 부스트 스테이지의 입력 전압만큼 높은 전압 레벨로 유지하기 위해 회로가 추가된다.
도 10은 로컬 포워드 사전 충전 회로를 포함하는 부스트 스테이지(1000i)를 도시한다. 부스트 스테이지(1000i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1000i)는 그의 제1 단자에서 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1001 및 1002)을 포함한다. 부스트 스테이지(1000i)는 사전 충전 게이트(1003), 부스트 게이트(1004), 패스 게이트(1005), 및 로컬 피드포워드 사전 충전 트랜지스터(1006)를 추가로 포함한다. 로컬 피드포워드 사전 충전 트랜지스터(1006)는 여기서 다이오드로서 구성된다. 사전 충전 게이트(1003), 부스트 게이트(1004), 패스 게이트(1005) 및 로컬 피드포워드 사전 충전 트랜지스터(1006)는 네이티브 NMOS 트랜지스터들이다. 커패시터들(1001 및 1002)은 네이티브 NMOS 트랜지스터들로 구성된다. 네이티브 NMOS의 VT는 대략 0V이다.
대안적인 실시예에서, 트랜지스터(1004)가 제거된다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1003)는 온이고 VOUTi를 전압 VB-VT로 사전 충전한다. 부스트 스테이지(1000i)는 트랜지스터(1006)의 동작을 제외하고는 종래 기술의 부스트 스테이지(700i)와 동일한 방식으로 동작한다. 여기서, 트랜지스터(1006)는 다이오드(게이트 및 드레인이 함께 접속됨)로서 구성되며, 노드 ING가 항상 적어도 클록 펌핑 사이클의 사전 충전 기간에 VINi-VT만큼 높고 전하 펌핑(전달) 기간에 VINi+VDD-VT+VDDboost만큼 높을 것임을 보장한다(+VDD는 CLKP의 하이 상태 값이고, +VDDboost는 CLKB의 하이 상태 값이다). 이것은 패스 게이트(1005)의 게이트가 항상 전하 펌핑 기간 동안 적어도 VINi+VDD-VT+VDDboost만큼 높은 전압을 수신할 것이고 결과적으로 VOUTi는 결코 VINi보다 낮지 않을 것임을 의미한다. 따라서, N-스테이지 전하 펌프에서의 N번째 스테이지의 출력 전압은 결코 VINN보다 낮지 않을 것이다. 이것은 하락 효과를 제한하고, 마지막 스테이지의 출력 전압이 적어도 마지막에서 두번째 스테이지의 출력 전압만큼 높을 것임을 보장한다. 게다가 CLKP가 하이(=VINi+VDD-VT+VDDboost)로 될 때 전압 ING가 트랜지스터(1006)를 통해 VINi로부터 추가의 부스트를 얻기 때문에, VINi로부터 VOUTi로의 전하 전달이 특히 낮은 VDD에서 그리고/또는 높은 VT에서 훨씬 더 효율적이며, 이는 종래 기술에 비해 상당한 개선이다.
도 11은 로컬 포워드-피딩 사전 충전 및 구동 회로를 포함하는 부스트 스테이지(1100i)를 도시한다. 부스트 스테이지(1100i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1100i)는 그의 각각의 제1 단자에서 입력들 CLKP 및 CLKB를 수신하는 커패시터들(1101 및 1102)을 포함한다. 부스트 스테이지(1100i)는 글로벌 사전 충전 게이트(1103), 부스트 게이트(1104), 및 트랜지스터들(1105, 1106, 및 1107)을 추가로 포함한다. 부스트 스테이지(1100i)는 포워드 구동 네이티브 NMOS 트랜지스터(1107)의 추가를 제외하고는 부스트 스테이지(1000i)와 유사하다. 트랜지스터(1107)는 여기서 패스 게이트(1105)와 병렬인 다이오드로서 구성된다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1103)는 온이고 VOUTi를 전압 VB로 사전 충전한다. 로컬 피드 포워드 사전 충전 트랜지스터(1106)는 다이오드로서 구성되며, 노드 ING가 항상 적어도 클록 펌핑 사이클의 사전 충전 기간 동안 VINi-VT만큼 높고 전하 전달 기간 동안 VINi+VDD-VT+VDDboost만큼 높을 것임을 보장한다. 이것은 패스 게이트(1105)의 게이트가 항상 적어도 VINi+VDD-VT+VDDboost만큼 높은 전압을 수신할 것임을 의미한다. 또한, 트랜지스터(1107)가 다이오드로서 작용하고 있기 때문에, 트랜지스터(1107)는 또한 VOUTi가 결코 VINi-VT보다 낮지 않을 것임을 보장한다. 따라서, N-스테이지 전하 펌프에서의 N번째 스테이지의 출력 전압은 결코 N-1번째 스테이지의 출력 전압인 VINi보다 낮지 않을 것이다. 이것은 하락 효과를 제한하고, 마지막 스테이지의 출력 전압이 적어도 마지막에서 두번째 스테이지의 출력 전압만큼 높을 것임을 보장한다. 이러한 개선들은 VINi로부터 VOUTi로의 더 효율적인 전하 전달을 야기한다. 대안적인 실시예는 부스트(1100i)와 동일할 것이지만 트랜지스터(1106)를 제거할 것이다.
다른 대안적인 실시예에서, 트랜지스터(1104)가 제거된다.
도 12는 피드-백워드 사전 충전 회로를 포함하는 부스트 스테이지(1200i)를 도시한다. 부스트 스테이지(1200i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1200i)는 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1201 및 1202)을 포함한다. 부스트 스테이지(1200i)는 사전 충전 게이트(1203), 부스트 게이트(1004), 및 패스 게이트(1205)를 추가로 포함한다. 부스트 스테이지(1200i)는 전하 펌프 내의 다음 인접 스테이지로부터 또는 ING_PRE로 라벨링된 마지막 부스트 스테이지의 경우에 별개의 전압 소스로부터 사전 충전되는 다이오드로서 구성된, 로컬 피드백 사전 충전 트랜지스터(1206)를 추가로 포함한다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1203)는 온이고 VOUTi를 전압 VB로 사전 충전하며, 사전 충전 게이트(1206)는 온이고 노드 ING를 ING_PRE-VT로 사전 충전한다. 부스트 스테이지(1200i)는 사전 충전 트랜지스터(1206)를 제외하고는 종래 기술의 부스트 스테이지(700i)와 동일한 방식으로 동작한다. 이것은 패스 게이트(1205)의 게이트가 항상 적어도 ING_PRE-VT만큼 높은 전압을 수신할 것임을 보장한다. VINi와 거의 동일하거나 그보다 높도록 ING_PRE를 선택함으로써, VOUTi는 결코 VINi보다 낮지 않도록 보장될 수 있다. 따라서, N-스테이지 전하 펌프에서의 N번째 스테이지의 출력 전압은 결코 N-1번째 스테이지의 출력인 VINN보다 낮지 않을 것이다. 이것은 하락 효과를 제한하고, 마지막 스테이지의 출력 전압이 적어도 마지막에서 두번째 스테이지의 출력 전압만큼 높을 것임을 보장한다. 또한 트랜지스터(1206)의 액션은 ING를 부스트하여 전하 펌핑을 더 효과적으로 향상시키는 것을 돕는다.
대안적인 실시예에서, 트랜지스터(1204)가 제거된다.
대안적인 실시예에서, 트랜지스터(1206)는 (쇼트키 다이오드(Schottky diode) 또는 p/n 접합 다이오드와 같은) 다이오드로 대체된다. 쇼트키 다이오드의 순방향 전압(VD)은 전형적으로 대략 0.2 내지 0.4V이고, p/n 접합 다이오드의 순방향 전압(VD)은 전형적으로 0.4 내지 0.6V이다.
다른 대안적인 실시예에서, 트랜지스터(1206)는 (쇼트키 다이오드 또는 p/n 접합 다이오드와 같은) 다이오드로 대체되고, 트랜지스터(1204)는 제거된다.
도 13은 트랜지스터들과 다이오드를 포함하는 하이브리드 회로인 부스트 스테이지(1300i)를 도시한다. 부스트 스테이지(1300i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1300i)는 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1301 및 1302)을 포함한다. 부스트 스테이지(1300i)는 사전 충전 게이트(1303), 부스트 게이트(1304), 패스 게이트(1305), 및 피드포워드 구동 다이오드(1306)를 추가로 포함한다. 피드포워드 구동 다이오드(1306)는 선택적으로 쇼트키 다이오드 또는 p/n 접합 다이오드를 포함한다. 부스트 스테이지(1300i)는 트랜지스터(1107)가 다이오드(1306)로 대체된 것을 제외하고는 부스트 스테이지(1100i)와 동일하다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1303)는 온이고 VOUTi를 전압 VB로 사전 충전한다. 다이오드(1306)는 VOUTi가 결코 VINi-VT보다 낮지 않을 것임을 보장한다. 따라서, N-스테이지 전하 펌프에서의 N번째 스테이지의 출력 전압은 결코 N-1번째 스테이지의 출력인 VINi-VT보다 낮지 않을 것이다. 이것은 하락 효과를 제한하고, 마지막 스테이지의 출력 전압이 적어도 마지막에서 두번째 스테이지의 출력 전압만큼 높을 것임을 보장한다. 포워드 구동 다이오드(1306)는, 특히 트랜지스터(1305)의 임계 전압이 높은 경우에, 전하 펌핑을 더 효과적으로 향상시킨다.
도 14는 트랜지스터들과 다이오드를 포함하는 하이브리드 회로인 부스트 스테이지(1400i)를 도시한다. 부스트 스테이지(1400i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1400i)는 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1401 및 1402)을 포함한다. 부스트 스테이지(1400i)는 사전 충전 게이트(1403), 부스트 게이트(1404), 패스 게이트(1405), 및 로컬 사전 충전 다이오드(1406)를 추가로 포함한다. 로컬 사전 충전 다이오드(1406)는 선택적으로 쇼트키 다이오드 또는 p/n 접합 다이오드를 포함한다. 부스트 스테이지(1400i)는 트랜지스터(1106)가 다이오드(1406)로 대체되는 것을 제외하고는 부스트 스테이지(1100i)와 유사하다. 포워드 사전 충전 다이오드(1406)는 전하 펌핑을 더 효과적으로 향상시키는데, 그 이유는 그것이 노드 ING를 더 높은 전압으로 사전 충전하는 것을 돕기 때문이다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1403)는 온이고 VOUTi를 전압 VB로 사전 충전한다. 여기서, 로컬 사전 충전 다이오드(1406)는 노드 ING가 항상 적어도 VINi-VD(다이오드 순방향 전압)만큼 높을 것임을 보장한다. 이것은 패스 게이트(1405)의 게이트가 항상 적어도 VINi-VD만큼 높은 전압을 수신할 것이고 VOUTi가 결코 VINi보다 낮지 않을 것임을 의미한다. 따라서, N-스테이지 전하 펌프에서의 N번째 스테이지의 출력 전압은 결코 VINN보다 낮지 않을 것이다. 이것은 하락 효과를 제한한다.
대안적인 실시예에서, 트랜지스터(1404)가 부스트 스테이지(1400i)로부터 제거된다.
도 15는 PMOS 및 NMOS 트랜지스터들을 이용하는 부스트 스테이지(1500i)를 도시한다. 부스트 스테이지(1500i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1500i)는 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1501 및 1502)을 포함한다. 부스트 스테이지(1500i)는 사전 충전 게이트(1503), 부스트 게이트(1504) 및 패스 게이트(1505)를 추가로 포함한다. 사전 충전 게이트(1503), 커패시터들(1501 및 1502)은 NMOS 트랜지스터들로 구성된다. 부스트 게이트(1504) 및 패스 게이트(1505)는 그의 소스가 그의 벌크에 접속된 PMOS 트랜지스터들이다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1503)는 온이고 VOUTi를 전압 VB로 사전 충전한다. 부스트 스테이지(1500i)는 패스 게이트(1505) 및 부스트 게이트(1504)에 대한 PMOS 트랜지스터들의 사용이 VOUTi가 VINi보다 낮지 않을 것임을 보장하는 것을 돕는다는 점을 제외하고는 종래 기술의 부스트 스테이지(700i)와 동일한 방식으로 동작한다. 이것은 PMOS 트랜지스터의 임계 전압 VT가 전형적으로 약 0.6V이고, PMOS 트랜지스터들이 바디 효과를 갖지 않고(소스-벌크 양단의 전압이 0V임), PMOS에 대한 VT가 일반적으로 VDD보다 훨씬 작기 때문이다. 따라서, 마지막 스테이지에서, VOUTN은, 패스 게이트(1505)로 인해, 이전 스테이지의 출력 전압인 VINi보다 낮지 않을 것이다. 이것은 하락 효과를 제한하고, 마지막 스테이지의 출력 전압이 적어도 마지막에서 두번째 스테이지의 출력 전압만큼 높을 것임을 보장한다.
대안적인 실시예에서, 도 15 또는 도 16의 부스트 스테이지(1500i 또는 1600i)는 도 10 내지 도 14를 참조하여 이전에 논의된 로컬 피드-포워드 또는 피드-백워드 사전 충전 디바이스(예를 들어, 쇼트키 다이오드, p/n 접합 다이오드, 또는 다이오드-접속 트랜지스터)의 추가와 함께 사용된다.
도 16은 PMOS 및 NMOS 트랜지스터들을 이용하는 부스트 스테이지(1600i)를 도시한다. 부스트 스테이지(1600i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1600i)는 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1601 및 1602)을 포함한다. 부스트 스테이지(1600i)는 사전 충전 게이트(1603), 부스트 게이트(1604), 및 패스 게이트(1605)를 추가로 포함한다. 트랜지스터들(1603), 커패시터들(1601 및 1602)은 네이티브 NMOS 트랜지스터들을 구성한다. 트랜지스터들(1604 및 1605)은 그들의 벌크가 임의의 주어진 시간에 VINi 또는 VOUTi로부터 가장 높은 전압으로 스위칭되는 PMOS 트랜지스터들이다. 부스트 스테이지(1600i)는 도시된 바와 같이 구성된 벌크 스위칭 PMOS 트랜지스터들(1606 및 1607)을 추가로 포함한다.
초기 글로벌 사전 충전 단계에서, 사전 충전 게이트(1603)는 온이고 VOUTi를 전압 VB-VT로 사전 충전한다. 패스 게이트(1605) 및 부스트 게이트(1604)에 대한 PMOS 트랜지스터들의 사용은 VOUTi가 VINi보다 낮지 않을 것임을 보장하는 것을 돕는다. 교차 결합된 PMOS 트랜지스터들(1606 및 1607)의 사용은 또한 PMOS 트랜지스터들(1604 및 1605)의 벌크가 결코 VINi 또는 VOUTi보다 낮지 않을 것임을 보장한다. 따라서, 마지막 스테이지에서, VOUTN은 결코 이전 스테이지의 출력 전압인 VINN보다 낮지 않을 것이다. 이것은 하락 효과를 제한하고, 마지막 스테이지의 출력 전압이 적어도 마지막에서 두번째 스테이지의 출력 전압만큼 높을 것임을 보장한다. 바디 효과 없이 낮은 VT를 갖는 PMOS 트랜지스터들의 사용은 전하 펌프의 효율을 향상시킨다.
도 17은 PMOS 및 NMOS 트랜지스터들을 이용하는 부스트 스테이지(1700i)를 도시한다. 부스트 스테이지(1700i)는 입력(VINi)을 수신하고 출력(VOUTi)을 생성하며 전하 펌프에서의 i번째 부스트 스테이지이다. 부스트 스테이지(1700i)는 입력들 CLKP 및 CLKB를 각각 수신하는 커패시터들(1701 및 1702)을 포함한다. 부스트 스테이지(1700i)는 사전 충전 게이트(1703), 부스트 게이트(1704), 및 패스 게이트(1705)를 추가로 포함한다. 부스트 스테이지(1700i)는 도시된 바와 같이 구성된 PMOS 트랜지스터들(1706 및 1707)을 추가로 포함한다. 부스트 스테이지(1700i)는 커패시터(1602)(트랜지스터로부터 생성됨)가 MOM(금속-산화물-금속) 또는 MIM(금속-절연체-금속) 커패시터(1702)로 대체된 것을 제외하고는 부스트 스테이지(1600i)와 동일하다. 트랜지스터 대신에 MOM 또는 MIM 커패시터의 사용은 커패시터로서 사용 중일 때의 MOS 트랜지스터의 턴온 전압 VT에 고유한 어려움들을 회피하는 데 유리하다. MOS 커패시터 양단의 전압이 VT보다 작으면, 용량은 매우 작다. 이것은 특히 낮은 VDD 전압에서 전하 펌프의 처음 몇 개의 스테이지들, 예를 들어 스테이지들 1, 2 및 3에서 유리하다. 트레이드오프는 MOM 또는 MIM 커패시터가 트랜지스터보다 더 큰 면적을 필요로 한다는 것이다.
클록 배가 회로(900) 및 부스트 스테이지들(1000i, 1100i, 1200i, 1300i, 1400i, 1500i, 1600i, 및 1700i)은 복수의 부스트 스테이지를 포함하는 전하 펌프를 생성하기 위해 다양한 조합으로 사용될 수 있다.
예를 들어, 복수의 부스트 스테이지는 도 6에 도시된 바와 같이 순차적인 방식으로 함께 결합될 수 있으며, 여기서 복수의 부스트 스테이지 중의 복수의 부스트 스테이지 각각은 부스트 스테이지들(1000i, 1100i, 1200i, 1300i, 1400i, 1500i, 1600i, 및 1700i)의 설계들 중 임의의 것과 같은 동일한 부스트 스테이지 설계에 기초한다. 그러한 구성에서, 제1 스테이지의 VIN1은 VIN(전하 펌프에 의해 수신되는 입력 전압 소스)에 결합되고, N번째 스테이지의 VOUTN은 VOUT(전하 펌프의 출력 전압)를 제공하고, 다른 부스트 스테이지들 각각의 VOUTi는 다음 후속 부스트 스테이지의 VINi+1에 결합된다.
도 18은 전하 펌프의 다른 실시예를 도시한다. 전하 펌프(1800)는 스테이지들(1801-1 내지 1801-N)로 라벨링된, N개의 부스트 스테이지의 세트(1801)(제1 세트)를 포함한다. 전하 펌프(1800)는 스테이지들(1802-1 내지 1802-M)로 라벨링된, M개의 부스트 스테이지의 세트(1802)(제2 세트)를 추가로 포함한다. 적응성 클록 더블러 회로(1805)는 클록 더블러 회로(1803) 및 클록 더블러 회로(1804)를 포함한다. 스테이지들(1801-1 내지 1801-N)은 클록 더블러 회로(1803)에 의해 구동되고 스테이지들(1802-1 내지 1802-M)은 클록 더블러 회로(1804)에 의해 구동된다. 클록 더블러 회로(1803) 및 클록 더블러 회로(1804)는 각각 도 9를 참조하여 위에서 논의된 클록 더블러 회로(900)를 포함할 수 있다.
전하 펌프(1800) 내의 각각의 후속 스테이지는 더 높은 입력 전압(VINi)을 점진적으로 수신하며, 따라서 패스 및 부스트 게이트들의 VT는 점진적으로 더 높은 바디 효과로 인해 점진적으로 더 높을 것이다. 적응성 클록 더블러 회로(1805)는 이러한 현상을 보상하도록 설계된다. 전하 펌프의 처음 몇 개의 스테이지들이 더 낮은 VT를 경험할 것이기 때문에, 클록 더블러 회로(1803)는 더 낮은 용량 값의 더블러 커패시터(예를 들어, 도 9의 더블러 커패시터(903))를 사용할 수 있다. 다음 스테이지들은 더 높은 VT를 경험하며, 따라서 클록 더블러 회로(1804)는 더 높은 용량 값의 더블러 커패시터(예컨대, 도 9의 더블러 커패시터(903))를 사용하여 ING 노드들을 더 효과적으로 부스트할 수 있다.
클록 더블러 회로(1803)는 CLKB1을 입력으로서 수신하고 CLKB1-2X를 출력으로서 생성하며, 여기서 CLKB1-2X는 CLKB1의 크기의 대략 2배인 크기를 갖는다. 유사하게, 클록 더블러 회로(1804)는 CLKB2를 입력으로서 수신하고 CLKB2-2X를 출력으로서 생성하며, 여기서 CLKB2-2X는 CLKB2의 크기의 대략 2배인 크기를 갖는다. 클록 더블러 회로(1803)의 더블러 커패시터(예를 들어, 도 9의 더블러 커패시터(903))는 클록 더블러 회로(1804)의 더블러 커패시터(예를 들어, 도 9의 더블러 커패시터(903))보다 낮은 용량을 갖는다. CLKB1-2X는 그 후에 부스트 스테이지들(1801-1 내지 1801-N)에 의해 "CLKB" 신호로서 사용되고, CLKB2-2X는 그 후에 부스트 스테이지들(1802-1 내지 1802-M)에 의해 "CLKB" 신호로서 사용된다(여기서 "CLKB" 신호는 도 7 및 도 10 내지 도 17에 도시된 신호이다). 따라서, 전하 펌프(1800) 내에서, N개의 부스트 스테이지들은 CLKB1에 응답하여 동작하고, M개의 부스트 스테이지들은 CLKB2에 응답하여 동작한다. CLKB1 및 CLKB2는 선택적으로 주파수, 위상, 또는 진폭의 면에서 상이할 수 있다.
도 19는 전하 펌프의 다른 실시예를 도시한다. 전하 펌프(1900)는 스테이지들(1901-1 내지 1901-N)로 라벨링된, N개의 부스트 스테이지의 세트(1901)(제1 세트)를 포함한다. 전하 펌프(1900)는 스테이지들(1902-1 내지 1902-M)로 라벨링된, M개의 부스트 스테이지의 세트(1902)(제2 세트)를 추가로 포함한다. 스테이지들(1901-1 내지 1901-N)은 각각 제1 유형의 부스트 스테이지를 포함하는 부스트 스테이지일 수 있고, 스테이지들(1902-1 내지 1902-M)은 각각 제2 유형의 부스트 스테이지일 수 있으며, 여기서 다양한 유형들은 도 7 및 도 10 내지 도 17에 도시된 부스트 스테이지 유형들 및 당업자에게 공지된 다른 유형들을 포함한다. 제1 유형과 제2 유형의 페어링들의 예들은 NMOS 트랜지스터들만의 부스트 스테이지(예컨대, 부스트 스테이지들(1000i, 1100i, 1200i))와 NMOS 및 PMOS 트랜지스터들 둘 모두의 부스트 스테이지(예컨대, 부스트 스테이지들(1500i, 1600i, 및 1700i)); 또는 NMOS 트랜지스터들만의 부스트 스테이지(예컨대, 부스트 스테이지들(1000i, 1100i, 및 1200i))와 NMOS 트랜지스터들 및 다이오드들의 부스트 스테이지(예컨대, 부스트 스테이지들(1300i 및 1400i))일 수 있다.
본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안 된다. 본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음) 및 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.

Claims (19)

  1. 입력 전압을 수신하고 출력 전압을 생성하기 위한 전하 펌프로서, 상기 전하 펌프는 복수의 부스트 스테이지들을 포함하고 상기 복수의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드;
    상기 부스트 스테이지를 위한 출력 노드;
    제1 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터;
    제2 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터;
    상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함하는 패스 게이트;
    상기 입력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함하는 부스트 게이트;
    상기 입력 노드에 결합된 제1 단자 및 상기 출력 노드에 결합된 제2 단자를 포함하는 다이오드를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 복수의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 입력 전압을 제공하는 소스에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 복수의 부스트 스테이지들 중의 다른 부스트 스테이지의 입력 노드에 결합되거나 상기 출력 전압을 제공하는, 전하 펌프.
  2. 제1항에 있어서, 상기 복수의 부스트 스테이지들 각각은,
    사전 충전 전압 소스에 결합된 제1 단자, 상기 제1 단자에 결합된 게이트, 및 상기 출력 노드에 결합된 제2 단자를 포함하는 사전 충전 게이트를 추가로 포함하는, 전하 펌프.
  3. 입력 전압을 수신하고 출력 전압을 생성하기 위한 전하 펌프로서, 상기 전하 펌프는 복수의 부스트 스테이지들을 포함하고 상기 복수의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드;
    상기 부스트 스테이지를 위한 출력 노드;
    제1 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터;
    제2 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터;
    상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함하는 제1 PMOS 트랜지스터;
    상기 출력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 입력 노드에 결합된 게이트를 포함하는 제2 PMOS 트랜지스터를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 복수의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 입력 전압을 제공하는 소스에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 복수의 부스트 스테이지들 중의 다른 부스트 스테이지의 입력 노드에 결합되거나 상기 출력 전압을 제공하는, 전하 펌프.
  4. 제3항에 있어서, 상기 복수의 부스트 스테이지들 각각은,
    사전 충전 전압 소스에 결합된 제1 단자, 상기 제1 단자에 결합된 게이트, 및 상기 출력 노드에 결합된 제2 단자를 포함하는 사전 충전 게이트를 추가로 포함하는, 전하 펌프.
  5. 제3항에 있어서, 상기 복수의 부스트 스테이지들 각각은,
    상기 입력 노드에 결합된 제1 단자, 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함하는 제3 PMOS 트랜지스터; 및
    상기 제3 PMOS 트랜지스터의 상기 제2 단자에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 입력 노드에 결합된 게이트를 포함하는 제4 PMOS 트랜지스터를 추가로 포함하며,
    상기 제1 PMOS 트랜지스터의 기판, 상기 제2 PMOS 트랜지스터의 기판, 상기 제3 PMOS 트랜지스터의 기판, 및 상기 제4 PMOS 트랜지스터의 기판은 공통 노드에 결합되는, 전하 펌프.
  6. 제3항에 있어서, 로컬 사전 충전 다이오드 또는 트랜지스터 디바이스를 추가로 포함하는, 전하 펌프.
  7. 제5항에 있어서, 상기 제2 커패시터는 금속-산화물-금속(MOM) 커패시터인, 전하 펌프.
  8. 제5항에 있어서, 상기 제2 커패시터는 금속-절연체-금속(MIM) 커패시터인, 전하 펌프.
  9. 입력 전압을 수신하고 출력 전압을 생성하기 위한 전하 펌프로서,
    제1 클록 신호를 수신하고 제2 클록 신호를 생성하기 위한 클록 배가 회로 - 상기 제2 클록 신호는 상기 제1 클록 신호와 동일한 주파수 및 위상을 갖고 상기 제1 클록 신호의 진폭을 배가함 -; 및
    복수의 부스트 스테이지들을 포함하며, 상기 복수의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드,
    상기 부스트 스테이지를 위한 출력 노드,
    상기 제1 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터,
    상기 제2 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터,
    상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함하는 패스 게이트, 및
    상기 입력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함하는 부스트 게이트를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 복수의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 입력 전압을 제공하는 소스에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 복수의 부스트 스테이지들 중의 다른 부스트 스테이지의 입력 노드에 결합되거나 상기 출력 전압을 제공하는, 전하 펌프.
  10. 제9항에 있어서, 상기 복수의 부스트 스테이지들 각각은,
    사전 충전 전압 소스에 결합된 제1 단자, 상기 제1 단자에 결합된 게이트, 및 상기 출력 노드에 결합된 제2 단자를 포함하는 사전 충전 게이트를 추가로 포함하는, 전하 펌프.
  11. 제9항에 있어서, 상기 클록 배가 회로는,
    상기 제1 클록 신호를 수신하고 인버터 출력을 생성하도록 구성된 인버터,
    상기 인버터 출력을 수신하기 위한 제1 단자 및 커패시터 출력을 생성하기 위한 제2 단자를 포함하는 커패시터,
    상기 제1 클록 신호를 수신하도록 구성된 게이트, 출력 노드에 접속된 제1 단자, 및 접지에 접속된 제2 단자를 포함하는 NMOS 트랜지스터,
    상기 제1 클록 신호를 수신하도록 구성된 게이트, 상기 커패시터의 상기 제2 단자에 접속된 제1 단자, 및 상기 출력 노드에 접속된 제2 단자를 포함하는 제1 PMOS 트랜지스터,
    상기 출력 노드에 결합된 게이트, 전압 소스에 접속된 제1 단자, 및 상기 커패시터의 상기 제2 단자에 접속된 제2 단자를 포함하는 제2 PMOS 트랜지스터를 포함하며,
    상기 제2 클록 신호는 상기 출력 노드 상에서 생성되는, 전하 펌프.
  12. 입력 전압을 수신하고 출력 전압을 생성하기 위한 전하 펌프로서,
    제1 클록 신호를 수신하고 제2 클록 신호를 생성하기 위한 제1 클록 배가 회로 - 상기 제2 클록 신호는 상기 제1 클록 신호와 동일한 주파수 및 위상을 갖고 상기 제1 클록 신호의 진폭을 배가함 -;
    제3 클록 신호를 수신하고 제4 클록 신호를 생성하기 위한 제2 클록 배가 회로 - 상기 제4 클록 신호는 상기 제3 클록 신호와 동일한 주파수 및 위상을 갖고 상기 제3 클록 신호의 진폭을 배가함 -;
    제1 유형의 N개의 부스트 스테이지들 - 상기 N개의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드,
    상기 부스트 스테이지를 위한 출력 노드,
    상기 제1 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터,
    상기 제2 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터,
    상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함하는 패스 게이트,
    상기 입력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함하는 부스트 게이트를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 N개의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 입력 전압을 제공하는 소스에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 N개의 부스트 스테이지들 중의 다른 부스트 스테이지 또는 M개의 부스트 스테이지들 중의 부스트 스테이지의 입력 노드에 결합됨 -;
    제2 유형의 M개의 부스트 스테이지들 - 상기 M개의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드,
    상기 부스트 스테이지를 위한 출력 노드,
    상기 제3 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터,
    제4 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터,
    상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함하는 패스 게이트,
    상기 입력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함하는 부스트 게이트를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 M개의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 N개의 부스트 스테이지들 중의 부스트 스테이지의 출력 노드에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 M개의 부스트 스테이지들 중의 다른 부스트 스테이지의 입력 노드에 결합되거나 상기 출력 전압을 제공함 - 을 포함하는, 전하 펌프.
  13. 제12항에 있어서, 상기 N개의 부스트 스테이지들 각각 및 상기 M개의 부스트 스테이지들 각각은,
    사전 충전 전압 소스에 결합된 제1 단자, 상기 제1 단자에 결합된 게이트, 및 상기 출력 노드에 결합된 제2 단자를 포함하는 사전 충전 게이트를 추가로 포함하는, 전하 펌프.
  14. 입력 전압을 수신하고 출력 전압을 생성하기 위한 전하 펌프로서,
    제1 유형의 N개의 부스트 스테이지들 - 상기 N개의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드,
    상기 부스트 스테이지를 위한 출력 노드,
    제1 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터,
    제2 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터,
    제1 전도성 유형의 트랜지스터를 포함하는 패스 게이트 - 상기 트랜지스터는 상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함함 -,
    상기 제1 전도성 유형의 트랜지스터를 포함하는 부스트 게이트 - 상기 트랜지스터는 상기 입력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함함 - 를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 N개의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 입력 전압을 제공하는 소스에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 N개의 부스트 스테이지들 중의 다른 부스트 스테이지 또는 M개의 부스트 스테이지들 중의 부스트 스테이지의 입력 노드에 결합됨 -;
    제2 유형의 M개의 부스트 스테이지들 - 상기 M개의 부스트 스테이지들 각각은,
    상기 부스트 스테이지를 위한 입력 노드,
    상기 부스트 스테이지를 위한 출력 노드,
    제1 클록 신호를 수신하기 위한 입력 단자 및 상기 입력 노드에 결합된 출력 단자를 포함하는 제1 커패시터,
    제2 클록 신호를 수신하기 위한 입력 단자, 및 출력 단자를 포함하는 제2 커패시터,
    제2 전도성 유형의 트랜지스터를 포함하는 패스 게이트 - 상기 트랜지스터는 상기 입력 노드에 결합된 제1 단자, 상기 출력 노드에 결합된 제2 단자, 및 상기 제2 커패시터의 상기 출력 단자에 결합된 게이트를 포함함 -,
    제2 전도성 유형의 트랜지스터를 포함하는 부스트 게이트 - 상기 트랜지스터는 상기 입력 노드에 결합된 제1 단자, 상기 제2 커패시터의 상기 출력 단자에 결합된 제2 단자, 및 상기 출력 노드에 결합된 게이트를 포함함 - 를 포함하며,
    상기 부스트 스테이지를 위한 상기 입력 노드는 상기 M개의 부스트 스테이지들 중의 다른 부스트 스테이지의 출력 노드에 또는 상기 N개의 부스트 스테이지들 중의 부스트 스테이지의 출력 노드에 결합되고,
    상기 부스트 스테이지를 위한 상기 출력 노드는 상기 M개의 부스트 스테이지들 중의 다른 부스트 스테이지의 입력 노드에 결합되거나 상기 출력 전압을 제공함 - 을 포함하는, 전하 펌프.
  15. 제14항에 있어서, 상기 N개의 부스트 스테이지들 각각 및 상기 M개의 부스트 스테이지들 각각은,
    사전 충전 전압 소스에 결합된 제1 단자, 상기 제1 단자에 결합된 게이트, 및 상기 출력 노드에 결합된 제2 단자를 포함하는 사전 충전 게이트를 추가로 포함하는, 전하 펌프.
  16. 제14항에 있어서, 상기 제1 전도성 유형은 p-채널이고 상기 제2 전도성 유형은 n-채널인, 전하 펌프.
  17. 제14항에 있어서, 상기 제1 전도성 유형은 n-채널이고 상기 제2 전도성 유형은 p-채널인, 전하 펌프.
  18. 제15항에 있어서, 상기 제1 전도성 유형은 p-채널이고 상기 제2 전도성 유형은 n-채널인, 전하 펌프.
  19. 제15항에 있어서, 상기 제1 전도성 유형은 n-채널이고 상기 제2 전도성 유형은 p-채널인, 전하 펌프.
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