WO2005109439A1 - 不揮発性半導体メモリ、半導体装置及びチャージポンプ回路 - Google Patents

不揮発性半導体メモリ、半導体装置及びチャージポンプ回路 Download PDF

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WO2005109439A1
WO2005109439A1 PCT/JP2004/006262 JP2004006262W WO2005109439A1 WO 2005109439 A1 WO2005109439 A1 WO 2005109439A1 JP 2004006262 W JP2004006262 W JP 2004006262W WO 2005109439 A1 WO2005109439 A1 WO 2005109439A1
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WO
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timing
voltage
pump
semiconductor memory
nonvolatile semiconductor
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PCT/JP2004/006262
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Kazuhiro Kurihara
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Spansion Llc
Spansion Japan Limited
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps

Definitions

  • Nonvolatile semiconductor memory semiconductor device and charge pump circuit
  • the present invention relates to a nonvolatile semiconductor memory and a semiconductor device, and more particularly, to a circuit technology for boosting a power supply voltage.
  • a power supply voltage is boosted to internally generate a voltage for a program erase operation.
  • a power supply voltage for example, 3 V
  • a high voltage for example, 6 V
  • this high voltage is applied to the gate (word line) and the non-volatile semiconductor memory cell. This is applied to the gate of the selected gate transistor.
  • the power supply voltage is boosted to generate a higher voltage (for example, 9 V), and this higher voltage is applied to the memory cell and the gate of the gate transistor.
  • the program verify operation is a read operation for verifying whether a memory cell has a predetermined threshold voltage. If the verify operation fails (the memory cell does not have the predetermined threshold voltage), By performing a program operation on the cell, the threshold voltage is increased. In this way, the program repeatedly performs the verify operation and the program operation until the memory cell is raised to the predetermined threshold voltage.
  • a charge pump circuit is used for these boosting.
  • a charge pump circuit that generates 6V from the power supply voltage and a charge pump circuit that generates a power supply voltage of 9V are used. If the operation speed of the charge pump circuit is low (the driving capability is low), much time is required for program erase.
  • Increasing the size of the capacitor can increase the voltage boosting speed, but on the other hand, has the problem of increasing the circuit area and increasing power consumption. Generally, the emphasis is placed on the circuit area and the boosting speed is sacrificed to some extent.
  • An object of the present invention is to provide a nonvolatile semiconductor memory, a semiconductor device, a charge pump circuit, and a method of controlling the potential of a node which can operate at high speed without increasing the circuit area.
  • the present invention relates to a first pump that starts operation at a first timing to generate a first voltage.
  • a second pump that starts operation at a second timing following the first timing and applies a second voltage to a predetermined node connected to the nonvolatile semiconductor memory cell; and And a booster that boosts the predetermined node using the first voltage.
  • a period from the first timing to the second timing is a period for performing program verification of the nonvolatile semiconductor memory cell, and a period starting at the second timing is
  • the nonvolatile semiconductor memory cell can be configured to be in a programming period.
  • the booster includes a capacitor having one end connected to the predetermined node, and a booster that applies the first voltage to the predetermined node during a period from the first timing to the second timing. And a second circuit that applies a voltage corresponding to the first voltage to the other end of the capacitor for a predetermined period from the second timing. .
  • the capacitor may be configured to be shared with a capacitor that generates a read voltage applied to a gate of the nonvolatile semiconductor memory when reading the nonvolatile semiconductor memory. it can.
  • the second pump has a plurality of boost stages, and a period from the first timing to the second timing includes an internal node between the boost stages before the second stage. It is possible to adopt a configuration in which precharging is performed with the first voltage.
  • the second pump circuit applies the first voltage to the internal node in response to a signal indicating a period from the first timing to the second timing.
  • a configuration including a transistor to be applied can be employed.
  • the first voltage may be equal to the voltage of the nonvolatile semiconductor memory cell.
  • the voltage is applied to the bit line to which the nonvolatile semiconductor memory is connected.
  • the present invention also provides a first pump that starts operation at a first timing to generate a first voltage, and starts operation at a second timing subsequent to the first timing.
  • a second pump for applying a second voltage to a predetermined node, the second pump having a plurality of boost stages, and a boost stage during a period from the first timing to the second timing.
  • a charge pump circuit for precharging the internal node between the two with the first voltage.
  • the second pump circuit applies the first voltage to the internal node in response to a signal indicating a period until the first timing and the second timing.
  • a transistor including the transistor is
  • the present invention also provides a nonvolatile semiconductor memory cell, a first pump that starts operating at a first timing to generate a first voltage, and a second pump following the first timing.
  • a second pump for starting operation and applying a second voltage to a predetermined node connected to the nonvolatile semiconductor memory cell, wherein the second pump has a plurality of boost stages;
  • a semiconductor device that precharges an internal node between boost stages with the first voltage during a period from the first timing to the second timing.
  • the second pump circuit applies the first voltage to the predetermined node in response to a signal indicating a period from the first timing to the second timing.
  • a transistor including the transistor is
  • the first voltage may be applied to a bit line to which the nonvolatile semiconductor memory is connected when programming the nonvolatile semiconductor memory cell.
  • the present invention also includes a step of starting operation of the first pump at a first timing to generate a first voltage, and a step of generating a second voltage at a second timing subsequent to the first timing. And applying a second voltage to a predetermined node connected to the nonvolatile semiconductor memory cell, and boosting the predetermined node using the first voltage at the second timing. Performing the steps of:
  • the present invention also starts the operation of the first pump at the first timing to generate the first voltage. Performing a second pump operation at a second timing following the first timing, and applying a second voltage to a predetermined node connected to the nonvolatile semiconductor memory cell. Precharging a node between adjacent ones of a plurality of boost stages of the second pump with the first voltage during a period from the first timing to the second timing. Including the method of having.
  • the predetermined node when the predetermined node is maintained at the second voltage by the second pump, the predetermined node is boosted by using the first pump, so that high-speed operation is possible.
  • the predetermined node is boosted by using the first pump, so that high-speed operation is possible.
  • high-speed operation becomes possible.
  • FIG. 1 is a diagram showing a general booster circuit configuration of a flash memory as an example of a nonvolatile semiconductor memory.
  • FIG. 2 is a diagram showing a nonvolatile semiconductor memory according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram showing control signals supplied to the booster shown in FIG. 2.
  • FIG. 4 is a timing chart showing operations of the booster shown in FIG. 3 at the time of verification and at the time of programming.
  • FIG. 5 is a timing chart showing an operation of the booster shown in FIG. 3 at the time of reading.
  • FIG. 6 is a circuit diagram showing a configuration example of a booster shown in FIG. 3.
  • FIG. 7 is a circuit diagram showing a configuration example of the level shifter shown in FIG. 6.
  • FIG. 8 is a circuit diagram showing a configuration example of a first pump shown in FIG. 3.
  • FIG. 9 is a diagram illustrating a configuration of a booster circuit of the nonvolatile semiconductor memory according to the second embodiment of the present invention.
  • FIG. 10 is an operation timing chart of the configuration shown in FIG. 9.
  • FIG. 11 is a circuit diagram showing a configuration example of a second pump shown in FIG. 9.
  • FIG. 12 is a block diagram showing an example of the entire configuration of the nonvolatile semiconductor memory of the present invention.
  • FIG. 1 shows one memory cell 50 and a gate transistor 40 for selecting a bit line to which the memory cell 50 is connected.
  • a first pump 10 As a booster circuit, a first pump 10, a second pump 20, and a read-only booster 30 are provided.
  • a program verify voltage VPR ⁇ ⁇ ⁇ GV (not shown) (not shown) is applied to the bit line, and the first pump 10 is driven by the gate transistor 40 and the memory cell.
  • VPROG eg, 6V
  • the voltage VPROG generated by the first pump 10 is applied to the bit line, and the second pump 20 applies the gate voltage of the gate transistor 40 and the memory cell 50 to the bit line.
  • Maintain at VPPI eg 9V.
  • the first pump 10 boosts the power supply voltage VCC (for example, 3V) to generate the voltage VPROG, and the second pump 20 boosts the power supply voltage VCC to generate the voltage VPPI.
  • the read-only booster 30 applies a read voltage VRD (for example, 4 V) to the gate of the memory cell 50 when reading data from the memory cell 50.
  • the read-only booster 30 has a capacitor inside, and boosts this capacitor when reading.
  • the present invention can solve such a problem.
  • two embodiments will be described.
  • FIG. 2 is a diagram showing a nonvolatile semiconductor memory according to the first embodiment of the present invention.
  • the booster circuit of the first embodiment has a circuit configuration in which a booster 60 is added to the circuit of FIG.
  • the first embodiment starts the operation at the first timing to generate the first voltage VPROG, and starts the operation at the second timing subsequent to the first timing, and the memory cell A second pump 2 for applying a second voltage VPPI to a predetermined node N1 connected to the gate of gate 50 and the gate of gate transistor 40
  • the second pump 20 which starts the boosting operation at the second timing, starts the boosting operation from the power supply voltage VCC.
  • the potential of the node N1 starts rising from the voltage VPROG higher than the power supply voltage VCC in response to the operation of the second pump 20, and the voltage of the node N1 rises for a short time.
  • VPPI eg 9V
  • the potential of the node N1 is maintained at VPPI by the operation of only the second pump 20.
  • the voltage V PPI boosted at a high speed can be applied to the memory cell 50 and the gate of the gate transistor 40 without increasing the circuit scale of the second pump 20, so that the circuit scale is increased.
  • the operation speed of the flash memory can be increased without performing the operation.
  • the boost capacitor (not shown in FIG. 3) provided inside the booster 60 may be provided separately from the boost capacitor in the read-only booster 30 as shown in FIG. However, they may be shared as described later.
  • FIG. 3 is a diagram showing a control signal supplied to booster 60 shown in FIG.
  • the booster 60 in FIG. 3 is configured to incorporate the read-only booster 30 in FIG. That is, the above-described boost capacitor is shared.
  • the control signal READ is a signal indicating a read period for reading data from the memory cells.
  • the control signal BOOST indicates a word line boost period during a read operation.
  • the control signal VPROG2Y is a signal that is turned on (high level) during the program verify period.
  • the control signal PGMR is a signal that is turned on (high level) for a certain period at the start of programming.
  • the control signal VPBST_EN indicates a period during which the booster 60 boosts the node N1. Also, the control signal EN1 turns on the first pump 10
  • the signal for setting the enable state and the control signal EN2 are signals for setting the second pump to the enable state. These control signals are supplied from a control circuit 120 shown in FIG. 12 described later.
  • FIG. 4 is a diagram showing a change in the control signal at the time of verification and at the time of programming
  • FIG. 5 is a diagram showing a change of the control signal at the time of reading.
  • the verify period is shown as PGMV (for example, 1 ⁇ s)
  • the program period is shown as PGM (for example, 5 ⁇ s).
  • the start timing of the verify period PGMV is the first timing
  • the start timing of the program period PGM is the second timing.
  • the enable signal EN1 during the verify period PGMV and the program period PGM is at a high level
  • the enable signal EN2 during the program period PGM is at a high level.
  • the first pump 10 operates during the verification period PGMV and the program period PGM
  • the second pump 20 operates during the program period PGM.
  • the enable signal EN1 changes to high level and the first pump 10 starts operating.
  • booster 60 connects the output path of first pump 10 to node N1. Therefore, the node is set to the potential VPROG.
  • the booster 60 boosts the node N1 using the voltage VPROG output from the first pump 10.
  • the second pump 20 charges the node N1, and the potential of the node N1 rapidly rises to V PROG (6V) ⁇ VPPI (9V) as shown.
  • the control signal PGMR changes from the high level to the low level, the booster 60 disconnects the first pump 10 from the node N1.
  • second pump 20 maintains node N1 at potential VPPI.
  • the read signal READ is at a low level during the verify period PGMV and the program period PGM.
  • the dashed waveform indicating the node N1 in Fig. 4 indicates the operation of the related art.
  • the VPROG voltage is generated by the first pump 10.
  • PGM no Since the potential of the node Nl is set to VPPI, it takes time S to reach the potential VPPI.
  • the conventional technique requires 1 ⁇ s to rise, it requires 0.25 S in the present embodiment. Therefore, the time required for starting up can be reduced to 1/4.
  • the program operation period can be shortened, and as a result, the flash memory can operate at high speed.
  • FIG. 5 is a timing chart of the read operation. While the control signal BOOST is high, the booster 60 boosts the word line, ie, the gate of the memory cell 50, to a predetermined voltage (eg, 4V). During the reading period, the control signals PGMR, VPROG2Y, and VPBST_EN are kept at low level.
  • a predetermined voltage eg, 4V
  • FIG. 6 is a circuit diagram showing a configuration example of the booster 60.
  • the booster 60 has a level shift circuit 601, 602, 604, 605, a read control circuit 603, and a boost capacitor C.
  • the booster 60 includes a channel transistor 607, 608, 609, 611, a channel transistor 610, an inverter 614, and a logic circuit 615.
  • the read circuit 603 includes NAND gates 616, 617, inverter 622, 623, a ⁇ -channel transistor 618, 620, 621 and a ⁇ -channel transistor 619.
  • the circuit configuration f row of the level shifters 604 and 605 is shown in FIG. 632, and channel transistors 633, 634 and inverters 635, 636.
  • the level / shifters 604, 605 have an input IN whose amplitude between the reference potential VSS (for example, ground potential) and the power supply voltage VCC, The VSS power is converted into the amplitude of VPROG, with the same configuration applied to the level shifters 601 and 602 shown in Fig. 6.
  • the logic circuit 615 includes an inverter, an AND gate, and a NOR gate.
  • the circuit operation of the booster 60 shown in FIG. 6 will be described.
  • the verify operation and the program operation shown in FIG. 4 will be described.
  • the level shifters 604 and 605 change the output OUTB from high level to low level in response to the rise of the control signal VPROG2Y.
  • the transistors 612 and 613 As a result, the voltage VPROG output from the first pump 10 is applied to the node N1.
  • a path including the transistors 612 and 613 (this path is defined as a first circuit) is a path connecting the first pump 10 and the node N1.
  • the transistor 621 of the read control circuit 603 is off and the transistor 620 is off. Since VPBST— EN is held low, transistor 611 is on and the outputs of level shifters 601 and 602 to transistor 608 are both VPROG, so the gate potential of transistor 607 is VPROG— Vth.
  • Vth is a threshold voltage of the transistor 607. Therefore, the transistor 607 is turned on, and the node N2 connected to one end of the capacitor C via the transistor 611 is set to VSS. Since the driving capability of the first pump 10 is higher than the driving capability of the second pump 20, the potential of the node N1 quickly becomes VPROG.
  • the control signal VPROG2Y falls from the high level to the low level, so that the transistors 612 and 613 are turned off.
  • the control signal VPBST_EN rises from the low level to the high level, and is supplied to the level shifter 601 via the inverter group 614.
  • the level shifter 601 turns on the transistor 610 and turns off the transistors 611 and 608.
  • the logic circuit 615 outputs a high level to the level shifter 602 following the verify period while the control signal PGMR rises to the low level and the high level, and the transistor 609 is off.
  • the voltage VPROG of the first pump 10 is applied to the transistor 607, and its gate voltage is raised to a potential higher than VPROG by the bootstrap, and the transistor 607 is turned on.
  • the transistor 607 is turned on, the voltage VPROG is supplied to the node N2 connected to one end of the capacitor C via the transistors 610 and 607.
  • the capacitor C is boosted by the first pump 10.
  • one end (node N1) of the capacitor C charged to the VPROG voltage by the first pump 10 during the verification period is supplied with the VPROG voltage to the other end node N2 when the program operation starts. Is boosted.
  • the pressure of the node N1 is also increased by the second pump 20.
  • a circuit including the transistors 610 and 607 and the level shifter 602 involved in the boost operation is defined as a second circuit.
  • the logic circuit 615 When the control signal PGMR falls from the high level to the low level, the logic circuit 615 causes its output to fall from the high level to the low level. In response, the logic circuit 615 turns off the transistor 607, and the node N2 enters a floating state. As a result, the capacitor C cannot be seen from the second pump 20, and the capacitor C does not become a load of the second pump 20. The VPPI voltage is maintained.
  • the booster 60 in FIG. 6 starts the operation of generating the boosted voltage necessary for the read operation.
  • the transistors 620 and 621 of the read circuit 603 turn on, the transistor 619 turns off, and the node N2 is set to the ground voltage VSS.
  • the transistor 607 is off.
  • the control signal BOOST rises to a low level and then to a high level
  • the transistor 621 turns off and the transistors 619 and 620 turn on.
  • the readout circuit 603 sets the node N2 to the power supply voltage VCC.
  • Boost Capacitor C When the read signal READ falls to a low level, the read circuit 603 is disabled.
  • FIG. 8 shows a configuration example of the first pump 10.
  • the first pump 10 has a transistor 12 and a plurality of boost stages 1515.
  • Transistor 12 outputs enable signal ENPUNP1
  • One boost stage consists of two diodes Dll, D12 and one capacitor C11.
  • the diodes Dll and D12 are, for example, configured by diode-connected transistors.
  • One end of the capacitor C11 is precharged to the power supply voltage VCC—Vth (Vth is a forward voltage drop of the diode) via the diode D11.
  • VCC—Vth Vth is a forward voltage drop of the diode
  • Pulses ⁇ 11 and ⁇ 12 are applied to the other end of the capacitor C11.
  • the clock generation circuit 16 When the ENPUNP1 signal becomes active, the clock generation circuit 16 operates to generate pulses ⁇ 11 and ⁇ 12, which are complementary signals, and the pump circuit starts boosting operation.
  • the capacitor C11 When the pulse ⁇ 11 rises to a high level (for example, 3 V), the capacitor C11 is boosted, and the electric charge charged here is charged to the next-stage capacitor C11 via the diode D12. Next, when the pulse ⁇ 11 falls to the low level and the pulse ⁇ 12 rises to the high level at the same time, the capacitor C11 is boosted, and the charge charged here is charged to the next-stage capacitor C11 via the diode D12. Is done. Thereafter, by repeating this operation, the output voltage gradually increases, and finally the boosted voltage VPROG is output.
  • the VPROG voltage is controlled by a regulation circuit (not shown) so as not to exceed a predetermined voltage (for example, 6 V).
  • the second pump 20 has the same configuration as the first pump 10.
  • FIG. 9 is a diagram showing a configuration of a booster circuit of a flash memory according to Embodiment 2 of the present invention.
  • FIG. 10 is a timing chart of the control signals shown in FIG.
  • the flash memory according to the second embodiment has a first pump 10 and a second pump 20A.
  • the first pump 10 starts the boosting operation in response to the enable signal ENPUMP1, and outputs the voltage VPROG obtained by boosting the power supply voltage VCC.
  • the second pump 20A starts the boosting operation in response to the enable signal ENPUMP2, and outputs a voltage VPPI (> VPROG) obtained by boosting the power supply voltage VCC.
  • the second pump 20A receives a precharge enable signal ENPRECH which rises simultaneously with the enable signal ENPUMP1. While the precharge enable signal EN PRECH is high, the nodes between the boost stages of the second pump 20A are precharged to the voltage VPROG output by the first pump 10.
  • FIG. 11 is a circuit diagram of the second pump 20A.
  • the transistor 22 and the second pump 20A have a plurality of boost stages 2525. Clocks ⁇ 21 and ⁇ 22 generated by the clock generation circuit 28 are applied to each boost stage. Transistor 22 turns on when boost signal ENPUMP2 goes high.
  • the boost stages 25 and 25 have the same circuit configuration as the boost stages 15-15.
  • the node connecting each boost stage is connected to the source of transistor TR11 TRm.
  • the source of transistor TR11 is connected to the node connecting boost stages 25 and 25.
  • the voltage output from the first pump 10 is applied to the drain of the transistor TR11 TRm, and the precharge signal PRECH is applied to the gate.
  • the precharge signal PRECH becomes the V PROG voltage via the level shifter 18 while the precharge enable signal ENPRECH is at a high level.
  • Transistors TR11-TRm apply voltage VPROG to boost interstage nodes, pre-charging these nodes to VPROG higher than VCC. Thereafter, the enable signal ENPUMP2 rises, and the second pump 20A starts the charge pump operation.
  • the boost interstage node is precharged to the voltage VPROG, The second pump 20A can quickly raise the potential of the output node to VPPI.
  • the circuit configuration of FIG. 11 can be applied to the second pump 20 of the first embodiment. Thereby, the second pump 20 can start up at a higher speed.
  • FIG. 12 is a block diagram showing the overall configuration of the flash memory.
  • the flash memory has a control circuit 120, a voltage generation circuit 122, a timer 124, an address latch 126, a Y decoder 128, an X decoder 130, a Y gate 132, a senor matrix 134, a chip enable / output enable circuit 135, a data latch 138, And an input / output buffer 140.
  • the control circuit 120 has a built-in command register, operates in synchronization with a chip enable signal CE and a write enable signal WE supplied from the outside, and is supplied from the outside via an input / output buffer 140. Generates a timing signal according to the command and outputs it to each unit.
  • the control circuit 120 generates each control signal supplied to the booster 60 shown in FIG. 3 and the control signal shown in FIG. 10 in response to the command input.
  • the voltage generation circuit 122 has a configuration including the first pump 10, the second pump 20, the read-only booster 30, and the booster 60 shown in FIG.
  • the boosted voltage generated by the voltage generation circuit 122 is supplied to each unit described with reference to FIG. 2 via a signal line shown in FIG.
  • the timer 124 generates a clock and the timing signals ⁇ 11, ⁇ 12, ⁇ 21, and ⁇ 22 shown in FIGS.
  • the address latch 126 latches an externally supplied address and supplies the latched address to the ⁇ decoder 128 and the X decoder 130.
  • the decoder 128 specifies the address (one bit line running in the cell matrix 134) in the direction indicated by the address signal, and turns on the corresponding transistor in the gate 132.
  • the gate 132 has the transistor 40 shown in FIG. 2 for each bit line.
  • a high voltage such as VPROG or VPPI output from the voltage generation circuit 122 is applied to the gate of the transistor 40 of the selected gate 132, and the VPROG voltage is applied to the bit line.
  • the X decoder 130 specifies the address in the X direction indicated by the address signal, and drives the corresponding word line.
  • the cell matrix 134 a large number of memory cells 50 shown in FIG. 2 are arranged in a matrix.
  • the cell matrix 134 is a so-called ⁇ OR type array.
  • a high voltage such as VPROG or VPPI output from the voltage generation circuit 122 is applied to the selected word line.
  • the chip enable / output enable circuit 136 receives the chip enable signal CE to activate the Y decoder 128, and receives the output enable signal OE to activate the input / output buffer 140.
  • the data read from the cell matrix 134 is output to the outside via the Y gate 132, the data latch 138, and the input / output buffer 140. Further, externally written data is written to a selected memory cell in the cell matrix 134 via the input / output buffer 140, the data latch 138, and the Y gate 132.
  • the flash memory configured as described above employs the booster 60 described above, so that the time required for programming can be reduced.
  • the present invention includes a semiconductor device having a nonvolatile semiconductor memory.
  • a semiconductor memory device such as a flash memory
  • a semiconductor device systemized using a nonvolatile semiconductor memory and another control circuit for example, it includes a semiconductor memory device such as a flash memory, and a semiconductor device systemized using a nonvolatile semiconductor memory and another control circuit.

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Abstract

　第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプ１０と、前記第１のタイミングに続く第２のタイミングで動作を開始して、不揮発性半導体メモリセル５０に接続された所定ノードＮ１に第２の電圧を印加する第２のポンプ２０と、前記第２のタイミングで前記第１の電圧を用いて前記所定のノードをブーストするブースタ６０とを有する不揮発性半導体メモリである。第２のポンプ２０で所定ノードＮ１を第２の電圧に保持する際、第１のポンプ１０を用いて所定ノードＮ１をブーストすることとしたため、高速動作が可能となる。

Description

明 細 書
不揮発性半導体メモリ、半導体装置及びチャージポンプ回路
技術分野
[0001] 本発明は不揮発性半導体メモリ及び半導体装置に関し、より詳細には、電源電圧 を昇圧する回路技術に関する。
背景技術
[0002] 不揮発性半導体メモリの一つであるフラッシュメモリでは、電源電圧を昇圧してプロ グラムゃィレース動作のための電圧を内部で生成している。例えば、プログラムベリフ アイ動作にぉレ、ては、電源電圧（例えば 3V)を昇圧して高電圧（例えば 6V)を生成し 、この高電圧を不揮発性半導体メモリセルのゲート（ワード線)及びこれを選択するゲ ートトランジスタのゲートに印加する。また、プログラムべリファイ動作に続くプログラム 動作においては、電源電圧を昇圧して更に高い電圧（例えば 9V)を生成し、この高 電圧をメモリセル及びゲートトランジスタのゲートに印加する。プログラムべリファイ動 作は、メモリセルが所定の閾値電圧を有しているかどうかを検証する読み出し動作で あり、もし、ベリファイ動作がフェイル (メモリセルが所定の閾値電圧を有していない） すると、そのセルにプログラム動作を行うことで、閾値電圧を高める。このように、プロ グラムでは、メモリセルが所定の閾値電圧に高められるまで、このべリファイ動作とプ ログラム動作を繰り返し行う。
発明の開示
発明が解決しょうとする課題
[0003] これらの昇圧には、チャージポンプ回路が用いられる。上記例では、電源電圧から 6Vを生成するチャージポンプ回路と、電源電圧力 9Vを生成するチャージポンプ回 路とが用いられる。チャージポンプ回路の動作速度が遅いと（駆動能力が低いと）プ ログラムゃィレースに多くの時間を要してしまう。キャパシタのサイズを大きくすれば昇 圧速度を高めることができるが、反面、回路面積が大きくなり、また消費電力も増大す るという問題がある。一般に、回路面積に重きを置き、昇圧速度をある程度犠牲にし ているのが現状である。 [0004] 本発明は、回路面積を大きくすることなく高速動作が可能な不揮発性半導体メモリ 、半導体装置、チャージポンプ回路及びノードの電位を制御する方法を提供すること を目的とする。
課題を解決するための手段
[0005] 本発明は、第 1のタイミングで動作を開始して第 1の電圧を生成する第 1のポンプと
、前記第 1のタイミングに続く第 2のタイミングで動作を開始して、不揮発性半導体メ モリセルに接続された所定ノードに第 2の電圧を印加する第 2のポンプと、前記第 2の タイミングで前記第 1の電圧を用いて前記所定のノードをブーストするブースタとを有 する不揮発性半導体メモリである。
[0006] この不揮発性メモリにおいて、前記第 1のタイミングから前記第 2のタイミングまでの 期間は前記不揮発性半導体メモリセルのプログラムべリファイを行う期間であり、前記 第 2のタイミングで始まる期間は前記不揮発性半導体メモリセルをプログラムする期 間である構成とすることができる。
[0007] 上記不揮発性メモリにおいて、前記ブースタは一端が前記所定のノードに接続され たキャパシタと、前記第 1のタイミングから前記第 2のタイミングまでの期間に前記第 1 の電圧を前記所定のノードに印加する第 1の回路と、前記第 2のタイミングから所定 の期間だけ前記第 1の電圧に応じた電圧を前記キャパシタの他端に印加する第 2の 回路とを有する構成とすることができる。
[0008] 上記不揮発性メモリにおいて、前記キャパシタは、前記不揮発性半導体メモリの読 出し時に該不揮発性半導体メモリのゲートに印加される読出し電圧を生成するキヤ パシタと共用されている構成とすることができる。
[0009] 上記不揮発性メモリにおレ、て、前記第 2のポンプは複数のブースト段を有し、前記 第 1のタイミングから前記第 2のタイミングまでの期間、ブースト段間の内部ノードを前 記第 1の電圧でプリチャージする構成とすることができる。
[0010] 上記不揮発性メモリにおいて、前記第 2のポンプ回路は、前記第 1のタイミングから 前記第 2のタイミングまでの期間を示す信号に応答して前記第 1の電圧を前記内部ノ 一ドに印加するトランジスタを含む構成とすることができる。
[0011] 上記不揮発性メモリにおいて、前記第 1の電圧は、前記不揮発性半導体メモリセル のプログラム時に該不揮発性半導体メモリが接続されるビット線に印加される構成と すること力 Sできる。
[0012] 本発明はまた、第 1のタイミングで動作を開始して第 1の電圧を生成する第 1のボン プと、前記第 1のタイミングに続く第 2のタイミングで動作を開始して、所定ノードに第 2の電圧を印加する第 2のポンプとを有し、前記第 2のポンプは複数のブースト段を有 し、前記第 1のタイミングから前記第 2のタイミングまでの期間、ブースト段間の内部ノ ードを前記第 1の電圧でプリチャージするチャージポンプ回路を含む。
[0013] 上記チャージポンプ回路において、前記第 2のポンプ回路は、前記第 1のタイミング 力 前記第 2のタイミングまでの期間を示す信号に応答して前記第 1の電圧を前記内 部ノードに印加するトランジスタを含む構成とすることができる。
[0014] 本発明はまた、不揮発性半導体メモリセルと、第 1のタイミングで動作を開始して第 1の電圧を生成する第 1のポンプと、前記第 1のタイミングに続く第 2のタイミングで動 作を開始して、不揮発性半導体メモリセルに接続された所定ノードに第 2の電圧を印 加する第 2のポンプとを有し、前記第 2のポンプは複数のブースト段を有し、前記第 1 のタイミングから前記第 2のタイミングまでの期間、ブースト段間の内部ノードを前記 第 1の電圧でプリチャージする半導体装置を含む。
[0015] 上記半導体装置において、前記第 2のポンプ回路は、前記第 1のタイミングから前 記第 2のタイミングまでの期間を示す信号に応答して前記第 1の電圧を前記所定ノー ドに印加するトランジスタを含む構成とすることができる。
[0016] 上記半導体装置において、前記第 1の電圧は、前記不揮発性半導体メモリセルの プログラム時に該不揮発性半導体メモリが接続されるビット線に印加される構成とす ること力 Sできる。
[0017] 本発明はまた、第 1のタイミングで第 1のポンプの動作を開始させて第 1の電圧を生 成するステップと、前記第 1のタイミングに続く第 2のタイミングで第 2のポンプの動作 を開始させて、不揮発性半導体メモリセルに接続された所定ノードに第 2の電圧を印 加するステップと、前記第 2のタイミングで前記第 1の電圧を用いて前記所定のノード をブーストするステップとを有する方法を含む。
[0018] 本発明はまた、第 1のタイミングで第 1のポンプの動作を開始させて第 1の電圧を生 成するステップと、前記第 1のタイミングに続く第 2のタイミングで第 2のポンプの動作 を開始させて、不揮発性半導体メモリセルに接続された所定ノードに第 2の電圧を印 加するステップと、前記第 1のタイミングから前記第 2のタイミングまでの期間、前記第 2のポンプの複数のブースト段のうちの隣接するブースト段間のノードを前記第 1の電 圧でプリチャージするステップとを有する方法を含む。
発明の効果
[0019] 本発明によれば、第 2のポンプで所定ノードを第 2の電圧に保持する際、第 1のボン プを用いて所定ノードをブーストすることとしたため、高速動作が可能となる。また、第 2のポンプの内部ノードを第 1のポンプの出力電圧でプリチャージすることで、高速動 作が可能になる。
図面の簡単な説明
[0020] [図 1]不揮発性半導体メモリの一例であるフラッシュメモリの一般的な昇圧回路構成を 示す図である。
[0021] [図 2]本発明の実施例 1に係る不揮発性半導体メモリを示す図である。
[0022] [図 3]図 2に示すブースタに与えられる制御信号を示す図である。
[0023] [図 4]図 3に示すブースタのベリファイ時及びプログラム時の動作を示すタイミング図 である。
[0024] [図 5]図 3に示すブースタの読出し時の動作を示すタイミング図である。
[0025] [図 6]図 3に示すブースタの一構成例を示す回路図である。
[0026] [図 7]図 6に示すレベルシフタの一構成例を示す回路図である。
[0027] [図 8]図 3に示す第 1のポンプの一構成例を示す回路図である。
[0028] [図 9]は、本発明の実施例 2に係る不揮発性半導体メモリの昇圧回路構成を示す図 である。
[0029] [図 10]図 9に示す構成の動作タイミング図である。
[0030] [図 11]図 9に示す第 2のポンプの一構成例を示す回路図である。
[0031] [図 12]本発明の不揮発性半導体メモリの全体構成の一例を示すブロック図である。
発明を実施するための最良の形態
[0032] 以下、添付の図面を参照して本発明の実施例を説明する。 [0033] 初めに、不揮発性半導体メモリの一例であるフラッシュメモリの一般的な昇圧回路 構成について、図 1を参照して説明する。
[0034] 図 1に、 1つのメモリセル 50及びこのメモリセル 50が接続されたビット線を選択する ゲートトランジスタ 40を示す。昇圧回路として、第 1のポンプ 10、第 2のポンプ 20及び 読出し専用ブースタ 30が設けられている。プログラムゃィレース時に行われるベリフ アイ動作時（tprogv)、ビット線には、図示しないプログラムべリファイ電圧 VPR〇GV ( 例えば IV)が印加されるとともに、第 1のポンプ 10がゲートトランジスタ 40及びメモリ セル 50のゲート電圧を VPROG (例えば 6V)に維持する。ベリファイ動作に引き続い て行われるプログラム動作時（tprog)、第 1のポンプ 10が生成する電圧 VPROGが ビット線に印加されるとともに、第 2のポンプ 20はゲートトランジスタ 40及びメモリセル 50のゲート電圧を VPPI (例えば 9V)に維持する。第 1のポンプ 10は電源電圧 VCC (例えば 3V)を昇圧して電圧 VPROGを生成し、第 2のポンプ 20は電源電圧 VCCを 昇圧して電圧 VPPIを生成する。読出し専用ブースタ 30は、メモリセル 50からデータ を読み出す際、読出し電圧 VRD (例えば 4V)をメモリセル 50のゲートに印加する。 読出し専用ブースタ 30は内部にキャパシタを有し、読出し時、このキャパシタをブー ストする。
[0035] 第 2のポンプ 20は、 3Vの電源電圧 VCCを 9V (=VPPI)に昇圧するまでに相当の 時間を要するという問題点を有している。従って、ベリファイ動作が終了しても暫くの 間、ゲートトランジスタ 40及びメモリセル 50のゲートを 9Vに達せず、メモリセル 50の プログラム動作を速やかに実行することができなレ、。本発明は、このような問題点を解 決すること力 Sできる。以下、 2つの実施例を説明する。
実施例 1
[0036] 図 2は、本発明の実施例 1に係る不揮発性半導体メモリを示す図である。図中、図 1 と同一の構成要素には同一の参照を付してある。実施例 1の昇圧回路は、図 1の回 路にブースタ 60を付加した回路構成を有する。つまり、実施例 1は、第 1のタイミング で動作を開始して第 1の電圧 VPROGを生成する第 1のポンプと、第 1のタイミングに 続く第 2のタイミングで動作を開始して、メモリセル 50のゲート及びゲートトランジスタ 40のゲートに接続された所定ノード N1に第 2の電圧 VPPIを印加する第 2のポンプ 2 0と、第 2のタイミングで第 1の電圧 VPROGを用いて所定のノード Nlをブーストする ブースタ 60とを有するフラッシュメモリである。
[0037] 第 1のタイミングで始まるプログラムべリファイ時、図示しないプログラムべリファイ電 圧 VRPOGV (例えば IV)がビット線に与えられるとともに、第 1のポンプ 10はブース タ 60を介して（素通りして）、ゲートトランジスタ 40とメモリセル 50のゲートを第 1の電 圧、つまり電圧 VPROG (例えば 6V)に維持する。つまり，プログラムべリファイ時のノ ード N1の電位は VPR〇G ( = 6V)に保持される。この後、第 2のタイミングで始まるプ ログラム時、ブースタ 60は電圧 VPROGを用いてノード N1をブーストする。他方、第 2のタイミングで昇圧動作を開始する第 2のポンプ 20は電源電圧 VCCから昇圧動作 を開始する。この時、ノード N1はすでに電圧 VPROGにブーストされているので、第 2のポンプ 20の動作に応じて、ノード N1の電位は電源電圧 VCCよりも高い電位の V PROGから立ち上がりを開始し、短時間で VPPI (例えば 9V)に到達する。ノード N1 の電位が VPPIに到達した後は、第 2のポンプ 20のみの動作でノード N1の電位を V PPIに維持する。
[0038] このように、第 2のポンプ 20の回路規模を大きくしなくとも高速に昇圧された電圧 V PPIをメモリセル 50及びゲートトランジスタ 40のゲートに印加することができるので、 回路規模を大きくすることなくフラッシュメモリの動作を高速にすることができる。
[0039] なお、ブースタ 60内部に設けられたブースト用キャパシタ（図 3では図示を省略して いる）は、図 3に示すように読出し専用ブースタ 30内のブースト用キャパシタと別個に 設けてもよいし、後述するように共通化してもよい。
[0040] 図 3は、図 2に示すブースタ 60に供給される制御信号を示す図である。図 3のブー スタ 60は、図 2の読出し専用ブースタ 30を内蔵する構成である。つまり、上述したブ 一スト用キャパシタを共用する構成である。制御信号 READは、メモリセルからデー タを読み出す読出し期間を示す信号である。制御信号 BOOSTは、読出し動作時の ワード線ブースト期間を指示する。制御信号 VPROG2Yは、プログラムべリファイ期 間中オン (ハイレベル）になる信号である。制御信号 PGMRは、プログラム開始時、 一定期間オン (ハイレベル）になる信号である。制御信号 VPBST_ENは、ブースタ 60がノード N1をブーストする期間を示す。また、制御信号 EN1は第 1のポンプ 10を ィネーブル状態に設定する信号、制御信号 EN2は第 2のポンプをイネ一ブル状態に 設定する信号である。これらの制御信号は、後述する図 12に示す制御回路 120から 供給される。
[0041] 図 4は、ベリファイ時及びプログラム時の上記制御信号の変化を示す図、図 5は読 出し時の上記制御信号の変化を示す図である。まず、図 4を説明する。図 4において 、ベリファイ期間を PGMV (例えば 1 μ s)として示し、プログラム期間を PGM (例えば 5 μ s)として示す。ベリファイ期間 PGMVの開始タイミングを第 1のタイミングとし、プロ グラム期間 PGMの開始タイミングを第 2のタイミングとする。ベリファイ期間 PGMV及 びプログラム期間 PGM中ィネーブル信号 EN1はハイレベルとなり、プログラム期間 P GM中ィネーブル信号 EN2はハイレベルとなる。つまり、第 1のポンプ 10はべリファイ 期間 PGMV及びプログラム期間 PGM中動作し、第 2のポンプ 20はプログラム期間 P GM中動作する。制御信号 VPROG2Yがローレベルからハイレベルに変化してベリ フアイ期間 PGMVが始まると同時にィネーブル信号 EN1がハイレベルとなり第 1のポ ンプ 10が動作を開始する。制御信号 VPROG2Yがハイレベルの間、ブースタ 60は 第 1のポンプ 10の出力パスをノード N1に接続する。よって、ノードは電位 VPROGに 設定される。ベリファイ期間 PGMVが終了してプログラム期間 PGMが始まると、イネ 一ブル信号 EN2がハイレベル、制御信号 VPBST— ENがハイレベル、制御信号 P GMRもハイレベルとなる。制御信号 PGMRがハイレベルの期間、ブースタ 60は第 1 のポンプ 10が出力する電圧 VPROGを用いてノード N1をブーストする。この状態で 第 2のポンプ 20がノード N1をチャージするので、図示するようにノード N1の電位は V PROG (6V) ^^VPPI (9V)に急速に立ち上がる。制御信号 PGMRがハイレベルか らローレベルに変化すると、ブースタ 60は第 1のポンプ 10をノード N1から切り離す。 よって、ブースタ 60によるブースト動作に引き続き、第 2のポンプ 20がノード N1を電 位 VPPIに維持する。なお、ベリファイ期間 PGMV及びプログラム期間 PGMの間、 読出し信号 READはローレベル状態である。
[0042] 図 4のノード N1を示す破線の波形は、従来技術の動作を示す。プログラムベリファ ィ期間 PGMVにおいては、第 1のポンプ 10によって VPROG電圧が生成されている 。前述したように、プログラム期間 PGMにおいては第 2のポンプ 20のみを用いてノー ド Nlの電位を VPPIに設定するため、電位 VPPIに到達するまでに時間力 Sかかって しまう。本発明者の実験によれば、従来技術では立ち上がりに 1 β sを要するのに対 し、本実施例では 0. 25 Sでよい。従って、立ち上がりに要する時間を 1/4に短縮 すること力 Sできる。この結果、プログラム動作期間を短縮することができ、この結果フラ ッシュメモリの高速動作が可能となる。
[0043] 図 5は、読出し動作のタイミング図である。制御信号 BOOSTがハイレベルの間、ブ ースタ 60はワード線、つまりメモリセル 50のゲートを所定電圧（例えば 4V)にブースト する。読出し期間中、制御信号 PGMR、 VPROG2Y、 VPBST_ENはローレベル に保持される。
[0044] 図 6は、ブースタ 60の一構成例を示す回路図である。ブースタ 60は、レベルシフト 回路 601、 602、 604、 605、読出し制御回路 603及びブースト用キャパシタ Cを有 する。更 (こ、ブースタ 60ίま、 Νチヤネノレトランジスタ 607、 608、 609、 611、 Ρチヤネ ノレトランジスタ 610、インバータ分 614、論理回路 615を有する。読出し回路 603はナ ンドゲート 616、 617、インバータ 622、 623、 Νチャネルトランジスタ 618、 620、 621 及び Ρチャネルトランジスタ 619を有する。また、レベルシフタ 604及び 605の回路構 成 f列を図 7に示す。レべノレシフタ 604、 605ίま Pチヤネノレトランジスタ 631、 632、 Νチ ャネノレトランジスタ 633、 634及びイン ータ 635、 636を有する。レベ/レシフタ 604、 605は入力 INが基準電位 VSS (例えば接地電位）と電源電圧 VCCとの間の振幅を 、 VSS力ら VPROGの振幅に変換する。なお、図 6に示すレべノレシフタ 601、 602も 同様の構成である。論理回路 615はインバータ、 ANDゲート及び NORゲートからな る。
[0045] 次に、図 6に示すブースタ 60の回路動作を説明する。まず、図 4に示すベリファイ動 作及びプログラム動作について説明する。まず、制御信号 VPROG2Yがローレベル 力、らハイレベルに変化してベリファイ動作が始まると、レべノレシフタ 604、 605は制御 信号 VPROG2Yの立ち上がりに応答して、出力 OUTBをハイレベルからローレベル に変化させ、トランジスタ 612、 613をオンさせる。これにより、ノード N1には第 1のポ ンプ 10が出力する電圧 VPROGが印加される。トランジスタ 612、 613を含むパス（こ のパスを第 1の回路と定義する）は、第 1のポンプ 10とノード N1とを接続するパスであ る。読出し信号 READはローレベルに保持されているので、読出し制御回路 603のト ランジスタ 621はオフ、トランジスタ 620はオフ状態である。 VPBST— ENはローレべ ルに保持されているのでトランジスタ 611はオンであり、また、トランジスタ 608へのレ ベルシフタ 601及び 602の出力はともに VPROGであるため、トランジスタ 607のゲ ート電位は VPROG— Vthとなる。ここで、 Vthはトランジスタ 607の閾値電圧である。 従って、トランジスタ 607はオンし、トランジスタ 611を介して、キャパシタ Cの一端に 接続されたノード N2は VSSに設定されている。第 1のポンプ 10の駆動能力は第 2の ポンプ 20の駆動能力よりも高いので、ノード N1の電位は速やかに VPROGとなる。
[0046] 次にベリファイ期間からプログラム期間に入ると、制御信号 VPROG2Yはハイレべ ルからローに立ち下がるので、トランジスタ 612、 613はオフする。制御信号 VPBST _ENはローからハイレベルに立ち上がり、インバータ群 614を介してレベルシフタ 6 01に与えられる。レベルシフタ 601はトランジスタ 610をオンさせ、トランジスタ 611、 608をオフさせる。論理回路 615は、制御信号 PGMRがロー力 ハイレベルに立ち 上がっている期間は、ベリファイ期間に引き続いてハイレベルをレベルシフタ 602に 出力し、トランジスタ 609はオフである。この結果、第 1のポンプ 10力 の電圧 VPRO Gがトランジスタ 607に与えられ、ブートストラップによりそのゲート電圧が VPROGより 高い電位に昇圧されて、オンする。トランジスタ 607がオンすると、電圧 VPROGがト ランジスタ 610及び 607を介してキャパシタ Cの一端に接続されたノード N2に与えら れる。この結果、キャパシタ Cは第 1のポンプ 10によりブーストされる。つまり、ベリファ ィ期間中に第 1のポンプ 10により VPROG電圧にチャージされたキャパシタ Cの一端 (ノード N1)は、プログラム動作に入るとき、他端のノード N2に VPROG電圧が供給さ れることで高速に昇圧される。またこのとき、ノード N1は第 2のポンプ 20によっても昇 圧される。このブースト動作に関与するトランジスタ 610、 607、レベルシフタ 602を含 む回路を第 2の回路とする。
[0047] 制御信号 PGMRがハイレベルからローに立ち下がると、論理回路 615はその出力 をハイレベルからローレベルに立ち下げる。これを受けて論理回路 615はトランジス タ 607をオフし、ノード N2はフローティング状態になる。この結果、第 2のポンプ 20か らはキャパシタ Cが見えなくなり、キャパシタ Cが第 2のポンプ 20の負荷になることはな ぐ VPPI電圧が保持される。
[0048] 次に、図 5に示す読出し動作を説明する。読出し信号 READがローレベルからハイ レベルに変化することで、図 6のブースタ 60は読出し動作に必要な昇圧電圧の生成 動作を開始する。読出し信号 READがハイレベルになると、読出し回路 603のトラン ジスタ 620、 621力 Sオン、トランジスタ 619がオフとなり、ノード N2は接地電圧 VSS設 定される。この時、トランジスタ 607はオフである。次に、制御信号 BOOSTがローレ ベル力、らハイレベルに立ち上がと、トランジスタ 621はオフ、トランジスタ 619、 620は オンし、この結果読出し回路 603はノード N2を電源電圧 VCCに設定することで、キ ャパシタ Cをブーストする。読出し信号 READがローレベルに立ち下がると、読出し 回路 603はデイスエーブル状態となる。
[0049] 図 8は、第 1のポンプ 10の一構成例である。第 1のポンプ 10はトランジスタ 12と、複 数のブースト段 15 15を有する。トランジスタ 12は、ィネーブル信号 ENPUNP1
1 n
がハイレベルになるとオンする。 1つのブースト段は、 2つのダイオード Dl l、 D12と 1 つのキャパシタ C11とからなる。ダイオード Dl l、 D12は例えば、ダイオード接続した トランジスタで構成される。キャパシタ C 11の一端はそれぞれダイオード D 11を介して 電源電圧 VCC— Vth (Vthはダイオードの順方向降下電圧）にプリチャージされてレ、 る。キャパシタ C11の他端にはパルス Φ 11、 Φ 12が印加される。 ENPUNP1信号が アクティブになると、クロック生成回路 16が動作し、相補信号となるパルス Φ 11と Φ 1 2が生成され、ポンプ回路が昇圧動作を始める。パルス Φ 11がハイレベル (例えば 3 V)に立ち上がると、キャパシタ C11がブーストされ、ここにチャージされていた電荷が ダイオード D12を介して次段のキャパシタ C11にチャージされる。次に、パルス Φ 11 がローレベルに立下り、同時にパルス φ 12がハイレベルに立ち上がると、キャパシタ C11がブーストされ、ここにチャージされていた電荷がダイオード D12を介して次段 のキャパシタ C11にチャージされる。以下、この動作を繰り返することで出力電圧は 次第に上昇し、最終的に昇圧電圧 VPROGを出力する。 VPROG電圧は、所定の電 圧 (例えば 6V)を超えないように、図示しないレギュレーション回路により制御される。 第 2のポンプ 20も第 1のポンプ 10と同様の構成である。なお、後述するように、第 2の ポンプ 20をより高速に動作できるような構成を採用することが好ましい。 [0050] 以上、説明したように、実施例 1によれば、回路規模の増大を招くことなぐメモリセ ル 50及びゲートトランジスタ 40のゲートを高速に所定レベルまで立ち上げ、保持する こと力 Sできる。この結果、フラッシュメモリのプログラム動作を高速に行うことができる。 実施例 2
[0051] 図 9は、本発明の実施例 2に係るフラッシュメモリの昇圧回路構成を示す図である。
図 10は、図 9に示す制御信号のタイミング図である。これらに図示するように、実施例 2のフラッシュメモリは第 1のポンプ 10と第 2のポンプ 20Aとを有する。第 1のポンプ 10 はィネーブル信号 ENPUMP1を受けて昇圧動作を開始し、電源電圧 VCCを昇圧し た電圧 VPROGを出力する。第 2のポンプ 20Aはィネーブル信号 ENPUMP2を受 けて昇圧動作を開始し、電源電圧 VCCを昇圧した電圧 VPPI ( > VPROG)を出力 する。また、第 2のポンプ 20Aはィネーブル信号 ENPUMP1と同時に立ち上がるプ リチャージィネーブル信号 ENPRECHを受け取る。プリチャージィネーブル信号 EN PRECHがハイレベルの間、第 2のポンプ 20Aのブースト段間のノードは、第 1のポン プ 10が出力する電圧 VPROGにプリチャージされる。
[0052] 図 11は、第 2のポンプ 20Aの回路図である。図 8に示す第 1のポンプ 10と同様に、 トランジスタ 22及び第 2のポンプ 20Aは複数のブースト段 25 25を有する。各ブー スト段には、クロック生成回路 28が生成するクロック Φ 21、 Φ 22が与えられる。トラン ジスタ 22は、ブースト信号 ENPUMP2がハイレベルになるとオンする。ブースト段 25 一 25はブースト段 15— 15と同一回路構成である。各ブースト段を接続するノード には、トランジスタ TR11 TRmのソースが接続されている。例えば、トランジスタ TR 11のソースは、ブースト段 25と 25とを接続するノードに接続されている。トランジス タ TR11 TRmのドレインには、第 1のポンプ 10が出力する電圧が与えられ、ゲート にはプリチャージ信号 PRECHが与えられている。プリチャージ信号 PRECHは、プリ チャージィネーブル信号 ENPRECHがハイレベルの間、レベルシフタ 18を介して V PROG電圧となる。トランジスタ TR11— TRmは電圧 VPROGをブースト段間ノード に印カロし、これらのノードを VCCよりも高い VPROGにプリチャージしておく。その後 、ィネーブル信号 ENPUMP2が立ち上がり、第 2のポンプ 20Aはチャージポンプ動 作を開始する。ブースト段間ノードは電圧 VPROGにプリチャージされているので、第 2のポンプ 20Aは出力ノードの電位を VPPIに素早く立ち上げることができる。
[0053] 図 11の回路構成を、実施例 1の第 2のポンプ 20に適用することもできる。これにより 、第 2のポンプ 20はより高速に立ち上がることができる。
[0054] 図 12は、フラッシュメモリの全体構成を示すブロック図である。フラッシュメモリは、 制御回路 120、電圧発生回路 122、タイマ 124、アドレスラッチ 126、 Yデコーダ 128 、 Xデコーダ 130、 Yゲート 132、セノレマトリクス 134、チップイネーブノレ/出カイネー ブノレ回路 135、データラッチ 138、及び入出力バッファ 140を備えている。
[0055] 制御回路 120はコマンドレジスタを内蔵し、外部から供給されるチップィネーブル信 号 CEや書き込みィネーブル信号 WEに同期して動作するとともに、入出力バッファ 1 40を介して外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出 力する。制御回路 120は、コマンド入力に応答して図 3に示すブースタ 60に供給され る各制御信号や図 10に示す制御信号を生成する。
[0056] 電圧発生回路 122は、図 3に示す第 1のポンプ 10、第 2のポンプ 20、読出し専用ブ ースタ 30及びブースタ 60を含む構成である。電圧発生回路 122が生成する昇圧電 圧は、図 12に示す信号線を介して、図 2を参照して説明した各部へ供給される。タイ マ 124はクロックや、図 8及び図 11に示すタイミング信号 Φ 11、 Φ 12、 Φ 21、 Φ 22 を生成する。
[0057] アドレスラッチ 126は外部から供給されるアドレスをラッチし、 Υデコーダ 128及び X デコーダ 130に供給する。 Υデコーダ 128は、アドレス信号が示している Υ方向のアド レス（セルマトリクス 134内を走る 1つのビット線）を特定し、対応する Υゲート 132内の トランジスタをオンさせる。 Υゲート 132は、図 2に示すトランジスタ 40をビット線ごとに 有している。プログラム時、選択された Υゲート 132のトランジスタ 40のゲートには、電 圧発生回路 122が出力する VPROGや VPPIなどの高電圧が印加され、ビット線に は VPROG電圧が印加される。 Xデコーダ 130はアドレス信号が示している X方向の アドレスを特定し、対応するワード線を駆動する。セルマトリクス 134には、図 2に示す メモリセル 50が多数マトリクス状に配置されている。セルマトリクス 134は、いわゆる Ν OR型のアレイである。選択されたワード線に、電圧発生回路 122が出力する VPRO Gや VPPIなどの高電圧が印加される。 [0058] チップイネ一ブル/出カイネーブル回路 136は、チップィネーブル信号 CEを受け て Yデコーダ 128を活性化し、出カイネーブル信号 OEを受けて入出力バッファ 140 を活性化する。セルマトリクス 134から読み出されたデータは、 Yゲート 132、データラ ツチ 138及び入出力バッファ 140を介して外部に出力される。また、外部からの書き 込みデータは、入出力バッファ 140、データラッチ 138及び Yゲート 132を介してセ ルマトリクス 134内の選択されたメモリセルに書き込まれる。
[0059] このように構成されたフラッシュメモリは、前述したブースタ 60を採用しているので、 プログラムに要する時間を短縮することができる。
[0060] 本発明は、不揮発性半導体メモリを有する半導体装置を含む。例えば、フラッシュメ モリのような半導体記憶装置や、不揮発性半導体メモリと他の制御回路とを用いてシ ステム化された半導体装置を含む。

Claims

請求の範囲
[1] 第 1のタイミングで動作を開始して第 1の電圧を生成する第 1のポンプと、
前記第 1のタイミングに続く第 2のタイミングで動作を開始して、不揮発性半導体メ モリセルに接続された所定ノードに第 2の電圧を印加する第 2のポンプと、
前記第 2のタイミングで前記第 1の電圧を用いて前記所定のノードをブーストするブ 一スタと
を有する不揮発性半導体メモリ。
[2] 前記第 1のタイミング力 前記第 2のタイミングまでの期間は前記不揮発性半導体メ モリセルのプログラムべリファイを行う期間であり、前記第 2のタイミングで始まる期間 は前記不揮発性半導体メモリセルをプログラムする期間である請求項 1記載の不揮 発性半導体メモリ。
[3] 前記ブースタは一端が前記所定のノードに接続されたキャパシタと、前記第 1のタイミ ングから前記第 2のタイミングまでの期間に前記第 1の電圧を前記所定のノードに印 加する第 1の回路と、前記第 2のタイミングから所定の期間だけ前記第 1の電圧に応 じた電圧を前記キャパシタの他端に印加する第 2の回路とを有する請求項 1又は 2記 載の不揮発性半導体メモリ。
[4] 前記キャパシタは、前記不揮発性半導体メモリの読出し時に該不揮発性半導体メモ リのゲートに印加される読出し電圧を生成するキャパシタと共用されている請求項 3 記載の不揮発性半導体メモリ。
[5] 前記第 2のポンプは複数のブースト段を有し、前記第 1のタイミングから前記第 2のタ イミングまでの期間、ブースト段間の内部ノードを前記第 1の電圧でプリチャージする 請求項 1から 4のいずれか一項記載の不揮発性半導体メモリ。
[6] 前記第 2のポンプは、前記第 1のタイミングから前記第 2のタイミングまでの期間を示 す信号に応答して前記第 1の電圧を前記内部ノードに印加するトランジスタを含む請 求項 5記載の不揮発性半導体メモリ。
[7] 前記第 1の電圧は、前記不揮発性半導体メモリセルのプログラム時に該不揮発性半 導体メモリが接続されるビット線に印加される請求項 1から 6のいずれか一項記載の 不揮発性半導体メモリ。
[8] 第 1のタイミングで動作を開始して第 1の電圧を生成する第 1のポンプと、 前記第 1のタイミングに続く第 2のタイミングで動作を開始して、所定ノードに第 2の 電圧を印加する第 2のポンプとを有し、
前記第 2のポンプは複数のブースト段を有し、前記第 1のタイミングから前記第 2の タイミングまでの期間、ブースト段間の内部ノードを前記第 1の電圧でプリチャージす るチャージポンプ回路。
[9] 前記第 2のポンプは、前記第 1のタイミングから前記第 2のタイミングまでの期間を示 す信号に応答して前記第 1の電圧を前記内部ノードに印加するトランジスタを含む請 求項 8記載のチャージポンプ回路。
[10] 不揮発性半導体メモリセルと、
第 1のタイミングで動作を開始して第 1の電圧を生成する第 1のポンプと、 前記第 1のタイミングに続く第 2のタイミングで動作を開始して、不揮発性半導体メ モリセルに接続された所定ノードに第 2の電圧を印加する第 2のポンプとを有し、 前記第 2のポンプは複数のブースト段を有し、前記第 1のタイミングから前記第 2の タイミングまでの期間、ブースト段間の内部ノードを前記第 1の電圧でプリチャージす る半導体装置。
[11] 前記第 2のポンプは、前記第 1のタイミングから前記第 2のタイミングまでの期間を示 す信号に応答して前記第 1の電圧を前記所定ノードに印加するトランジスタを含む請 求項 10記載の半導体装置。
[12] 前記第 1の電圧は、前記不揮発性半導体メモリセルのプログラム時に該不揮発性半 導体メモリが接続されるビット線に印加される請求項 10又は 11に記載の半導体装置
[13] 第 1のタイミングで第 1のポンプの動作を開始させて第 1の電圧を生成するステップと 前記第 1のタイミングに続く第 2のタイミングで第 2のポンプの動作を開始させて、不 揮発性半導体メモリセルに接続された所定ノードに第 2の電圧を印加するステップと 前記第 2のタイミングで前記第 1の電圧を用いて前記所定のノードをブーストするス テツプと
を有する方法。
[14] 第 1のタイミングで第 1のポンプの動作を開始させて第 1の電圧を生成するステップと 前記第 1のタイミングに続く第 2のタイミングで第 2のポンプの動作を開始させて、不 揮発性半導体メモリセルに接続された所定ノードに第 2の電圧を印加するステップと 前記第 1のタイミングから前記第 2のタイミングまでの期間、前記第 2のポンプの複 数のブースト段のうちの隣接するブースト段間のノードを前記第 1の電圧でプリチヤ一 ジするステップと
を有する方法。
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