JPWO2005109439A1 - 不揮発性半導体メモリ、半導体装置及びチャージポンプ回路 - Google Patents

Abstract

第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプ１０と、前記第１のタイミングに続く第２のタイミングで動作を開始して、不揮発性半導体メモリセル５０に接続された所定ノードＮ１に第２の電圧を印加する第２のポンプ２０と、前記第２のタイミングで前記第１の電圧を用いて前記所定のノードをブーストするブースタ６０とを有する不揮発性半導体メモリである。第２のポンプ２０で所定ノードＮ１を第２の電圧に保持する際、第１のポンプ１０を用いて所定ノードＮ１をブーストすることとしたため、高速動作が可能となる。

Description

本発明は不揮発性半導体メモリ及び半導体装置に関し、より詳細には、電源電圧を昇圧する回路技術に関する。

不揮発性半導体メモリの一つであるフラッシュメモリでは、電源電圧を昇圧してプログラムやイレース動作のための電圧を内部で生成している。例えば、プログラムベリファイ動作においては、電源電圧（例えば３Ｖ）を昇圧して高電圧（例えば６Ｖ）を生成し、この高電圧を不揮発性半導体メモリセルのゲート（ワード線）及びこれを選択するゲートトランジスタのゲートに印加する。また、プログラムベリファイ動作に続くプログラム動作においては、電源電圧を昇圧して更に高い電圧（例えば９Ｖ）を生成し、この高電圧をメモリセル及びゲートトランジスタのゲートに印加する。プログラムベリファイ動作は、メモリセルが所定の閾値電圧を有しているかどうかを検証する読み出し動作であり、もし、ベリファイ動作がフェイル（メモリセルが所定の閾値電圧を有していない）すると、そのセルにプログラム動作を行うことで、閾値電圧を高める。このように、プログラムでは、メモリセルが所定の閾値電圧に高められるまで、このベリファイ動作とプログラム動作を繰り返し行う。

これらの昇圧には、チャージポンプ回路が用いられる。上記例では、電源電圧から６Ｖを生成するチャージポンプ回路と、電源電圧から９Ｖを生成するチャージポンプ回路とが用いられる。チャージポンプ回路の動作速度が遅いと（駆動能力が低いと）プログラムやイレースに多くの時間を要してしまう。キャパシタのサイズを大きくすれば昇圧速度を高めることができるが、反面、回路面積が大きくなり、また消費電力も増大するという問題がある。一般に、回路面積に重きを置き、昇圧速度をある程度犠牲にしているのが現状である。

本発明は、回路面積を大きくすることなく高速動作が可能な不揮発性半導体メモリ、半導体装置、チャージポンプ回路及びノードの電位を制御する方法を提供することを目的とする。

本発明は、第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプと、前記第１のタイミングに続く第２のタイミングで動作を開始して、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加する第２のポンプと、前記第２のタイミングで前記第１の電圧を用いて前記所定のノードをブーストするブースタとを有する不揮発性半導体メモリである。

この不揮発性メモリにおいて、前記第１のタイミングから前記第２のタイミングまでの期間は前記不揮発性半導体メモリセルのプログラムベリファイを行う期間であり、前記第２のタイミングで始まる期間は前記不揮発性半導体メモリセルをプログラムする期間である構成とすることができる。

上記不揮発性メモリにおいて、前記ブースタは一端が前記所定のノードに接続されたキャパシタと、前記第１のタイミングから前記第２のタイミングまでの期間に前記第１の電圧を前記所定のノードに印加する第１の回路と、前記第２のタイミングから所定の期間だけ前記第１の電圧に応じた電圧を前記キャパシタの他端に印加する第２の回路とを有する構成とすることができる。

上記不揮発性メモリにおいて、前記キャパシタは、前記不揮発性半導体メモリの読出し時に該不揮発性半導体メモリのゲートに印加される読出し電圧を生成するキャパシタと共用されている構成とすることができる。

上記不揮発性メモリにおいて、前記第２のポンプは複数のブースト段を有し、前記第１のタイミングから前記第２のタイミングまでの期間、ブースト段間の内部ノードを前記第１の電圧でプリチャージする構成とすることができる。

上記不揮発性メモリにおいて、前記第２のポンプ回路は、前記第１のタイミングから前記第２のタイミングまでの期間を示す信号に応答して前記第１の電圧を前記内部ノードに印加するトランジスタを含む構成とすることができる。

上記不揮発性メモリにおいて、前記第１の電圧は、前記不揮発性半導体メモリセルのプログラム時に該不揮発性半導体メモリが接続されるビット線に印加される構成とすることができる。

本発明はまた、第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプと、前記第１のタイミングに続く第２のタイミングで動作を開始して、所定ノードに第２の電圧を印加する第２のポンプとを有し、前記第２のポンプは複数のブースト段を有し、前記第１のタイミングから前記第２のタイミングまでの期間、ブースト段間の内部ノードを前記第１の電圧でプリチャージするチャージポンプ回路を含む。

上記チャージポンプ回路において、前記第２のポンプ回路は、前記第１のタイミングから前記第２のタイミングまでの期間を示す信号に応答して前記第１の電圧を前記内部ノードに印加するトランジスタを含む構成とすることができる。

本発明はまた、不揮発性半導体メモリセルと、第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプと、前記第１のタイミングに続く第２のタイミングで動作を開始して、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加する第２のポンプとを有し、前記第２のポンプは複数のブースト段を有し、前記第１のタイミングから前記第２のタイミングまでの期間、ブースト段間の内部ノードを前記第１の電圧でプリチャージする半導体装置を含む。

上記半導体装置において、前記第２のポンプ回路は、前記第１のタイミングから前記第２のタイミングまでの期間を示す信号に応答して前記第１の電圧を前記所定ノードに印加するトランジスタを含む構成とすることができる。

上記半導体装置において、前記第１の電圧は、前記不揮発性半導体メモリセルのプログラム時に該不揮発性半導体メモリが接続されるビット線に印加される構成とすることができる。

本発明はまた、第１のタイミングで第１のポンプの動作を開始させて第１の電圧を生成するステップと、前記第１のタイミングに続く第２のタイミングで第２のポンプの動作を開始させて、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加するステップと、前記第２のタイミングで前記第１の電圧を用いて前記所定のノードをブーストするステップとを有する方法を含む。

本発明はまた、第１のタイミングで第１のポンプの動作を開始させて第１の電圧を生成するステップと、前記第１のタイミングに続く第２のタイミングで第２のポンプの動作を開始させて、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加するステップと、前記第１のタイミングから前記第２のタイミングまでの期間、前記第２のポンプの複数のブースト段のうちの隣接するブースト段間のノードを前記第１の電圧でプリチャージするステップとを有する方法を含む。

本発明によれば、第２のポンプで所定ノードを第２の電圧に保持する際、第１のポンプを用いて所定ノードをブーストすることとしたため、高速動作が可能となる。また、第２のポンプの内部ノードを第１のポンプの出力電圧でプリチャージすることで、高速動作が可能になる。

不揮発性半導体メモリの一例であるフラッシュメモリの一般的な昇圧回路構成を示す図である。

本発明の実施例１に係る不揮発性半導体メモリを示す図である。

図２に示すブースタに与えられる制御信号を示す図である。

図３に示すブースタのベリファイ時及びプログラム時の動作を示すタイミング図である。

図３に示すブースタの読出し時の動作を示すタイミング図である。

図３に示すブースタの一構成例を示す回路図である。

図６に示すレベルシフタの一構成例を示す回路図である。

図３に示す第１のポンプの一構成例を示す回路図である。

は、本発明の実施例２に係る不揮発性半導体メモリの昇圧回路構成を示す図である。

図９に示す構成の動作タイミング図である。

図９に示す第２のポンプの一構成例を示す回路図である。

本発明の不揮発性半導体メモリの全体構成の一例を示すブロック図である。

以下、添付の図面を参照して本発明の実施例を説明する。

初めに、不揮発性半導体メモリの一例であるフラッシュメモリの一般的な昇圧回路構成について、図１を参照して説明する。

図１に、１つのメモリセル５０及びこのメモリセル５０が接続されたビット線を選択するゲートトランジスタ４０を示す。昇圧回路として、第１のポンプ１０、第２のポンプ２０及び読出し専用ブースタ３０が設けられている。プログラムやイレース時に行われるベリファイ動作時（ｔｐｒｏｇｖ）、ビット線には、図示しないプログラムベリファイ電圧ＶＰＲＯＧＶ（例えば１Ｖ）が印加されるとともに、第１のポンプ１０がゲートトランジスタ４０及びメモリセル５０のゲート電圧をＶＰＲＯＧ（例えば６Ｖ）に維持する。ベリファイ動作に引き続いて行われるプログラム動作時（ｔｐｒｏｇ）、第１のポンプ１０が生成する電圧ＶＰＲＯＧがビット線に印加されるとともに、第２のポンプ２０はゲートトランジスタ４０及びメモリセル５０のゲート電圧をＶＰＰＩ（例えば９Ｖ）に維持する。第１のポンプ１０は電源電圧ＶＣＣ（例えば３Ｖ）を昇圧して電圧ＶＰＲＯＧを生成し、第２のポンプ２０は電源電圧ＶＣＣを昇圧して電圧ＶＰＰＩを生成する。読出し専用ブースタ３０は、メモリセル５０からデータを読み出す際、読出し電圧ＶＲＤ（例えば４Ｖ）をメモリセル５０のゲートに印加する。読出し専用ブースタ３０は内部にキャパシタを有し、読出し時、このキャパシタをブーストする。

第２のポンプ２０は、３Ｖの電源電圧ＶＣＣを９Ｖ（＝ＶＰＰＩ）に昇圧するまでに相当の時間を要するという問題点を有している。従って、ベリファイ動作が終了しても暫くの間、ゲートトランジスタ４０及びメモリセル５０のゲートを９Ｖに達せず、メモリセル５０のプログラム動作を速やかに実行することができない。本発明は、このような問題点を解決することができる。以下、２つの実施例を説明する。

図２は、本発明の実施例１に係る不揮発性半導体メモリを示す図である。図中、図１と同一の構成要素には同一の参照を付してある。実施例１の昇圧回路は、図１の回路にブースタ６０を付加した回路構成を有する。つまり、実施例１は、第１のタイミングで動作を開始して第１の電圧ＶＰＲＯＧを生成する第１のポンプと、第１のタイミングに続く第２のタイミングで動作を開始して、メモリセル５０のゲート及びゲートトランジスタ４０のゲートに接続された所定ノードＮ１に第２の電圧ＶＰＰＩを印加する第２のポンプ２０と、第２のタイミングで第１の電圧ＶＰＲＯＧを用いて所定のノードＮ１をブーストするブースタ６０とを有するフラッシュメモリである。

第１のタイミングで始まるプログラムベリファイ時、図示しないプログラムベリファイ電圧ＶＲＰＯＧＶ（例えば１Ｖ）がビット線に与えられるとともに、第１のポンプ１０はブースタ６０を介して（素通りして）、ゲートトランジスタ４０とメモリセル５０のゲートを第１の電圧、つまり電圧ＶＰＲＯＧ（例えば６Ｖ）に維持する。つまり，プログラムベリファイ時のノードＮ１の電位はＶＰＲＯＧ（＝６Ｖ）に保持される。この後、第２のタイミングで始まるプログラム時、ブースタ６０は電圧ＶＰＲＯＧを用いてノードＮ１をブーストする。他方、第２のタイミングで昇圧動作を開始する第２のポンプ２０は電源電圧ＶＣＣから昇圧動作を開始する。この時、ノードＮ１はすでに電圧ＶＰＲＯＧにブーストされているので、第２のポンプ２０の動作に応じて、ノードＮ１の電位は電源電圧ＶＣＣよりも高い電位のＶＰＲＯＧから立ち上がりを開始し、短時間でＶＰＰＩ（例えば９Ｖ）に到達する。ノードＮ１の電位がＶＰＰＩに到達した後は、第２のポンプ２０のみの動作でノードＮ１の電位をＶＰＰＩに維持する。

このように、第２のポンプ２０の回路規模を大きくしなくとも高速に昇圧された電圧ＶＰＰＩをメモリセル５０及びゲートトランジスタ４０のゲートに印加することができるので、回路規模を大きくすることなくフラッシュメモリの動作を高速にすることができる。

なお、ブースタ６０内部に設けられたブースト用キャパシタ（図３では図示を省略している）は、図３に示すように読出し専用ブースタ３０内のブースト用キャパシタと別個に設けてもよいし、後述するように共通化してもよい。

図３は、図２に示すブースタ６０に供給される制御信号を示す図である。図３のブースタ６０は、図２の読出し専用ブースタ３０を内蔵する構成である。つまり、上述したブースト用キャパシタを共用する構成である。制御信号ＲＥＡＤは、メモリセルからデータを読み出す読出し期間を示す信号である。制御信号ＢＯＯＳＴは、読出し動作時のワード線ブースト期間を指示する。制御信号ＶＰＲＯＧ２Ｙは、プログラムベリファイ期間中オン（ハイレベル）になる信号である。制御信号ＰＧＭＲは、プログラム開始時、一定期間オン（ハイレベル）になる信号である。制御信号ＶＰＢＳＴ＿ＥＮは、ブースタ６０がノードＮ１をブーストする期間を示す。また、制御信号ＥＮ１は第１のポンプ１０をイネーブル状態に設定する信号、制御信号ＥＮ２は第２のポンプをイネーブル状態に設定する信号である。これらの制御信号は、後述する図１２に示す制御回路１２０から供給される。

図４は、ベリファイ時及びプログラム時の上記制御信号の変化を示す図、図５は読出し時の上記制御信号の変化を示す図である。まず、図４を説明する。図４において、ベリファイ期間をＰＧＭＶ（例えば１μｓ）として示し、プログラム期間をＰＧＭ（例えば５μｓ）として示す。ベリファイ期間ＰＧＭＶの開始タイミングを第１のタイミングとし、プログラム期間ＰＧＭの開始タイミングを第２のタイミングとする。ベリファイ期間ＰＧＭＶ及びプログラム期間ＰＧＭ中イネーブル信号ＥＮ１はハイレベルとなり、プログラム期間ＰＧＭ中イネーブル信号ＥＮ２はハイレベルとなる。つまり、第１のポンプ１０はベリファイ期間ＰＧＭＶ及びプログラム期間ＰＧＭ中動作し、第２のポンプ２０はプログラム期間ＰＧＭ中動作する。制御信号ＶＰＲＯＧ２Ｙがローレベルからハイレベルに変化してベリファイ期間ＰＧＭＶが始まると同時にイネーブル信号ＥＮ１がハイレベルとなり第１のポンプ１０が動作を開始する。制御信号ＶＰＲＯＧ２Ｙがハイレベルの間、ブースタ６０は第１のポンプ１０の出力パスをノードＮ１に接続する。よって、ノードは電位ＶＰＲＯＧに設定される。ベリファイ期間ＰＧＭＶが終了してプログラム期間ＰＧＭが始まると、イネーブル信号ＥＮ２がハイレベル、制御信号ＶＰＢＳＴ＿ＥＮがハイレベル、制御信号ＰＧＭＲもハイレベルとなる。制御信号ＰＧＭＲがハイレベルの期間、ブースタ６０は第１のポンプ１０が出力する電圧ＶＰＲＯＧを用いてノードＮ１をブーストする。この状態で第２のポンプ２０がノードＮ１をチャージするので、図示するようにノードＮ１の電位はＶＰＲＯＧ（６Ｖ）からＶＰＰＩ（９Ｖ）に急速に立ち上がる。制御信号ＰＧＭＲがハイレベルからローレベルに変化すると、ブースタ６０は第１のポンプ１０をノードＮ１から切り離す。よって、ブースタ６０によるブースト動作に引き続き、第２のポンプ２０がノードＮ１を電位ＶＰＰＩに維持する。なお、ベリファイ期間ＰＧＭＶ及びプログラム期間ＰＧＭの間、読出し信号ＲＥＡＤはローレベル状態である。

図４のノードＮ１を示す破線の波形は、従来技術の動作を示す。プログラムベリファイ期間ＰＧＭＶにおいては、第１のポンプ１０によってＶＰＲＯＧ電圧が生成されている。前述したように、プログラム期間ＰＧＭにおいては第２のポンプ２０のみを用いてノードＮ１の電位をＶＰＰＩに設定するため、電位ＶＰＰＩに到達するまでに時間がかかってしまう。本発明者の実験によれば、従来技術では立ち上がりに１μｓを要するのに対し、本実施例では０．２５μｓでよい。従って、立ち上がりに要する時間を１／４に短縮することができる。この結果、プログラム動作期間を短縮することができ、この結果フラッシュメモリの高速動作が可能となる。

図５は、読出し動作のタイミング図である。制御信号ＢＯＯＳＴがハイレベルの間、ブースタ６０はワード線、つまりメモリセル５０のゲートを所定電圧（例えば４Ｖ）にブーストする。読出し期間中、制御信号ＰＧＭＲ、ＶＰＲＯＧ２Ｙ、ＶＰＢＳＴ＿ＥＮはローレベルに保持される。

図６は、ブースタ６０の一構成例を示す回路図である。ブースタ６０は、レベルシフト回路６０１、６０２、６０４、６０５、読出し制御回路６０３及びブースト用キャパシタＣを有する。更に、ブースタ６０は、Ｎチャネルトランジスタ６０７、６０８、６０９、６１１、Ｐチャネルトランジスタ６１０、インバータ分６１４、論理回路６１５を有する。読出し回路６０３はナンドゲート６１６、６１７、インバータ６２２、６２３、Ｎチャネルトランジスタ６１８、６２０、６２１及びＰチャネルトランジスタ６１９を有する。また、レベルシフタ６０４及び６０５の回路構成例を図７に示す。レベルシフタ６０４、６０５はＰチャネルトランジスタ６３１、６３２、Ｎチャネルトランジスタ６３３、６３４及びインバータ６３５、６３６を有する。レベルシフタ６０４、６０５は入力ＩＮが基準電位ＶＳＳ（例えば接地電位）と電源電圧ＶＣＣとの間の振幅を、ＶＳＳからＶＰＲＯＧの振幅に変換する。なお、図６に示すレベルシフタ６０１、６０２も同様の構成である。論理回路６１５はインバータ、ＡＮＤゲート及びＮＯＲゲートからなる。

次に、図６に示すブースタ６０の回路動作を説明する。まず、図４に示すベリファイ動作及びプログラム動作について説明する。まず、制御信号ＶＰＲＯＧ２Ｙがローレベルからハイレベルに変化してベリファイ動作が始まると、レベルシフタ６０４、６０５は制御信号ＶＰＲＯＧ２Ｙの立ち上がりに応答して、出力ＯＵＴＢをハイレベルからローレベルに変化させ、トランジスタ６１２、６１３をオンさせる。これにより、ノードＮ１には第１のポンプ１０が出力する電圧ＶＰＲＯＧが印加される。トランジスタ６１２、６１３を含むパス（このパスを第１の回路と定義する）は、第１のポンプ１０とノードＮ１とを接続するパスである。読出し信号ＲＥＡＤはローレベルに保持されているので、読出し制御回路６０３のトランジスタ６２１はオフ、トランジスタ６２０はオフ状態である。ＶＰＢＳＴ＿ＥＮはローレベルに保持されているのでトランジスタ６１１はオンであり、また、トランジスタ６０８へのレベルシフタ６０１及び６０２の出力はともにＶＰＲＯＧであるため、トランジスタ６０７のゲート電位はＶＰＲＯＧ−Ｖｔｈとなる。ここで、Ｖｔｈはトランジスタ６０７の閾値電圧である。従って、トランジスタ６０７はオンし、トランジスタ６１１を介して、キャパシタＣの一端に接続されたノードＮ２はＶＳＳに設定されている。第１のポンプ１０の駆動能力は第２のポンプ２０の駆動能力よりも高いので、ノードＮ１の電位は速やかにＶＰＲＯＧとなる。

次にベリファイ期間からプログラム期間に入ると、制御信号ＶＰＲＯＧ２Ｙはハイレベルからローに立ち下がるので、トランジスタ６１２、６１３はオフする。制御信号ＶＰＢＳＴ＿ＥＮはローからハイレベルに立ち上がり、インバータ群６１４を介してレベルシフタ６０１に与えられる。レベルシフタ６０１はトランジスタ６１０をオンさせ、トランジスタ６１１、６０８をオフさせる。論理回路６１５は、制御信号ＰＧＭＲがローからハイレベルに立ち上がっている期間は、ベリファイ期間に引き続いてハイレベルをレベルシフタ６０２に出力し、トランジスタ６０９はオフである。この結果、第１のポンプ１０からの電圧ＶＰＲＯＧがトランジスタ６０７に与えられ、ブートストラップによりそのゲート電圧がＶＰＲＯＧより高い電位に昇圧されて、オンする。トランジスタ６０７がオンすると、電圧ＶＰＲＯＧがトランジスタ６１０及び６０７を介してキャパシタＣの一端に接続されたノードＮ２に与えられる。この結果、キャパシタＣは第１のポンプ１０によりブーストされる。つまり、ベリファイ期間中に第１のポンプ１０によりＶＰＲＯＧ電圧にチャージされたキャパシタＣの一端（ノードＮ１）は、プログラム動作に入るとき、他端のノードＮ２にＶＰＲＯＧ電圧が供給されることで高速に昇圧される。またこのとき、ノードＮ１は第２のポンプ２０によっても昇圧される。このブースト動作に関与するトランジスタ６１０、６０７、レベルシフタ６０２を含む回路を第２の回路とする。

制御信号ＰＧＭＲがハイレベルからローに立ち下がると、論理回路６１５はその出力をハイレベルからローレベルに立ち下げる。これを受けて論理回路６１５はトランジスタ６０７をオフし、ノードＮ２はフローティング状態になる。この結果、第２のポンプ２０からはキャパシタＣが見えなくなり、キャパシタＣが第２のポンプ２０の負荷になることはなく、ＶＰＰＩ電圧が保持される。

次に、図５に示す読出し動作を説明する。読出し信号ＲＥＡＤがローレベルからハイレベルに変化することで、図６のブースタ６０は読出し動作に必要な昇圧電圧の生成動作を開始する。読出し信号ＲＥＡＤがハイレベルになると、読出し回路６０３のトランジスタ６２０、６２１がオン、トランジスタ６１９がオフとなり、ノードＮ２は接地電圧ＶＳＳ設定される。この時、トランジスタ６０７はオフである。次に、制御信号ＢＯＯＳＴがローレベルからハイレベルに立ち上がと、トランジスタ６２１はオフ、トランジスタ６１９、６２０はオンし、この結果読出し回路６０３はノードＮ２を電源電圧ＶＣＣに設定することで、キャパシタＣをブーストする。読出し信号ＲＥＡＤがローレベルに立ち下がると、読出し回路６０３はディスエーブル状態となる。

図８は、第１のポンプ１０の一構成例である。第１のポンプ１０はトランジスタ１２と、複数のブースト段１５₁〜１５_nを有する。トランジスタ１２は、イネーブル信号ＥＮＰＵＮＰ１がハイレベルになるとオンする。１つのブースト段は、２つのダイオードＤ１１、Ｄ１２と１つのキャパシタＣ１１とからなる。ダイオードＤ１１、Ｄ１２は例えば、ダイオード接続したトランジスタで構成される。キャパシタＣ１１の一端はそれぞれダイオードＤ１１を介して電源電圧ＶＣＣ−Ｖｔｈ（Ｖｔｈはダイオードの順方向降下電圧）にプリチャージされている。キャパシタＣ１１の他端にはパルスΦ１１、Φ１２が印加される。ＥＮＰＵＮＰ１信号がアクティブになると、クロック生成回路１６が動作し、相補信号となるパルスΦ１１とΦ１２が生成され、ポンプ回路が昇圧動作を始める。パルスΦ１１がハイレベル（例えば３Ｖ）に立ち上がると、キャパシタＣ１１がブーストされ、ここにチャージされていた電荷がダイオードＤ１２を介して次段のキャパシタＣ１１にチャージされる。次に、パルスΦ１１がローレベルに立下り、同時にパルスΦ１２がハイレベルに立ち上がると、キャパシタＣ１１がブーストされ、ここにチャージされていた電荷がダイオードＤ１２を介して次段のキャパシタＣ１１にチャージされる。以下、この動作を繰り返することで出力電圧は次第に上昇し、最終的に昇圧電圧ＶＰＲＯＧを出力する。ＶＰＲＯＧ電圧は、所定の電圧(例えば６Ｖ)を超えないように、図示しないレギュレーション回路により制御される。第２のポンプ２０も第１のポンプ１０と同様の構成である。なお、後述するように、第２のポンプ２０をより高速に動作できるような構成を採用することが好ましい。

以上、説明したように、実施例１によれば、回路規模の増大を招くことなく、メモリセル５０及びゲートトランジスタ４０のゲートを高速に所定レベルまで立ち上げ、保持することができる。この結果、フラッシュメモリのプログラム動作を高速に行うことができる。

図９は、本発明の実施例２に係るフラッシュメモリの昇圧回路構成を示す図である。図１０は、図９に示す制御信号のタイミング図である。これらに図示するように、実施例２のフラッシュメモリは第１のポンプ１０と第２のポンプ２０Ａとを有する。第１のポンプ１０はイネーブル信号ＥＮＰＵＭＰ１を受けて昇圧動作を開始し、電源電圧ＶＣＣを昇圧した電圧ＶＰＲＯＧを出力する。第２のポンプ２０Ａはイネーブル信号ＥＮＰＵＭＰ２を受けて昇圧動作を開始し、電源電圧ＶＣＣを昇圧した電圧ＶＰＰＩ（＞ＶＰＲＯＧ）を出力する。また、第２のポンプ２０Ａはイネーブル信号ＥＮＰＵＭＰ１と同時に立ち上がるプリチャージイネーブル信号ＥＮＰＲＥＣＨを受け取る。プリチャージイネーブル信号ＥＮＰＲＥＣＨがハイレベルの間、第２のポンプ２０Ａのブースト段間のノードは、第１のポンプ１０が出力する電圧ＶＰＲＯＧにプリチャージされる。

図１１は、第２のポンプ２０Ａの回路図である。図８に示す第１のポンプ１０と同様に、トランジスタ２２及び第２のポンプ２０Ａは複数のブースト段２５₁〜２５_nを有する。各ブースト段には、クロック生成回路２８が生成するクロックΦ２１、Φ２２が与えられる。トランジスタ２２は、ブースト信号ＥＮＰＵＭＰ２がハイレベルになるとオンする。ブースト段２５₁〜２５_nはブースト段１５₁〜１５_nと同一回路構成である。各ブースト段を接続するノードには、トランジスタＴＲ１１〜ＴＲｍのソースが接続されている。例えば、トランジスタＴＲ１１のソースは、ブースト段２５₁と２５₂とを接続するノードに接続されている。トランジスタＴＲ１１〜ＴＲｍのドレインには、第１のポンプ１０が出力する電圧が与えられ、ゲートにはプリチャージ信号ＰＲＥＣＨが与えられている。プリチャージ信号ＰＲＥＣＨは、プリチャージイネーブル信号ＥＮＰＲＥＣＨがハイレベルの間、レベルシフタ１８を介してＶＰＲＯＧ電圧となる。トランジスタＴＲ１１〜ＴＲｍは電圧ＶＰＲＯＧをブースト段間ノードに印加し、これらのノードをＶＣＣよりも高いＶＰＲＯＧにプリチャージしておく。その後、イネーブル信号ＥＮＰＵＭＰ２が立ち上がり、第２のポンプ２０Ａはチャージポンプ動作を開始する。ブースト段間ノードは電圧ＶＰＲＯＧにプリチャージされているので、第２のポンプ２０Ａは出力ノードの電位をＶＰＰＩに素早く立ち上げることができる。

図１１の回路構成を、実施例１の第２のポンプ２０に適用することもできる。これにより、第２のポンプ２０はより高速に立ち上がることができる。

図１２は、フラッシュメモリの全体構成を示すブロック図である。フラッシュメモリは、制御回路１２０、電圧発生回路１２２、タイマ１２４、アドレスラッチ１２６、Yデコーダ１２８、Ｘデコーダ１３０、Ｙゲート１３２、セルマトリクス１３４、チップイネーブル／出力イネーブル回路１３５、データラッチ１３８、及び入出力バッファ１４０を備えている。

制御回路１２０はコマンドレジスタを内蔵し、外部から供給されるチップイネーブル信号ＣＥや書き込みイネーブル信号ＷＥに同期して動作するとともに、入出力バッファ１４０を介して外部から供給されるコマンドに応じたタイミング信号を生成し、各部に出力する。制御回路１２０は、コマンド入力に応答して図３に示すブースタ６０に供給される各制御信号や図１０に示す制御信号を生成する。

電圧発生回路１２２は、図３に示す第１のポンプ１０、第２のポンプ２０、読出し専用ブースタ３０及びブースタ６０を含む構成である。電圧発生回路１２２が生成する昇圧電圧は、図１２に示す信号線を介して、図２を参照して説明した各部へ供給される。タイマ１２４はクロックや、図８及び図１１に示すタイミング信号Φ１１、Φ１２、Φ２１、Φ２２を生成する。

アドレスラッチ１２６は外部から供給されるアドレスをラッチし、Ｙデコーダ１２８及びＸデコーダ１３０に供給する。Ｙデコーダ１２８は、アドレス信号が示しているＹ方向のアドレス（セルマトリクス１３４内を走る１つのビット線）を特定し、対応するＹゲート１３２内のトランジスタをオンさせる。Ｙゲート１３２は、図２に示すトランジスタ４０をビット線ごとに有している。プログラム時、選択されたＹゲート１３２のトランジスタ４０のゲートには、電圧発生回路１２２が出力するＶＰＲＯＧやＶＰＰＩなどの高電圧が印加され、ビット線にはＶＰＲＯＧ電圧が印加される。Ｘデコーダ１３０はアドレス信号が示しているＸ方向のアドレスを特定し、対応するワード線を駆動する。セルマトリクス１３４には、図２に示すメモリセル５０が多数マトリクス状に配置されている。セルマトリクス１３４は、いわゆるＮＯＲ型のアレイである。選択されたワード線に、電圧発生回路１２２が出力するＶＰＲＯＧやＶＰＰＩなどの高電圧が印加される。

チップイネーブル／出力イネーブル回路１３６は、チップイネーブル信号ＣＥを受けてＹデコーダ１２８を活性化し、出力イネーブル信号ＯＥを受けて入出力バッファ１４０を活性化する。セルマトリクス１３４から読み出されたデータは、Ｙゲート１３２、データラッチ１３８及び入出力バッファ１４０を介して外部に出力される。また、外部からの書き込みデータは、入出力バッファ１４０、データラッチ１３８及びＹゲート１３２を介してセルマトリクス１３４内の選択されたメモリセルに書き込まれる。

このように構成されたフラッシュメモリは、前述したブースタ６０を採用しているので、プログラムに要する時間を短縮することができる。

本発明は、不揮発性半導体メモリを有する半導体装置を含む。例えば、フラッシュメモリのような半導体記憶装置や、不揮発性半導体メモリと他の制御回路とを用いてシステム化された半導体装置を含む。

Claims (14)

1. 第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプと、
   前記第１のタイミングに続く第２のタイミングで動作を開始して、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加する第２のポンプと、
   前記第２のタイミングで前記第１の電圧を用いて前記所定のノードをブーストするブースタと
   を有する不揮発性半導体メモリ。
2. 前記第１のタイミングから前記第２のタイミングまでの期間は前記不揮発性半導体メモリセルのプログラムベリファイを行う期間であり、前記第２のタイミングで始まる期間は前記不揮発性半導体メモリセルをプログラムする期間である請求項１記載の不揮発性半導体メモリ。
3. 前記ブースタは一端が前記所定のノードに接続されたキャパシタと、前記第１のタイミングから前記第２のタイミングまでの期間に前記第１の電圧を前記所定のノードに印加する第１の回路と、前記第２のタイミングから所定の期間だけ前記第１の電圧に応じた電圧を前記キャパシタの他端に印加する第２の回路とを有する請求項１又は２記載の不揮発性半導体メモリ。
4. 前記キャパシタは、前記不揮発性半導体メモリの読出し時に該不揮発性半導体メモリのゲートに印加される読出し電圧を生成するキャパシタと共用されている請求項３記載の不揮発性半導体メモリ。
5. 前記第２のポンプは複数のブースト段を有し、前記第１のタイミングから前記第２のタイミングまでの期間、ブースト段間の内部ノードを前記第１の電圧でプリチャージする請求項１から４のいずれか一項記載の不揮発性半導体メモリ。
6. 前記第２のポンプは、前記第１のタイミングから前記第２のタイミングまでの期間を示す信号に応答して前記第１の電圧を前記内部ノードに印加するトランジスタを含む請求項５記載の不揮発性半導体メモリ。
7. 前記第１の電圧は、前記不揮発性半導体メモリセルのプログラム時に該不揮発性半導体メモリが接続されるビット線に印加される請求項１から６のいずれか一項記載の不揮発性半導体メモリ。
8. 第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプと、
   前記第１のタイミングに続く第２のタイミングで動作を開始して、所定ノードに第２の電圧を印加する第２のポンプとを有し、
   前記第２のポンプは複数のブースト段を有し、前記第１のタイミングから前記第２のタイミングまでの期間、ブースト段間の内部ノードを前記第１の電圧でプリチャージするチャージポンプ回路。
9. 前記第２のポンプは、前記第１のタイミングから前記第２のタイミングまでの期間を示す信号に応答して前記第１の電圧を前記内部ノードに印加するトランジスタを含む請求項８記載のチャージポンプ回路。
10. 不揮発性半導体メモリセルと、
    第１のタイミングで動作を開始して第１の電圧を生成する第１のポンプと、
    前記第１のタイミングに続く第２のタイミングで動作を開始して、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加する第２のポンプとを有し、
    前記第２のポンプは複数のブースト段を有し、前記第１のタイミングから前記第２のタイミングまでの期間、ブースト段間の内部ノードを前記第１の電圧でプリチャージする半導体装置。
11. 前記第２のポンプは、前記第１のタイミングから前記第２のタイミングまでの期間を示す信号に応答して前記第１の電圧を前記所定ノードに印加するトランジスタを含む請求項１０記載の半導体装置。
12. 前記第１の電圧は、前記不揮発性半導体メモリセルのプログラム時に該不揮発性半導体メモリが接続されるビット線に印加される請求項１０又は１１に記載の半導体装置。
13. 第１のタイミングで第１のポンプの動作を開始させて第１の電圧を生成するステップと、
    前記第１のタイミングに続く第２のタイミングで第２のポンプの動作を開始させて、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加するステップと、
    前記第２のタイミングで前記第１の電圧を用いて前記所定のノードをブーストするステップと
    を有する方法。
14. 第１のタイミングで第１のポンプの動作を開始させて第１の電圧を生成するステップと、
    前記第１のタイミングに続く第２のタイミングで第２のポンプの動作を開始させて、不揮発性半導体メモリセルに接続された所定ノードに第２の電圧を印加するステップと、
    前記第１のタイミングから前記第２のタイミングまでの期間、前記第２のポンプの複数のブースト段のうちの隣接するブースト段間のノードを前記第１の電圧でプリチャージするステップと
    を有する方法。
    

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