JP6207838B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

これまで、フラッシュメモリのメモリセルとして、主にｎチャネル型のフローティングゲート型のメモリセルが用いられてきた。しかし、近年のセルサイズの縮小により、データ保持時間や書き替え回数の減少といった信頼性の低下が顕著となってきており、微細化の限界に近づいている。

一方、ｐチャネル型のメモリセルは、書き込み、消去時の電界がメモリセルのゲート端に集中しないため、データ保持時間が比較的長く、サイズを小さくしても信頼性がよいため注目されている。

特開２００５−３１７１３８号公報 特開２００４−３９０９１号公報 特開２００２−３５２５９１号公報

Ogura et al. , "A fast rewritable 90nm 512Mb NOR "B4-Flash" memory with 8F2 cell size", VLSI Circuits (VLSIC), June 2011, pp. 198-199

ところで、ｐチャネル型のメモリセルを用いる半導体記憶装置では、メモリセルのゲートに対し、読み出し動作（リード）時には負の電圧が印加され、書き込み動作（プログラム）時には正の電圧が印加される。そのため、このような半導体記憶装置には、ワード線に印加する電圧の正負を反転する回路が設けられることになるが、配置する位置によっては半導体記憶装置の回路面積が大きく増加してしまう。

発明の一観点によれば、ｐチャネル型のメモリセルと、前記メモリセルに接続されたワード線を有するメモリセル部と、前記ワード線に第１電圧を供給する第１のトランジスタと、前記ワード線に、前記第１電圧より低い第２電圧を供給する第２のトランジスタを有するワード線駆動回路と、前記第１のトランジスタと前記第２のトランジスタを制御し、書き込み動作時と読み出し動作時で、前記ワード線の電圧を前記第１電圧と前記第２電圧とで切り替える反転回路と、を有する半導体記憶装置が提供される。

開示の半導体記憶装置によれば、回路面積の増加を抑えることができる。

第１の実施の形態の半導体記憶装置の一例を示す図である。 第２の実施の形態の半導体記憶装置の一例を示す図である。 メモリセルアレイとその周辺回路の一例を示す図である。 反転回路などの一例を示す図である。 信号ｑｗｄｚを生成するｑｗｄｅｃ回路の一例を示す図である。 信号ｖｐｘを生成するｖｐｘｓｗ回路の一例を示す図である。 書き込み時の信号ｖｐｓｗｚと信号ｖｐｘの一例の様子を示すタイミングチャートである。 信号ｖｐｇを生成するｖｐｇｓｗ回路の一例を示す図である。 消去動作時のｖｐｇｓｗ回路の各部の信号の一例の様子を示すタイミングチャートである。 反転回路に供給される信号ｗｄｘを生成するｗｄｘｄｒｖ回路の一例を示す図である。 書き込み時のｗｄｘｄｒｖ回路の各部の信号の一例の様子を示すタイミングチャートである。 消去時のｗｄｘｄｒｖ回路の各部の信号の一例の様子を示すタイミングチャートである。 Ｘデコーダの一例を示す図である。 電源供給パスの一例を示す図である。 アンプ／Ｙデコーダに対する電供給パスの一例を示す図である。 読み出し動作またはベリファイ時の半導体記憶装置の各部の信号の一例の様子を示すタイミングチャートである。 書き込み時の半導体記憶装置の各部の信号の一例の様子を示すタイミングチャートである。 消去動作時の半導体記憶装置の各部の信号の一例の様子を示すタイミングチャートである。 第２の実施の形態の半導体記憶装置の一変形例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の半導体記憶装置の一例を示す図である。図１では、ｐチャネル型のメモリセルを有した不揮発性の半導体記憶装置１の一部の要素が示されている。

半導体記憶装置１は、たとえば、フラッシュメモリであり、メモリセル部２、ワード線駆動回路３、反転回路４、動作制御回路５、ワード線選択回路６を有している。
メモリセル部２は、フローティングゲートを備えたｐチャネル型のメモリセルＭ１１，Ｍ１２，…，Ｍ１ｎ，Ｍ２１，Ｍ２２，…，Ｍ２ｎ，…，Ｍｍ１，Ｍｍ２，…，Ｍｍｎを有している。さらに、メモリセル部２は、ワード線ＷＬ１，ＷＬ２，…，ＷＬｎ、ビット線ＢＬ１，…，ＢＬｍ、ソース線ＳＬを有している。

ｐチャネル型のメモリセルＭ１１〜Ｍｍｎのうち、読み出し対象のものには、読み出し動作時に、ゲートに負の電圧（たとえば、−３．８Ｖ程度）が印加される。また、ソース及びバックゲートに正の電圧（たとえば、１．２Ｖ程度）、ドレインにプリチャージ電圧（たとえば、０．３Ｖ程度）が印加される。

一方、ｐチャネル型のメモリセルＭ１１〜Ｍｍｎのうち、書き込み対象のものには、書き込み動作時に、ゲートに比較的大きい正の電圧（たとえば、９．８Ｖ）が印加される。また、ソース及びバックゲートに正の電圧（たとえば、ソースには１．８Ｖ程度、バックゲートには５Ｖ程度）が印加される。ドレインは０Ｖとなる。

このように、ｐチャネル型のメモリセルＭ１１〜Ｍｍｎの場合、読み出し動作と書き込み動作で、ゲート電圧の正負が変わる。この点が、ｎチャネル型のメモリセルを用いる場合と異なっている。

ワード線駆動回路３は、ワード線ＷＬ１〜ＷＬｎに第１電圧（たとえば、正の電圧）となる信号ｖｐｇを供給するトランジスタとワード線ＷＬ１〜ＷＬｎに第１電圧より低い第２電圧（たとえば、負の電圧）となる信号ｖｎｇを供給するトランジスタを有している。

図１では、ワード線ＷＬ１に信号ｖｐｇによる電圧を供給するｐチャネル型のＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｐＭＯＳと略す）３ａが示されている。また、ワード線ＷＬ１に信号ｖｎｇによる電圧を供給するｎチャネル型のＭＯＳＦＥＴ（以下ｎＭＯＳと略す）３ｂが示されている。ｐＭＯＳ３ａは、ソースとバックゲートに信号ｖｐｇが供給されており、ｎＭＯＳ３ｂは、ソースとバックゲートに信号ｖｎｇが供給されている。ｐＭＯＳ３ａとｎＭＯＳ３ｂのドレインはワード線ＷＬに接続されている。ｐＭＯＳ３ａとｎＭＯＳ３ｂのゲートは、反転回路４に接続されている。

他のワード線ＷＬ２〜ＷＬｎにも同様のトランジスタが接続されているが、図示が省略されている。
反転回路４は、メモリセルＭ１１〜Ｍｍｎへの書き込み時と、メモリセルＭ１１〜Ｍｍｎからの読み出し時で、オンするトランジスタを切り替えることで、ワード線駆動回路３がワード線ＷＬ１〜ＷＬｎに供給する電圧を、第１電圧と第２電圧とで切り替える。

動作制御回路５は、メモリセルＭ１１〜Ｍｍｎへの書き込み要求または、メモリセルＭ１１〜Ｍｍｎからの読み出し要求などがあった場合、それらの動作を指示する指示信号を反転回路４に供給する。

ワード線選択回路６は、図示しないアドレス生成回路で生成されたアドレスで指定されるワード線ＷＬ１〜ＷＬｎを選択可能とするワード線選択信号を反転回路４に供給する。
以下、半導体記憶装置１の動作を簡単に説明する。

たとえば、ワード線ＷＬ１に接続されたｐチャネル型のメモリセルＭ１１〜Ｍｍ１への書き込み動作が要求されたとき、ワード線選択回路６により、ワード線ＷＬ１が選択される。また、動作制御回路５は、書き込み動作を指示する指示信号を反転回路４に供給する。このとき反転回路４は、図１の例では、Ｌ（Low）レベルの信号を出力し、ワード線駆動回路３のｐＭＯＳ３ａをオンさせ、ｎＭＯＳ３ｂをオフさせる。これにより、信号ｖｐｇによる書き込み用の正の電圧がワード線ＷＬ１に印加され、書き込み動作が行われる。

一方、ワード線ＷＬ１に接続されたｐチャネル型のメモリセルＭ１１〜Ｍｍ１からの読み出し動作が要求されたとき、ワード線選択回路６により、ワード線ＷＬ１が選択される。また、動作制御回路５は、読み出し動作を指示する指示信号を反転回路４に供給する。このとき反転回路４は、図１の例では、Ｈ（High）レベルの信号を出力し、ワード線駆動回路３のｐＭＯＳ３ａをオフさせ、ｎＭＯＳ３ｂをオンさせる。これにより、信号ｖｎｇによる読み出し用の負の電圧がワード線ＷＬ１に印加され、読み出しが行われる。

このように、ｐｃｈ型のメモリセルに接続されるワード線に異なる電圧を供給するワード線駆動回路３のトランジスタのオンオフを、読み出し動作と書き込み動作の場合で切り替える反転回路４を設けることで、回路面積の増大を抑えられる。その理由を以下に示す。

ワード線駆動回路３は、比較的大きな電圧を、選択ワード線に印加する。たとえば、ワード線駆動回路３は、書き込み動作時には９．８Ｖ程度、読み出し動作時には−３．８Ｖ程度、消去時には−９．３Ｖ程度の電圧を、選択ワード線に印加する。そのため、ワード線駆動回路３のトランジスタ（たとえば、ｐＭＯＳ３ａ、ｎＭＯＳ３ｂ）のサイズが比較的大きい。

そのため、ワード線駆動回路３に、書き込み時と読み出し時の電圧の正負を反転させる回路を設けると回路面積が大きくなる。これに対して、本実施の形態の半導体記憶装置１では反転回路４は、ワード線駆動回路３のトランジスタのオンオフを、読み出し動作と書き込み動作の場合で切り替えることで、ワード線ＷＬ１〜ＷＬｎに印加される電圧を反転させる。反転回路４は、ワード線駆動回路３のトランジスタを駆動する能力があればよいので、比較的小さいサイズで実現できる。したがって、半導体記憶装置１の回路面積の増大を抑えられる。

（第２の実施の形態）
図２は、第２の実施の形態の半導体記憶装置の一例を示す図である。
半導体記憶装置１０は、コマンド生成回路１１、テストモード制御回路１２、データ入出力回路１３、内部電圧生成回路１４、ＣＡＭ（Content-Addressable memory）アクセス制御回路１５、ＣＡＭ１６を有している。さらに、半導体記憶装置１０は、動作制御回路１７、アドレスコントローラ１８、アドレス生成回路１９、バス制御回路２０、メモリコア２１を有している。

コマンド生成回路１１は、外部からの信号などを受け、各種制御信号（読み出しコマンド、書き込みコマンド、消去コマンドなど）を生成し、半導体記憶装置１０の各部に供給する。

テストモード制御回路１２は、外部アドレスや、コマンド生成回路１１からのコマンドを受け、半導体記憶装置１０の試験動作を制御する制御信号を、内部電圧生成回路１４や動作制御回路１７に供給する。

データ入出力回路１３は、半導体記憶装置１０に書き込むデータの入力または、半導体記憶装置１０から読み出されるデータの出力を行う。
内部電圧生成回路１４は、コマンド生成回路１１やテストモード制御回路１２からの制御信号などを受け、ＣＡＭ１６やメモリコア２１で使用する電圧を生成する。

ＣＡＭアクセス制御回路１５は、ＣＡＭ１６を制御する。ＣＡＭ１６は、不揮発性メモリであり、メモリコア２１に供給する電圧値などを格納する。
動作制御回路１７は、コマンド生成回路１１やテストモード制御回路１２からの制御信号に応じて、メモリコア２１を制御するための制御信号を生成してメモリコア２１に供給する。

アドレスコントローラ１８は、アドレス生成回路１９の動作を制御する。アドレス生成回路１９は、外部アドレスを受けて、後述するプリデコードアドレスや、ローアドレスとカラムアドレスを生成する。

バス制御回路２０は、メモリコア２１とデータ入出力回路１３間の各種バスでのデータの送受信を制御する。
メモリコア２１は、メモリセルアレイ２１ａ、Ｘ制御回路２１ｂ、Ｙ制御回路２１ｃ、リード・ライトアンプ２１ｄを有する。

メモリセルアレイ２１ａは、フローティングゲートを有する複数のｐチャネル型のメモリセルや複数のワード線、ローカルビット線、ソース線などを有している。
Ｘ制御回路２１ｂは、ワード線を選択する機能や、選択したワード線に電圧を印加する機能などを有している。

Ｙ制御回路２１ｃは、ローカルビット線を選択する機能や、選択したローカルビット線に電圧を印加する機能を有している。
リード・ライトアンプ２１ｄは、メモリコア２１に入出力されるデータの増幅などを行う。

図３は、メモリセルアレイとその周辺回路の一例を示す図である。図２に示したメモリセルアレイ２１ａ内の一例とＸ制御回路２１ｂとＹ制御回路２１ｃとリード・ライトアンプ２１ｄなどの例が示されている。

図３では、簡単のため、図２で示したメモリセルアレイ２１ａが、たとえば、セクタサイズが６４ｋＢの２つのセクタ３０−１，３０−２を有するものとしている。読み出し動作時には１／２セクタの領域が活性化され、書き込み時／消去時には、１セクタ全体が活性化される。なお、セクタサイズやセクタ数は図３に示される例に限定されない。

セクタ３０−１，３０−２の周辺には、ローカルＳ／Ａ（センスアンプ）３１−１，３１−２，３１−３、セクタセレクタ３２−１，３２−２，３２−３，３２−４、アンプ／Ｙデコーダ３３、制御信号生成部３４−１，３４−２が配置されている。さらに、Ｘデコーダ３５−１，３５−２，３５−３，３５−４、反転回路３６−１，３６−２，３６−３，３６−４、駆動回路３７−１，３７−２，３７−３，３７−４、ソース／ｎウェル駆動回路３８−１，３８−２が配置されている。

ローカルＳ／Ａ３１−１〜３１−３は、セクタ３０−１，３０−２内のローカルビット線（図示せず）に伝搬されるデータを検出する。なお、ローカルＳ／Ａ３１−２は、隣接する２つのセクタ３０−１，３０−２で共有されている。

セクタセレクタ３２−１〜３２−４は、制御信号に応じてローカルＳ／Ａ３１−１〜３１−３と接続するセクタ３０−１，３０−２内のローカルビット線を選択する。
アンプ／Ｙデコーダ３３は、グローバルビット線となるリードグローバルデータバスＲＧＢＬやライトグローバルデータバスＷＧＢＬに接続されており、バス制御回路２０との間でデータの入出力を行う。

制御信号生成部３４−１，３４−２は、Ｘデコーダ３５−１〜３５−４、反転回路３６−１〜３６−４、駆動回路３７−１〜３７−４やセクタセレクタ３２−１〜３２−３などに供給する制御信号や電圧を生成する。

Ｘデコーダ３５−１〜３５−４は、メインワード線選択信号を出力する。
反転回路３６−１〜３６−４は、制御信号生成部３４−１，３４−２とともに図１に示した反転回路４の機能を有する。すなわち、セクタ３０−１，３０−２内のメモリセル（図示せず）への書き込み時と、メモリセルからの読み出し時で、駆動回路３７−１〜３７−４がワード線に印加する電圧の正負を反転させる。

駆動回路３７−１〜３７−４は、書き込み動作や読み出し動作などに応じた電圧をワード線に印加する。
ソース／ｎウェル駆動回路３８−１，３８−２は、ソース線やｎウェルをセクタごとに選択し、電圧を印加する。

図４は、反転回路などの一例を示す図である。図３と同一の要素については同一符号を付している。図４では、反転回路３６−１と駆動回路３７−１において、ワード線ＷＬ１に電圧を印加し、その電圧の正負を反転させる部分を図示しているが、他のワード線に電圧を印加し、その電圧の正負を反転させる部分についても同様の回路となる。

反転回路３６−１は、ｐＭＯＳ３６ａ，３６ｂ、ｎＭＯＳ３６ｃ，３６ｄを有している。また、駆動回路３７−１は、ｐＭＯＳ３７ａ、ｎＭＯＳ３７ｂを有している。
ｐＭＯＳ３６ａとｎＭＯＳ３６ｄのゲートは互いに接続されており、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｃのゲートは互いに接続されている。そして、各ゲートには、Ｘデコーダ３５−１から、相補のメインワード線選択信号ｍｗｌｘ，ｍｗｌｚが入力される。以下では、ｐＭＯＳ３６ａとｎＭＯＳ３６ｄのゲートには、メインワード線選択信号ｍｗｌｘが入力され、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｃのゲートには、メインワード線選択信号ｍｗｌｚが入力されるものとする。

ｐＭＯＳ３６ａとｎＭＯＳ３６ｃの一方の入出力端子は接続されている。また、ｐＭＯＳ３６ａとｎＭＯＳ３６ｃの他方の入出力端子と、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄの一方の入出力端子は、ｐＭＯＳ３７ａとｎＭＯＳ３７ｂのゲートに接続されている。ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄの他方の入出力端子は接続されている。また、ｐＭＯＳ３６ａ，３６ｂのバックゲートは互いに接続されている。また、ｎＭＯＳ３６ｃ，３６ｄのバックゲートは互いに接続されている。

ｐＭＯＳ３７ａとｎＭＯＳ３７ｂの一方の入出力端子はワード線ＷＬ１に接続されており、他方の入出力端子には自身のバックゲートが接続されている。
また、反転回路３６−１と駆動回路３７−１には、制御信号生成部３４−１から各種の制御信号が供給される。以下では、ｐＭＯＳ３６ａとｎＭＯＳ３６ｃの一方の入出力端子に入力される制御信号を信号ｑｗｄｚ、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄの他方の入出力端子に入力される制御信号を信号ｗｄｘと表記する。また、ｐＭＯＳ３６ａ，３６ｂのバックゲートに供給される信号を信号ｖｐｘ、ｎＭＯＳ３６ｃ，３６ｄのバックゲートに供給される信号を信号ｖｎｘと表記する。また、ｐＭＯＳ３７ａに供給される信号を信号ｖｐｇ、ｎＭＯＳ２７ｂに供給される信号を信号ｖｎｇと表記する。信号ｖｐｇは正の電圧または接地電位であり、信号ｖｎｇは、読み出し時に負の電圧となる。

ワード線ＷＬ１を選択可能とするときには、Ｘデコーダ３５−１から出力されるメインワード線選択信号ｍｗｌｘの電位はＬレベル、メインワード線選択信号ｍｗｌｚの電位はＨレベルとなる。これにより、ｐＭＯＳ３６ａとｎＭＯＳ３６ｃがオンし、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄがオフする。このとき、ｐＭＯＳ３６ａとｎＭＯＳ３６ｃに入力される信号ｑｗｄｚが、Ｈレベルの信号であるかＬレベルの信号であるかによって、駆動回路３７−１のｐＭＯＳ３７ａとｎＭＯＳ３７ｂの何れかがオンする。

書き込み動作時には、制御信号生成部３４−１は、Ｌレベルの信号ｑｗｄｚを出力する。そのため、ｐＭＯＳ３７ａがオンし、ｎＭＯＳ３７ｂはオフする。これによりｐＭＯＳ３７ａに供給される信号ｖｐｇにより、ワード線ＷＬ１には正の電圧が印加される。

読み出し動作時には、制御信号生成部３４−１は、Ｈレベルの信号ｑｗｄｚを出力する。そのため、ｐＭＯＳ３７ａがオフし、ｎＭＯＳ３７ｂはオンする。これによりｎＭＯＳ３７ｂに供給される信号ｖｎｇにより、ワード線ＷＬ１には負の電圧が印加される。

詳細な動作については後述する。
このような反転回路３６−１を設けることにより、比較的大きなサイズのトランジスタが用いられる駆動回路３７−１に、書き込み時と読み出し時の電圧の正負を反転させる回路を設ける場合よりも回路面積の増大を抑えられる。

また、詳細は後述するが、反転回路３６−１に入力される制御信号生成部３４−１からの信号ｑｗｄｚは、動作制御信号として機能するとともに、ワード線を選択するデコード信号として機能する。この信号ｑｗｄｚとメインワード線選択信号ｍｗｌｘ，ｍｗｌｚをもとに、ワード線ＷＬ１が選択される。このようにすることで、ワード線を選択する回路部とワード線の電圧の正負を反転させる回路部を別にする場合（後述の変形例）よりも、回路面積の増大を抑えられるとともに、アクセスタイムを高速化できる。

セクタ３０−１は、ｐチャネル型のメモリセルＭ１１〜Ｍｍｎ、ワード線ＷＬ１〜ＷＬｎ、ローカルビット線ｌｂｌ１〜ｌｂｌｍ、ソース線ＳＬを有している。
セクタセレクタ３２−２は、ローカルビット線ｌｂｌ１〜ｌｂｌｍと、ローカルＳ／Ａ３１−２の間に接続されたｎＭＯＳ３２ａ−１〜３２ａ−ｍを有している。ｎＭＯＳ３２ａ−１〜３２ａ−ｍのゲートには、制御信号生成部３４−１からの制御信号が入力され、制御信号に応じてローカルビット線ｌｂｌ１〜ｌｂｌｍがローカルＳ／Ａ３１−２に選択的に接続される。

ローカルＳ／Ａ３１−２は、ＮＯＲ回路３１ａ、ｎＭＯＳ３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ、ｐＭＯＳ３１ｇを有する。
ｎＭＯＳ３１ｂは、セクタセレクタ３２−２とライトグローバルデータバスＷＧＢＬとの間に接続されている。ｎＭＯＳ３１ｂのゲートには制御信号生成部３４−１からの制御信号が入力され、制御信号がＨレベルのとき、セクタセレクタ３２−２とライトグローバルデータバスＷＧＢＬが電気的に接続される。

ｎＭＯＳ３１ｃは、図３に示したセクタセレクタ３２−３とライトグローバルデータバスＷＧＢＬとの間に接続されている。ｎＭＯＳ３１ｃのゲートには制御信号生成部３４−１（あるいは制御信号生成部３４−２）からの制御信号が入力され、制御信号がＨレベルのとき、セクタセレクタ３２−３とライトグローバルデータバスＷＧＢＬが電気的に接続される。

ｎＭＯＳ３１ｄは、セクタセレクタ３２−２と、ＮＯＲ回路３１ａの一方の入力端子との間に接続されている。ｎＭＯＳ３１ｄのゲートには制御信号生成部３４−１からの制御信号が入力され、制御信号がＨレベルのとき、セクタセレクタ３２−２と、ＮＯＲ回路３１ａの一方の入力端子が電気的に接続される。

ｎＭＯＳ３１ｅは、図３に示したセクタセレクタ３２−３と、ＮＯＲ回路３１ａの一方の入力端子との間に接続されている。ｎＭＯＳ３１ｅのゲートには制御信号生成部３４−１（あるいは制御信号生成部３４−２）からの制御信号が入力され、制御信号がＨレベルのとき、セクタセレクタ３２−３と、ＮＯＲ回路３１ａの一方の入力端子が電気的に接続される。なお、ＮＯＲ回路３１ａの他方の入力端子には、制御信号生成部３４−１（あるいは制御信号生成部３４−２）からの制御信号が入力される。

ｎＭＯＳ３１ｆの一方の入出力端子は、リードグローバルデータバスＲＧＢＬに接続されており、他方の入出力端子は接地電位ｖｓｓとなっている。また、ｎＭＯＳ３１ｆのゲートには、ＮＯＲ回路３１の出力信号が入力される。ｎＭＯＳ３１ｆは、ＮＯＲ回路３１の出力信号がＨレベルのときに、リードグローバルデータバスＲＧＢＬの電位を接地電位ｖｓｓにする。

ｐＭＯＳ３１ｇの一方の入出力端子は、ｎＭＯＳ３１ｃとｎＭＯＳ３１ｅの間及びＮＯＲ回路３１ａの一方の入力端子に接続されており、他方の入出力端子には電源電圧ｖｄｄが印加されている。ｐＭＯＳ３１ｇのゲートには、制御信号生成部３４−１からの制御信号が入力され、制御信号に応じてＮＯＲ回路３１ａの一方の入力端子に電源電圧ｖｄｄが印加される。

ローカルＳ／Ａ３１−２の動作を説明する。
ローカルＳ／Ａ３１−２において、ｎＭＯＳ３１ｂ，３１ｃは、スタンバイ時では、何れもオフする。読み出し動作時または書き込み動作時では、セクタ３０−１が選択される場合、ｎＭＯＳ３１ｂがオンし、ｎＭＯＳ３１ｃがオフし、セクタ３０−２が選択される場合、ｎＭＯＳ３１ｂがオフし、ｎＭＯＳ３１ｃがオンする。

ｎＭＯＳ３１ｄ，３１ｅは、スタンバイ時では、何れもオンする。読み出し動作時では、セクタ３０−１が選択される場合、ｎＭＯＳ３１ｄがオンし、ｎＭＯＳ３１ｅがオフし、セクタ３０−２が選択される場合、ｎＭＯＳ３１ｄがオフし、ｎＭＯＳ３１ｅがオンする。書き込み動作時または消去動作時では、ｎＭＯＳ３１ｄ，３１ｅは、何れもオフする。

ｐＭＯＳ３１ｇは、スタンバイ時と書き込み動作時または消去動作時ではオンし、読み出し動作時にはオフする。
読み出し動作時は、セクタ３０−１またはセクタ３０−２のローカルビット線ｌｂｌ１〜ｌｂｌｍのうちで選択されたものからのデータが、ｎＭＯＳ３１ｄまたはｎＭＯＳ３１ｅを介してＮＯＲ回路３１ａの一方の入力端子に入力される。ＮＯＲ回路３１ａの一方の入力端子のデータが確定した時点で、ＮＯＲ回路３１ａの他方の入力端子に入力される制御信号がＬレベルとなると、データがＨレベルの場合には、ＮＯＲ回路３１ａの出力信号はＬレベルとなる。そのため、ｎＭＯＳ３１ｆはオフであり、リードグローバルデータバスＲＧＢＬの電位は維持される。一方、データがＬレベルの場合には、ＮＯＲ回路３１ａの出力信号はＨレベルとなる。そのため、ｎＭＯＳ３１ｆがオンし、リードグローバルデータバスＲＧＢＬの電位は接地電位ｖｓｓとなる。

アンプ／Ｙデコーダ３３は、スタンバイ時には、リードグローバルデータバスＲＧＢＬを電源電圧ｖｄｄに、ライトグローバルデータバスＷＧＢＬをプリチャージ用の電圧ｖｐｒにそれぞれプリチャージする。また、アンプ／Ｙデコーダ３３は、読み出し時には、リードグローバルデータバスＲＧＢＬのプリチャージを止めて、リードグローバルデータバスＲＧＢＬのデータを取り込む。また、アンプ／Ｙデコーダ３３は、書き込み時には、ライトグローバルデータバスＷＧＢＬのプリチャージを止めて、書き込みを行うライトグローバルデータバスＷＧＢＬの電位をＬレベルとする。

次に制御信号生成部３４−１に含まれる回路の例を説明する。
（ｑｗｄｅｃ回路）
図５は、信号ｑｗｄｚを生成するｑｗｄｅｃ回路の一例を示す図である。

制御信号生成部３４−１に含まれるｑｗｄｅｃ回路３４ａは、読み出し動作時と書き込み動作時で、ワード線ＷＬ１〜ＷＬｎの電圧の正負を逆転させるための信号ｑｗｄｚを反転回路３６−１に供給する。つまり、動作制御信号としての機能をもつ。さらに、信号ｑｗｄｚは、駆動回路３７−１が８本のワード線を駆動する場合、８ビットの信号となり、デコード信号としての機能もある。

なお、図５では、あるワード線（たとえば、ワード線ＷＬ１）を選択するのに対応した１ビットの信号ｑｗｄｚを生成する回路部分が示されている。他の７ビットを生成する回路も同様である。

ｑｗｄｅｃ回路３４ａは、レベルシフタ４１，４２，４３、インバータ４４，４５，４６，４７，４８，４９，５０、ｐＭＯＳ５１，５２，５３，５４、ｎＭＯＳ５５，５６，５７，５８を有する。

レベルシフタ４１，４２には、Ｈ側の電圧として電源電圧ｖｄｄが印加されており、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。また、レベルシフタ４３は、Ｈ側の電圧として、信号ｖｐｘの電圧が用いられ、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。

レベルシフタ４１は、制御信号生成部３４−１に含まれるセクタ選択信号生成回路３４ｂからセクタ３０−１を選択する旨のセクタ選択信号が入力されると、アドレス生成回路１９から供給されるプリデコードアドレスｘ０１２ｚのレベルシフトを行う。プリデコードアドレスｘ０１２ｚは、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつ。レベルシフタ４１は、プリデコードアドレスｘ０１２ｚがＬレベルのときの電圧を接地電位ｖｓｓから信号ｖｎｘの電圧にレベルシフトする。信号ｖｎｘの電圧は、負の電圧である。

ｐＭＯＳ５１，５２と、ｎＭＯＳ５５，５６は、プリデコードアドレスｘ０１２ｚがＨレベルのときの電圧を電源電圧ｖｄｄから信号ｖｐｘの電圧にレベルシフトするレベルシフタとして機能する。信号ｖｐｘの電圧は、書き込み時には、電源電圧ｖｄｄよりも高くなる電圧である。

ｐＭＯＳ５１，５２の一方の入出力端子及びバックゲートには、信号ｖｐｘが供給される。ｐＭＯＳ５１の他方の入出力端子は、ｐＭＯＳ５２のゲート、ｎＭＯＳ５５とｐＭＯＳ５４とｎＭＯＳ５８の一方の入出力端子に接続されている。ｐＭＯＳ５２の他方の入出力端子はｐＭＯＳ５１のゲート、ｎＭＯＳ５６とｐＭＯＳ５３とｎＭＯＳ５７の一方の入出力端子に接続されている。ｎＭＯＳ５５，５６のゲートには電源電圧ｖｄｄが印加され、バックゲートには信号ｖｎｘが供給される。ｎＭＯＳ５５の他方の入出力端子には、レベルシフタ４１の出力信号がインバータ４４を介して入力される。ｎＭＯＳ５６の他方の入出力端子には、レベルシフタ４１の出力信号がインバータ４５，４６を介して入力される。インバータ４４〜４６には、Ｈ側の電圧として電源電圧ｖｄｄ、Ｌ側の電圧として信号ｖｎｘの電圧が印加される。

ｐＭＯＳ５３，５４、ｎＭＯＳ５７，５８の他方の入出力端子は、インバータ５０の入力端子に接続されている。ｐＭＯＳ５４とｎＭＯＳ５７のゲートには、レベルシフタ４３の出力信号が、インバータ４７，４８を介して入力される。ｐＭＯＳ５３とｎＭＯＳ５８のゲートには、レベルシフタ４３の出力信号がインバータ４７，４８，４９を介して入力される。なお、バッファとして機能する直列に接続された２つのインバータ４５，４６及びインバータ４７，４８は、駆動能力を上げるために設けられているが、なくてもよい。

インバータ５０の出力端子は、反転回路３６−１の、図４に示したようなｐＭＯＳ３６ａとｎＭＯＳ３６ｃの一方の入出力端子に接続される。
動作制御回路１７からの信号は、書き込み時（書き込み状態でのコラムリーク測定時も含む）にＨレベルとなる信号であり、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつ。以下この信号を信号ｐｇｍと表記する。

レベルシフタ４２は、セクタ選択信号生成回路３４ｂからセクタ３０−１を選択する旨のセクタ選択信号が入力されると、信号ｐｇｍがＬレベルのときの電圧を信号ｖｎｘの電圧にレベルシフトする。レベルシフタ４３は、信号ｐｇｍがＨレベルのときの電圧を信号ｖｐｘの電圧にレベルシフトする。

インバータ４７〜５０には、Ｈ側の電圧として信号ｖｐｘの電圧、Ｌ側の電圧として信号ｖｎｘの電圧が印加される。信号ｖｐｘ，ｖｎｘについては後述する。
書き込み時には、信号ｐｇｍがＨレベルとなるので、ｐＭＯＳ５３とｎＭＯＳ５７がオンし、ｐＭＯＳ５４とｎＭＯＳ５８がオフする。これにより、ｐＭＯＳ５２とｎＭＯＳ５６間のノードにおける信号（信号ｑｗｌｚと表記する）がインバータ５０に伝達される。読み出し時には、信号ｐｇｍがＬレベルとなるので、ｐＭＯＳ５３とｎＭＯＳ５７がオフし、ｐＭＯＳ５４とｎＭＯＳ５８がオンする。これにより、ｐＭＯＳ５１とｎＭＯＳ５５間のノードにおける信号（信号ｑｗｌｘと表記する）がインバータ５０に伝達される。

インバータ５０は、信号ｑｗｌｚまたは信号ｑｗｌｘの論理レベルを反転することで、反転回路３６−１に供給する信号ｑｗｄｚを生成する。信号ｑｗｄｚは、書き込み時にはＬレベルとなり、読み出し時にはＨレベルとなる。反転回路３６−１は、信号ｑｗｄｚをもとに、図４に示した駆動回路３７−１のｐＭＯＳ３７ａとｎＭＯＳ３７ｂを制御することで、書き込み時と読み出し時のワード線ＷＬ１の電圧の正負を反転させることができる。

（ｖｐｘｓｗ回路）
図６は、信号ｖｐｘを生成するｖｐｘｓｗ回路の一例を示す図である。
制御信号生成部３４−１に含まれるｖｐｘｓｗ回路３４ｃは、レベルシフタ６１，６２，６９、インバータ６３，６４、ｐＭＯＳ６５，６６，６７、ｎＭＯＳ６８を有する。

レベルシフタ６１，６９には、Ｈ側の電圧として電源電圧ｖｄｄが印加されており、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。また、レベルシフタ６２は、Ｈ側の電圧として、信号ｇｖｐｘの電圧が用いられる。

レベルシフタ６１，６９は、制御信号生成部３４−１に含まれるセクタ選択信号生成回路３４ｂからセクタ３０−１を選択する旨のセクタ選択信号が入力されると、動作制御回路１７から供給される制御信号のレベルシフトを行う。レベルシフタ６１にセクタ３０−１を非選択とする旨のセクタ選択信号が入力されると、レベルシフタ６１は、Ｌレベル（信号ｖｎｘの電圧）の信号を出力する。

セクタ３０−１が選択された場合、レベルシフタ６１は、動作制御回路１７から、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつ制御信号を受けて、Ｌ側の電圧を接地電位ｖｓｓから信号ｖｎｘの電圧にレベルシフトする。信号ｖｎｘの電圧は、負の電圧である。

レベルシフタ６１に入力される制御信号は、書き込み動作時（書き込み状態でのコラムリーク測定時は含まず）に、Ｈレベルになる信号であり、以下では信号ｖｐｘｓｗｚと表記する。

レベルシフタ６２は、信号ｖｐｘｓｗｚがＨレベルのときの電圧を電源電圧ｖｄｄから信号ｇｖｐｘの電圧にレベルシフトする。信号ｇｖｐｘの電圧は、書き込み動作時の書き込みパルスに対応した電圧であり、電源電圧ｖｄｄよりも高くなる電圧である。信号ｇｖｐｘは、セクタ３０−１，３０−２で共通に用いられる。

レベルシフタ６２の出力信号は、インバータ６３を介してｐＭＯＳ６５のゲートに入力され、インバータ６３，６４を介してｐＭＯＳ６６のゲートに入力される。ｐＭＯＳ６５の一方の入出力端子及びバックゲートには、信号ｇｖｐｘが供給される。ｐＭＯＳ６６の一方の入出力端子には、電源電圧ｖｄｄが印加され、ｐＭＯＳ６６のバックゲートには、信号ｇｖｐｘが供給される。ｐＭＯＳ６５，６６の他方の入出力端子の電圧が、信号ｖｐｘの電圧となる。

ｐＭＯＳ６７とｎＭＯＳ６８は、ゲートに入力されるレベルシフタ６９の出力信号に応じて、レベルシフタ６２とインバータ６３，６４のＬ側の電圧を供給する。
ｐＭＯＳ６７及びｎＭＯＳ６８の一方の入出力端子には、レベルシフタ６２、インバータ６３，６４が接続されている。ｐＭＯＳ６７の他方の入出力端子の電位は、接地電位ｖｓｓとなっている。またｐＭＯＳ６７のバックゲートには電源電圧ｖｄｄが印加される。ｎＭＯＳ６８の他方の入出力端子及びバックゲートには、負の電圧である信号ｖｎｘが供給される。ｐＭＯＳ６７、ｎＭＯＳ６８のゲートにレベルシフタ６９を介して入力される制御信号は、書き込み時にＬレベル、それ以外の場合にはＨレベルとなる信号である。

そのため、レベルシフタ６２、インバータ６３，６４のＬ側の電圧は、書き込み時には接地電位ｖｓｓとなり、読み出し時や消去時には信号ｖｎｘの電圧となる。これにより、読み出し時や消去時にはｐＭＯＳ６５，６６の駆動能力を高めることができる。また、書き込み時には、レベルシフタ６２、インバータ６３，６４のＨ側の電圧が電源電圧ｖｄｄよりも大きくなるので、昇圧直前にＬ側の電圧が接地電位ｖｓｓになることで、素子が破壊されることを防止できる。

このようなｖｐｘｓｗ回路３４ｃでは、セクタ３０−１が非選択の場合、セクタ選択信号により、レベルシフタ６１の出力信号はＬレベル（信号ｖｎｘの電圧）となり、ｐＭＯＳ６５はオフ、ｐＭＯＳ６６がオンし、信号ｖｐｘの電圧は電源電圧ｖｄｄとなる。一方、セクタ３０−１が選択された状態で、書き込み動作が開始し、動作制御回路１７からの信号ｖｐｘｓｗｚがＨレベルとなると、ｐＭＯＳ６５がオン、ｐＭＯＳ６６がオフし、信号ｖｐｘの電圧は、信号ｇｖｐｘの電圧になる。

図７は、書き込み時の信号ｖｐｓｗｚと信号ｖｐｘの一例の様子を示すタイミングチャートである。
書き込み動作開始時は、信号ｖｐｓｗｚはＬレベル、信号ｖｐｘは、電源電圧ｖｄｄとなっている。

書き込み動作の開始直後にはセクタ３０−１内の各ワード線の電位を一斉に遷移させるため（詳細は後述する）、その遷移が完了するまでは、動作制御回路１７は、信号ｖｐｘｓｗｚをＬレベルとし、ｐＭＯＳ６６がオン状態を維持するようにしている。

動作制御回路１７が信号ｖｐｘｓｗｚをＨレベルとすると（タイミングｔ１）、ｐＭＯＳ６６がオフし、ｐＭＯＳ６５がオンする。これにより、タイミングｔ２にて信号ｖｐｘの電圧は、信号ｇｖｐｘの電圧になる。

タイミングｔ３では、選択ワード線への書き込みパルスの印加が終わり、信号ｖｐｘｓｗｚがＬレベルに遷移している。これにより、タイミングｔ４で、ｐＭＯＳ６５がオフ、ｐＭＯＳ６６がオンし、信号ｖｐｘの電圧は、電源電圧ｖｄｄになる。

なお、他のセクタ３０−２用にも同様のｖｐｘｓｗ回路が用いられる。
（ｖｐｇｓｗ回路）
図８は、信号ｖｐｇを生成するｖｐｇｓｗ回路の一例を示す図である。

制御信号生成部３４−１に含まれるｖｐｇｓｗ回路３４ｄは、レベルシフタ７１，７２、インバータ７３，７４，７５、ｐＭＯＳ７６，７７、ｎＭＯＳ７８を有する。
レベルシフタ７１には、Ｈ側の電圧として電源電圧ｖｄｄが印加されており、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。また、レベルシフタ７２は、Ｈ側の電圧として、信号ｖｐｘの電圧が用いられる。レベルシフタ７２のＬ側の電圧としては信号ｖｎｘの電圧が用いられる。

レベルシフタ７１は、セクタ選択信号生成回路３４ｂからセクタ３０−１を選択する旨のセクタ選択信号が入力されると、動作制御回路１７から供給される制御信号のレベルシフトを行う。レベルシフタ７１にセクタ３０−１を非選択とする旨のセクタ選択信号が入力されると、レベルシフタ７１は、Ｌレベル（信号ｖｎｘの電圧）の信号を出力する。

セクタ３０−１が選択された場合、レベルシフタ７１は、動作制御回路１７から、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつ制御信号を受けて、Ｌ側の電圧を接地電位ｖｓｓから信号ｖｎｘの電圧にレベルシフトする。信号ｖｎｘの電圧は、負の電圧である。レベルシフタ７１に入力される制御信号は、消去時に、Ｈレベルになる信号であり、以下では信号ｖｐｇｖｓｓｚと表記する。

レベルシフタ７２は、信号ｖｐｇｖｓｓｚがＨレベルのときの電圧を電源電圧ｖｄｄから信号ｖｐｘの電圧にレベルシフトする。
レベルシフタ７２の出力信号は、インバータ７３，７４を介してｐＭＯＳ７６、ｎＭＯＳ７８のゲートに入力され、インバータ７３〜７５を介してｐＭＯＳ７７のゲートに入力される。ｐＭＯＳ７６の一方の入出力端子及びバックゲートには、信号ｖｐｘが供給される。ｐＭＯＳ７６の他方の入出力端子は、ｎＭＯＳ７８の一方の入出力端子及びｐＭＯＳ７７の一方の入出力端子及び駆動回路３７−１に接続されている。ｎＭＯＳ７８の他方の入出力端子は接地電位ｖｓｓとなっており、バックゲートには信号ｖｎｘが供給される。ｐＭＯＳ７７の他方の入出力端子の電位は接地電位ｖｓｓとなっており、バックゲートには、信号ｖｐｘが供給される。

インバータ７３〜７５は、Ｈ側の電圧として信号ｖｐｘの電圧、Ｌ側の電圧として信号ｖｎｘの電圧が印加される。なお、インバータ７５の出力である信号ｗｄｘｖｓｓｘは、後述のｗｄｘｄｒｖ回路に入力される。

このようなｖｐｇｓｗ回路３４ｄでは、セクタ３０−１が非選択の場合、セクタ選択信号により、レベルシフタ７１の出力信号はＬレベルとなり、ｐＭＯＳ７６はオン、ｐＭＯＳ７７、ｎＭＯＳ７８はオフし、駆動回路３７−１に供給される信号ｖｐｇの電圧は、信号ｖｐｘの電圧となる。

一方、セクタ３０−１が選択された状態で、消去動作が開始し、動作制御回路１７から供給される信号ｖｐｇｖｓｓｚがＨレベルとなると、ｐＭＯＳ７６がオフ、ｎＭＯＳ７８、ｐＭＯＳ７７がオンし、信号ｖｐｇの電圧は、接地電位ｖｓｓとなる。

図９は、消去動作時のｖｐｇｓｗ回路の各部の信号の一例の様子を示すタイミングチャートである。
動作制御回路１７からｖｐｇｓｗ回路３４ｄに供給される信号ｖｐｇｖｓｓｚと、ｖｐｇｓｗ回路３４ｄから出力される信号ｗｄｘｖｓｓｘ、信号ｖｐｇ及びｖｐｇｓｗ回路３４ｄにＬ側の電圧を供給する信号ｖｎｘの一例が示されている。

消去動作が始まる前は、信号ｖｐｇｖｓｓｚはＬレベル、信号ｗｄｘｖｓｓｘはＨレベル、信号ｖｐｇは、信号ｖｐｘと同じ電圧となっている。また、信号ｖｎｘは、Ｌレベル（たとえば、−３．８Ｖ）となっている。

消去動作時、信号ｖｐｇｖｓｓｚがＨレベルに遷移し（タイミングｔ５）、信号ｗｄｘｖｓｓｘは、Ｌレベルとなる。また、ｐＭＯＳ７６がオフ、ｎＭＯＳ７８、ｐＭＯＳ７７がオンし、信号ｖｐｇは、接地電位ｖｓｓとなる（タイミングｔ６）。

消去動作が終わり、信号ｖｐｇｖｓｓｚがＬレベルに遷移すると（タイミングｔ７）、信号ｗｄｘｖｓｓｘは、Ｈレベルとなる。また、ｐＭＯＳ７６がオン、ｎＭＯＳ７８、ｐＭＯＳ７７がオフし、信号ｖｐｇは、信号ｖｐｘと同じ電圧となる（タイミングｔ８）。

消去時には、ワード線には比較的大きな負の電圧が印加される。そのため、ｖｐｓｗ回路３４ｄは、駆動回路３７−１のｐＭＯＳ３７ａ（図４）のソースに供給する信号ｖｐｇの電圧を信号ｖｐｘの正の電圧から、接地電位ｖｓｓに下げることで、ｐＭＯＳ３７ａに大きな電位差がかかることを抑制できる。これにより、耐圧違反の発生を抑制できる。

なお、他のセクタ３０−２用にも、同様のｖｐｇｓｗ回路が設けられる。
（ｗｄｘｄｒｖ回路）
図１０は、反転回路に供給される信号ｗｄｘを生成するｗｄｘｄｒｖ回路の一例を示す図である。

信号ｗｄｘは、図４に示した反転回路３６−１のｐＭＯＳ３６ｂ、ｎＭＯＳ３６ｄに入力される信号であり、たとえば、ワード線をリセットする際の駆動回路３７−１のｐＭＯＳ３７ａ、ｎＭＯＳ３７ｂのゲート電圧を与える信号である。

制御信号生成部３４−１に含まれるｗｄｘｄｒｖ回路３４ｅは、レベルシフタ８１，８２、インバータ８３，８４、ｎＭＯＳ８５、ｐＭＯＳ８６を有する。レベルシフタ８１には、Ｈ側の電圧として電源電圧ｖｄｄが印加されており、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。また、レベルシフタ８２及びインバータ８３，８４では、Ｈ側の電圧として信号ｖｐｘの電圧が用いられる。レベルシフタ８２及びインバータ８３では、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。

レベルシフタ８１は、セクタ選択信号生成回路３４ｂからセクタ３０−１を選択する旨のセクタ選択信号が入力されると、動作制御回路１７から供給される制御信号のレベルシフトを行う。レベルシフタ８１にセクタ３０−１を非選択とする旨のセクタ選択信号が入力されると、レベルシフタ８１は、Ｌレベル（信号ｖｎｘの電圧）の信号を出力する。

セクタ３０−１が選択された場合、レベルシフタ８１は、動作制御回路１７から、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつ制御信号を受けて、Ｌ側の電圧を接地電位ｖｓｓから信号ｖｎｘの電圧にレベルシフトする。信号ｖｎｘの電圧は、負の電圧である。レベルシフタ８１に入力される制御信号は、書き込み時と、消去時に全ワード線を一旦、接地電位にするときにＨレベルになる信号である。以下では信号ｗｄｘｓｗｚと表記する。

レベルシフタ８２は、信号ｗｄｘｓｗｚがＨレベルのときの電圧を電源電圧ｖｄｄから信号ｖｐｘの電圧にレベルシフトする。
レベルシフタ８２の出力信号は、インバータ８３，８４を介して反転回路３６−１に入力される。

インバータ８４には、ｎＭＯＳ８５、ｐＭＯＳ８６の一方の入出力端子が接続されており、インバータ８４のＬ側の電圧が制御される。ｎＭＯＳ８５の他方の入出力端子及びバックゲートには、信号ｖｎｘが供給される。ｐＭＯＳ８６の他方の入出力端子は、接地電位ｖｓｓとなっており、バックゲートには電源電圧ｖｄｄが印加される。ｎＭＯＳ８５、ｐＭＯＳ８６のゲートには、前述のｖｐｇｓｗ回路３４ｄで生成された信号ｗｄｘｖｓｓｘが入力され、ｎＭＯＳ８５、ｐＭＯＳ８６のオンオフが制御される。

このようなｗｄｘｄｒｖ回路３４ｅでは、セクタ３０−１が非選択の場合、Ｌレベルのセクタ選択信号により、反転回路３６−１には、Ｌレベルの信号ｗｄｘが供給される。
一方、セクタ３０−１が選択された状態で、書き込み動作または消去動作が行われると、ｗｄｘｄｒｖ回路３４ｅは、以下のような動作を行う。

図１１は、書き込み時のｗｄｘｄｒｖ回路の各部の信号の一例の様子を示すタイミングチャートである。
動作制御回路１７からｗｄｘｄｒｖ回路３４ｅに供給される信号ｗｄｘｓｗｚ、前述のｖｐｇｓｗ回路３４ｄで生成された信号ｗｄｘｖｓｓｘ、ｎＭＯＳ８５にＬ側の電圧を供給する信号ｖｎｘ、ｗｄｘｄｒｖ回路３４ｅから出力される信号ｗｄｘの一例が示されている。

書き込み動作が始まる前は、信号ｗｄｘｓｗｚはＬレベルとなっており、信号ｗｄｘｖｓｓｘは、消去動作時ではない場合にはＨレベルとなっている。また、信号ｖｎｘは、負の電圧（たとえば、−３．８Ｖ）である。信号ｗｄｘｖｓｓｘがＨレベルであることから、ｎＭＯＳ８５がオン、ｐＭＯＳ８６がオフしているので、インバータ８４の出力である信号ｗｄｘは、信号ｖｎｘと同じ電圧となっている。

書き込み動作時、信号ｗｄｘｓｗｚがＨレベルに遷移し（タイミングｔ９）、信号ｗｄｘは信号ｖｐｘの電圧となる。タイミングｔ１０で、信号ｖｎｘの電圧が、接地電位ｖｓｓに上がり、タイミングｔ１１で負の電圧に下がる。

書き込み動作が終わり、信号ｗｄｘｓｗｚがＬレベルに遷移すると（タイミングｔ１２）、信号ｗｄｘは信号ｖｎｘと同じ電圧となる。
図１２は、消去時のｗｄｘｄｒｖ回路の各部の信号の一例の様子を示すタイミングチャートである。

動作制御回路１７からｗｄｘｄｒｖ回路３４ｅに供給される信号ｗｄｘｓｗｚ、ｖｐｇｓｗ回路３４ｄで生成された信号ｗｄｘｖｓｓｘ、ｎＭＯＳ８５にＬ側の電圧を供給する信号ｖｎｘ、ｗｄｘｄｒｖ回路３４ｅから出力される信号ｗｄｘの一例が示されている。

消去動作が始まる前は、信号ｗｄｘｓｗｚはＬレベルとなっており、信号ｗｄｘｖｓｓｘも、Ｈレベルとなっている。また、信号ｖｎｘは、負の電圧（たとえば、−３．８Ｖ）であり、信号ｗｄｘは、信号ｖｎｘと同じ電圧となっている。

消去動作時、信号ｗｄｘｓｗｚがＨレベルに遷移し（タイミングｔ１３）、信号ｗｄｘは信号ｖｐｘの電圧となる。また、タイミングｔ１４で、信号ｗｄｘｖｓｓｘがＬレベルに下がる。

図１２の例では、ｗｄｘをｖｐｘに切り替えてワード線ＷＬを一旦全てｖｓｓにしてから、ワード線を消去パルス時の電圧（たとえば、−９．３Ｖ）に下げる前にｗｄｘ＝ｖｓｓにする例が示されている。タイミングｔ１５で信号ｗｄｘｓｗｚがＬレベルになると、信号ｗｄｘもＬレベルとなる。ただ、このとき信号ｗｄｘｖｓｓｘがＬレベルとなっているため、ｎＭＯＳ８５がオフ、ｐＭＯＳ８６がオンしている。そのため、信号ｗｄｘのＬレベルは接地電位ｖｓｓとなる。これにより、たとえば、１０Ｖ程度以上の大きな電圧がかかることが抑制され、耐圧違反の発生が抑制される。

消去パルスが終了し、タイミングｔ１６で信号ｗｄｘｓｗｚがＨレベルになると、信号ｗｄｘも信号ｖｐｘの電圧に立ち上がる。
タイミングｔ１７で信号ｗｄｘｖｓｓｘがＨレベルに立ち上がった後、信号ｗｄｘｓｗｚがＬレベルに立ち下がると（タイミングｔ１８）、信号ｗｄｘの電圧は信号ｖｎｘの電圧に立ち下がり、消去動作が終わる。

他のセクタ３０−２用にも同様のｗｄｘｄｒｖ回路が用いられる。
次に、図３に示したＸデコーダ３５−１の一例を説明する。
（Ｘデコーダ）
図１３は、Ｘデコーダの一例を示す図である。

Ｘデコーダ３５−１は、メインワード線選択信号ｍｗｌｘ，メインワード線選択信号ｍｗｌｚを生成する。図１３では、Ｘデコーダ３５−１のうち、１本のワード線を選択可能にする部分について図示されている。他のワード線を選択可能とする部分も同様の回路となる。

Ｘデコーダ３５−１は、レベルシフタ９０，９１、ＮＡＮＤ回路９２、インバータ９３，９４，９５、ｐＭＯＳ９６，９７、ｎＭＯＳ９８，９９を有する。
レベルシフタ９０，９１は、セクタ選択信号生成回路３４ｂからセクタ３０−１を選択する旨のセクタ選択信号が入力されると、アドレス生成回路１９から供給されるプリデコードアドレスのレベルシフトを行う。

レベルシフタ９０は、アドレス生成回路１９から、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつプリデコードアドレスｘ３４５ｚを受ける。そして、レベルシフタ９０は、プリデコードアドレスｘ３４５ｚがＬレベルのときの電圧を接地電位ｖｓｓから信号ｖｎｘの電圧にレベルシフトする。信号ｖｎｘの電圧は、負の電圧である。

レベルシフタ９１は、アドレス生成回路１９から、電源電圧ｖｄｄの電位から接地電位ｖｓｓの振幅をもつプリデコードアドレスｘ６７８ｚを受ける。そして、レベルシフタ９１は、プリデコードアドレスｘ６７８ｚがＬレベルのときの電圧を接地電位ｖｓｓから信号ｖｎｘの電圧にレベルシフトする。

ＮＡＮＤ回路９２はレベルシフタ９０，９１からの２出力の論理積を出力する。
ｐＭＯＳ９６，９７と、ｎＭＯＳ９８，９９は、ＮＡＮＤ回路９２の出力がＨレベルのときの電圧を電源電圧ｖｄｄから信号ｖｐｘの電圧にレベルシフトするレベルシフタとして機能する。信号ｖｐｘの電圧は、書き込み動作時には、電源電圧ｖｄｄよりも高くなる電圧である。

ｐＭＯＳ９６，９７の一方の入出力端子及びバックゲートには、信号ｖｐｘが供給される。ｐＭＯＳ９６の他方の入出力端子は、ｐＭＯＳ９７のゲート、ｎＭＯＳ９８の一方の入出力端子及び反転回路３６−１のｐＭＯＳ３６ｂ及びｎＭＯＳ３６ｃのゲート（図４参照）に接続されている。ｐＭＯＳ９７の他方の入出力端子は、ｐＭＯＳ９６のゲート、ｎＭＯＳ９９の一方の入出力端子及び反転回路３６−１のｐＭＯＳ３６ａ、ｎＭＯＳ３６ｄのゲートに接続されている。ｎＭＯＳ９８，９９のゲートには電源電圧ｖｄｄが印加され、バックゲートには信号ｖｎｘが供給される。ｎＭＯＳ９８の他方の入出力端子には、ＮＡＮＤ回路９２の出力信号がインバータ９３を介して入力される。ｎＭＯＳ９９の他方の入出力端子には、ＮＡＮＤ回路９２の出力信号が、インバータ９４，９５を介して入力される。バッファとして機能する直列に接続された２つのインバータ９４，９５は、駆動能力を上げるために設けられているが、なくてもよい。

なお、レベルシフタ９０，９１、ＮＡＮＤ回路９２、インバータ９３〜９５にはＨ側の電圧として電源電圧ｖｄｄが印加されており、Ｌ側の電圧としては、信号ｖｎｘの電圧が用いられる。

セクタ３０−１を選択する旨のセクタ選択信号がレベルシフタ９０，９１に入力されると、プリデコードアドレスｘ３４５ｚ，ｘ６７８がともにＨレベルである場合に、ＮＡＮＤ回路９２の出力信号がＬレベルとなる。このとき、ｐＭＯＳ９６とｎＭＯＳ９８の間のノードの電位がＨレベル（信号ｖｐｘの電圧）となり、反転回路３６−１に供給されるメインワード線選択信号ｍｗｌｚがＨレベルとなる。ｐＭＯＳ９７とｎＭＯＳ９９の間のノードの電位がＬレベル（信号ｖｎｘの電圧）となり、反転回路３６−１に供給されるメインワード線選択信号ｍｗｌｘがＬレベルとなる。これにより、ワード線ＷＬ１が選択可能となる。図３に示した他のＸデコーダ３５−２〜３５−４も同様の回路である。

（電源供給パスの一例）
図１４は、電源供給パスの一例を示す図である。内部電圧生成回路１４が生成する各電圧と、前述した各信号の関係の例が示されている。上記では省略していた電圧や信号、回路部なども図示されている。なお、図１４では、主に図３に示したセクタ３０−１用の回路に対する電源供給パスが示されている。セクタ３０−２用の回路に関する電源供給パスは同様であるので省略されている。

内部電圧生成回路１４は、電圧ｖＰＧＭ，ｖＲＤ，ｖｓｒｃ，ｖＥＲＳ，ｖＮＷ，ｖｉｉ，ｖｃｃ、電源電圧ｖｄｄ、接地電位ｖｓｓを各部に供給する。なお、これらの電圧の一部または全ては、半導体記憶装置１０の外部端子を介して外部から供給されるようにしてもよい。

図１４には、前述した回路の他、ｍｕｘｖｈｖ回路１０１，１０６、ｖｎｘｓｗ回路１０２、ｖｎｇｓｗ回路１０３、ａｒｖｓｓ回路１０４、ｖｎｗｓｗ回路１０５、ｖｓｇｓｗ回路１０７、ｓｅｃｙｄｒｖ回路１０８、ｗｇｔｄｒｖ回路１０９が示されている。

これらのうち、ｍｕｘｖｈｖ回路１０１，１０６は、各セクタ３０−１，３０−２で共有されている。ｖｎｘｓｗ回路１０２、ｖｎｇｓｗ回路１０３、ａｒｖｓｓ回路１０４、ｖｎｗｓｗ回路１０５、ｖｓｇｓｗ回路１０７、ｓｅｃｙｄｒｖ回路１０８、ｗｇｔｄｒｖ回路１０９は、ｖｐｘｓｗ回路３４ｃなどと同様に、セクタ３０−１，３０−２ごとに設けられる。

なお、ｍｕｘｖｈｖ回路１０１，１０６、ｖｎｘｓｗ回路１０２、ｖｎｇｓｗ回路１０３、ａｒｖｓｓ回路１０４、ｖｎｗｓｗ回路１０５は、内部電圧生成回路１４に含まれていてもよい。ａｒｖｓｓ回路１０４、ｖｎｗｓｗ回路１０５は、ソース／ｎウェル駆動回路３８−１に含まれていてもよい。

ｍｕｘｖｈｖ回路１０１は、前述した動作制御回路１７からの制御信号に応じて、書き込み用の電圧ｖＰＧＭまたは電源電圧ｖｄｄの何れかを選択して、信号ｇｖｐｘとして各セクタ３０−１，３０−２用のｖｐｘｓｗ回路３４ｃに供給する。

ｖｎｘｓｗ回路１０２は、動作制御回路１７からの制御信号に応じて、接地電位ｖｓｓまたは読み出し用の電圧ｖＲＤの何れかを選択して、信号ｖｎｘとしてｘデコーダ３５−１，３５−２、反転回路３６−１，３６−２に供給する。

ｖｎｇｓｗ回路１０３は、動作制御回路１７からの制御信号に応じて、接地電位ｖｓｓ、読み出し用の電圧ｖＲＤまたは消去用の電圧ｖＥＲＳの何れかを選択して、信号ｖｎｇとして駆動回路３７−１，３７−２に供給する。

ａｒｖｓｓ回路１０４は、動作制御回路１７からの制御信号に応じて、電圧ｖｓｒｃ、電源電圧ｖｄｄ、書き込み用の電圧ｖＰＧＭの何れかを選択して、信号ｓｌとして、セクタ３０−１のソース線ＳＬに供給する。

ｖｎｗｓｗ回路１０５は、動作制御回路１７からの制御信号に応じて、電源電圧ｖｄｄ、書き込み用の電圧ｖＰＧＭ、電圧ｖＮＷの何れかを選択して、信号ｖｎｗとして、セクタ３０−１のメモリセルのバックゲートとなるｎウェルに供給する。

ｍｕｘｖｈｖ回路１０６は、動作制御回路１７からの制御信号に応じて、電圧ｖｉｉ、電圧ｖｃｃの何れかを選択して、信号ｇｖｓｇとして、各セクタ３０−１，３０−２用のｖｓｇｓｗ回路１０７に供給する。

ｖｓｇｓｗ回路１０７は、動作制御回路１７からの制御信号に応じて、電圧ｖｉｉ、信号ｇｖｓｇの電圧の何れかを選択して、信号ｖｓｇとして、ｓｅｃｙｄｒｖ回路１０８及びｗｇｔｄｒｖ回路１０９に供給する。

なお、ｓｅｃｙｄｒｖ回路１０８は、図４に示したようなセクタセレクタ３２−２に選択信号を供給する回路である。ｗｇｔｄｒｖ回路１０９は、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｂに制御信号を供給する回路である。

ｖｓｇｓｗ回路１０７、ｓｅｃｙｄｒｖ回路１０８、ｗｇｔｄｒｖ回路１０９は、たとえば、図３、図４に示した制御信号生成部３４−１に含まれる。
図１５は、アンプ／Ｙデコーダに対する電供給パスの一例を示す図である。

アンプ／Ｙデコーダ３３には、内部電圧生成回路１４から、たとえば、電源電圧ｖｄｄ、電圧ｖｃｃ，ｖｐｒ，ｖｂｌが供給される。これらの電圧の一部または全ては、半導体記憶装置１０の外部端子を介して外部から供給されるようにしてもよい。

以下、動作制御回路１７で制御される半導体記憶装置１０の動作例を、タイミングチャートを用いてより具体的に説明する。
（読み出し動作、ベリファイ（検証時）の動作）
図１６は、読み出し動作またはベリファイ時の半導体記憶装置の各部の信号の一例の様子を示すタイミングチャートである。

セクタ３０−１内において、ローカルビット線ｌｂｌ１、ワード線ＷＬ１に接続されたメモリセルＭ１１に対する読み出し動作が行われる例を説明する。
相補のメインワード線選択信号ｍｗｌｘ（波形ｗ１），ｍｗｌｚ（波形ｗ２）、ｑｗｄｅｃ回路３４ａから出力される信号ｑｗｄｚ（波形ｗ３）、ｗｄｘｄｒｖ回路３４ｅから出力される信号ｗｄｘ（波形ｗ４）、ワード線の電圧ｗｌの様子が示されている。また、ｓｅｃｙｄｒｖ回路１０８から出力される信号ｓｅｃｙ、ｗｇｔｄｒｖ回路１０９から出力される信号ｓｐｒｐｇｍ０ｚ、制御信号生成部３４−１から出力される信号ｓｒｄ１ｚの様子が示されている。さらに、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１、制御信号生成部３４−１から出力される信号ｓｓａｅ０ｘの様子が示されている。また、ライトグローバルデータバスＷＧＢＬの電圧ｗｇｂｌ、リードグローバルデータバスＲＧＢＬの電圧ｒｇｂｌの様子が示されている。

なお、図示を省略しているが、メモリセルＭ１１のｎウェルに供給される信号ｖｎｗと、ソースに供給される信号ｓｌの電圧は、電源電圧ｖｄｄ（たとえば、１．２Ｖ程度）となっている。

動作制御回路１７で読み出しコマンドが検出されると、まず、信号ｓｅｃｙと信号ｓｒｄ１ｚが、ＨレベルからＬレベルに下げられる（タイミングｔ２０）。信号ｓｅｃｙと信号ｓｒｄ１ｚのＨレベルは、電圧ｖｉｉ（たとえば、２．５Ｖ程度）であり、Ｌレベルは接地電位ｖｓｓである。

図１６では、信号ｓｅｃｙは、図４に示したようなセクタセレクタ３２−２のｎＭＯＳ３２ａ−１〜３２ａ−ｍのうち、非選択ローカルビット線に接続されるものに入力される信号としている。図示を省略しているが、セクタセレクタ３２−２のｎＭＯＳ３２ａ−１〜３２ａ−ｍのうち、選択するローカルビット線に接続されるｎＭＯＳ３２ａ−１には、Ｈレベルの信号が入力される。

また、信号ｓｒｄ１ｚは、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｅのゲートに入力される信号であり、Ｌレベルとなることで、セクタ３０−２側とＮＯＲ回路３１ａの入力端子との接続が遮断される。一方、図示を省略しているが、ローカルＳ／Ａ３１−２のｎＭＯＳ３１ｄのゲートにはＨレベルの信号が入力され、セクタ３０−１側とＮＯＲ回路３１ａの入力端子とが接続される。

読み出しまたはベリファイ対象となるメモリセルＭ１１に接続されたワード線ＷＬ１を選択するために、メインワード線選択信号ｍｗｌｘがＬレベルに下降し始め、メインワード線選択信号ｍｗｌｚがＨレベルに上昇し始める（タイミングｔ２１）。ここで、メインワード線選択信号ｍｗｌｘ，ｍｗｌｚのＨレベルは、電源電圧ｖｄｄであり、Ｌレベルは、電圧ｖＲＤ（たとえば、−３．８Ｖ程度）である。

また、ｑｗｄｅｃ回路３４ａは、ワード線ＷＬ１に対応した信号ｑｗｄｚをＨレベルに上げていく。信号ｑｗｄｚのＨレベルは電源電圧ｖｄｄであり、Ｌレベルは電圧ｖＲＤである。信号ｗｄｘは、波形ｗ４のように、読み出し動作またはベリファイ動作中は、Ｌレベル（電圧ｖＲＤ）に維持される。

これにより、ワード線ＷＬ１を駆動する駆動回路３７−１のｐＭＯＳ３７ａがオフし、ｎＭＯＳ３７ｂがオンし、選択されるワード線の電圧ｗｌは、ｎＭＯＳ３７ｂに入力される信号ｖｎｇの電圧となる。信号ｖｎｇは、図１４に示したように、ｖｎｇｓｗ回路１０３から駆動回路３７−１に供給される。読み出し時やベリファイ時には、信号ｖｎｇは電圧ｖＲＤとなる。そのため、ワード線の電圧ｗｌは電圧ｖＲＤに下がっていく（タイミングｔ２２）。

また、このとき制御信号生成部３４−１は、信号ｓｐｒｐｇｍ０ｚをＬレベルからＨレベルに上げる。信号ｓｐｒｐｇｍ０ｚのＬレベルは接地電位ｖｓｓであり、Ｈレベルは電圧ｖｉｉである。信号ｓｐｒｐｇｍ０ｚは、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｂのゲートに入力される。

セクタセレクタ３２−２によってローカルビット線ｌｂｌ１がローカルＳ／Ａ３１−２に接続されている場合、ローカルビット線ｌｂｌ１が、プリチャージ用の電圧ｖｐｒが印加されているライトグローバルデータバスＷＧＢＬに接続される。なお、電圧ｖｐｒは、たとえば、０．３Ｖ程度である。ローカルビット線ｌｂｌ１には、予め電源電圧ｖｄｄが印加されており、ライトグローバルデータバスＷＧＢＬが接続されることにより、プリチャージが開始される。そのため、図１６に示されているように、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１は電圧ｖｐｒに下がっていく。

ローカルビット線ｌｂｌ１のプリチャージが終了すると（タイミングｔ２３）、制御信号生成部３４−１は、信号ｓｐｒｐｇｍ０ｚをＬレベルに戻す。ローカルビット線ｌｂｌ１に接続されている選択されたメモリセルＭ１１が“０”を保持している場合には、図１６のようにセル電流によりローカルビット線ｌｂｌ１がディスチャージされ、電圧ＬＢＬ１が電源電圧ｖｄｄに戻っていく。

ディスチャージが終了すると（タイミングｔ２４）、制御信号生成部３４−１は、ローカルＳ／Ａ３１−２のセンス動作を開始するために、信号ｓｓａｅ０ｘをＨレベルからＬレベルに下げる。信号ｓｓａｅ０ｘは、図４に示したローカルＳ／Ａ３１−２のＮＯＲ回路３１ａに入力される信号であり、Ｌレベルは接地電位ｖｓｓであり、Ｈレベルは電源電圧ｖｄｄである。ローカルビット線ｌｂｌ１の電圧ＬＢＬ１がＨレベルの場合、ＮＯＲ回路３１ａの出力は、ＬレベルとなりｎＭＯＳ３１ｆはオフのままである。したがって、予め電源電圧ｖｄｄが印加されているリードグローバルデータバスＲＧＢＬの電圧ｒｇｂｌは、電源電圧ｖｄｄのままである。

一方、選択されるメモリセルが“１”を保持している場合には、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１はＬレベルとなるので（図示せず）、ＮＯＲ回路３１ａの出力が、ＨレベルとなりｎＭＯＳ３１ｆがオンする。したがって、リードグローバルデータバスＲＧＢＬはディスチャージされ、電圧ｒｇｂｌは、接地電位ｖｓｓに下がっていく。

アンプ／Ｙデコーダ３３は、タイミングｔ２５でリードグローバルデータバスＲＧＢＬの電圧ｒｇｂｌの値を保持することで、メモリセルのデータを検出する。
（書き込み動作）
図１７は、書き込み時の半導体記憶装置の各部の信号の一例の様子を示すタイミングチャートである。

セクタ３０−１内において、ローカルビット線ｌｂｌ１、ワード線ＷＬ１に接続されたメモリセルＭ１１に対する書き込み動作が行われる例を説明する。
相補のメインワード線選択信号ｍｗｌｘ（波形ｗ５）、ｍｗｌｚ（波形ｗ６）、信号ｑｗｄｚ（波形ｗ７）、ｗｄｘｄｒｖ回路３４ｅから出力される信号ｗｄｘ（波形ｗ８）、ワード線ＷＬ１〜ＷＬｎの電圧ｗｌの様子が示されている。また、ｖｎｗｓｗ回路１０５から出力される信号ｖｎｗ、ａｒｖｓｓ回路１０４から出力される信号ｓｌの様子が示されている。さらに、ｓｅｃｙｄｒｖ回路１０８から出力される信号ｓｅｃｙ１、ｗｇｔｄｒｖ回路１０９から出力される信号ｓｐｒｐｇｍ０ｚ、制御信号生成部３４−１から出力される信号ｓｒｄ１ｚの様子が示されている。また、ライトグローバルデータバスＷＧＢＬの電圧ｗｇｂｌ、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１の様子が示されている。

動作制御回路１７で書き込みコマンドが検出されると、制御信号生成部３４−１のｗｄｘｄｒｖ回路３４ｅは、波形ｗ８で示されている信号ｗｄｘをＬレベルからＨレベルに上げ始める（タイミングｔ３０）。ここでの信号ｗｄｘのＬレベルは、電圧ｖＲＤであり、Ｈレベルは電源電圧ｖｄｄである。また、このタイミングでは、セクタ３０−１の全ワード線ＷＬ１〜ＷＬｎに対応した、メインワード線選択信号ｍｗｌｘ，ｍｗｌｚは同じ値となる。すなわち、波形ｗ５で示されるメインワード線選択信号ｍｗｌｘはＨレベル、波形ｗ６で示されるメインワード線選択信号ｍｗｌｚはＬレベルとなっている。

そのため、図４に示したような反転回路３６−１のｐＭＯＳ３６ａとｎＭＯＳ３６ｃがオフ、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄがオンしている。これにより、Ｈレベルの信号ｗｄｘで、駆動回路３７−１のｐＭＯＳ３７ａがオフ、ｎＭＯＳ３７ｂがオンし、ワード線ＷＬ１の電圧は、ｎＭＯＳ３７ｂに入力される信号ｖｎｇの電圧となる。同様に、セクタ３０−１の他のワード線も、信号ｖｎｇの電圧となる。

信号ｖｎｇは、図１４に示したように、ｖｎｇｓｗ回路１０３から駆動回路３７−１に供給される。書き込み動作時には、信号ｖｎｇは接地電位ｖｓｓとなる。そのため、セクタ３０−１の全てのワード線ＷＬ１〜ＷＬｎの電圧ｗｌは接地電位ｖｓｓとなる。

また、タイミングｔ３０では、信号ｓｅｃｙ１がＬレベルからＨレベルに上がり、信号ｓｒｄ０ｚがＨレベルからＬレベルに下がる。このときの信号ｓｅｃｙ１のＨレベルは電圧ｖｃｃ（たとえば、５．６Ｖ程度）であり、Ｌレベルは電圧ｖｉｉである。信号ｓｒｄ０ｚのＨレベルは、電圧ｖｉｉであり、Ｌレベルは接地電位ｖｓｓである。

信号ｓｅｃｙ１は、図４に示したようなセクタセレクタ３２−２のｎＭＯＳ３２ａ−１〜３２ａ−ｍのうち、ローカルビット線ｌｂｌ１に接続されるｎＭＯＳ３２ａ−１のゲートに入力される。

信号ｓｒｄ０ｚは、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｄのゲートに入力される信号であり、Ｌレベルとなることで、セクタ３０−１側とＮＯＲ回路３１ａの入力端子との接続が遮断される。一方、図示を省略しているが、ローカルＳ／Ａ３１−２のｎＭＯＳ３１ｅのゲートにはＨレベルの信号が入力され、セクタ３０−２側とＮＯＲ回路３１ａの入力端子とが接続される。

その後、ｑｗｄｅｃ回路３４ａは、セクタ３０−１のワード線ＷＬ１〜ＷＬｎの電圧を同時に制御するため、全ての信号ｑｗｄｚをＬレベルからＨレベルに上げ始める（タイミングｔ３１）。

その後、書き込み対象となるメモリセルＭ１１に接続されたワード線ＷＬ１を選択するためのメインワード線選択信号ｍｗｌｘがＬレベルに下降し始め、メインワード線選択信号ｍｗｌｚがＨレベルに上昇し始める（タイミングｔ３２）。また、全ての信号ｑｗｄｚがＨレベルになると、ｑｗｄｅｃ回路３４ａは、全ての信号ｑｗｄｚのうち、ワード線ＷＬ１の電圧を制御する信号ｑｗｄｚをＬレベルに戻す。他の信号ｑｗｄｚはＨレベルのままである。

ワード線ＷＬ１が選択される場合、反転回路３６−１のｐＭＯＳ３６ａとｎＭＯＳ３６ｃがオン、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄがオフしている。これにより、Ｌレベルの信号ｑｗｄｚで、駆動回路３７−１のｐＭＯＳ３７ａがオン、ｎＭＯＳ３７ｂがオフし、ワード線ＷＬ１の電圧は、ｐＭＯＳ３７ａに入力される信号ｖｐｇの電圧となる。信号ｖｐｇは、図９に示したように、消去時以外では信号ｖｐｘと同じ電圧であり、信号ｖｐｘは、図７に示したように書き込み開始時には、電源電圧ｖｄｄになっている。これによりワード線ＷＬ１の電圧ｗｌが、一旦、電源電圧ｖｄｄに上昇していく。

なお、非選択ワード線の電圧ｗｌは、図１７において点線で示されているように、接地電位ｖｓｓのままとなる。
次に、ｖｎｗｓｗ回路１０５が、信号ｖｎｗを電源電圧ｖｄｄから電圧ｖｂｌに上げる（タイミングｔ３３）。電圧ｖｂｌは、たとえば、２．５Ｖ程度である。これによりメモリセルＭ１１のバックゲートであるｎウェルが電圧ｖｂｌに昇圧される。また、同じタイミングで、アンプ／Ｙデコーダ３３は、ライトグローバルデータバスＷＧＢＬの電圧ｗｇｂｌをプリチャージ用の電圧ｖｐｒから、電圧ｖｂｌに昇圧する。

その後、ａｒｖｓｓ回路１０４が、信号ｓｌを電源電圧ｖｄｄから電圧ｖｓｒｃにする（タイミングｔ３４）。電圧ｖｓｒｃは、たとえば、１．８Ｖ程度である。これによりメモリセルＭ１１のソースが電圧ｓｒｃに昇圧される。

また、ｗｇｔｄｒｖ回路１０９は、信号ｓｐｒｐｇｍ０ｚをＬレベル（接地電位ｖｓｓ）からＨレベル（電圧ｖｃｃ）に上げる（タイミングｔ３５）。信号ｓｐｒｐｇｍ０ｚは、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｂのゲートに入力される。

セクタセレクタ３２−２によってローカルビット線ｌｂｌ１がローカルＳ／Ａ３１−２に接続されている場合、ローカルビット線ｌｂｌ１が、電圧ｖｂｌが印加されているライトグローバルデータバスＷＧＢＬに接続される。ローカルビット線ｌｂｌ１には、予め電源電圧ｖｄｄ（たとえば、１．２Ｖ程度）が印加されており、ライトグローバルデータバスＷＧＢＬが接続されることにより、電圧ＬＢＬ１は、電圧ｖｂｌに昇圧される。

また、図１７では図示していないが、たとえば、タイミングｔ３５とタイミングｔ３６の間で、図７に示した信号ｖｐｘｓｗｚがＨレベルになり、信号ｖｐｘが電源電圧ｖｄｄから信号ｇｖｐｘの電圧ｖＰＧＭ（たとえば、９．８Ｖ）になる。これによりワード線ＷＬ１の電圧ｗｌが、電源電圧ｖｄｄから電圧ｖＰＧＭに上昇していく。信号ｖｐｘを用いているｑｗｄｅｃ回路３４ａ、ｗｄｘｄｒｖ回路３４ｅ、ｘデコーダ３５−１においても、信号ｖｐｘが電圧ｖＰＧＭに昇圧されることにより、出力される信号ｑｗｄｚ，ｗｄｘ、メインワード線選択信号ｍｗｌｘ，ｍｗｌｚが昇圧される。

次に、ｗｇｔｄｒｖ回路１０９は、信号ｓｐｒｐｇｍ０ｚを電圧ｖｃｃから、電圧ｖｉｉに下げる（タイミングｔ３６）。このとき、ローカルビット線ｌｂ１の電圧ＬＢＬ１は電圧ｖｂｌで、信号ｓｐｒｐｇｍ０ｚにより、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｂのゲートが電圧ｖｉｉとなる。電圧ｖｂｌと電圧ｖｉｉは、ともに２．５Ｖ程度と、ほぼ等しく、ｎＭＯＳ３１ｂのソース／ドレインとゲート間電圧がほぼ等しくなるため、ｎＭＯＳ３１ｂはオフする。

また、ｓｅｃｙｄｒｖ回路１０８は、信号ｓｅｃｙ１を電圧ｖｃｃから電圧ｖｉｉに下げる（タイミングｔ３７）。このとき、ローカルビット線ｌｂ１の電圧ＬＢＬ１は電圧ｖｂｌで、信号ｓｅｃｙ１により、図４に示したようなセクタセレクタ３２−２のｎＭＯＳ３２ａ−１のゲートが電圧ｖｉｉとなる。電圧ｖｂｌと電圧ｖｉｉは、ともに２．５Ｖ程度と、ほぼ等しく、ｎＭＯＳ３２ａ−１のソース／ドレインとゲート間電圧がほぼ等しくなるため、ｎＭＯＳ３１ｂはオフする。このようなタイミングｔ３６，ｔ３７の制御により、ローカルビット線ｌｂｌ１にチャージされた電荷がセクタ３０−１内に閉じ込められる。

次に、ｖｎｗｓｗ回路１０５が、信号ｖｎｗを電圧ｖｂｌから電圧ｖＮＷに上げる（タイミングｔ３８）。電圧ｖＮＷは、たとえば、５Ｖ程度である。これによりメモリセルＭ１１のバックゲートであるｎウェルが電圧ｖＮＷに昇圧される。

これによって、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１が、メモリセルＭ１１のｎウェルからのカップリングで上昇する（タイミングｔ３９）。電圧ｖｂｌが、２．５Ｖ、電圧ｖＮＷが５Ｖとすると、電圧ＬＢＬ１は、たとえば、３．６Ｖ程度まで上昇する。

また、タイミングｔ３９では、アンプ／Ｙデコーダ３３は、ライトグローバルデータバスＷＧＢＬを接地電位ｖｓｓに接続する。これにより、データの書き込みが開始される。
タイミングｔ４０で、書き込みが終了すると、上記と逆の手順でディスチャージが行われていく。信号ｖｎｗは、電圧ｖｂｌに、信号ｓｌの電圧と電圧ＬＢＬ１は、電源電圧ｖｄｄにそれぞれディスチャージされる。

その後、タイミングｔ４１で、信号ｖｎｗは電源電圧ｖｄｄになり、信号ｓｐｒｐｇｍ０ｚは接地電位ｖｓｓになり、信号ｓｒｄ０ｚは電圧ｖｉｉになり、電圧ｗｇｂｌは電圧ｖｐｒとなり、スタンバイ状態となる。

このような書き込み動作によれば、以下のような効果が得られる。
タイミングｔ３６〜ｔ４０では、メインワード線選択信号ｍｗｌｚ、信号ｗｄｘ、非選択ワード線に対応した信号ｑｗｄｚ、ワード線ＷＬ１の電圧ｗｌが、大きな正の電圧となる電圧ｖＰＧＭとなっている。このとき、メインワード線選択信号ｍｗｌｘ、選択ワード線に対応した信号ｑｗｄｚが負の電圧ｖＲＤから、接地電位ｖｓｓに上がっている。これにより、反転回路３６−１のｐＭＯＳ３６ａ，３６ｂ、ｎＭＯＳ３６ｃ，３６ｄや、駆動回路３７−１のｐＭＯＳ３７ａ、ｎＭＯＳ３７ｂに、１０Ｖ程度以上の大きな電圧がかかることが抑制され、耐圧違反の発生が抑制される。

また、ｐｃｈ型のメモリセルＭ１１〜Ｍｎｍでは、ソース／ドレインがｐ型領域となるため、ソース／ドレインの電圧がｎウェルの電圧よりも大幅に大きいと、フォワードバイアスにより大きな基板電流が流れてしまう。本実施の形態では、タイミングｔ３３〜３５に示されているように、メモリセルＭ１１〜Ｍｎｍのｎウェルに供給される信号ｖｎｗの電圧が上昇してから、メモリセルＭ１１〜Ｍｎｍのソースに供給される信号ｓｌの電圧が上がる。また、その後、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１（メモリセルＭ１１のドレイン電圧）が上がるように制御されている。このため、フォワードバイアスの発生を抑制できる。

また、大きい電圧で論理反転を行うような制御（このような制御はホットスイッチと呼ばれることもある）が行われると、メモリセルＭ１１〜Ｍｎｍが劣化する可能性がある。本実施の形態では、ワード線ＷＬ１の電圧ｗｌを、接地電位ｖｓｓからいきなり書き込み用の電圧ｖＰＧＭに上げず、タイミングｔ３２〜ｔ３６のように、電圧ｖＰＧＭよりも低いＨレベルの電圧（電源電圧ｖｄｄ）に上げる。これにより、メモリセルＭ１１が選択状態になる。その後、電圧ｗｌが電圧ｖＰＧＭに上がるように制御されているため、ホットスイッチの発生が抑制される。また、タイミングｔ４０〜ｔ４１のように、電圧ｗｌを下げるときも同様に、電圧ｖＰＧＭから電源電圧ｖｄｄに下げてから、接地電位ｖｓｓに下げていることで、ホットスイッチの発生が抑制される。

さらに、タイミングｔ３７で信号ｓｅｃｙ１を下げて、ローカルビット線ｌｂｌ１をフローティング状態（非選択状態）としているときに、ｎウェルを電圧ｖＮＷに昇圧することで、電圧ＬＢＬ１を上昇させている。これにより、電圧ＬＢＬ１をチャージポンプ回路で昇圧するのと比較して動作電流を抑制しながら、プログラムディスターブが回避される。

（消去動作）
図１８は、消去動作時の半導体記憶装置の各部の信号の一例の様子を示すタイミングチャートである。

消去動作はセクタ３０−１，３０−２ごとに行われる。以下では、セクタ３０−１に対して消去動作が行われる例を説明する。
図１７に示した例と同様に、相補のメインワード線選択信号ｍｗｌｘ（波形ｗ１０），ｍｗｌｚ（波形ｗ１１）、信号ｑｗｄｚ（波形ｗ１２）、信号ｗｄｘ（波形ｗ１３）の様子が示されている。さらに、ｖｐｇｓｗ回路３４ｄから出力される信号ｖｐｇ（波形ｗ１４）、ワード線ＷＬ１〜ＷＬｎの電圧ｗｌの様子が示されている。また、信号ｖｎｗ、信号ｓｌ、ｓｅｃｙｄｒｖ回路１０８から出力される信号ｓｅｃｙ１−ｍ、ｗｇｔｄｒｖ回路１０９から出力される信号ｓｐｒｐｇｍ０ｚ、制御信号生成部３４−１から出力される信号ｓｒｄ０ｚの様子が示されている。また、ライトグローバルデータバスＷＧＢＬの電圧ｗｇｂｌ、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１の様子が示されている。

消去動作の際、セクタ３０−１の全ワード線に対応したメインワード線選択信号ｍｗｌｘ，ｍｗｌｚは同じ値で固定される。すなわち、波形ｗ１０で示されるメインワード線選択信号ｍｗｌｘはＨレベル（電源電圧ｖｄｄ）、波形ｗ１１で示されるメインワード線選択信号ｍｗｌｚはＬレベル（電圧ｖＲＤ）を維持する。また、ｑｗｄｅｃ回路３４ａは、セクタ３０−１の各ワード線ＷＬ１〜ＷＬｎに対応した全ての信号ｑｗｄｚをＬレベル（電圧ｖＲＤ）に維持する。

タイミングｔ５０では、ｓｅｃｙｄｒｖ回路１０８は、図４に示したようなセクタセレクタ３２−２のｎＭＯＳ３２ａ−１〜３２ａ−ｍのゲートに入力する信号ｓｅｃｙ１−ｍをＨレベル（電圧ｖｉｉ）からＬレベル（接地電位ｖｓｓ）に下げる。また、制御信号生成部３４−１は、図４に示したようなローカルＳ／Ａ３１−２のｎＭＯＳ３１ｄのゲートに入力する信号ｓｒｄ０ｚを、Ｈレベル（電圧ｖｉｉ）からＬレベル（接地電位ｖｓｓ）に下げる。また、アンプ／Ｙデコーダ３３は、ライトグローバルデータバスＷＧＢＬの電圧ｗｇｂｌをＬレベル（電圧ｖｐｒ）からＨレベル（電源電圧ｖｄｄ）にする。信号ｓｐｒｐｇｍ０ｚは、Ｌレベル（接地電位ｖｓｓ）のままである。

また、タイミングｔ５０において、ｗｄｘｄｒｖ回路３４ｅは、波形ｗ１３で示されている信号ｗｄｘをＬレベル（電圧ｖＲＤ）からＨレベル（電源電圧ｖｄｄ）に上げ始める。

このとき、メインワード線選択信号ｍｗｌｘがＨレベル、メインワード線選択信号ｍｗｌｚがＬレベルであることから、図４に示したような反転回路３６−１のｐＭＯＳ３６ａとｎＭＯＳ３６ｃがオフ、ｐＭＯＳ３６ｂとｎＭＯＳ３６ｄがオンしている。これにより、ｐＭＯＳ３６ｂ、ｎＭＯＳ３６ｄに入力される信号ｗｄｘがＨレベルとなると（タイミングｔ５１）、駆動回路３７−１のｐＭＯＳ３７ａがオフ、ｎＭＯＳ３７ｂがオンする。そのため、ワード線ＷＬ１の電圧は、ｎＭＯＳ３７ｂに入力される信号ｖｎｇの電圧となる。同様に、セクタ３０−１の他のワード線も、信号ｖｎｇの電圧となる。

信号ｖｎｇは、図１４に示したように、ｖｎｇｓｗ回路１０３から駆動回路３７−１に供給される。消去開始時には、信号ｖｎｇは電圧ｖＲＤとなる。そのため、セクタ３０−１の全てのワード線ＷＬ１〜ＷＬｎの電圧ｗｌは電圧ｖＲＤとなる。

全てのワード線ＷＬ１〜ＷＬｎの電圧ｗｌが電圧ｖＲＤとなると、ｖｐｇｓｗ回路３４ｄは、Ｈレベル（電源電圧ｖｄｄ）であった信号ｖｐｇをＬレベル（接地電位ｖｓｓ）に下げていく（タイミングｔ５２）。また、ｗｄｘｄｒｖ回路３４ｅは、信号ｗｄｘをＨレベルからＬレベル（接地電位ｖｓｓ）に下げていく（タイミングｔ５３）。

その後、タイミングｔ５４で、信号ｖｎｗ，ｓｌが電源電圧ｖｄｄから電圧ｖＰＧＭに上げられ、信号ｖｎｇが電圧ｖＥＲＳ（たとえば、−９．３Ｖ程度）になる。これにより、電圧ｖＥＲＳの消去パルスがワード線ＷＬ１〜ＷＬｎに印加され、消去が開始され、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１は、電圧ｖＰＧＭとなる。セクタ３０−１内の他のローカルビット線も同様である。

タイミングｔ５５では、ａｒｖｓｓ回路１０４は、信号ｓｌを徐々に電源電圧ｖｄｄに下げていく。これにより、カップリングによるメモリセルＭ１１〜Ｍｎｍのコントロールゲートの耐圧違反の発生が抑制される。

信号ｓｌが電源電圧ｖｄｄに下がると、ｓｅｃｙｄｒｖ回路１０８は、信号ｓｅｃｙ１−ｍを電圧ｖｉｉに戻す（タイミングｔ５６）。
その後、信号ｖｎｇが電圧ｖＲＤに戻ることにより、ワード線ＷＬ１〜ＷＬｎも図１８のようにディスチャージされ、電圧ｖＲＤに上がっていく（タイミングｔ５７）。このとき、信号ｖｎｗも電源電圧ｖｄｄに下がり、信号ｓｐｒｐｇｍ０ｚは電圧ｖｉｉに上がる。これにより、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１は、ライトグローバルデータバスＷＧＢＬの電圧ｗｇｂｌ（タイミングｔ５７では電源電圧ｖｄｄ）＋ｖｔ（メモリセルの閾値電圧）となる。セクタ３０−１内の他のローカルビット線も同様である。

その後、ｖｐｇｓｗ回路３４ｄは、信号ｖｐｇを電源電圧ｖｄｄに戻す（タイミングｔ５８）。またタイミングｔ５９において、ｗｄｘｄｒｖ回路３４ｅは、信号ｗｄｘを電源電圧ｖｄｄから電圧ｖＲＤに下げ始める。すると、ワード線ＷＬ１〜ＷＬｎは、信号ｖｐｇの電圧である電源電圧ｖｄｄに上昇していく。ワード線ＷＬ１〜ＷＬｎが電源電圧ｖｄｄに上昇した後、信号ｓｐｒｐｇｍ０ｚがＬレベルに下げられる（タイミングｔ６０）。

そして、タイミングｔ６１で、信号ｖｎｗは電源電圧ｖｄｄになり、信号ｓｒｄ０ｚは電圧ｖｉｉになり、電圧ｗｇｂｌは電圧ｖｐｒとなり、ローカルビット線ｌｂｌ１の電圧ＬＢＬ１は電源電圧ｖｄｄとなり、スタンバイ状態となる。

このような消去動作によれば、以下のような効果が得られる。
タイミングｔ５４〜ｔ５７のように、大きな負の電圧となる電圧ｖＥＲＳの消去パルスがワード線ＷＬ１〜ＷＬｎに印加されるときに、信号ｖｐｇ，ｗｄｘは接地電位ｖｓｓとなっている。これにより、信号ｖｐｇが入力されるｐＭＯＳ３７ａの一方の入出力端子は接地電位ｖｓｓとなり、反転回路３６−１は、駆動回路３７−１のｐＭＯＳ３７ａ、ｎＭＯＳ３７ｂのゲートを接地電位ｖｓｓにする。そのため、ｐＭＯＳ３７ａ、ｎＭＯＳ３７ｂに１０Ｖ程度以上の大きな電圧がかかることが抑制され、耐圧違反の発生が抑制される。

また、ｐｃｈ型のメモリセルＭ１１〜Ｍｎｍでは、ソース／ドレインがｐ型領域となるため、ソース／ドレインの電圧がｎウェルの電圧よりも大幅に大きいと、フォワードバイアスにより大きな基板電流が流れてしまう。本実施の形態では、タイミングｔ５５〜５７に示されているように、メモリセルＭ１１〜Ｍｎｍのｎウェルに供給される信号ｖｎｗの電圧を下げるよりも先に、メモリセルＭ１１〜Ｍｎｍのソースに供給される信号ｓｌの電圧が下がっている。このため、フォワードバイアスの発生を抑制できる。

また、ローカルビット線ｌｂｌ１〜ｌｂｌｍの電圧が大きい状態で、信号ｓｅｃｙの電圧を接地電位ｖｓｓから電圧ｖｉｉに論理反転すると、ホットスイッチによりｎＭＯＳ３２ａ−１〜３２ａ−ｍが劣化する可能性がある。本実施の形態では、ローカルビット線ｌｂｌ１〜ｌｂｌｍの電圧がセルトランジスタを介してソースからディスチャージされ電源電圧ｖｄｄ＋ｖｔに下がったあとで、タイミングｔ５６〜ｔ６０で、信号ｓｅｃｙ１−ｍ，ｓｐｒｐｇｍ０ｚをＨレベルとして、ローカルビット線ｌｂｌ１〜ｌｂｌｍをライトグローバルデータバスＷＧＢＬに接続している。これにより、電圧ＬＢＬ１（メモリセルＭ１１のドレイン電圧）が電源電圧ｖｄｄ＋ｖｔに下げられた状態で、信号ｓｅｃｙの論理反転が行われるので、ホットスイッチの発生が抑制される。

（変形例）
図１９は、第２の実施の形態の半導体記憶装置の一変形例を示す図である。図４に示した要素と同じものについては、同一符号を付している。図１９では、反転回路３６−１と駆動回路３７−１の間にインバータ１１０，１１１が接続されている。

インバータ１１０には、Ｈ側の電圧として信号ｖｐｘの電圧が印加され、Ｌ側の電圧として信号ｖｎｘの電圧が印加されている。
インバータ１１１のｐＭＯＳ１１１ａの一方の入出力端子は、制御信号生成部３４−１及び自身のバックゲートに接続されている。ｐＭＯＳ１１１ａの他方の入出力端子は、ｎＭＯＳ１１１ｂの一方の入出力端子及び、駆動回路３７−１のｐＭＯＳ３７ａとｎＭＯＳ３７ｂのゲートに接続されている。ｎＭＯＳ１１１ｂの他方の入出力端子は、自身のバックゲートに接続されている。ｎＭＯＳ１１１ｂの他方の入出力端子には、信号ｖｎｘの電圧が印加される。ｐＭＯＳ１１１ａとｎＭＯＳ１１１ｂのゲートは、インバータ１１０の出力端子に接続されている。

インバータ１１１において、ｐＭＯＳ１１１ａには、制御信号生成部３４−１から、ワード線ＷＬ１を選択するデコード信号が入力される。一方、反転回路３６−１には、前述したｑｗｄｅｃ回路３４ｅから、ワード線ＷＬ１〜ＷＬｎで共通とした信号ｑｗｄｚが入力される。

すなわち、図１９に示されている回路では、図４に示したものと異なり、ワード線ＷＬ１〜ＷＬｎのデコード信号を入力する回路部（インバータ１１１）が設けられている。
このような回路でも、第２の実施の形態の半導体記憶部と同様の処理を行える。ただ、回路面積や、ワード線の駆動スピードという観点から、反転回路３６−１に動作制御信号及びワード線を選択するデコード信号として機能する信号ｑｗｄｚを入力するようにした図４の半導体記憶装置の方が望ましい。

以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 半導体記憶装置
２ メモリセル部
３ ワード線駆動回路
３ａ ｐＭＯＳ
３ｂ ｎＭＯＳ
４ 反転回路
５ 動作制御回路
６ ワード線選択回路
Ｍ１１〜Ｍｍｎ メモリセル
ＢＬ１〜ＢＬｍ ビット線
ＳＬ ソース線
ＷＬ１〜ＷＬｎ ワード線

Claims (9)

1. ｐチャネル型のメモリセルと、前記メモリセルに接続されたワード線を有するメモリセル部と、
   前記ワード線に第１電圧を供給する第１のトランジスタと、前記ワード線に、前記第１電圧より低い第２電圧を供給する第２のトランジスタを有するワード線駆動回路と、
   前記第１のトランジスタと前記第２のトランジスタを制御し、書き込み動作時と読み出し動作時で、前記ワード線の電圧を前記第１電圧と前記第２電圧とで切り替える反転回路と、
   を有し、
   書き込み動作時に、前記ワード線の電圧を昇圧する際に、当該電圧が印加される前記第１のトランジスタ及び前記第２のトランジスタのゲート電圧を負の電圧から引き上げることを特徴とする半導体記憶装置。
2. 前記反転回路は、前記ワード線ごとの動作制御信号を受け、前記動作制御信号に基づいて、前記ワード線駆動回路が駆動する前記ワード線を選択し、前記第１のトランジスタと前記第２のトランジスタを制御することを特徴とする請求項１に記載の半導体記憶装置。
3. 書き込み動作時に、前記ワード線に第３電圧を印加して前記ワード線を選択状態にし、その後、前記第３電圧より大きい第４電圧を印加して書き込みを開始することを特徴とする請求項１または２に記載の半導体記憶装置。
4. 書き込み終了後、前記ワード線の電圧を前記第４電圧から前記第３電圧に下げ、その後、前記第３電圧より低い第５電圧に下げて、前記ワード線を非選択状態にすることを特徴とする請求項３に記載の半導体記憶装置。
5. 書き込み動作時に、前記メモリセルのｎウェル、ソース及びドレインに印加される電圧の昇圧を、前記ｎウェル、前記ソース、前記ドレインの順で行うことを特徴とする請求項１乃至４の何れか一項に記載の半導体記憶装置。
6. 前記ｎウェル、前記ソース及び前記ドレインに印加される電圧の昇圧後に、前記メモリセルに接続されたビット線を非選択とした状態で、前記ｎウェルの電圧をさらに昇圧して書き込みを行うことを特徴とする請求項５に記載の半導体記憶装置。
7. 消去動作終了時に、前記メモリセルのｎウェルの電圧を下げるよりも先に、前記メモリセルのソースの電圧を下げることを特徴とする請求項１乃至６の何れか一項に記載の半導体記憶装置。
8. 消去動作時に前記メモリセルのドレインに印加される電圧を、消去動作終了時に下げてから、前記ワード線の電圧を上昇させることを特徴とする請求項１乃至７の何れか一項に記載の半導体記憶装置。
9. 消去動作時に、前記ワード線の電圧を降圧する際に、当該電圧が印加される前記第１のトランジスタ及び前記第２のトランジスタのゲート電圧を正の電圧から引き下げることを特徴とする請求項１乃至８の何れか一項に記載の半導体記憶装置。
   
   
   

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