JP4843193B2 - フラッシュメモリ装置およびその装置のコラム選択トランジスタのストレステスト方法 - Google Patents

Description

本発明はフラッシュメモリ装置に関するものであり、特に、全てのコラム選択トランジスタを選択することができるコラムプリデコーダを有するフラッシュメモリ装置とそのストレステスト方法に関するものである。

不揮発性メモリ装置のうちフラッシュメモリ装置は、オンボード(ｏｎ ｂｏａｒｄ)上で書き込みと消去動作が可能な高密度の情報貯蔵装置である。フラッシュメモリセルは選択ゲート、フローティングゲート、ソース及びドレインを含む一つのＦＥＴ(Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ)で構成される。情報はフラッシュメモリセルのしきい値電圧(ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ)Ｖｔの変化により発生するフローティングゲート上のチャージ量の変動によりフラッシュメモリセルに貯蔵される。フラッシュメモリ装置は大きく分けてＮＡＮＤフラッシュメモリ装置とＮＯＲフラッシュメモリ装置の２つがある。ＮＡＮＤフラッシュメモリ装置は大容量情報貯蔵装置として使用され、ＮＯＲフラッシュメモリ装置は高速データ処理のための情報貯蔵装置として使用される。

ＮＯＲフラッシュメモリセルは一般的に、二つの状態、すなわち“プログラムされた”と“消去された”状態を有する。ＮＯＲフラッシュメモリセルがプログラムされれば、余剰電子がフローティングゲート上にトラップされ、しきい値電圧Ｖｔが上がって、選択されたフラッシュメモリセルはドレイン−ソース電流が流れない。フラッシュメモリセルがプログラムされた状態をロジック“０”という。フラッシュメモリセルが消去されれば、フローティングゲート上に余剰電子が少ないとか無くて、フラッシュメモリセルは多くのソース−ドレイン電流が流れる。フラッシュメモリセルが消去された状態をロジック“１”という。

図１は一般的なＮＯＲフラッシュメモリ装置を示す図である。これを参照すると、ＮＯＲフラッシュメモリ装置１００は、アドレスバッファ１１０、ロウプリデコーダ１２０、ロウデコーダ１３０、セルアレイ１４０、コラムプリデコーダ１５０、コラムデコーダ１６０、及びセンスアンプ１７０を含む。セルアレイ１４０において、ワードラインＷＬｉとビットラインＢＬｉの交差点にはフラッシュメモリセルが配列される。アドレスバッファ１１０はフラッシュメモリセルをプログラムまたは消去するために外部からアドレス信号ＡＤＤＲを入力して、ロウアドレスＲｏｗＡｄｄとコラムアドレスＣｏｌＡｄｄを出力する。ロウプリデコーダ１２０は入力されるロウアドレスＲｏｗＡｄｄをデコーディングしてロウ選択信号ＲｏｗＳｅｌを発生する。ロウデコーダ１３０はロウ選択信号ＲｏｗＳｅｌに応答して所定のワードラインＷＬｉをイネーブルさせ、フラッシュメモリ装置１００の動作モードに従ってワードラインＷＬｉを所定の電圧レベルに駆動する。ワードラインＷＬｉはプログラムモードである時に１０Ｖ程度の電圧レベルに、消去モードである時に−１０Ｖ程度の電圧レベルに、そして読み出しモードである時に４．５Ｖ程度の電圧レベルに駆動される。

コラムプリデコーダ１５０は、入力されるコラムアドレスＣｏｌＡｄｄをデコーディングして、コラム選択信号ＣｏｌＳｅｌ１［ｍ：０］、ＣｏｌＳｅｌ２［ｎ：０］を発生する。コラムデコーダ１６０はコラム選択信号ＣｏｌＳｅｌ１［ｍ：０］、ＣｏｌＳｅｌ２［ｎ：０］)に応答して所定のビットラインＢＬｉを選択し、選択されたビットラインＢＬｉをデータラインＤＬｉを通じてセンスアンプ１７０と連結させる。説明の便宜のために、１６本のビットライン(ＢＬｉ、 ｉ＝０〜１５)が例として記述される。一つの第１コラム選択信号ＣｏｌＳｅｌ１［ｍ：０］は４本のビットラインＢＬｉを選択し、一つの第２コラム選択信号ＣｏｌＳｅｌ２［ｎ：０］)は第１コラム選択信号ＣｏｌＳｅｌ１［ｍ：０］により選択された４本のビットラインＢＬｉのうち一つを選択してデータラインＤＬｉと連結させる。

図２はコラムプリデコーダ１５０の具体的な回路図を示す図である。これを参照すると、コラムプリデコーダ１５０はコラムアドレスＣｏｌＡｄｄ［３：０］を入力して第１ コラム選択信号ＣｏｌＳｅｌ１［３：０］と第２コラム選択信号ＣｏｌＳｅｌ２［３：０］を選択的に発生する。第１及び第２コラムアドレスＣｏｌＡｄｄ［０］、ＣｏｌＡｄｄ［１］はデコーディングブロック２００を通じてデコーディングされて、一つのレベルシフト２０２、２０４、２０６、２０８を駆動する。レベルシフト２０２、２０４、２０６、２０８は図３のように構成され、ローレベルの入力信号ＩＮに応答して出力ＯＵＴに１０Ｖ程度の高電圧ＨＶを発生する。レベルシフト２０２、２０４、２０６、２０８の出力である高電圧ＨＶの第１コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]の各々は、ビットラインＢＬｉと連結される第１段のトランジスタ(図１の１６１)のうち４個のトランジスタをターンオンさせる。一方、第３及び第４コラムアドレスＣｏｌＡｄｄ［２］、 ＣｏｌＡｄｄ[３]はデコーディングブロック２１０とレベルシフト２１２、２１４、２１６、２１８を通じて高電圧ＨＶの第２コラム選択信号ＣｏｌＳｅｌ２［０］、ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]を発生する。高電圧の第２コラム選択信号ＣｏｌＳｅｌ２［０］、ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]は第２群のトランジスタ（図１の１６２）を制御して、第１コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]によりターンオンされた４個のトランジスタと連結される４本のビットライン(図１のＢＬｉ)のうち一つを選択して一つのデータラインＤＬｉと連結させる。

さて、フラッシュメモリ装置(図１の１００)がプログラムモードである時に、プログラムタイプに従って選択されるメモリセルのビットラインに５Ｖ乃至０Ｖ程度の電圧が印加され、非選択のメモリセルのビットラインに０Ｖが印加される。この時に、非選択のメモリセルのビットラインと連結される第１段のトランジスタ１６１内のトランジスタＭＦのバイアス状態は、図４に示すように、第１コラム選択信号ＣｏｌＳｅｌ１［０］が連結されるゲートに１０Ｖ程度の高電圧ＨＶが、そしてビットラインＢＬ０が連結されるソースに０Ｖ電圧が印加される。これによって、ＭＦトランジスタのゲートとソースとの間に１０Ｖの電圧がかかるようになる。また、非選択のメモリセルと連結されるデータラインＤＬ０に０Ｖの電圧が印加されるので、第２段トランジスタ１６２内のトランジスタＭＳのバイアス状態は、図５に示すように、第２コラム選択信号ＣｏｌＳｅｌ２［０］が連結されるゲートに１０Ｖ程度の高電圧が印加され、データラインＤＬ０が連結されるドレインに０Ｖが印加される。この状態はプログラムが終了するまで続いて維持され、ＭＦトランジスタとＭＳトランジスタのゲート酸化膜ストレスを発生させる。

また、消去モードである時には、バルク（ｂｕｌｋ）に９Ｖ程度の電圧が印加されてビットラインにカップリングされる。この時に、第１及び第２コラム選択信号ＣｏｌＳｅｌ１［ｍ：０］、ＣｏｌＳｅｌ２［ｎ：０］は０Ｖに印加される。これによって、第１段トランジスタ１６１のゲートに０Ｖ 電圧が、そしてソースに９Ｖのカップリング電圧が印加されて、第１段トランジスタ１６１のゲート酸化膜ストレスが生じる。

このようなゲート酸化膜のストレスはプログラム動作と消去動作を繰り返して実行する間、ゲート酸化膜を劣化させてトランジスタ不良を誘発する。これは最終的にフラッシュメモリ装置の不良を意味する。このようなゲート酸化膜劣化により発生するトランジスタ不良を初期に発生させることができる方案が求められる。

ところで、図２のコラムプリデコーダ１５０により発生される第１及び第２コラム選択信号ＣｏｌＳｅｌ１［ｍ：０］、ＣｏｌＳｅｌ２［ｎ：０］は１回に一度ずつ高電圧を印加するので、コラムデコーダ(図１の１６０)内の第１段及び第２段トランジスタ１６１，１６２にストレスを加えてトランジスタ不良を発生させるには、テスト時間があまりにも多く所要される問題点がある。

したがって、ストレステスト時間を減らすことができるコラムプリデコーダを有するフラッシュメモリ装置が求められる。

本発明の目的は、ストレステスト時間を減らすことができるコラムプリデコーダを有するフラッシュメモリ装置を提供することにある。

本発明の他の目的は、前記フラッシュメモリ装置のストレステスト方法を提供することにある。

上述の目的を達成するために、本発明は、フラッシュメモリセルと連結される複数本のビットラインのうち所定のビットラインを選択するコラム選択トランジスタを制御するコラムプリデコーダを有するフラッシュメモリ装置において、コラムプリデコーダは、全コラム選択信号を入力するバッファ部と、バッファ部の出力とコラムアドレスをデコーディングするデコーダ部と、デコーダ部の出力に応答してコラム選択トランジスタのゲートに印加されるコラム選択信号の電圧レベルを可変させるレベルシフトとを含む。ストレステスト時、コラム選択信号全部に１０Ｖ以上の高電圧を印加して、ビットライン電圧レベルが一定の電圧、例えば、接地電圧レベルであるコラム選択トランジスタに対してストレステストが実施される。

バッファ部は、望ましくは、全コラム選択信号を入力するインバータで構成され、デコーダ部の各々はバッファ部の出力とコラムアドレスを入力するＮＡＮＤゲートで構成される。レベルシフトは、高電圧にソースが連結され、ゲートが相手ドレインに各々交差連結される第１及び第２ＰＭＯＳトランジスタと、デコーダ部の出力を入力するインバータと、第１ＰＭＯＳトランジスタのドレインと接地電圧との間に連結され、インバータの出力でゲーティングされる第１ＮＭＯＳトランジスタと、第２ＰＭＯＳトランジスタのドレインと接地電圧との間に連結され、デコーダ部の出力でゲーティングされ、第２ＰＭＯＳトランジスタのドレインと連結されたドレインからコラム選択信号を発生する第２ＮＭＯＳトランジスタとを含む。

さらに、フラッシュメモリ装置は、コラム選択トランジスタを所定の段に分けるコラムデコーダをさらに含み、コラムデコーダは、一群のコラム選択信号に応答してビットラインのうち少なくとも二つ以上のビットラインを選択する第１段のコラム選択トランジスタと、他の一群のコラム選択信号に応答して第１段のコラム選択トランジスタにより選択されたビットラインのうち所定のビットラインを選択してデータラインに連結させる第２段のコラム選択トランジスタとを含む。

上述の他の目的を達成するために、本発明は、フラッシュメモリセルと連結される複数本のビットラインのうち所定のビットラインを選択するコラム選択トランジスタを有するフラッシュメモリ装置のストレステスト方法において、全コラム選択信号を活性化させる段階と、全コラム選択信号の活性化に応答してコラム選択トランジスタのゲートに１０Ｖ以上の高電圧を印加する段階と、全コラム選択信号の非活性化に応答して入力されるコラムアドレスをデコーディングして、コラム選択トランジスタを選択的にターンオンさせる段階とを含む。望ましくは、一定の電圧、例えば接地電圧レベルであるビットラインと連結されるコラム選択トランジスタに対してストレステストが実施される。

本発明のコラムプリデコーダによると、コラム選択トランジスタを全部選択し、そのゲートに高電圧を印加してストレステストを実行することができるので、ストレステスト時間を減らすことができる。

以下、本発明の実施の形態を図６及び図７を参照して具体的に説明する。

図６は本発明の一実施の形態によるフラッシュメモリ装置を示す図である。これを参照すると、フラッシュメモリ装置５００は図１のフラッシュメモリ装置１００と比較してコラムプリデコーダ５１０のみに差があり、残りの構成要素はほとんど同一である。同一部分は同一符号を付してその説明を省略する。コラムプリデコーダ５１０はコラムアドレスＣｏｌＡｄｄと全コラム選択信号ＡｌｌＣｏｌＳｅｌに応答して選択的に、または全てのコラム選択信号ＣｏｌＳｅｌ１［ｍ：０］、ＣｏｌＳｅｌ２［ｎ：０］を発生する。コラムプリデコーダ５１０は図７に具体的に示す。

図７を参照すると、コラムプリデコーダ５１０はバッファ部６１０、デコーダ部６２０、６３０、及びレベルシフト２０２、２０４、２０６、２０８、２１２、２１４、２１６、２１８を含む。レベルシフト２０２、２０４、２０６、２０８、２１２、２１４、２１６、２１８の詳細は図３のレベルシフトと同一である。すなわち、レベルシフトは、高電圧ＨＶにソースが連結され、ゲートが相手ドレインに各々交差連結される第１及び第２ＰＭＯＳトランジスタ３１，３２と、前記デコーダ部６２０，６３０の出力を入力するインバータ３３と、前記第１ＰＭＯＳトランジスタ３１のドレインと接地電圧との間に連結され、前記インバータ３３の出力でゲーティングされる第１ＮＭＯＳトランジスタ３４と、前記第２ＰＭＯＳトランジスタ３２のドレインと前記接地電圧との間に連結され、前記デコーダ部６２０，６３０の出力でゲーティングされ、前記第２ＰＭＯＳトランジスタ３２のドレインと連結されたドレインから前記コラム選択信号を発生する第２ＮＭＯＳトランジスタ３５とを具備してなる。

バッファ部６１０は全コラム選択信号ＡｌｌＣｏＳｅｌを入力するインバータで構成される。全コラム選択信号ＡｌｌＣｏＳｅｌがハイレベルに活性化されれば、バッファ部６１０の出力はローレベルになる。デコーダ部６２０、６３０は複数のＮＡＮＤゲートでなり、コラムアドレスＣｏｌＡｄｄ［０］、ＣｏｌＡｄｄ［1］、ＣｏｌＡｄｄ［２］、ＣｏｌＡｄｄ［3］とバッファ部６１０の出力とを組み合わせる。デコーダ部６２０、６３０の出力はレベルシフト２０２、２０４、２０６、２０８、２１２、２１４、２１６、２１８を通じて第１及び第２コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]、ＣｏｌＳｅｌ２［０］、 ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]として出力される。

バッファ部６１０の出力がローレベルであれば、デコーダ部６２０、６３０の出力が全部ローレベルになり、レベルシフト２０２、２０４、２０６、２０８、２１２、２１４、２１６、２１８の出力に高電圧ＨＶの第１及び第２コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]、ＣｏｌＳｅｌ２［０］、ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]が発生される。高電圧の第１及び第２コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]、ＣｏｌＳｅｌ２［０］、ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]は、以後、図６のコラムデコーダ１６０内のコラム選択トランジスタ１６１、１６２のゲートに印加されてコラム選択トランジスタ１６１、１６２をターンオンさせる。コラム選択トランジスタ１６１、１６２は望ましくはＮＭＯＳトランジスタで構成され、高電圧は電源電圧以上の電圧レベルで外部から直接供給することができる。これはコラム選択トランジスタ１６１、１６２の全部に対してストレス印加テストを１回に実行することができるということを意味する。但し、この時、０ＶのビットラインＢＬｉと連結されるコラム選択トランジスタに対してストレステストが実施される。

一方、全コラム選択信号ＡｌｌＣｏＳｅｌがローレベルに非活性化されれば、バッファ部６１０の出力はハイレベルになる。バッファ部６１０の出力がハイレベルになると、デコーダ部６２０、６３０は図２のデコーダ部（デコーディングブロック２００、２１０）と同一に動作する。その結果、第１及び第２コラムアドレスＣｏｌＡｄｄ［０］、ＣｏｌＡｄｄ［１］はデコーダ部６２０を通じてデコーディングされて、一つのレベルシフト２０２、２０４、２０６、２０８を駆動する。レベルシフト２０２、２０４、２０６、２０８は１０Ｖ程度の高電圧ＨＶを発生する。レベルシフト２０２、２０４、２０６、２０８の出力である高電圧ＨＶの第１コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]の各々は、ビットラインＢＬｉと連結される第１段のコラム選択トランジスタ(図６の１６１)のうち４個のトランジスタをターンオンさせる。また、第３及び第４コラムアドレスＣｏｌＡｄｄ［２］、ＣｏｌＡｄｄ[３]はデコーダ部６３０とレベルシフト２１２、２１４、２１６、２１８を通じて高電圧ＨＶの第２コラム選択信号ＣｏｌＳｅｌ２［０］、ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]を発生する。高電圧の第２コラム選択信号ＣｏｌＳｅｌ２［０］、ＣｏｌＳｅｌ２［１］、ＣｏｌＳｅｌ２［２］、ＣｏｌＳｅｌ２[３]は、第１コラム選択信号ＣｏｌＳｅｌ１［０］、ＣｏｌＳｅｌ１［１］、ＣｏｌＳｅｌ１［２］、ＣｏｌＳｅｌ１[３]によりターンオンされた４個のコラム選択トランジスタと連結される４本のビットライン（図６のＢＬｉ）のうち一つを選択して一つのデータラインＤＬｉと連結させる。

ここで、コラム選択信号として印加される高電圧は外部から直接印加することもでき、その電圧レベルは可変的とすることができる。

したがって、本発明のコラムプリデコーダによると、コラム選択トランジスタを同時に全部選択して、ストレステストを実行することができるので、ストレステスト時間を減らすことができる。

以上、本発明の実施の形態を記述したが、これは例示的なものに過ぎず、本発明の技術的思想及び範囲を制限または限定するものではない。本実施の形態では１０Ｖ程度のコラム選択信号と０Ｖ程度のビットラインに連結されるコラム選択トランジスタに対してストレステストが実施される場合に対して記述しているが、一定の電圧レベルが印加されるコラム選択トランジスタに対して多様にストレステストをすることができることは勿論である。本発明の思想と範囲を逸脱しない限度内で多様な変化及び変更が可能であることは勿論である。

一般的なフラッシュメモリ装置を示す図である。 図１のコラムプリデコーダを具体的に示す図である。 レベルシフトを具体的に示す図である。 コラム選択トランジスタＭＦのストレス形態を示す図である。 コラム選択トランジスタＭＳのストレス形態を示す図である。 本発明の一実施の形態によるフラッシュメモリ装置を示す図である。 本発明の一実施の形態による図６のコラムプリデコーダを具体的に示す図である。

符号の説明

１４０ フラッシュメモリセルアレイ
１６０ コラムデ コーダ
１６１，１６２ コラム選択トランジスタ
５００ フラッシュメモリ装置
５１０ コラムプリデコーダ
６１０ バッファ部
６２０ デコーダ部
２０２，２０４，２０６，２０８，２１２，２１４，２１６，２１８ レベルシフト

Claims (12)

1. フラッシュメモリセルと連結される複数本のビットラインのうち所定のビットラインを選択するコラム選択トランジスタを制御するコラムプリデコーダを有するフラッシュメモリ装置において、前記コラムプリデコーダは、
   ストレステスト時には活性化され、非テスト時には非活性化される全コラム選択信号を入力するバッファ部と、
   前記バッファ部の出力とコラムアドレスとを入力し、前記コラムアドレスをデコーディングするデコーダ部と、
   前記デコーダ部の出力に応答して選択された前記コラム選択トランジスタのゲートに高電圧を印加するようにコラム選択信号の電圧レベルを可変させるレベルシフトとを具備し、
   前記コラム選択トランジスタの前記ストレステスト時、活性化された前記全コラム選択信号に応答して前記コラム選択信号の全部に高電圧を印加し、
   このとき、前記複数本のビットラインは接地電圧レベルに設定されることを特徴とするフラッシュメモリ装置。
2. 前記バッファ部は、
   前記全コラム選択信号を入力するインバータで構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記デコーダ部の各々は、
   前記バッファ部の出力と前記コラムアドレスを入力するＮＡＮＤゲートで構成されることを特徴とする請求項１に記載のフラッシュメモリ装置。
4. 前記レベルシフトは、
   高電圧にソースが連結され、ゲートが相手ドレインに各々交差連結される第１及び第２ＰＭＯＳトランジスタと、
   前記デコーダ部の出力を入力するインバータと、
   前記第１ＰＭＯＳトランジスタのドレインと接地電圧との間に連結され、前記インバータの出力でゲーティングされる第１ＮＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタのドレインと前記接地電圧との間に連結され、前記デコーダ部の出力でゲーティングされ、前記第２ＰＭＯＳトランジスタのドレインと連結されたドレインから前記コラム選択信号を発生する第２ＮＭＯＳトランジスタとを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
5. 前記フラッシュメモリ装置は、
   前記コラム選択トランジスタを所定の段に分けるコラムデコーダをさらに具備し、
   前記コラムデコーダは、
   一群の前記コラム選択信号に応答して前記ビットラインのうち少なくとも二つ以上のビットラインを選択する第１段のコラム選択トランジスタと、
   他の一群の前記コラム選択信号に応答して前記第１段のコラム選択トランジスタにより選択されたビットラインのうち所定のビットラインを選択してデータラインに連結させる第２段のコラム選択トランジスタとを具備することを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記コラム選択トランジスタは、
   ＮＭＯＳトランジスタであることを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記コラム選択信号の高電圧は、
   外部から直接供給されることを特徴とする請求項１に記載のフラッシュメモリ装置。
8. 前記コラム選択信号の高電圧は、
   電源電圧以上の電圧レベルであることを特徴とする請求項１に記載のフラッシュメモリ装置。
9. フラッシュメモリセルと連結される複数本のビットラインのうち所定のビットラインを選択するコラム選択トランジスタを有するフラッシュメモリ装置の前記コラム選択トランジスタのストレステスト方法において、ストレステスト時には、
   全コラム選択信号を活性化させる段階と、
   前記全コラム選択信号の活性化に応答して前記コラム選択トランジスタのゲートに印加されるコラム選択信号の全部に高電圧を印加し、前記コラム選択トランジスタの全てをターンオンさせ同時に前記複数本のビットラインを接地電圧レベルに設定する段階とを備え、通常動作時には、
   前記全コラム選択信号の非活性化に応答して入力されるコラムアドレスをデコーディングして、前記コラム選択トランジスタを選択的にターンオンさせ選択されたビットラインのみを接地電圧レベルに設定する段階とを具備することを特徴とするフラッシュメモリ装置のコラム選択トランジスタのストレステスト方法。
10. 前記コラム選択信号の高電圧は、
    外部から直接印加されることを特徴とする請求項９に記載のフラッシュメモリ装置のコラム選択トランジスタのストレステスト方法。
11. 前記コラム選択信号の高電圧は、
    電源電圧以上の電圧レベルであることを特徴とする請求項１０に記載のフラッシュメモリ装置のコラム選択トランジスタのストレステスト方法。
12. 前記コラム選択トランジスタは、
    ＮＭＯＳトランジスタであることを特徴とする請求項９に記載のフラッシュメモリ装置のコラム選択トランジスタのストレステスト方法。

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