JPH051040Y2 - - Google Patents
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- JPH051040Y2 JPH051040Y2 JP1985052285U JP5228585U JPH051040Y2 JP H051040 Y2 JPH051040 Y2 JP H051040Y2 JP 1985052285 U JP1985052285 U JP 1985052285U JP 5228585 U JP5228585 U JP 5228585U JP H051040 Y2 JPH051040 Y2 JP H051040Y2
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- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Read Only Memory (AREA)
Description
〔産業上の利用分野〕
本考案は、紫外線消去型PROM（以下、
EPROMと称す）に関する。 〔従来の技術〕 EPROMにおいて、あるアドレスにデータ
“０”を書込む場合、選択されたメモリーセルの
コントロールゲートおよびドレインには書込み電
圧が印加され、そのメモリーセルと共通のワード
線上のメモリーセルのコントロールゲートおよび
そのメモリーセルと共通のデイジツト線上のメモ
リーセルのドレインには書込み電圧が印加され
る。すなわち、そのとき、ドレインまたはコント
ロールゲートのみに書込み電圧が印加されるメモ
リーセルが存在する。そのメモリーセルに、デー
タ“０”が書込まれている（フローテイングゲー
トに電子が注入されている）場合、前者（ドレイ
ンにのみ書込み電圧が印加されたメモリーセル）
においてはフローテイングゲートからドレインへ
電子が流出（以下、FD散失と称す）し、後者
（コントロールゲートにのみ書込み電圧が印加さ
れたメモリーセル）においてはフローテイングゲ
ートからコントロールゲートへ電子が流出（以
下、FC散失と称す）して、ともにデータ“０”
書込み状態のメモリーセルのしきい値電圧を下げ
るという弊害が生じる。そこで、EPROMの選別
時に、FD散失およびFC散失が生じるような状況
を作り、データ“０”書込み状態のメモリーセル
のしきい値電圧の低下を調べる（以下、各々FD
散失テストおよびFC散失テストと称す）必要が
生じてきた。 しかし、従来、FC散失テスト用回路またはFD
散失テスト用回路は、特別に設けられておらず、
FD散失テストおよびFC散失テストはソフトウエ
ア対応によつて行なわれてきた。すなわち、FD
散失テストは、前記メモリーセルにデータ“０”
を書込んだ後、ある１つのワード線を書込み電圧
に引き上げ、デイジツト線の選択を制御するアド
レス入力（Ｙアドレス入力）を変化させることに
より、全デイジツト線を交互に書込み電圧に引き
上げる方法がとられており、FC散失テストは、
全メモリーセルにデータ“０”を書込んだ後、デ
ータ入力を“Ｈ”レベルにし、ワード線の選択を
制御するアドレス入力（Ｘアドレス入力）を変化
させることにより、全ワード線を交互に書込み電
圧に引き上げる方法がとられていた。 〔考案が解決しようとする問題点〕 上述した、従来のソフトウエア対応によるFD
散失テストではデイジツト線を、FC散失テスト
ではワード線を交互に書込み電圧に引き上げる必
要があり、EPROMの記憶容量の増大とともに、
それらのテストに要する時間が長くなりまた、従
来のFD散失テストにおいては、書込み電圧に引
き上げられた１つのワード線をコントロールゲー
ト入力とするメモリーセルの散失テストをするこ
とができないという欠点がある。 〔問題点を解決するための手段〕 本考案は、マトリクス状に配置されたトランジ
スタで構成されるメモリセルと、このメモリセル
に与え書込みデータが入力されるデータ入力端子
と、上記メモリセルのＸアドレスデータが入力さ
れるＸアドレス入力端子と、上記メモリセルのＹ
アドレスデータが入力されるＹアドレス入力端子
と、上記書込みデータを保持して出力するデータ
バツフアと、このデータバツフアの出力が入力さ
れ、書込み制御信号を出力して書込み信号を各デ
イジツト線に与える書込み回路と、上記Ｘアドレ
スデータを保持して出力するＸアドレスバツフア
と、上記Ｙアドレスデータを保持して出力するＹ
アドレスバツフアと、上記Ｘアドレスバツフアの
出力をデコードして上記メモリセルの各ワード線
を活性化させるＸデコーダと、上記Ｙアドレスバ
ツフアの出力をデコードして上記メモリセルの各
デイジツト線を活性化させるＹデコーダとを備え
たEPROMにおいて、 第一の制御信号が上記Ｘアドレスバツフアおよ
び上記Ｙデコーダならびに上記書込み回路に入力
され、第二の制御信号が上記Ｘデコーダおよび上
記Ｙアドレスバツフアならびに上記データバツフ
アに入力され、上記第一の制御信号の入力によ
り、上記Ｘアドレスバツフアの出力は全て活性化
するとともに、上記書込み回路の出力およびＹデ
コーダの出力は非活性化して全てのデジツト線は
非選択状態にされ、上記第二の制御信号の入力に
より、上記Ｙアドレスバツフアの出力は全て活性
化するとともに上記データバツフアの出力は活性
化されかつ上記Ｘデコーダの出力は非活性化して
全ワード線は非選択状態にされることを特徴とす
る。 〔実施例〕 本考案の実施例について図面を参照して説明す
る。 第１図は本考案によるテスト回路内蔵EPROM
の一実施例の要部回路図である。 本実施例のEPROMは、書込み電源Vppメモリ
ーセルM11〜MN1〜M1M〜MNMと、Ｎチヤネル
MOSトランジスタQ0，Q1，……，QMと、データ
入力Ｄを入力してデータｄを出力するデータバツ
フア１と、データバツフア１の出力ｄを入力し、
書込み制御信号Ｗを出力する書込み回路２と、Ｙ
アドレス入力Y1〜Ynを入力し、信号y1，1〜
yn，nを出力するＹアドレスバツフア３と、出
力信号y1，1〜yn，nをデコードしてデイジツ
ト線D1〜DMの各MOSトランジスタQ1〜QMを制
御する信号G1〜GMを出力するＹデコーダ４と、
Ｘアドレス入力X1〜Xoを入力し、信号x1，1〜
xo，oを出力するＸアドレスバツフア５と、出
力信号x1，1〜xo，oをデコードしてワード線
W1〜WNの各電位を制する信号を出力するＸデコ
ーダ６からなり、書込み回路２とＹデコーダ４と
Ｘアドレスバツフア５にはテスト信号S1が、ま
た、データバツフア１とＹアドレスバツフア３と
Ｘデコーダ６にはテスト信号S2が入力するように
なつている。なお、本実施例においてはＭ＝2m，
Ｎ＝2nの関係が成立している。 第２図はデータバツフア１および書込み回路２
の回路図である。データバツフア１はデータ入力
Ｄを反転するインバータI1と、インバータI1の出
力Dとテスト信号S2を入力するノア回路NO1と、
ノアゲートNO1の出力を反転するインバータI2か
らなり、書込み回路２はテスト信号S1を反転する
インバータI3と、インバータI2とI3の出力を入力
するナンド回路NA1と、ナント回路NA1の出力
を反転するインバータ４と、インバータI4の出力
ｗをEPROMのプログラムモードにおいて書込み
電圧Vppに引き上げる公知のVpp引き上げ回路７
からなる。 第３図はＹアドレスバツフア３の回路図であ
る。このＹアドレスバツフア３はＹアドレス入力
Yi（ｉ＝１〜ｍ）とテスト信号S2を入力するノア
回路NO2ｉと、Ｙアドレス入力Yiを反転するイ
ンバータI6ｉと、インバータI6ｉの出力とテスト
信号S2を入力するノア回路NO3ｉと、ノア回路
NO2ｉ，NO3ｉの出力をそれぞれ反転した信号
yi，ｉを出力するインバータI5ｉ，I7ｉからな
る。 第４図はＹデコーダ４の回路図である。このＹ
デコーダ４はテスト信号S1を反転するインバータ
I8ｊ（ｊ＝１〜Ｍ）と、Ｙアドレスバツフア３の
出力であるｙ選択信号SYjとインバータI8ｊの出
力を入力するナンド回路NA2ｊと、ナンド回路
NA2ｊの出力を反転するインバータI9ｊと、イン
バータI9ｊの出力Gjを書込み電圧Vppに引き上げ
るVpp引上げ回路７からなる。 第５図はＸアドレスバツフア５の回路図であ
る。このＸアドレスバツフア５はＸアドレス入力
Xiを反転するインバータI11ｉと、Ｘアドレス入
力Xiとテスト信号S1を入力するノア回路NO4ｉ
と、Ｘアドレス入力XiとインバータI11ｉの出力
を入力するノア回路NO5ｉと、ノア回路NO4ｉ，
NO5ｉの出力をそれぞれ反転した信号Xi，ｉ
を出力するインバータI10ｉ，I12ｉからなる。 第６図はＸデコーダ６の回路図である。このＸ
デコーダ６はテスト信号S2を反転するインバータ
I13ｋ（ｋ＝１〜Ｎ）と、Ｘアドレスバツフア５の
出力であるｘ選択信号SXkとインバータI13ｋの
出力を入力するナンド回路NA3ｋと、ナンド回
路NA3ｋの出力する反転するインバータI14ｋと、
インバータI14ｋの出力を書込み電圧Vppに引き
上げるVPP引き上げ回路７からなる。 なお、第４図のｙ選択信号SYjおよび第６図の
ｘ選択信号SXkは、それぞれ信号y1，1〜yn，
ｙnの組み合せおよびx1，1〜xn，oの組み合
せによつて、SY1〜SYMおよびSX1〜SXNのうち
それぞれ１つだけが“Ｈ”レベルとなり、その他
は“Ｌ”レベルとなるような信号を表わしてい
る。 次に本実施例の動作を説明する。 (1) テスト信号S1を“Ｈ”レベルに、テスト信号
S2を“Ｌ”レベルにした場合。 この場合、Ｘアドレスバツフア５の出力信号x1
ｘ1〜xo，oは、Ｘアドレス入力X1〜Xoに無関
係にすべて“Ｈ”レベルとなり、したがつて、ｘ
選択信号SX1〜SXNはすべて“Ｈ”レベルとな
り、そのときテスト信号S2は“Ｌ”レベルである
から、Ｘデコーダ６の出力はすべて“Ｈ”レベル
となりVpp引き上げ回路７によつて書込み電圧に
引き上げられ、全ワード線W1〜WNが選択状態と
なる。一方、テスト信号S1は“Ｈ”レベルである
から、書込み回路２の出力ｗおよびＹデコーダ４
の出力G1〜GMは、すべて“Ｌ”レベルとなりＮ
チヤネルMOSトランジスタQ0〜QMはすべてオフ
し、全デイジツト線D1〜DMが非選択状態となる。 (2) テスト信号S1を“Ｌ”レベルに、テスト信号
S2を“Ｈ”レベルにした場合。 この場合、データバツフア１の出力信号ｄおよ
びＹアドレスバツフア３の出力信号y1，1〜yn，
ｙnは、それぞれデータ入力ＤおよびＹアドレス
入力Y1〜Ynに関係なくすべて“Ｈ”レベルとな
り、したがつて、ｙ選択信号SY1〜SYMはすべて
“Ｈ”レベルとなり、そのときテスト信号S1は
“Ｌ”であるから、書込み回路２の出力ｗおよび
Ｙデコーダ４の出力G1〜GMはすべて“Ｈ”レベ
ルとなり、Vpp引き上げ回路７によつて書込み電
圧Vppに引き上げられ、ＮチヤネルMOSトラン
ジスタQ0〜QMはすべてオンし、全デイジツト線
D1〜DMが選択状態となる。一方、テスト信号S2
は“Ｈ”レベルであるから、Ｘデコーダ６の出力
はすべて“Ｌ”レベルとなり、全ワード線W1〜
しWNが非選択状態となる。 (3) テスト信号S1，S2を共に“Ｌ”レベルにした
場合。 この場合、ナンド回路NO1，NO2ｉ，NO3ｉ，
NO4ｉ，NO5ｉの出力およびナンド回路NA1，
NA2ｊ，NA3ｋの出力レベルは、テスト信号S1，
S2以外の入力によつて決定され、そのときデータ
バツフア１、書込み回路２、Ｙアドレスバツフア
３、Ｙデコーダ４、Ｘアドレスバツフア５、Ｘデ
コーダ６はデータ入力ＤおよびＹアドレス入力
Y1〜YnおよびＸアドレス入力X1〜Xoに依存して
動作する。 (4) 最後に、テスト信号S1，S2を共に“Ｈ”レベ
ルにした場合。 この場合、書込み回路２の出力ｗおよびＹデコ
ーダ４の出力G1〜GMおよびＸデコーダ６の出力
はすべて“Ｌ”レベルとなり、ＮチヤネルMOS
トランジスタQ0〜QMはすべてオフし、全デイジ
ツト線D1〜DM、全ワード線W1〜WNが非選択状
態となり、EPROM回路の保護の面から好ましい
結果を得る。 以上の動作をまとめると次表のようになる。
EPROMと称す）に関する。 〔従来の技術〕 EPROMにおいて、あるアドレスにデータ
“０”を書込む場合、選択されたメモリーセルの
コントロールゲートおよびドレインには書込み電
圧が印加され、そのメモリーセルと共通のワード
線上のメモリーセルのコントロールゲートおよび
そのメモリーセルと共通のデイジツト線上のメモ
リーセルのドレインには書込み電圧が印加され
る。すなわち、そのとき、ドレインまたはコント
ロールゲートのみに書込み電圧が印加されるメモ
リーセルが存在する。そのメモリーセルに、デー
タ“０”が書込まれている（フローテイングゲー
トに電子が注入されている）場合、前者（ドレイ
ンにのみ書込み電圧が印加されたメモリーセル）
においてはフローテイングゲートからドレインへ
電子が流出（以下、FD散失と称す）し、後者
（コントロールゲートにのみ書込み電圧が印加さ
れたメモリーセル）においてはフローテイングゲ
ートからコントロールゲートへ電子が流出（以
下、FC散失と称す）して、ともにデータ“０”
書込み状態のメモリーセルのしきい値電圧を下げ
るという弊害が生じる。そこで、EPROMの選別
時に、FD散失およびFC散失が生じるような状況
を作り、データ“０”書込み状態のメモリーセル
のしきい値電圧の低下を調べる（以下、各々FD
散失テストおよびFC散失テストと称す）必要が
生じてきた。 しかし、従来、FC散失テスト用回路またはFD
散失テスト用回路は、特別に設けられておらず、
FD散失テストおよびFC散失テストはソフトウエ
ア対応によつて行なわれてきた。すなわち、FD
散失テストは、前記メモリーセルにデータ“０”
を書込んだ後、ある１つのワード線を書込み電圧
に引き上げ、デイジツト線の選択を制御するアド
レス入力（Ｙアドレス入力）を変化させることに
より、全デイジツト線を交互に書込み電圧に引き
上げる方法がとられており、FC散失テストは、
全メモリーセルにデータ“０”を書込んだ後、デ
ータ入力を“Ｈ”レベルにし、ワード線の選択を
制御するアドレス入力（Ｘアドレス入力）を変化
させることにより、全ワード線を交互に書込み電
圧に引き上げる方法がとられていた。 〔考案が解決しようとする問題点〕 上述した、従来のソフトウエア対応によるFD
散失テストではデイジツト線を、FC散失テスト
ではワード線を交互に書込み電圧に引き上げる必
要があり、EPROMの記憶容量の増大とともに、
それらのテストに要する時間が長くなりまた、従
来のFD散失テストにおいては、書込み電圧に引
き上げられた１つのワード線をコントロールゲー
ト入力とするメモリーセルの散失テストをするこ
とができないという欠点がある。 〔問題点を解決するための手段〕 本考案は、マトリクス状に配置されたトランジ
スタで構成されるメモリセルと、このメモリセル
に与え書込みデータが入力されるデータ入力端子
と、上記メモリセルのＸアドレスデータが入力さ
れるＸアドレス入力端子と、上記メモリセルのＹ
アドレスデータが入力されるＹアドレス入力端子
と、上記書込みデータを保持して出力するデータ
バツフアと、このデータバツフアの出力が入力さ
れ、書込み制御信号を出力して書込み信号を各デ
イジツト線に与える書込み回路と、上記Ｘアドレ
スデータを保持して出力するＸアドレスバツフア
と、上記Ｙアドレスデータを保持して出力するＹ
アドレスバツフアと、上記Ｘアドレスバツフアの
出力をデコードして上記メモリセルの各ワード線
を活性化させるＸデコーダと、上記Ｙアドレスバ
ツフアの出力をデコードして上記メモリセルの各
デイジツト線を活性化させるＹデコーダとを備え
たEPROMにおいて、 第一の制御信号が上記Ｘアドレスバツフアおよ
び上記Ｙデコーダならびに上記書込み回路に入力
され、第二の制御信号が上記Ｘデコーダおよび上
記Ｙアドレスバツフアならびに上記データバツフ
アに入力され、上記第一の制御信号の入力によ
り、上記Ｘアドレスバツフアの出力は全て活性化
するとともに、上記書込み回路の出力およびＹデ
コーダの出力は非活性化して全てのデジツト線は
非選択状態にされ、上記第二の制御信号の入力に
より、上記Ｙアドレスバツフアの出力は全て活性
化するとともに上記データバツフアの出力は活性
化されかつ上記Ｘデコーダの出力は非活性化して
全ワード線は非選択状態にされることを特徴とす
る。 〔実施例〕 本考案の実施例について図面を参照して説明す
る。 第１図は本考案によるテスト回路内蔵EPROM
の一実施例の要部回路図である。 本実施例のEPROMは、書込み電源Vppメモリ
ーセルM11〜MN1〜M1M〜MNMと、Ｎチヤネル
MOSトランジスタQ0，Q1，……，QMと、データ
入力Ｄを入力してデータｄを出力するデータバツ
フア１と、データバツフア１の出力ｄを入力し、
書込み制御信号Ｗを出力する書込み回路２と、Ｙ
アドレス入力Y1〜Ynを入力し、信号y1，1〜
yn，nを出力するＹアドレスバツフア３と、出
力信号y1，1〜yn，nをデコードしてデイジツ
ト線D1〜DMの各MOSトランジスタQ1〜QMを制
御する信号G1〜GMを出力するＹデコーダ４と、
Ｘアドレス入力X1〜Xoを入力し、信号x1，1〜
xo，oを出力するＸアドレスバツフア５と、出
力信号x1，1〜xo，oをデコードしてワード線
W1〜WNの各電位を制する信号を出力するＸデコ
ーダ６からなり、書込み回路２とＹデコーダ４と
Ｘアドレスバツフア５にはテスト信号S1が、ま
た、データバツフア１とＹアドレスバツフア３と
Ｘデコーダ６にはテスト信号S2が入力するように
なつている。なお、本実施例においてはＭ＝2m，
Ｎ＝2nの関係が成立している。 第２図はデータバツフア１および書込み回路２
の回路図である。データバツフア１はデータ入力
Ｄを反転するインバータI1と、インバータI1の出
力Dとテスト信号S2を入力するノア回路NO1と、
ノアゲートNO1の出力を反転するインバータI2か
らなり、書込み回路２はテスト信号S1を反転する
インバータI3と、インバータI2とI3の出力を入力
するナンド回路NA1と、ナント回路NA1の出力
を反転するインバータ４と、インバータI4の出力
ｗをEPROMのプログラムモードにおいて書込み
電圧Vppに引き上げる公知のVpp引き上げ回路７
からなる。 第３図はＹアドレスバツフア３の回路図であ
る。このＹアドレスバツフア３はＹアドレス入力
Yi（ｉ＝１〜ｍ）とテスト信号S2を入力するノア
回路NO2ｉと、Ｙアドレス入力Yiを反転するイ
ンバータI6ｉと、インバータI6ｉの出力とテスト
信号S2を入力するノア回路NO3ｉと、ノア回路
NO2ｉ，NO3ｉの出力をそれぞれ反転した信号
yi，ｉを出力するインバータI5ｉ，I7ｉからな
る。 第４図はＹデコーダ４の回路図である。このＹ
デコーダ４はテスト信号S1を反転するインバータ
I8ｊ（ｊ＝１〜Ｍ）と、Ｙアドレスバツフア３の
出力であるｙ選択信号SYjとインバータI8ｊの出
力を入力するナンド回路NA2ｊと、ナンド回路
NA2ｊの出力を反転するインバータI9ｊと、イン
バータI9ｊの出力Gjを書込み電圧Vppに引き上げ
るVpp引上げ回路７からなる。 第５図はＸアドレスバツフア５の回路図であ
る。このＸアドレスバツフア５はＸアドレス入力
Xiを反転するインバータI11ｉと、Ｘアドレス入
力Xiとテスト信号S1を入力するノア回路NO4ｉ
と、Ｘアドレス入力XiとインバータI11ｉの出力
を入力するノア回路NO5ｉと、ノア回路NO4ｉ，
NO5ｉの出力をそれぞれ反転した信号Xi，ｉ
を出力するインバータI10ｉ，I12ｉからなる。 第６図はＸデコーダ６の回路図である。このＸ
デコーダ６はテスト信号S2を反転するインバータ
I13ｋ（ｋ＝１〜Ｎ）と、Ｘアドレスバツフア５の
出力であるｘ選択信号SXkとインバータI13ｋの
出力を入力するナンド回路NA3ｋと、ナンド回
路NA3ｋの出力する反転するインバータI14ｋと、
インバータI14ｋの出力を書込み電圧Vppに引き
上げるVPP引き上げ回路７からなる。 なお、第４図のｙ選択信号SYjおよび第６図の
ｘ選択信号SXkは、それぞれ信号y1，1〜yn，
ｙnの組み合せおよびx1，1〜xn，oの組み合
せによつて、SY1〜SYMおよびSX1〜SXNのうち
それぞれ１つだけが“Ｈ”レベルとなり、その他
は“Ｌ”レベルとなるような信号を表わしてい
る。 次に本実施例の動作を説明する。 (1) テスト信号S1を“Ｈ”レベルに、テスト信号
S2を“Ｌ”レベルにした場合。 この場合、Ｘアドレスバツフア５の出力信号x1
ｘ1〜xo，oは、Ｘアドレス入力X1〜Xoに無関
係にすべて“Ｈ”レベルとなり、したがつて、ｘ
選択信号SX1〜SXNはすべて“Ｈ”レベルとな
り、そのときテスト信号S2は“Ｌ”レベルである
から、Ｘデコーダ６の出力はすべて“Ｈ”レベル
となりVpp引き上げ回路７によつて書込み電圧に
引き上げられ、全ワード線W1〜WNが選択状態と
なる。一方、テスト信号S1は“Ｈ”レベルである
から、書込み回路２の出力ｗおよびＹデコーダ４
の出力G1〜GMは、すべて“Ｌ”レベルとなりＮ
チヤネルMOSトランジスタQ0〜QMはすべてオフ
し、全デイジツト線D1〜DMが非選択状態となる。 (2) テスト信号S1を“Ｌ”レベルに、テスト信号
S2を“Ｈ”レベルにした場合。 この場合、データバツフア１の出力信号ｄおよ
びＹアドレスバツフア３の出力信号y1，1〜yn，
ｙnは、それぞれデータ入力ＤおよびＹアドレス
入力Y1〜Ynに関係なくすべて“Ｈ”レベルとな
り、したがつて、ｙ選択信号SY1〜SYMはすべて
“Ｈ”レベルとなり、そのときテスト信号S1は
“Ｌ”であるから、書込み回路２の出力ｗおよび
Ｙデコーダ４の出力G1〜GMはすべて“Ｈ”レベ
ルとなり、Vpp引き上げ回路７によつて書込み電
圧Vppに引き上げられ、ＮチヤネルMOSトラン
ジスタQ0〜QMはすべてオンし、全デイジツト線
D1〜DMが選択状態となる。一方、テスト信号S2
は“Ｈ”レベルであるから、Ｘデコーダ６の出力
はすべて“Ｌ”レベルとなり、全ワード線W1〜
しWNが非選択状態となる。 (3) テスト信号S1，S2を共に“Ｌ”レベルにした
場合。 この場合、ナンド回路NO1，NO2ｉ，NO3ｉ，
NO4ｉ，NO5ｉの出力およびナンド回路NA1，
NA2ｊ，NA3ｋの出力レベルは、テスト信号S1，
S2以外の入力によつて決定され、そのときデータ
バツフア１、書込み回路２、Ｙアドレスバツフア
３、Ｙデコーダ４、Ｘアドレスバツフア５、Ｘデ
コーダ６はデータ入力ＤおよびＹアドレス入力
Y1〜YnおよびＸアドレス入力X1〜Xoに依存して
動作する。 (4) 最後に、テスト信号S1，S2を共に“Ｈ”レベ
ルにした場合。 この場合、書込み回路２の出力ｗおよびＹデコ
ーダ４の出力G1〜GMおよびＸデコーダ６の出力
はすべて“Ｌ”レベルとなり、ＮチヤネルMOS
トランジスタQ0〜QMはすべてオフし、全デイジ
ツト線D1〜DM、全ワード線W1〜WNが非選択状
態となり、EPROM回路の保護の面から好ましい
結果を得る。 以上の動作をまとめると次表のようになる。
以上説明したように本考案は、第１の制御信号
が加えられると、全ワード線が非選択に前記デイ
ジツト線が書込み電圧に引き上げられるように、
また、第２の制御信号が加えられると、前記デイ
ジツト線が非選択に、全ワード線が書込み電圧に
引き上げられるように、書込み回路、Ｘデコー
ダ、Ｙデコーダの出力を変える手段を備えたこと
により、FD散失テストおよびFC散失テストに必
要な時間を大幅に短縮でき、またデータバツフ
ア、書込み回路、アドレスバツフア（Ｙアドレス
バツフアとＸアドレスバツフア）、デコーダ（Ｙ
デコーダとＸデコーダ）にテスト回路が内蔵され
ているので、使用するトランジスタ数等が少なく
てすみ、短かい選別時間で高信頼性のEPROMを
提供できる。
が加えられると、全ワード線が非選択に前記デイ
ジツト線が書込み電圧に引き上げられるように、
また、第２の制御信号が加えられると、前記デイ
ジツト線が非選択に、全ワード線が書込み電圧に
引き上げられるように、書込み回路、Ｘデコー
ダ、Ｙデコーダの出力を変える手段を備えたこと
により、FD散失テストおよびFC散失テストに必
要な時間を大幅に短縮でき、またデータバツフ
ア、書込み回路、アドレスバツフア（Ｙアドレス
バツフアとＸアドレスバツフア）、デコーダ（Ｙ
デコーダとＸデコーダ）にテスト回路が内蔵され
ているので、使用するトランジスタ数等が少なく
てすみ、短かい選別時間で高信頼性のEPROMを
提供できる。
第１図は本考案によるEPROMの一実施例の概
略図、第２図はデータバツフア１および書込み回
路２の回路図、第３図はＹアドレスバツフア３の
回路図、第４図はＹデコーダ４の回路図、第５図
はＸアドレスバツフア５の回路図、第６図はＸデ
コーダ６の回路図である。 １……データバツフア、２……書込み回路、３
……Ｙアドレスバツフア、４……Ｙデコーダ、５
……Ｘアドレスバツフア、６……Ｘデコーダ、７
……Vpp引き上げ回路、Vpp……電源、Q0〜QM
……ＮチヤネルMOSトランジスタ、M11〜MNM
……メモリーセル、Ｄ……データ入力、Y1〜Yn
……Ｙアドレス入力、X1〜Xo……Ｘアドレス入
力、D1〜DM……デイジツト線、W1〜WN……ワ
ード線、S1，S2……テスト信号、SYj……ｙ選択
信号、SXk……ｘ選択信号、I1〜I4，I5ｉ〜I7ｉ，
I8ｊ，I9ｊ，I10ｉ〜I12ｉ，I13ｋ，I14ｋ……イン
バータ、NO1，NO2ｉ〜NO5ｉ……ノア回路、
NA1，NA2ｊ，NA3ｋ……ナンド回路。
略図、第２図はデータバツフア１および書込み回
路２の回路図、第３図はＹアドレスバツフア３の
回路図、第４図はＹデコーダ４の回路図、第５図
はＸアドレスバツフア５の回路図、第６図はＸデ
コーダ６の回路図である。 １……データバツフア、２……書込み回路、３
……Ｙアドレスバツフア、４……Ｙデコーダ、５
……Ｘアドレスバツフア、６……Ｘデコーダ、７
……Vpp引き上げ回路、Vpp……電源、Q0〜QM
……ＮチヤネルMOSトランジスタ、M11〜MNM
……メモリーセル、Ｄ……データ入力、Y1〜Yn
……Ｙアドレス入力、X1〜Xo……Ｘアドレス入
力、D1〜DM……デイジツト線、W1〜WN……ワ
ード線、S1，S2……テスト信号、SYj……ｙ選択
信号、SXk……ｘ選択信号、I1〜I4，I5ｉ〜I7ｉ，
I8ｊ，I9ｊ，I10ｉ〜I12ｉ，I13ｋ，I14ｋ……イン
バータ、NO1，NO2ｉ〜NO5ｉ……ノア回路、
NA1，NA2ｊ，NA3ｋ……ナンド回路。
Claims (1)
- 【実用新案登録請求の範囲】 マトリクス状に配置されたトランジスタで構成
されるメモリセルと、 このメモリセルに与える書込みデータが入力さ
れるデータ入力端子と、 上記メモリセルのＸアドレスデータが入力され
るＸアドレス入力端子と、 上記メモリセルのＹアドレスデータが入力され
るＹアドレス入力端子と、 上記書込みデータを保持して出力するデータバ
ツフアと、 このデータバツフアの出力が入力され、書込み
制御信号を出力して書込み信号を各デイジツト線
に与える書込み回路と、 上記Ｘアドレスデータを保持して出力するＸア
ドレスバツフアと、 上記Ｙアドレスデータを保持して出力するＹア
ドレスバツフアと、 上記Ｘアドレスバツフアの出力をデコードして
上記メモリセルの各ワード線を活性化させるＸデ
コーダと、 上記Ｙアドレスバツフアの出力をデコードして
上記メモリセルの各デイジツト線を活性化させる
Ｙデコーダと を備えたEPROMにおいて、 第一の制御信号S1が 上記Ｘアドレスバツフアおよび上記Ｙデコーダ
ならびに上記書込み回路に入力され、 第二の制御信号S2が 上記Ｘデコーダおよび上記Ｙアドレスバツフア
ならびに上記データバツフアに入力され、 上記第一の制御信号の入力により、上記Ｘアド
レスバツフアの出力は全て活性化するとともに、
上記書込み回路の出力およびＹデコーダの出力は
非活性化して全てのデジツト線は非選択状態にさ
れ、 上記第二の制御信号の入力により、上記Ｙアド
レスバツフアの出力は全て活性化するとともに上
記データバツフアの出力は活性化されかつ上記Ｘ
デコーダの出力は非活性化して全ワード線は非選
択状態にされる ことを特徴とするテスト回路内蔵EPROM。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985052285U JPH051040Y2 (ja) | 1985-04-09 | 1985-04-09 | |
| US06/849,630 US4870618A (en) | 1985-04-09 | 1986-04-09 | Semiconductor memory equipped with test circuit for testing data holding characteristic during data programming period |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985052285U JPH051040Y2 (ja) | 1985-04-09 | 1985-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170200U JPS61170200U (ja) | 1986-10-22 |
| JPH051040Y2 true JPH051040Y2 (ja) | 1993-01-12 |
Family
ID=12910524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985052285U Expired - Lifetime JPH051040Y2 (ja) | 1985-04-09 | 1985-04-09 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870618A (ja) |
| JP (1) | JPH051040Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192796A (ja) * | 2002-12-12 | 2004-07-08 | Samsung Electronics Co Ltd | 全てのコラム選択トランジスタを選択することができるコラムプリデコーダを有するフラッシュメモリ装置とそのストレステスト方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197033A (en) | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
| JPH02177100A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置のテスト回路 |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| US7447069B1 (en) | 1989-04-13 | 2008-11-04 | Sandisk Corporation | Flash EEprom system |
| DE69033262T2 (de) | 1989-04-13 | 2000-02-24 | Sandisk Corp | EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher |
| EP0432481A3 (en) * | 1989-12-14 | 1992-04-29 | Texas Instruments Incorporated | Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells |
| KR960001307B1 (ko) * | 1990-10-02 | 1996-01-25 | 가부시기가이샤 도오시바 | 메모리의 테스트방법 |
| US5148436A (en) * | 1990-10-15 | 1992-09-15 | Motorola, Inc. | Circuit for detecting false read data from eprom |
| JPH04188498A (ja) * | 1990-11-22 | 1992-07-07 | Fujitsu Ltd | 書き換え可能な不揮発性半導体記憶装置 |
| JP2829134B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
| JP3526894B2 (ja) * | 1993-01-12 | 2004-05-17 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| JP2001006379A (ja) * | 1999-06-16 | 2001-01-12 | Fujitsu Ltd | 複写、移動機能を有するフラッシュメモリ |
| US6574158B1 (en) | 2001-09-27 | 2003-06-03 | Cypress Semiconductor Corp. | Method and system for measuring threshold of EPROM cells |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
| JPS59146495A (ja) * | 1983-02-10 | 1984-08-22 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58222489A (ja) * | 1982-06-18 | 1983-12-24 | Nec Corp | 半導体記憶装置 |
-
1985
- 1985-04-09 JP JP1985052285U patent/JPH051040Y2/ja not_active Expired - Lifetime
-
1986
- 1986-04-09 US US06/849,630 patent/US4870618A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936400A (ja) * | 1982-07-19 | 1984-02-28 | モトロ−ラ・インコ−ポレ−テツド | 半導体メモリアレ−検査方法 |
| JPS59146495A (ja) * | 1983-02-10 | 1984-08-22 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004192796A (ja) * | 2002-12-12 | 2004-07-08 | Samsung Electronics Co Ltd | 全てのコラム選択トランジスタを選択することができるコラムプリデコーダを有するフラッシュメモリ装置とそのストレステスト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4870618A (en) | 1989-09-26 |
| JPS61170200U (ja) | 1986-10-22 |
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