JP2622051B2 - Ｅｅｐｒｏｍ - Google Patents
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- Japan
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- signal
- data
- memory cell
- level
- mos transistor
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Description
【０００１】
【産業上の利用分野】この発明はアドレスデコード回路
を有し、電気的にデータのプログラムが可能なＥ2 ＰＲ
ＯＭに関する。
を有し、電気的にデータのプログラムが可能なＥ2 ＰＲ
ＯＭに関する。
【０００２】
【従来の技術】図３は半導体メモリなどに使用されるア
ドレスデコード回路の一つのデコーダの従来の構成を示
す回路図であり、図４はそのタイミングチャートであ
る。半導体メモリのうち特に電気的にデータのプログラ
ムが可能なＥ2 ＰＲＯＭのアドレスデコード回路では、
そのデータ書き込み方式故にメモリセルの選択を行なう
際のデコード信号のレベルがデータ読み出し時と書き込
み時とでは異なっているものがある。すなわち例えばデ
ータ読み出し時では“１”レベルにされ、データ書き込
み時では“０”レベルにされる。このため、このような
用途に用いられるアドレスデコード回路では次のような
回路的工夫をこらしている。
ドレスデコード回路の一つのデコーダの従来の構成を示
す回路図であり、図４はそのタイミングチャートであ
る。半導体メモリのうち特に電気的にデータのプログラ
ムが可能なＥ2 ＰＲＯＭのアドレスデコード回路では、
そのデータ書き込み方式故にメモリセルの選択を行なう
際のデコード信号のレベルがデータ読み出し時と書き込
み時とでは異なっているものがある。すなわち例えばデ
ータ読み出し時では“１”レベルにされ、データ書き込
み時では“０”レベルにされる。このため、このような
用途に用いられるアドレスデコード回路では次のような
回路的工夫をこらしている。
【０００３】すなわち、図３のデコーダにおいて正極性
の電源電圧Ｖｃｃ印加点と回路点11との間には負荷とし
てのデプレッション型（以下Ｄ型と称する）のＭＯＳト
ランジスタ12が挿入されている。このＭＯＳトランジス
タ12はＮチャネル型のものであり、以下で説明するＭＯ
Ｓトランジスタも全てＮチャネル型のものであるとす
る。さらに上記回路点11とアース電圧Ｖｓｓ印加点との
間には各ゲートに１ビット線のアドレス信号が供給され
るデコード用の複数のエンハンスメント型（以下Ｅ型と
称する）の駆動用ＭＯＳトランジスタ13が挿入されてい
る。
の電源電圧Ｖｃｃ印加点と回路点11との間には負荷とし
てのデプレッション型（以下Ｄ型と称する）のＭＯＳト
ランジスタ12が挿入されている。このＭＯＳトランジス
タ12はＮチャネル型のものであり、以下で説明するＭＯ
Ｓトランジスタも全てＮチャネル型のものであるとす
る。さらに上記回路点11とアース電圧Ｖｓｓ印加点との
間には各ゲートに１ビット線のアドレス信号が供給され
るデコード用の複数のエンハンスメント型（以下Ｅ型と
称する）の駆動用ＭＯＳトランジスタ13が挿入されてい
る。
【０００４】ここで上記駆動用ＭＯＳトランジスタ13の
少なくとも一つのゲートに“１”レベルのアドレス信号
が供給されると、上記回路点11の信号Ｘ１は“０”レベ
ルにされる。他方、駆動用ＭＯＳトランジスタ13の全て
のゲートに“０”レベルのアドレス信号が供給される
と、論理が成立して上記回路点11の信号Ｘ１は“１”レ
ベルにされる。
少なくとも一つのゲートに“１”レベルのアドレス信号
が供給されると、上記回路点11の信号Ｘ１は“０”レベ
ルにされる。他方、駆動用ＭＯＳトランジスタ13の全て
のゲートに“０”レベルのアドレス信号が供給される
と、論理が成立して上記回路点11の信号Ｘ１は“１”レ
ベルにされる。
【０００５】上記回路点11の信号Ｘ１はＥ／Ｄ型インバ
ータ14に供給されていると共に、ゲートに制御信号／Ａ
が供給されているＭＯＳトランジスタ15を介してもう一
つのＥ／Ｄ型インバータ16に供給されている。さらに上
記Ｅ／Ｄ型インバータ14の出力信号は、ゲートに制御信
号Ａが供給されているＭＯＳトランジスタ17を介して上
記Ｅ／Ｄ型インバータ16に供給されている。そして上記
Ｅ／Ｄ型インバータ16の出力端18の信号Ｘ２がデコード
出力として図示しないメモリセルに供給される。
ータ14に供給されていると共に、ゲートに制御信号／Ａ
が供給されているＭＯＳトランジスタ15を介してもう一
つのＥ／Ｄ型インバータ16に供給されている。さらに上
記Ｅ／Ｄ型インバータ14の出力信号は、ゲートに制御信
号Ａが供給されているＭＯＳトランジスタ17を介して上
記Ｅ／Ｄ型インバータ16に供給されている。そして上記
Ｅ／Ｄ型インバータ16の出力端18の信号Ｘ２がデコード
出力として図示しないメモリセルに供給される。
【０００６】ところで、このようなデコーダでは、論理
の成立時、データ書き込みの場合にデコード出力信号を
“０”レベルにする必要があるため、制御信号／Ａを
“１”レベルに設定してＭＯＳトランジスタ15をオン状
態にする。これにより“１”レベルにされている回路点
11の信号Ｘ１はこのトランジスタ15を介してＥ／Ｄ型イ
ンバータ16に供給され、このインバータ16で反転されて
信号Ｘ２にされるので、この信号Ｘ２は“０”レベルに
される。
の成立時、データ書き込みの場合にデコード出力信号を
“０”レベルにする必要があるため、制御信号／Ａを
“１”レベルに設定してＭＯＳトランジスタ15をオン状
態にする。これにより“１”レベルにされている回路点
11の信号Ｘ１はこのトランジスタ15を介してＥ／Ｄ型イ
ンバータ16に供給され、このインバータ16で反転されて
信号Ｘ２にされるので、この信号Ｘ２は“０”レベルに
される。
【０００７】他方、上記論理の成立時、データ読み出し
の場合にはデコード出力信号を“１”レベルにする必要
があるため、制御信号Ａを“１”レベルに設定してＭＯ
Ｓトランジスタ17をオン状態にする。これにより“１”
レベルにされている回路点11の信号Ｘ１は二つのＥ／Ｄ
型インバータ14および16により順次反転されるので、信
号Ｘ２はＸ１と同じ“１”レベルにされる。すなわち、
これによって選択時に、データ書き込み時と読み出し時
とではデコード出力信号Ｘ２の論理が反対にされる。
の場合にはデコード出力信号を“１”レベルにする必要
があるため、制御信号Ａを“１”レベルに設定してＭＯ
Ｓトランジスタ17をオン状態にする。これにより“１”
レベルにされている回路点11の信号Ｘ１は二つのＥ／Ｄ
型インバータ14および16により順次反転されるので、信
号Ｘ２はＸ１と同じ“１”レベルにされる。すなわち、
これによって選択時に、データ書き込み時と読み出し時
とではデコード出力信号Ｘ２の論理が反対にされる。
【０００８】
【発明が解決しようとする課題】図３に示す従来のデコ
ーダでは、デコード出力信号の論理レベルをデータ書き
込み時とデータ読み出し時とで反対にするために制御信
号Ａもしくは／Ａでスイッチ制御される二つのＭＯＳト
ランジスタを設けている。メモリのアドレスデコード回
路では図３に示すような構成のデコーダが多数設けられ
ているので、それぞれのデコーダで上記２個のＭＯＳト
ランジスタが必要となる。Ｅ2 ＰＲＯＭ以外のマスクＲ
ＯＭ、ＲＡＭ等の半導体メモリでは上記２個のＭＯＳト
ランジスタは不要なので、Ｅ2 ＰＲＯＭにおけるアドレ
スデコード回路はマスクＲＯＭ等に比較して占有面積が
大きくなるという欠点がある。
ーダでは、デコード出力信号の論理レベルをデータ書き
込み時とデータ読み出し時とで反対にするために制御信
号Ａもしくは／Ａでスイッチ制御される二つのＭＯＳト
ランジスタを設けている。メモリのアドレスデコード回
路では図３に示すような構成のデコーダが多数設けられ
ているので、それぞれのデコーダで上記２個のＭＯＳト
ランジスタが必要となる。Ｅ2 ＰＲＯＭ以外のマスクＲ
ＯＭ、ＲＡＭ等の半導体メモリでは上記２個のＭＯＳト
ランジスタは不要なので、Ｅ2 ＰＲＯＭにおけるアドレ
スデコード回路はマスクＲＯＭ等に比較して占有面積が
大きくなるという欠点がある。
【０００９】この発明は上記のような事情を考慮してな
されたものでありその目的は、制御信号に応じてデコー
ド出力信号の論理レベルを反転する機能を有し、少ない
素子数でもってデコード回路を構成することができる電
気的にデータのプログラムが可能なＥ2 ＰＲＯＭを提供
することにある。
されたものでありその目的は、制御信号に応じてデコー
ド出力信号の論理レベルを反転する機能を有し、少ない
素子数でもってデコード回路を構成することができる電
気的にデータのプログラムが可能なＥ2 ＰＲＯＭを提供
することにある。
【００１０】
【課題を解決するための手段】この発明のＥ2 ＰＲＯＭ
は、メモリセルからのデータ読み出しとメモリセルへの
データの書き込みを制御するために、データを読み出す
時の論理レベルとデータを書き込む時の論理レベルとが
反対に設定される第１の信号が入力され、この第１の信
号に対して反対の論理レベルを有する第２の信号を出力
するインバータ回路と、アドレス信号が入力され、この
アドレス信号に応答して前記メモリセルの選択動作を制
御するデコーダ部を有すると共に、前記第１の信号と前
記第２の信号との間に直列に接続された少なくとも２個
の第１、第２のＭＯＳトランジスタを含み前記第２のＭ
ＯＳトランジスタは前記デコーダ部からの出力信号によ
ってゲートが制御され、前記デコーダ部からの出力信号
によって前記第２のＭＯＳトランジスタをスイッチング
制御し、前記第２のＭＯＳトランジスタがオン状態のと
きは前記第２のＭＯＳトランジスタを通して選択的に前
記インバータ回路から出力された前記第２の信号を導入
し、前記第２のＭＯＳトランジスタがオフ状態のときは
前記第１のＭＯＳトランジスタを通して前記第１の信号
を導入し、データの読み出し時とデータの書き込み時と
では前記導入された前記第１及び第２の信号のレベルが
異なることにより、前記メモリセルが選択される時及び
非選択の時の前記メモリセルに供給されるデコード信号
の論理レベルが、前記メモリセルからのデータ読み出し
時とメモリセルへのデータの書き込み時とで異なるよう
に制御され、前記第１及び第２のＭＯＳトランジスタを
通して導入された前記第１及び第２の信号を前記第１及
び第２のＭＯＳトランジスタの直列接続点から前記メモ
リセルに伝達することによって前記第１及び第２の信号
で前記メモリセルを制御するデコード回路とを具備した
ことを特徴とする。
は、メモリセルからのデータ読み出しとメモリセルへの
データの書き込みを制御するために、データを読み出す
時の論理レベルとデータを書き込む時の論理レベルとが
反対に設定される第１の信号が入力され、この第１の信
号に対して反対の論理レベルを有する第２の信号を出力
するインバータ回路と、アドレス信号が入力され、この
アドレス信号に応答して前記メモリセルの選択動作を制
御するデコーダ部を有すると共に、前記第１の信号と前
記第２の信号との間に直列に接続された少なくとも２個
の第１、第２のＭＯＳトランジスタを含み前記第２のＭ
ＯＳトランジスタは前記デコーダ部からの出力信号によ
ってゲートが制御され、前記デコーダ部からの出力信号
によって前記第２のＭＯＳトランジスタをスイッチング
制御し、前記第２のＭＯＳトランジスタがオン状態のと
きは前記第２のＭＯＳトランジスタを通して選択的に前
記インバータ回路から出力された前記第２の信号を導入
し、前記第２のＭＯＳトランジスタがオフ状態のときは
前記第１のＭＯＳトランジスタを通して前記第１の信号
を導入し、データの読み出し時とデータの書き込み時と
では前記導入された前記第１及び第２の信号のレベルが
異なることにより、前記メモリセルが選択される時及び
非選択の時の前記メモリセルに供給されるデコード信号
の論理レベルが、前記メモリセルからのデータ読み出し
時とメモリセルへのデータの書き込み時とで異なるよう
に制御され、前記第１及び第２のＭＯＳトランジスタを
通して導入された前記第１及び第２の信号を前記第１及
び第２のＭＯＳトランジスタの直列接続点から前記メモ
リセルに伝達することによって前記第１及び第２の信号
で前記メモリセルを制御するデコード回路とを具備した
ことを特徴とする。
【００１１】
【作用】この発明のＥ2 ＰＲＯＭでは、上記回路手段に
おいて、データの読み出しとデータの書き込み時とで信
号の論理レベルを変化させて発生させ、この信号を複数
のデコード回路に供給し、各デコード回路において、上
記信号に応じてメモリセルからのデータの読み出し時と
メモリセルへのデータの書き込み時とでデコード信号の
論理レベルを異ならせるようにしている。しかも、上記
回路手段で発生された信号によって複数のデコード回路
を直接的に制御することにより、上記回路手段自体の回
路構成を簡略化を図ることができる。
おいて、データの読み出しとデータの書き込み時とで信
号の論理レベルを変化させて発生させ、この信号を複数
のデコード回路に供給し、各デコード回路において、上
記信号に応じてメモリセルからのデータの読み出し時と
メモリセルへのデータの書き込み時とでデコード信号の
論理レベルを異ならせるようにしている。しかも、上記
回路手段で発生された信号によって複数のデコード回路
を直接的に制御することにより、上記回路手段自体の回
路構成を簡略化を図ることができる。
【００１２】
【実施例】まず、この発明の実施例の説明の前に、この
発明のＥ2 ＰＲＯＭの原理について図１及び図２を用い
て説明する。
発明のＥ2 ＰＲＯＭの原理について図１及び図２を用い
て説明する。
【００１３】図１はＥ2 ＰＲＯＭで使用されるアドレス
デコード回路の一つのデコーダの構成を示す回路図であ
る。正極性の電源電圧Ｖｃｃ印加点と回路点21との間に
は負荷としてのＤ型のＭＯＳトランジスタ22が挿入さ
れ、さらに上記回路点21とアース電圧Ｖｓｓ印加点との
間には各ゲートに１ビット線のアドレス信号が供給され
るデコード用の複数のＥ型の駆動用ＭＯＳトランジスタ
23が挿入されている。
デコード回路の一つのデコーダの構成を示す回路図であ
る。正極性の電源電圧Ｖｃｃ印加点と回路点21との間に
は負荷としてのＤ型のＭＯＳトランジスタ22が挿入さ
れ、さらに上記回路点21とアース電圧Ｖｓｓ印加点との
間には各ゲートに１ビット線のアドレス信号が供給され
るデコード用の複数のＥ型の駆動用ＭＯＳトランジスタ
23が挿入されている。
【００１４】また、Ｄ型のＭＯＳトランジスタ24のドレ
インおよびゲートがＥ型のＭＯＳトランジスタ25のドレ
インに接続されている。両トランジスタ24および25はＥ
／Ｄ型のインバータ26を構成しており、Ｄ型ＭＯＳトラ
ンジスタ24のドレインが接続された第１の電源端子27に
は、電源として後述する論理信号ＶＡが供給される。ま
た、Ｅ型ＭＯＳトランジスタ25のソースが接続された第
２の電源端子28には、電源として後述する論理信号ＶＢ
が供給される。さらにトランジスタ25のゲートには上記
信号Ｘ１が供給されている。上記Ｅ／Ｄ型インバータ26
の出力信号はＤ型ＭＯＳトランジスタおよびＥ型ＭＯＳ
トランジスタからなるＥ／Ｄ型インバータ29に供給され
ており、このＥ／Ｄ型インバータ29の出力端30の信号Ｘ
２がデコード出力として図示しないメモリセルに供給さ
れる。アドレスデコード回路では図１のような構成のデ
コーダが多数設けられており、さらに上記論理信号ＶＡ
およびＶＢを発生する制御回路40が設けられている。
インおよびゲートがＥ型のＭＯＳトランジスタ25のドレ
インに接続されている。両トランジスタ24および25はＥ
／Ｄ型のインバータ26を構成しており、Ｄ型ＭＯＳトラ
ンジスタ24のドレインが接続された第１の電源端子27に
は、電源として後述する論理信号ＶＡが供給される。ま
た、Ｅ型ＭＯＳトランジスタ25のソースが接続された第
２の電源端子28には、電源として後述する論理信号ＶＢ
が供給される。さらにトランジスタ25のゲートには上記
信号Ｘ１が供給されている。上記Ｅ／Ｄ型インバータ26
の出力信号はＤ型ＭＯＳトランジスタおよびＥ型ＭＯＳ
トランジスタからなるＥ／Ｄ型インバータ29に供給され
ており、このＥ／Ｄ型インバータ29の出力端30の信号Ｘ
２がデコード出力として図示しないメモリセルに供給さ
れる。アドレスデコード回路では図１のような構成のデ
コーダが多数設けられており、さらに上記論理信号ＶＡ
およびＶＢを発生する制御回路40が設けられている。
【００１５】この制御回路40は電源電圧Ｖｃｃとアース
電圧Ｖｓｓとの間で動作し、制御信号Ａを反転して上記
論理信号ＶＢを出力するＥ／Ｄ型インバータ41と、同じ
くＶｃｃとＶｓｓとの間で動作し、上記論理信号ＶＢを
反転して上記論理信号ＶＡを出力するＥ／Ｄ型インバー
タ42とで構成されている。なお、上記制御信号Ａは、図
示しないメモリセルにおいてデータの書き込みが行われ
る場合には“０”レベルにされ、データの読み出しが行
われる場合には“１”レベルにされるような信号であ
る。そして上記論理信号ＶＡおよびＶＢは上記の各デコ
ーダ内の第１の電源端子27および第２の電源端子28それ
ぞれに並列に供給されている。なお、上記したＭＯＳト
ランジスタは全てＮチャネル型であるとする。
電圧Ｖｓｓとの間で動作し、制御信号Ａを反転して上記
論理信号ＶＢを出力するＥ／Ｄ型インバータ41と、同じ
くＶｃｃとＶｓｓとの間で動作し、上記論理信号ＶＢを
反転して上記論理信号ＶＡを出力するＥ／Ｄ型インバー
タ42とで構成されている。なお、上記制御信号Ａは、図
示しないメモリセルにおいてデータの書き込みが行われ
る場合には“０”レベルにされ、データの読み出しが行
われる場合には“１”レベルにされるような信号であ
る。そして上記論理信号ＶＡおよびＶＢは上記の各デコ
ーダ内の第１の電源端子27および第２の電源端子28それ
ぞれに並列に供給されている。なお、上記したＭＯＳト
ランジスタは全てＮチャネル型であるとする。
【００１６】次にこのように構成された回路の動作を図
２のタイミングチャートを用いて説明する。いま、図示
しないメモリセルにおいてデータの読み出しを行なう場
合、制御信号Ａは“１”レベルにされる。このとき、制
御回路40ではインバータ41が制御信号Ａを反転し、その
出力信号である論理信号ＶＢは“０”レベルすなわちＶ
ｓｓにされ、これに続くインバータ42の出力信号である
論理信号ＶＡは“１”レベルすなわちＶｃｃにされる。
そしていま、あるデコーダ内のＭＯＳトランジスタ23の
全てのゲートに“０”レベルのアドレス信号が供給され
てその論理が成立し、回路点21の信号Ｘ１が“１”レベ
ルにされたとする。ここで上記信号Ｘ１が供給されるイ
ンバータ26の第１の電源端子27にはＶｃｃにされた論理
信号ＶＡが、第２の電源端子28にはＶｓｓにされた論理
信号ＶＢがそれぞれ供給されている。このため、このイ
ンバータ26は通常に動作して信号Ｘ１を反転する。これ
により、このインバータ26の出力信号は“０”レベルに
される。この“０”レベルの信号はインバータ29によっ
て再び反転されるので、その出力信号Ｘ２であるデコー
ド出力信号はＸ１と同じレベルの“１”レベルにされ
る。
２のタイミングチャートを用いて説明する。いま、図示
しないメモリセルにおいてデータの読み出しを行なう場
合、制御信号Ａは“１”レベルにされる。このとき、制
御回路40ではインバータ41が制御信号Ａを反転し、その
出力信号である論理信号ＶＢは“０”レベルすなわちＶ
ｓｓにされ、これに続くインバータ42の出力信号である
論理信号ＶＡは“１”レベルすなわちＶｃｃにされる。
そしていま、あるデコーダ内のＭＯＳトランジスタ23の
全てのゲートに“０”レベルのアドレス信号が供給され
てその論理が成立し、回路点21の信号Ｘ１が“１”レベ
ルにされたとする。ここで上記信号Ｘ１が供給されるイ
ンバータ26の第１の電源端子27にはＶｃｃにされた論理
信号ＶＡが、第２の電源端子28にはＶｓｓにされた論理
信号ＶＢがそれぞれ供給されている。このため、このイ
ンバータ26は通常に動作して信号Ｘ１を反転する。これ
により、このインバータ26の出力信号は“０”レベルに
される。この“０”レベルの信号はインバータ29によっ
て再び反転されるので、その出力信号Ｘ２であるデコー
ド出力信号はＸ１と同じレベルの“１”レベルにされ
る。
【００１７】またこのとき、ＭＯＳトランジスタ23の少
なくとも一つのゲートに“１”レベルのアドレス信号が
供給されて回路点21の信号Ｘ１が“０”レベルにされた
場合、信号Ｘ２も“０”レベルにされる。
なくとも一つのゲートに“１”レベルのアドレス信号が
供給されて回路点21の信号Ｘ１が“０”レベルにされた
場合、信号Ｘ２も“０”レベルにされる。
【００１８】次に、図示しないメモリセルにおいてデー
タの書き込みを行なう場合、制御信号Ａは“０”レベル
にされる。このとき、制御回路40ではインバータ41が制
御信号Ａを反転し、その出力信号である論理信号ＶＢは
“１”レベルすなわちＶｃｃにされ、これに続くインバ
ータ42の出力信号である論理信号ＶＡは“０”レベルす
なわちＶｓｓにされる。そして上記デコーダ内のＭＯＳ
トランジスタ23の全てのゲートに“０”レベルのアドレ
ス信号が供給されてその論理が成立し、回路点21の信号
Ｘ１が“１”レベルにされている場合を考える。ここで
上記信号Ｘ１が供給されるインバータ26の第１の電源端
子27にはＶｓｓにされた論理信号ＶＡが、第２の電源端
子28にはＶｃｃにされた論理信号ＶＢがそれぞれ供給さ
れているので、信号Ｘ１によりトランジスタ25がオン状
態にされることにより、インバータ26の出力信号はＶｃ
ｃ、すなわち“１”レベルにされる。従って、これに続
くインバータ29の出力信号であるデコード出力信号Ｘ２
は“０”レベルにされる。
タの書き込みを行なう場合、制御信号Ａは“０”レベル
にされる。このとき、制御回路40ではインバータ41が制
御信号Ａを反転し、その出力信号である論理信号ＶＢは
“１”レベルすなわちＶｃｃにされ、これに続くインバ
ータ42の出力信号である論理信号ＶＡは“０”レベルす
なわちＶｓｓにされる。そして上記デコーダ内のＭＯＳ
トランジスタ23の全てのゲートに“０”レベルのアドレ
ス信号が供給されてその論理が成立し、回路点21の信号
Ｘ１が“１”レベルにされている場合を考える。ここで
上記信号Ｘ１が供給されるインバータ26の第１の電源端
子27にはＶｓｓにされた論理信号ＶＡが、第２の電源端
子28にはＶｃｃにされた論理信号ＶＢがそれぞれ供給さ
れているので、信号Ｘ１によりトランジスタ25がオン状
態にされることにより、インバータ26の出力信号はＶｃ
ｃ、すなわち“１”レベルにされる。従って、これに続
くインバータ29の出力信号であるデコード出力信号Ｘ２
は“０”レベルにされる。
【００１９】他方、ＭＯＳトランジスタ23の少なくとも
一つのゲートに“１”レベルのアドレス信号が供給され
て回路点21の信号Ｘ１が“０”レベルにされた場合、信
号Ｘ１によりトランジスタ25がオフ状態にされて、イン
バータ26の出力信号はＶｓｓすなわち“０”レベルにさ
れる。従って、これに続くインバータ29の出力信号であ
るデコード出力信号Ｘ２は“１”レベルにされる。
一つのゲートに“１”レベルのアドレス信号が供給され
て回路点21の信号Ｘ１が“０”レベルにされた場合、信
号Ｘ１によりトランジスタ25がオフ状態にされて、イン
バータ26の出力信号はＶｓｓすなわち“０”レベルにさ
れる。従って、これに続くインバータ29の出力信号であ
るデコード出力信号Ｘ２は“１”レベルにされる。
【００２０】このように図１に示す回路では、メモリセ
ル選択時のデコード出力信号Ｘ２のレベルが、データ読
み出し時では“０”レベルに、データ書き込み時では
“１”レベルにされる。しかも各デコーダでは従来より
もＭＯＳトランジスタの数をそれぞれ２個ずつ削減する
ことができ、また制御回路40は複数のデコーダに対して
共通に設けられるので、アドレスデコード回路全体の素
子数は従来よりも大幅に減少させることができる。
ル選択時のデコード出力信号Ｘ２のレベルが、データ読
み出し時では“０”レベルに、データ書き込み時では
“１”レベルにされる。しかも各デコーダでは従来より
もＭＯＳトランジスタの数をそれぞれ２個ずつ削減する
ことができ、また制御回路40は複数のデコーダに対して
共通に設けられるので、アドレスデコード回路全体の素
子数は従来よりも大幅に減少させることができる。
【００２１】そして、この発明の実施例では、上記制御
回路40内のインバータ41に信号Ａの反転信号／Ａを入力
するようにしたものである。すなわち、前記信号Ａの代
わりに信号／Ａをインバータ41に入力すれば前記インバ
ータ29も省略することができる。このとき、インバータ
26の出力信号がＸ２として利用される。すなわちこの場
合には、制御回路40からの信号がＭＯＳトランジスタ25
あるいはＭＯＳトランジスタ24を介してインバータ26の
出力端に導かれて信号Ｘ２となり、この信号Ｘ２により
直接的にメモリセルが制御されることになる。そして、
この場合にＭＯＳトランジスタ25のしきい値電圧は０Ｖ
であることが好ましい。なお、この発明は上記した実施
例に限定されるものではなく種々の変形が可能であるこ
とはいうまでもない。
回路40内のインバータ41に信号Ａの反転信号／Ａを入力
するようにしたものである。すなわち、前記信号Ａの代
わりに信号／Ａをインバータ41に入力すれば前記インバ
ータ29も省略することができる。このとき、インバータ
26の出力信号がＸ２として利用される。すなわちこの場
合には、制御回路40からの信号がＭＯＳトランジスタ25
あるいはＭＯＳトランジスタ24を介してインバータ26の
出力端に導かれて信号Ｘ２となり、この信号Ｘ２により
直接的にメモリセルが制御されることになる。そして、
この場合にＭＯＳトランジスタ25のしきい値電圧は０Ｖ
であることが好ましい。なお、この発明は上記した実施
例に限定されるものではなく種々の変形が可能であるこ
とはいうまでもない。
【００２２】
【発明の効果】以上説明したようにこの発明によれば、
制御信号に応じて出力信号の論理レベルを反転する機能
を有し、少ない素子数でもって構成することができる電
気的にデータのプログラムが可能なＥ2 ＰＲＯＭを提供
することができる。
制御信号に応じて出力信号の論理レベルを反転する機能
を有し、少ない素子数でもって構成することができる電
気的にデータのプログラムが可能なＥ2 ＰＲＯＭを提供
することができる。
【図１】この発明の一実施例の構成を示す回路図。
【図２】上記実施例回路のタイミングチャート。
【図３】従来の回路図。
【図４】従来回路のタイミングチャート。
26，29，41，42…Ｅ／Ｄ型インバータ、27…第１の電源
端子、28…第２の電源端子、40…制御回路。
端子、28…第２の電源端子、40…制御回路。
Claims (1)
- 【請求項１】 メモリセルからのデータ読み出しとメモ
リセルへのデータの書き込みを制御するために、データ
を読み出す時の論理レベルとデータを書き込む時の論理
レベルとが反対に設定される第１の信号が入力され、こ
の第１の信号に対して反対の論理レベルを有する第２の
信号を出力するインバータ回路と、 アドレス信号が入力され、このアドレス信号に応答して
前記メモリセルの選択動作を制御するデコーダ部を有す
ると共に、前記第１の信号と前記第２の信号との間に直
列に接続された少なくとも２個の第１、第２のＭＯＳト
ランジスタを含み前記第２のＭＯＳトランジスタは前記
デコーダ部からの出力信号によってゲートが制御され、
前記デコーダ部からの出力信号によって前記第２のＭＯ
Ｓトランジスタをスイッチング制御し、前記第２のＭＯ
Ｓトランジスタがオン状態のときは前記第２のＭＯＳト
ランジスタを通して選択的に前記インバータ回路から出
力された前記第２の信号を導入し、前記第２のＭＯＳト
ランジスタがオフ状態のときは前記第１のＭＯＳトラン
ジスタを通して前記第１の信号を導入し、データの読み
出し時とデータの書き込み時とでは前記導入された前記
第１及び第２の信号のレベルが異なることにより、前記
メモリセルが選択される時及び非選択の時の前記メモリ
セルに供給されるデコード信号の論理レベルが、前記メ
モリセルからのデータ読み出し時とメモリセルへのデー
タの書き込み時とで異なるように制御され、前記第１及
び第２のＭＯＳトランジスタを通して導入された前記第
１及び第２の信号を前記第１及び第２のＭＯＳトランジ
スタの直列接続点から前記メモリセルに伝達することに
よって前記第１及び第２の信号で前記メモリセルを制御
するデコード回路とを具備したことを特徴とする電気的
にデータのプログラムが可能なＥＥＰＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16085092A JP2622051B2 (ja) | 1992-06-19 | 1992-06-19 | Ｅｅｐｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16085092A JP2622051B2 (ja) | 1992-06-19 | 1992-06-19 | Ｅｅｐｒｏｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025687A Division JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05242690A JPH05242690A (ja) | 1993-09-21 |
| JP2622051B2 true JP2622051B2 (ja) | 1997-06-18 |
Family
ID=15723755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16085092A Expired - Lifetime JP2622051B2 (ja) | 1992-06-19 | 1992-06-19 | Ｅｅｐｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622051B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2415392A1 (fr) * | 1978-01-20 | 1979-08-17 | Anvar | Circuit electronique multifonction a quatre circuits de base et applications de ce circuit |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
| JPS6025687A (ja) * | 1983-07-22 | 1985-02-08 | 日立電子株式会社 | チヤツキング機構 |
| JP3336619B2 (ja) * | 1991-07-12 | 2002-10-21 | ソニー株式会社 | 信号処理装置 |
-
1992
- 1992-06-19 JP JP16085092A patent/JP2622051B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05242690A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |