JPH02141994A - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH02141994A
JPH02141994A JP63294185A JP29418588A JPH02141994A JP H02141994 A JPH02141994 A JP H02141994A JP 63294185 A JP63294185 A JP 63294185A JP 29418588 A JP29418588 A JP 29418588A JP H02141994 A JPH02141994 A JP H02141994A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータのプログラムが可能な不揮発性半導体
メモリに関する。
（従来の技術） 周知のように不揮発性トランジスタをメモリとして用い
たＥ　Ｐ　ＲＯＭ　（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａ
ｍｍａｂｌｅＲＯＭ）やＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅ！ｅ
ｅｔｒｉｃａｌＩｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍ
ａｂｌｅ　　ＲＯＭ　）等の不揮発性半導体メモリでは
、データのプログラム時には、データ読み出し時に比べ
て高い電圧を必要とする。すなわち、例えば選択された
メモリセルのゲートに対し、データ読み出し時にはＶｃ
ｃの電圧を、プログラム時にはｖｐｐの電圧をそれぞれ
印加する必要がある。このため、この種のメモリではレ
ベルシフタを設け、必要時にデータ読み出し用電圧であ
る電源電圧Ｖｃｃの振幅を持つ信号を高電圧ｖｐｐの振
幅を持つ電圧に変換している。
第５図は上記したようなレベルシフタを有する従来の不
揮発性半導体メモリの要部の構成を示す回路図である。
デコーダ部１１の出力は各デコードライン１２を介して
メモリセルからなるメモリセルマトリクス１３に供給さ
れるようになっている。ここで、各デコードライン１２
とメモリセルマトリククス１３との間にはレベルシフタ
部１４が挿入されている。レベルシフタ部１４は複数の
電圧変換回路１５からなり、それぞれはデータ読み出し
時には電源電圧Ｖｃｃの振幅の信号を、プログラム時に
は高電圧ｖｐｐの振幅の信号を出力する。
例えば、アドレスバッファ１Ｂを介してデコーダ部１１
に入力されたアドレス信号ＡＯ，Ａｔに応じてデコーダ
部１１の１つのデコード出力が′１２になる。デコード
出力の“１”は、レベルシフタ部１４に供給されている
電源電圧に応じて読み出し用の電圧Ｖｃｃそのまま、も
しくは書き込み用の高電圧ＶｐＩ）として出力される。
レベルシフタ部１４の各出力はデフ−ドライン１２を経
てメモリセルマトリクス１３内の選択されたセル行に供
給されるようになっている。
ところで、上記従来回路を集積化する場合、そのレイア
ウトは第６図のようになる。図において、レベルシフタ
部１１における電圧変換回路１５は例えばデコード出力
の反転信号をＰチャネル及びＮチャネルトランジスタか
らなるインバータ回路１７で受け、その出力をＰチャネ
ルトランジスタ１８を介してインバータ回路１７の入力
に帰還する構成になっている。これにより、電源端子１
９に高電圧Ｖｐｐが印加されてもその電圧が確実に出力
される。ところが、このような構成の回路が各デコード
ラインについてそれぞれ設けられているので、必然的に
レベルシフタ部１４の占有面積が大きくなり、しかも縦
方向、すなわちデコードラインの延長方向と交差する方
向にパターンが広がる。これに対して両側に配置されて
いるデコーダ部１１及びメモリセルマトリクスＩ３は縦
方向にパターン長がそれ程広がることがなく、例えば図
中の一点鎖線で示すパターン長Ａにまで縮小することが
できる。
しかし、デコードラインを均等にしかも最短距離で配線
する必要上、レベルシフタ部１４のパターン長に合わせ
てデコーダ部１１及びメモリセルマトリクス１３のパタ
ーン長を拡張するようにしている。
（発明が解決しようとする課題） このように従来の不揮発性半導体メモリではレベルシフ
タ部の電圧変換回路が各デコードライン毎に設けられて
いるため、集積化する際にレベルシフタ部のパターンが
デコードラインの延長方向と交差する方向に広がる。こ
のため、デコーダ部及びメモリセルマトリクスのパター
ン長が縮小できるにもかかわらず、全体のパターンが大
型化せざるを得ないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は集積度の向上を図ることができる不揮
発性半導体メモリを提供することにある。
〔発明の構成〕
（課題を解決するための手段） この発明の不揮発性半導体メモリは、データ読み出しの
際に使用される第１の電源電圧と、データのプログラム
の際に使用される第２の電源電圧とが選択的に供給され
、アドレス入力信号を第１もしくは第２の電源電圧の振
幅を持つ信号に変換する電圧変換手段と、この電圧変換
手段の出力が供給されるアドレスデコード手段と、この
アドレスデコード手段の出力に基づき選択駆動される不
揮発性メモリセルとから構成される。
（作用） レベルシフタ部をデコーダ部の入力部分に配置する。デ
コーダ部とメモリセルマトリクスとの間にレベルシフタ
部を配置しないので、パターンがデコードラインの延長
方向と交差する方向に広がることがない。この場合、デ
コーダ部に高電圧が供給されることになるため、デコー
ダ部は耐圧を考慮した素子で構成される。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の一実施例による構成を示す回路図で
あり、不揮発性半導体メモリの要部の構成を示す回路図
である。デコーダ部１１の出力は各デコードライン１２
を介してメモリセルからなるメモリセルマトリクス１３
に供給されるようになっている。デコーダ部１１の入力
側にはレベルシフタ部１４が接続されている。レベルシ
フタ部１４には図示しない制御回路から読出し電圧（電
源電圧Ｖｃ　ｃ）もしくは書き込み電圧（高電圧Ｖｐｐ
）が電源電圧として選択的に供給される。このレベルシ
フタ部１４はそれぞれ１つのアドレス信号が入力される
複数の電圧変換回路１５で構成されている。各電圧変換
回路１５はそれぞれ前記第４図のものと同様に構成され
ている。すなわち、アドレスバッファ１６を介して入力
されたアドレス信号の反転信号をインバータ回路１７で
受け、その出力がこのインバータ回路Ｉ７の入力に帰還
されるようなＰチャネルＭＯＳ）ランジスタ１８を電源
端子１９との間に挿入して構成されている。電源端子１
９には電源電圧Ｖｃｃもしくは高電圧ｖｐｐが印加され
る。
電圧変換回路１５はその他、第２図及び第３図のような
回路が用いられる。第２図は前記第６図回路に示すもの
の変形例である。電源端子２１にプログラム時における
高電圧Ｖｐｐが供給される際、入力側の電源電圧Ｖｃｅ
系と電位分離するため、電源電圧Ｖｃｃでバイアスされ
るＮチャネルＭＯＳトランジスタ２２を備えている。ま
た、ＮチャネルＭＯＳ）ランジスタ２３は入力されたア
ドレス信号の反転信号が直接ゲートに供給されるように
なっている。第３図はその他の応用例を示す回路図であ
る。電源電圧Ｖｃｃもしくは高電圧Ｖｐｐが印加される
電源端子３１に共通ソースが接続されたＰチャネルＭＯ
Ｓトランジスタ３２．３３のドレインには、共通ソース
が接地電圧Ｖｓｓに接続されたＮチャネルＭＯＳトラン
ジスタ３４．３５のドレインがそれぞれ接続されている
。これら両トランジスタ３２．３４のドレイン接続点に
はトランジスタ３３のゲ・−トが接続され、両トランジ
スタ３３゜３５のドレイン接続点にはトランジスタ３２
のゲートが接続されている。トランジスタ３４のゲート
にはアドレス信号が直接供給され、トランジスタ３５の
ゲートにはインバータ回路３６により、アドレス信号の
反転信号が供給される。そして、トランジスタ３３のド
レインとトランジスタ３２のゲート接続点との間で出力
信号が得られるようになっている。
この回路は差動アンプ構成になっており、トランジスタ
３４．３５の動作により、トランジスタ３２．３３が制
御され、出力信号として必要な電圧が得られるようにな
っている。
第１図において動作を説明する。アドレスバッファ１Ｂ
を介してアドレス信号ＡＯ，ＡＩがレベルシフタ部１４
に入力されると、レベルシフタ部１４内の電圧変換回路
１５は供給されている電源電圧に応じ、“１°レベル信
号として読み出し用の電源電圧Ｖｃｃ、もしくは書込み
電圧ｖｐｐを出力する。
レベルシフタ部１５の出力はデコーダ部１１に供給され
る。これにより、デコーダ部１１の１つのデコードライ
ンＩ２が選択され、選択されたデコードライン１２の電
圧は、メモリセルマトリクス１３内の選択されたセル行
に供給される。なお、デコーダ部１１は書き込み等、プ
ログラム時に高電圧が印加されるため、高耐圧ＭＯＳ）
ランジスタ等で構成される。
上記実施例によれば、デコードラインの途中に電圧変換
回路１５を配置する必要がないので、レベルシフタ部１
４を設けることによるデコーダ部１１及びメモリセルマ
トリクス１３の占有面積を拡張する必要がなくなる。ま
た、電圧変換回路１５の個数自体が少なくなり、レイア
ウトの自由度が増すという利点がある。
第４図（ａ）は従来の不揮発性半導体メモリのレイアウ
トの一例を示すブロック図であり、同図（ｂ）は第１図
の実施例を用いて同図（ａ）の半導体メモリ装置をレイ
アウトしたブロック図である。なお、第１図回路との共
通部分は同一符号を付している。第４図（ａ）ではデコ
ーダ部１１とメモリセルマトリクスＩ３の間にレベルシ
フタ部（Ｌ／５）１４が配置されている。レベルシフタ
部１４は前述したように必然的に占有面積が大きくなり
、しかも、図中の縦方向にパターン長がとられる。これ
に対して両側に配置されているデコーダ部１１及びセル
部１３は縦方向にパターン長がとられることがなく、例
えば図中点線で示すＡにまでパターン長の縮小が可能で
ある。しかし、デコードラインを均等にしかも最短距離
で配線する必要上、レベルシフタ部１４のパターン長に
合わせてデコード部１１及びメモリセルマトリクス１３
のパターン長を拡張するようにしていた。これに対し第
４図（ｂ）では、デコーダ部１１とメモリセルマトリク
スＩ３のパターンが従来に比べて縦方向に２０〜３０％
圧縮され、レベルシフタ部１４はメモリセルマトリクス
１３に隣接されているセンスアンプ２０との間に配置さ
れる。この結果、パターンレイアウトが変更されること
により、集積度が向上される。
［発明の効果］ １１・・・デコーダ部、１２・・・デコードライン、■
３・・・メモリセルマトリクス、　１４・・・レベルシ
フタ部、１５・・・電圧変換回路、１６・・・アドレス
バッファ。
ができる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成の回路図、第２
図および第３図はそれぞれ第１図回路の一部の回路図、
第４図（ａ）は従来の半導体メモリ装置のレイアウトの
一例の構成を示すブロック図、第４図（ｂ）はこの発明
を実施した半導体メモリ装置のレイアウトの一例の構成
を示すブロック図、第５図は不揮発性半導体メモリの要
部の構成を示す回路図、第６図は第５図回路のレイアウ
トパターンの構成を示すブロック図である。

Claims (1)

  1. 【特許請求の範囲】 データ読み出しの際に使用される第１の電源電圧と、デ
    ータのプログラムの際に使用される第２の電源電圧とが
    選択的に供給され、アドレス入力信号を第１もしくは第
    ２の電源電圧の振幅を持つ信号に変換する電圧変換手段
    と、 上記電圧変換手段の出力が供給されるアドレスデコード
    手段と、 上記アドレスデコード手段の出力に基づき選択駆動され
    る不揮発性メモリセルと を具備したことを特徴とする不揮発性半導体メモリ。
JP29418588A 1988-11-21 1988-11-21 不揮発性半導体メモリ Expired - Lifetime JPH0713880B2 (ja)

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