JPH0376098A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体不揮発性記憶装置に係り、電気的にその
内容を書き換えるのに好適な半導体装置発性記憶装置に
関する。

【従来の技術】

従来より、プログラムやデータの格納用半導体不揮発性
記憶装置としては、紫外線により情報の消去が可能なイ
レーザブル　アンド　プログラマブル　リード　オンリ
　メモリ（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａａ
＋ｍａｂｌｅ　Ｒ−ｅａｄ　ｑｎｌｙ　Ｍｅｍｏｒｙ　
：以下ＥＰＲＯＭ）、電気的に消去が可能なエレクトリ
カリ　イレーザブル　アンド　プログラマブル　リード
　オンリ　メモリ　（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒ
ａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｕｎａｂｌｅ　Ｒ
ｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　：以下ＥＥＰＲＯＭ
）が用いられてきた。 ＥＰＲＯＭはメモリセル面積が小さく、大容量化に適し
ているが、紫外線照射で消去するため窓付きパッケージ
を必要とする事、プログラマにて書込みを行なうので、
ｌＦき換え時にシステムから取り外す必要がある事など
の問題がある。 一方、ＥＥＰＲＯＭはシステム内で電気的に書換が可能
であるが、メモリセルの大きさがＥＰＲＯＭの１゛、５
倍から２倍程度と大きいため、大容量化には適していな
い。 そこで最近では両者の中間的な記憶装置として電気的−
括消去型Ｅ　Ｅ　Ｐ　ＲＯＭと呼ばれるものが開発され
ている。この電気的−括消去型ＥＥＰＲＯＭはチップ−
括、またはあるひとまとまりのメモリセルを一括して電
気的に消去する機能をもつ不揮発性半導体記憶装置であ
り、メモリセルの大きさはＥＦＲＯＭ並の大きさを実現
できる。 第２図は１９８７年国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　
Ｍｅｅｔｉｎｇ）にて久米らが発表した電気的−括消去
型ＥＥＰＲＯＭのメモリセルである６通常のＥＰＲＯＭ
とよく似た２層ゲート構造である。 書き込みはＥＦＲＯＭと同様にドレイン１接合近傍で発
生させたホットキャリアを浮遊ゲート２に注入すること
により行なう。書き込みによりメモリセルの制御ゲート
４からみたしきい値は高くなる。 一方、消去は制御ゲート４を接地し、ソース３に高電圧
を印加する事により浮遊ゲート３とソース３の間に高電
界を発生させ、薄い酸化膜５をとおしたトンネル現象を
利用して浮遊ゲート２に蓄積された電子をソース３に引
き抜くことによって行なう、消去により制御ゲート４か
らみたしきい値は低くなる。 読み出しはドレイン１に弱い書き込みが起こりにくいよ
う１ｖ程度の低電圧を印加し、制御ゲート４に５ｖ程度
を印加し、流れるチャネル電流の大小を情報のＯと１に
対応させる。なお９図中６はｐ型シリコン基板、７はｎ
型拡散層、８は低濃度のｎ型拡散層、９はｐ型拡散層で
ある。 カイネット（Ｖ、Ｎ、Ｋｙｎｅｔｔ）らはアイ・イー・
イー・イー、ジャーナル　オブ　ソリッドステート　サ
ーキッツ、第２３巻、第５号（１９８８年）第１１５７
頁から第１１６３頁（Ｉ　ＥＥＥ、　Ｊ、　５ｏｌｉｄ
−５ｔａｔｅ　Ｃ１ｃｕｉｔｓ、　ｖｏｌ、２３（１９
８８）　ｐｐ、１１５７−１１６３）において第２図と
同様な構成のメモリセルを用いて２５６にビットのメモ
リを開発した。これはチップ−括の電気的消去が可能で
ある。 また・、電気的−括消去型ＥＥＰＲＯＭとしてサマチサ
（Ｇ、Ｓａｍａｃｈｉｓａ）らが１９８７年国際固体回
路会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５
ｔａｔｅ　Ｃ１ｒｃｕｉｔ　Ｃａｎｆｅｒａｎｃｅ）で
発表したメモリのメモリセルは第３図に示す断面構造を
している。 このメモリセルの動作は第２図のメモリセルの場合とほ
ぼ同じであるが、消去もドレイン側で行なう点が異なる
。このため、第４図に示すようなアレイを組むことによ
りデータｉＤｌ〜Ｄ３おのおのに対してそれぞれブロッ
クＢ１〜Ｂ３が対応させることができる。よってブロッ
ク単位での選択的な消去が可能であり、その点では使い
やすくなっている。ここで、第４図中、Ｍｌ〜Ｍ１８は
メモリセルを、Ｗｌ〜Ｗ６はワード線を表わしている。 しかし、これらのメモリではプログラムデイスターブに
対する配慮がなされていなかった。プログラムデイスタ
ーブ特性とはゲートに高電圧を印加し、ドレインには電
圧を印加しない時のしきい値の変化を言う。このデイス
ターブにさらされる時間は通常同一ワード線上のほかの
メモリセルを書き込んでいる総和の時間となる。 例えば第４図中でメモリセルＭｌのプログラムデイスタ
ーブ時間はメモリセルＭ２．Ｍ３に書き込みを行ってい
る時間の和となる。 しかし、ブロック分割を考えたときには異なる。 仮りに１つのブロックＢ１は１度データを書き込んだ後
、まったく書き換えを行わず、他のブロックＢ２．Ｂ３
は毎回書き換えるとするとブロックＢ２．Ｂ３の書き込
み時間の書き換え回数倍だけの時間のデイスターブ時間
となる。 ところで、〜ベルマ（Ｇ、　Ｖｅｒ朧ａ）らは１９８８
年アイ・イー・イー・イー、リライアビリティ・フィジ
ックス・シンポジウム（Ｉ　Ｅ　Ｅ　Ｅ　Ｒｅ１ｉａｂ
ｉｌｉｔｙＰｈｙｓｉｃｓ　Ｓｙｍｐｏｓｉｕ＋ｍ、ｐ
ｐ、１５８−１６６）において前記Ｋｙｎｅｔｔらのメ
モリセルの信頼性について報告している。それによれば
書き換えを繰り返した後、プログラムデイスターブ特性
が劣化する現象がある。 上述したようにプログラムデイスターブ時間が長くなる
場合にはこの劣化が問題となってくる。 また、従来技術ではチップ内の回路の配置においても問
題があった。 第５図に従来技術によるメモリアレイ部分の平面配置を
示す、これは通常のＥＦＲＯＭにおけるのと同様な平面
構造となる。図中に示されたように、データ線Ｄ１〜Ｄ
４を金属層で縦方向、すなわちワード線Ｗ１〜Ｗ５の方
向とは直角方向に配置しているため、共通ソース、１Ｉ
Ｃ５Ｌ、Ｃ８２はそれぞれデータ線と平行に金属層で形
成され、これをメモリアレイに対して列選択スイッチＭ
Ｏ８ＦＥＴ、センスアンプの配置されるのと反対側（図
中では上側）でブロックごとに共通化されている。 上述のような場合の装置全体の回路配置は第６図のよう
になる。ここではメモリアレイをｌ１００からｒｌｏＳ
まで＋７）Ｍ−ＡＲＡＹＩとｌ１０４からｌ１０７まで
のＭ−ＡＲＡＹ２の２つに分けて配置した場合を示した
。この時第５図と同様。 ワード線は横方向に配置され、データ線は縦方向に配置
される。ワード線を選択、制御する行アト央に配置され
２両メモリアレイを同時に選択制御する６列アドレスデ
コーダＹＤＣＲは行アドレスデコーダＸＤＣＨの下側に
９列選択用スイッチＭＯ８ＦＥＴ、センスアンプＹＧＳ
ＮＳＩ、ＹＧＳＮＳ２はメモリアレイＭ−ＡＲＡＹＩ、
Ｍ−ＡＲＡＹ２の下側に、消去時にソースを選択制御す
る消去用デコーダＥＣＲＩ、ＥＣＲ２はメモリアレイＭ
−ＡＲＡＹＩ、Ｍ−ＡＲＡＹ２の上側に配置される。 一般にシステム内で記憶装置のデータをブロックごとに
書き換える場合にはブロックの選択は高位アドレスにて
行なう。例えば８ビット単位の読み書きをする１Ｍビッ
トの記憶装置の場合、アドレス信号はＡ１゜からＡ、ま
で１７ビツトある。４分割であればＡ１．とＡ　Ｌ　Ｈ
の２ビツトで消去するブロックを選択する事が望ましい
。 しかし、信号が入力されるポンディングパッドの配置は
概ね第６図に示されるようになる。フラッシュＥＥＰＲ
ＯＭの場合にはＥＰＲＯＭとほぼ回天な配置とするのが
、一般的であり、１ＭビットのフラッシュＥＥＦＲＯＭ
ではこの図に示すようになる０図中にパッド配置をパッ
ド名称と共に示した。１ＭビットのＥＰＲＯＭの場合と
はＥＥ端子がフラッシュＥＥＰＲＯＭにある点だけが異
なる。 このような配置となるのはパッケージに組み込まれた状
態での入力端子の配置が通常統一されているためである
。装置内の回路配置は主としてＩ１０端子で制限され２
列選択用スイツチＭＯ８ＦＥＴ、センスアンプＹＧＳＮ
ＳＩ、ＹＧＳＮＳ２が下方に、即ちＩ１０端子に近いと
ころに配置される。Ａ１１とＡ工５等の高位アドレスは
上辺に配置される。各入力出力パッドから回路までの配
線の引き回しを最小にしようとすると列アドレスデコー
ダＹＤＣＲＩ、ＹＤＣＲ２，列選択用スイッチＭＯ８Ｆ
ＥＴ、センスアンプＹＧＳＮＳＩ、ＹＧＳＮＳ２が下方
に配置されている事からＡ、とＡ１、等の高位アドレス
は行アドレスの選択にあて。 低位アドレスは列アドレスの選択にあてるのが白きＺあ
る。 この場合、第５図に示すように消去ブロックがデータ線
にそって構威されていると消去ブロックの選択は列アド
レス、即ち低位アドレスによって行なわれる。これを回
避しようとすると入力、出力端子からの配線の引き回し
が長くなり、特に配線による遅延で読出し速度が遅くな
る。

【発明が解決しようとする課題】

上記従来技術では上述したようなプログラムデイスター
ブ、回路の配置、配線の引き回しに対して配慮がなされ
ていなかった。 本発明は上述したプログラムデイスターブに影響されに
＜＜、シかもブロック単位での電気的消去するのが容易
な半導体不揮発性記憶装置を提供することを目的とする
。

【課題を解決するための手段】

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、以下のとおりである。 即ち、第１図に示したようにブロックの分割方向を変え
て同じワード線に接続されたメモリセルは同一ブロック
に属するようにすれば良い。ここで消去はソースに高電
圧を印加して行なう。 図中、Ｃ８１〜Ｃ８３は各ブロックＢ１〜Ｂ３の共通ソ
ース線を、ＥＲＣＩ〜ＥＲＣ３は電気的消去を行なうた
めのソース線電位の制御用デコーダ回路を示す。

【作用】

上述した手段によればプログラムデイスターブ時間は書
き換え回数に依存せず、同一ワード線上の他のメモリセ
ルを書き込むのに用する時間の和となる。また、消去ブ
ロックの選択には行アドレスを用いるため配線の引き回
しが減り、読出し速度への悪影響が軽減される。

【実施例】

以下１本発明の一実施例を第７回忌第１０図を用いて説
明する。ここではメモリセルとして第２図に示したもの
を想定している。即ち、書込み／続出しはドレイン側で
、消去はソース側で行なう。 同図の各回路素子は特に制限されないが、公知のＣＭＯ
８（相補型ＭＯ８）集積回路の製造技術によ・す、１個
の単結晶シリコンのような半導体基板上において形成さ
れる。 特に制限されないが、集積回路は単結晶ｐ型シリコンか
らなる半導体基板上に形成される。ｎチャネルＭＯ３Ｆ
ＥＴはかかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板上に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構威され
る。ｐチャネルＭＯ５ＦＥＴは上記半導体基板表面に形
成されたｎ型ウェル領域に形成される。これによって半
導体基板はその上に形成された複数のｎチャネルＭＯ８
ＦＥＴの共通の基板ゲートを構威し。 回路の接地電位が供給される。ｐチャネルＭＯ８ＦＥＴ
の共通の基板ゲート、即ちｎ型ウェル領域は電源電圧Ｖ
ｃｃに接続される。あるいは高電圧回路であれば外部か
ら与えられた高電圧Ｖ　Ｐ　Ｐ　ｖ内部発生高電圧等に
接続される。あるいは集積回路は単結晶ｎ型シリコンか
らなる半導体基板上に形成しても良い、この場合ｎチャ
ネルＭＯ８ＦＥＴはｎ型ウェル領域に形成される。 特に制限されないが、この実施例のＥＥＰＲＯＭは外部
端子から供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを受
けるアドレスバッファＸＡＤＢ。 ＹＡＤＢを通して形成された相補アドレス信号がアドレ
スデコーダＸＤＣＲ，ＹＤＣＲに供給される。特に制限
されないが、上記アドレスバッファＸＡＤＢ、ＹＡＤＢ
は内部チップ選択信号τ丁により活性化され、外部端子
からのアドレス信号ＡＸ、ＡＹを取り込み、外部端子か
ら供給されたアドレス信号と同相の内部アドレス信号と
逆相のアドレス信号とからなる相補アドレス信号を形成
する。 行アドレスデコーダＸＤＣＲはアドレスデコーダ活性化
信号ＤＥにより活性化され、アドレスバッファＸＡＤＢ
の相補アドレス信号に従ったメモリアレイＭ−ＡＲＡＹ
のワード線Ｗの選択信号を形成する０列アドレスデコー
ダＹＤＣＲはアドレスデコーダ活性化信号ＤＥにより活
性化され、アったメモリアレイＭ−ＡＲＡＹのデータ線
Ｄ１〜Ｄ３の選択信号を形成する。 上記メモリアレイＭ−ＡＲＡＹは代表として例示的に２
つのメモリブロックが示されている。このメモリブロッ
クは記憶素子（メモリセル）Ｍｌ〜Ｍ１２とワード線Ｗ
１〜Ｗ４及びデータ１ｌＩｌＤ１〜Ｄ３とにより構成さ
れている。 上記メモリブロックにおいて同じ行に配置された記憶素
子のゲートはそれぞれ対応するワード線に接続され、同
じ列に配置された記憶素子のドレインはそれぞれ対応す
るデータ線に接続されている。上記記憶素子のソースは
ソースｍｃｓｌ、Ｃ８２に結合される。この実施例では
上記ソース線Ｃ８１，Ｃ３２には消去制御回路ＥＣＩ、
ＥＣ２により書込み・読出し動作の時オン状態になって
ソース線Ｃ８Ｉ、Ｃ８２に回路の接地電位を与えるｎチ
ャネルＭＯ８ＦＥＴＱＩＯ，Ｑ２０と消去用の高電圧Ｖ
ｐｐを与えるｐチャネルＭＯ８ＦＥＴＱ１７．Ｑ２０が
設けられる。 特に制限されないが、８ビツトあるいは１６ビツト単位
での書込み・読出しを行なうため、上記メモリアレイは
合計で８組あるいは１６組設けられるよう構成される。 以下、８ビット単位を例示する。同図において、そのう
ち１つのメモリアレイが代表として例示的に示されてい
る。 例えば８ビット単位での書込み、読出しを行なう場合、
このようなメモリアレイが８組ある。この時同−ワード
線にゲートが接続されるメモリセルは同一のメモリブロ
ックに属するような構成とする。 上記１つのメモリアレイＭ−ＡＲＡＹを構成する各デー
タ線Ｄ１〜Ｄ３は上記アドレスデコーダＹＤＣＲによっ
て形成された選択信号を受ける列選択スイッチＭＯＳＦ
ＥＴＱ７〜Ｑ９を介して共通データ線ＣＤに接続される
。共通データ１ＩＣＤには外部端子Ｉ１０から入力され
る書込み信号を受ける書込み用データ人カバッファＤＩ
Ｂの出力端子が書込み時オンとなるＭＯＳＦＥＴＱ１８
を介して接続される。同様に他のメモリアレイに対して
も上記同様な列選択スイッチＭＯ８ＦＥＴが設けられ、
それに対応したアドレスデコーダにより選択信号が形成
される。 上記メモリアレイＭ−ＡＲＡＹに対応して設けられる共
通データｍｃＤにはスイッチＭＯ５ＦＥＴＱ１６を介し
てセンスアンプに結合される。便宜上、ＭＯＳＦＥＴＱ
ＩＩ−Ｑ１５．Ｑ２２〜Ｑ２５で構成される回路をセン
スアンプと呼ぶ事とする。 即ち、第７図において上記例示的に示されている共通デ
ータＩＣＤは読出し制御信号ｒｅによりオン状態にされ
るＭＯＳＦＥＴＱ１６を介してそのソースが接続される
ｎチャネル型ＭＯ８ＦＥＴＱｌｌのソースに接続される
。このｎチャネル型ＭＯＳＦＥＴＱＩＩのドレインと電
源電圧端子ＶｃＣとの間にはそのゲートに回路の接地電
位の印加されたｐチャネル型の負荷ＭＯ８ＦＥＴＱ１２
が設けられている。上記負荷ＭＯ８ＦＥＴＱ１２は読出
し動作のために共通データ線ＣＤにプリチャージ電流を
流すような動作を行なう。 及びデータ線電位をほぼ一定の低い電圧に保ち。 読出し中の弱い書込みを防止するため、スイッチＭＯ８
ＦＥＴＱ１６を介した共通データ線ＣＤの電位はｎチャ
ネル型の疑動ＭＯ５ＦＥＴＱ１３とｐチャネル型の負荷
ＭＯ８ＦＥＴＱ１４とからなる反転増幅回路の入力であ
る傭動ＭＯ８ＦＥＴＱ工３のゲートに供給される。この
反転増幅回路の出力電圧は上記ＭＯ８ＦＥＴＱＩＩのゲ
ートに供給される。さらにセンスアンプの非動作期間で
の無駄な電流消費を防ぐため上記ＭＯ８ＦＥＴＱ１１の
ゲートと回路の接地電位点との間にはｎチャネル型ＭＯ
８ＦＥＴＱ１５が設けられる。このＭＯＳＦＥＴＱ１５
と上記ｐ型ＭＯ５ＦＥＴＱ１４のゲートには共通にセン
スアンプの動作タイミング信号ＳＱが供給される。 タイミング制御回路ＣＮＴＲは特に制限されないが、外
部端子ｆｆ、！、ＷＴ、ＴＴ及びＶｐＰに供給されるチ
ップイネーブル信号、アリトプットイネーブル信号、ラ
イトイネーブル信号、イレー１ぐネ゛−プル信号及び書
込み／消去用高電圧に応じて内部制御信号Ｑｅ、ＳＱ等
のタイミング信号、及びアドレスデコーダ等に選択的に
供給する読出し用、低電圧Ｖ　ｃ　ｃ　／書込み層高電
圧ＶＰＰ等を発生する。 読出しモードでは上記内部信号７丁はｌｏｗ。 ＤＥ、ｓｃ、ｒｅがｈｉｇｈにされる。アドレスデコー
ダ回路ＸＤＣＲ，ＹＤＣＲが活性化され。 １つのワード線、１つのデータ線が選択される。 アドレスデコーダ回路ＸＤＣＲ，ＹＤＣＲ，データ入力
回路ＤｒＨには、その動作電圧として低電圧Ｖｃｃが供
給される。ＭＯ８ＦＥＴＱ１４はオン状態に、ＭＯ８Ｆ
ＥＴＱ１５はオフ状態にされる。 メモリセルは予め書込まれたデータに従ってワード線の
選択レベルに対して高いしきい値か、低いしきい値を持
つものである。各アドレスデコーダＸＤＣＲ，ＹＤＣＲ
によって選択されたメモリセルのしきい値が高く、ワー
ド線が選択レベルにされているにもかかわらずオフ状態
にされている場合、共通データ線ＣＤはＭＯ８ＦＥＴＱ
１２とＱｌｌからの電流供給によって比較的高いｈｉｇ
ｈレベルにされる。一方２選択されたメモリセルがワー
ド線選択レベルによってオン状態にされている場合、共
通データ線ＣＤは比較的低いｌｏｗレベルにされる。 この場合、共通データ線ＣＤのｈｉｇｈレベルはこれを
受ける反転増幅回路により形成された比較的低いｌｏｗ
レベルの出力電圧がＭＯ８ＦＥＴＱｌｌのゲートに供給
されることによって比較的低い電位に制限される。一方
、共通データ線ＣＤのｌｏｗレベルはこれを受ける反転
増幅回路により形成された比較的高いｈｉｇｈレベルの
出力電圧がＭＯ８ＦＥＴＱＩＩのゲートに供給されるこ
とによって比較的高い電位に制限される。 なお、上記増幅用のＭＯ３ＦＥＴＱＩＩはゲート接地型
ソース入力の増幅動作を行ない、その出力信号をＭＯ８
ＦＥＴＱ２２とＱ２３で構成されたＣＭＯＳインバータ
回路に伝える。そしてこの出力信号はＭＯ８ＦＥＴＱ２
４とＱ２５で構成されたインバータで波形整形される。 信号ＳＯ〜Ｓ７はメモリのしきい値が高い場合ｈｉｇｈ
となり。 低い場合ｌｏｗとなる。対応したデータ出力バッファＤ
ＯＢによって、特に制限されないが、増幅されて上記外
部端子Ｉ１０から送出される。このデータ出力バッファ
ＤＯＢはデータ出カバソファ制御信号Ｄｏ、Ｄｏにより
制御される。ＤＯが読出しモード、書込み後のベリファ
イモードではｈｉｇｈとなり、データ出力バッファＤＯ
Ｂを活性化し、Ｉ１０端子にデータを送出する。他のメ
モリブロックに対応した共通データ線と外部端子との間
においても上記同様なセンスアンプならびにデータ出力
バッファからなる読出し回路がそれぞれ設けられる。 書込みモードでは上記内部信号７丁はｌｏｗ。 ＤＥ、ＷＰ、ｗｒはｈｉｇｈとされ、ｓｃ、ｒｅ。 Ｄｏはｌｏｗにされる。アドレスデコーダ回路ＸＤＣＲ
，ＹＤＣＲが活性化され、１つのワード線。 １つのデータ線が選択される。アドレスデコーダ回路Ｘ
ＤＣＲ，ＹＤＣＲ，データ入力回路ＤＩＢる。ＭＯ８Ｆ
ＥＴＱ１６はオフとされ、データ出カバッファＤＯＢ、
センスアンプは非活性化される。書込みが行なわれるワ
ード線はその電圧が上記高電圧ＶＰＰになる。浮遊ゲー
トに電子を注入すべき記憶素子が接続されたデータ線は
ＭＯ８ＦＥＴＱ１８．ＤＩＢを介して高電圧ｖｐｐに接
続される。これにより記憶素子に書込みが行なわれる。 書き込まれた状態の記憶素子はその浮遊ゲートに電子が
蓄積され、しきい電圧は高くなり、ワード線を選択して
もドレイン電流は流れない。電子の注入が行なわれない
場合にはしきい電圧は低くワード線を選択すると電流が
流れる。他のメモリブロックに対応した共通データ線と
外部端子との間においても上記同様な入力段回路及びデ
ータ人力バッファからなる書込み回路とがそれぞれ設け
られる。 書込み後のベリファイモードでは高電圧がＶｐＰ端子に
印加されている以外は読出しモードと同じ状態になる。 アドレスデコーダ回路ＸＤＣＲ。 ＹＤＣＲ，データ入力回路ＤＩＢにはその動作電圧とし
て高電圧ＶｐＩＩＩからＶ　ｃ　ｃに切り替えられて供
給される。使用者は書き込まれたか、どうかの確認を行
なう。 書込み／消去インヒビットモードでは各デコーダは活性
化されているが、書込み／消去用の高電圧が各デコーダ
には供給されない。 消去モードでは制御信号ＤＥ、ｗｒ、ｒｅ、ＤＯ，ｓｃ
、ＷＰがＬｏｗとなる。外部端子から供給されるＸアド
レス信号ＡＸのすべて、あるいは一部により消去するブ
ロックが選ばれてそのブロックのワード線はすべて接地
電位とされる。この時、他のブロックのワード線につい
てはどのような電位であっても構わない。選ばれたブロ
ックに対応した消去パルス丁丁Ｔ、あるいはｍが１ｏｗ
とされ、消去制御回路ＥＣＩ、あるいはＥＣ２を通じて
メモリセルのソースに高電圧が印加される。 特に制限されないが、消去制御回路ＥＣ１，ＥＣ２は第
８図に示すような構成をしている。７丁（ＴＰｒＴ、Ｔ
Ｖ’Ｔ）は基本的にはＶｃｃを電源とするインバータと
高電圧インバータとを介してＰＭＯ８ＦＥＴＱ１７．Ｑ
１９（７）ゲートに、またＶａａを電源とするインバー
タ２段を介してＮＭ○５ＦＥＴＱＩＯ，Ｑ２０のゲート
に伝えられる。 例えばブロックＢ１が選ばれた時にはワードｖＡＷ１、
Ｗ２が接地され、共通ソース線Ｃ８Ｉに高電圧が印加さ
れる。これによりメモリセルＭ１〜Ｍ６で電気的消去が
おこなわれる。この際、他のブロックには高電圧が印加
されないので消去はなされない。 第１図、第７図に示されたブロック分割は上述した公知
例に述べられた製作方法では行なえない。 なぜならば上述した公知例では第６図に示されるような
通常のＥＦＲＯＭにおけるのと同様な平面構造を対象と
しているためである。図中に示されたようにデータ線を
金属層で縦方向、すなわちワード線の方向とは直角方向
に配置しているため。 共通ソース線Ｃ８Ｉ、Ｃ８２はそれぞれデータ線と平行
に金属層で懲戒され、これをメモリアレイに対して列選
択スイッチＭＯ８ＦＥＴ、センスアンプの配置されるの
と反対側（図中では上側）でブロックごとに共通化され
ている。 即ち、第１図、第７図のブロック分割を実現するために
は第９図の平面配置による必要がある。 ここでは共通ソース線Ｃ８１〜Ｃ３３をデータ線Ｄ１〜
Ｄ３とは異なる配線層で横方向、即ちワード線Ｗｌ−Ｗ
５と平行な方向に配置している。共通ソース線は読み出
し、書き込み時にはメモリセルのソースを接地電位に固
定するのに用いられるため低抵抗であることが望ましく
、そのためにはデータ線とは別の層の金属配線とするの
が望ましい。 このようにした時の装置内の回路配置を第１０図に示す
。これは第６図に対応するものであるが。 本実施例に従えば消去時にメモリブロックを選択制御す
るデコーダＥＣＲＩ、ＥＣＲ２はメモリアレイに対して
行アドレスデコーダＸＤＣＲと対局する位置に配置され
る。よって先の例のようにＡ□、とＡユ６等の高位アド
レスは行アドレスの選択にあて、低位アドレスは列アド
レスの選択にあてれば消去ブロックの選択は行アドレス
、即ち高位アドレスによって行なわれる。このため入力
、出力端子からの配線の引き回しが先の例に比べて減り
。 読出し速度への悪影響が軽減される。 本実施例では電気的消去をソース側で行なうメモリセル
を対象としたカマ本発明はこれに限定されるものではな
い。例えば制御ゲートとは別の消去専用のゲートを設け
てそこに高電圧を印加するようなメモリセルであっても
よい。その場合にはその専用ゲート線ごとに、あるいは
それをいくつかまとめて一つのブロックとすれば良い。 本実施例では書込み／消去を外部からの高電圧ＶＰＰを
用いて行なう場合を対象としたが本発明はこれに限定さ
れるものではない。書込み／消去時に流れる電流が小さ
ければ装置内部でＶｃｃから所望の高電圧を発生させ、
これを書込み／消去に用いても良い。また、この内部昇
圧電源を外部高電圧ＶＰＰと併用しても構わない。 なお本発明は上記実施例に限定されるものでない事は言
うまでもない。通常の書込み／続出し等の制御を行なう
回路部分や消去を制御する回路部分等の構成は上記原理
を実現するものであればどのようなものであっても構わ
ない。

【発明の効果】

以上述べたように本発明によればＥＰＲＯＭ並みの小さ
なメモリセルで電気的に消去可能な半導体不揮発性記憶
装置においてその１部分のみを消去することが可能にな
るという効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するためのメモリセルアレ
イの概略回路図、第２図、第３図は従来のメモリセルの
断面図、第４図は従来のメモリセルアレイの概略回路図
、第５図は従来のメモリセルアレイの平面図、第６図は
従来の半導体記憶装置の概略平面図、第７図は本発明の
一実施例の半導体記憶装置の回路図、第８図は本発明の
実施例に用いられる消去制御回路の回路図、第９図は本
発明の実施例のメモリセルアレイの平面図、第１Ｏ図は
本発明の一実施例の半導体記憶装置の平面図である。 符号の説明 ＸＡＤＢ、ＹＡＤＢ−７ドＬ／Ｘバツフアｔ　Ｘ　Ｄ　
ＣＲ・・・行アドレスデコーダ、ＹＤＣＲ・・・列アド
レスデコーダ、Ｍｌ〜Ｍ１８・・・メモリアレイ、ＣＮ
ＴＲ・・・タイミング制御回路、Ｅｑｌ、ＥＣ２・・・
消去制御回路、ＤＯＢ・・・データ出力バッファ、ＤＩ
Ｒ・・・データ入力バッファ、Ｃ８Ｉ〜Ｃ３３・・・共
通ソース線、ＣＤ・・・共通データ線、Ｂｌ〜Ｂ３・・
・ブロック 第２図 第　１図 １ 第３回 ρ７ ρ２ ρ３ 第４図 第 図 −−−−−シ右１゛１↑１多４誓 −−−−−−−７−トー膵 電Ａ紅様 区　　　コンタ７Ｆ孔 茅 ８ 図 棒ｑ図 図 コンタ７）ＪＬ

Claims (1)

1. 【特許請求の範囲】 １、不揮発性記憶素子（メモリセル）をアレイ状に配置
   し、電気的消去を行なう半導体不揮発性記憶装置におい
   て、ゲートが電気的に共通に接続されたメモリセルは同
   時に電気的消去動作を行なうことを特徴とする半導体不
   揮発性記憶装置。 ２、特許請求範囲第１項記載の半導体不揮発性記憶装置
   において該メモリセルが浮遊ゲートと制御ゲートの２層
   ゲート構造を持つＭＯＳＦＥＴであり、これをアレイ状
   に配置し、そのアレイを分割してその一つの分割単位内
   ではメモリセル群のソースまたは専用ゲートを共通化し
   て該ソースまたは専用ゲートに高電圧を印加し、制御ゲ
   ートを接地して浮遊ゲート中の電子をトンネル現象を利
   用して該ソースまたは専用ゲートに引き抜く事によって
   電気的消去を行なう半導体不揮発性記憶装置。 ３、特許請求範囲第１項記載の半導体不揮発性記憶装置
   において該メモリセルが浮遊ゲートと制御ゲートの２層
   ゲート構造を持つＭＯＳＦＥＴであり、これをアレイ状
   に配置し、そのアレイを分割してその一つの分割単位内
   ではメモリセル群のソースまたは専用ゲートを共通化し
   て該ソースまたは専用ゲートに高電圧を印加し、制御ゲ
   ートを接地して浮遊ゲート中の電子をトンネル現象を利
   用して該ソースまたは専用ゲートに引き抜く事によって
   電気的消去を行ない、メモリセル群のゲートを制御する
   デコーダ回路とメモリセル群の電気的消去の際高電圧を
   印加されるソースまたは専用ゲートを制御するデコーダ
   回路とがメモリセル群に対して対局に配置された半導体
   不揮発性記憶装置。