JPH0589686A - 半導体不揮発性メモリとその書き込み方法 - Google Patents

Abstract

(57)【要約】 【構成】 第１の書き込み電圧ＶＰＰ１を印加する第１
のメモリブロック１と、この第１の書き込み電圧よりも
絶対値の小さい第２の書き込み電圧ＶＰＰ２を印加する
第２のメモリブロック２と、第１のメモリブロックから
第２のメモリブロックへデータを転送書き込みするため
の転送ブロック３とを備える。 【効果】 従来のような単一の書き込み電圧が印加され
るメモリ素子だけで構成されたメモリでは実現不可能
な、高速書き込み性と長期間のデータ保持性との両方の
特性を合わせ持たせることが可能となり、電気的に書き
換え可能な半導体不揮発性メモリの応用範囲を大幅に広
げることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電気的に書き換え可能な
半導体不揮発性メモリと、その書き込み方法とに関す
る。

【０００２】

【従来の技術とその課題】従来の半導体不揮発性メモリ
は、単一または複数のメモリ素子ブロックからなるメモ
リブロック全体に、単一の書き込み電圧を印加してい
る。

【０００３】従来技術による単一の書き込み電圧を印加
した半導体不揮発性メモリは、この書き込み電圧の絶対
値を大きくすると、データ書き込み時間は短くなるもの
のデータ保持時間は短くなる。これとは反対に、書き込
み電圧の絶対値を小さくすると、データ保持時間は伸び
るもののデータ書き込み時間は長くなってしまう。

【０００４】したがって、単一書き込み電圧を印加した
従来技術においては、半導体不揮発性メモリの高速書き
込みと長期間のデータ保持との特性の両立は不可能であ
る。

【０００５】本発明は、上記のように両立させることが
不可能な、高速書き込み性と長期間のデータ保持性とを
合わせ持った半導体不揮発性メモリの構成と、その書き
込み方法とを提供することを目的としている。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに本発明においては、下記記載の構成と方法とを採用
する。

【０００７】本発明における半導体不揮発性メモリは、
第１の書き込み電圧を印加する第１のメモリブロック
と、この第１の書き込み電圧よりも絶対値の小さい第２
の書き込み電圧を印加する第２のメモリブロックと、第
１のメモリブロックから第２のメモリブロックへデータ
を転送書き込みするための転送ブロックとを有する。

【０００８】本発明における半導体不揮発性メモリの書
き込み方法は、第１のメモリブロックに外部からデータ
を書き込み、その後、この第１のメモリブロックから第
２のメモリブロックへデータを、転送書き込みを行う。

【０００９】

【実施例】以下本発明の実施例を図面を用いて説明す
る。図１は、本発明の実施例における半導体不揮発性メ
モリを示すブロック図である。

【００１０】図１に示すように、本発明の半導体不揮発
性メモリ１０は、第１のメモリブロック１と、第２のメ
モリブロック２とを備える。さらにこれら第１のメモリ
ブロック１と第２のメモリブロック２との入出力を制御
し、かつこれら２つの第１のメモリブロック１と、第２
のメモリブロック２との間でデータの転送書き込みを行
う転送ブロック３を有する。

【００１１】さらに、第１のメモリブロック１および第
２のメモリブロック２は、それぞれ第１のメモリ素子ア
レイ１１と第２のメモリ素子アレイ２１、第１のＹデコ
ーダ１２と第２のＹデコーダ２２、第１のＸデコーダ１
３と第２のＸデコーダ２３、第１のＩ／Ｏバッファ１４
と第２のＩ／Ｏバッファ２４、第１のアドレスバッファ
１５と第２のアドレスバッファ２５、および第１のコン
トロール回路１６と第２のコントロール回路２６とによ
って構成する。

【００１２】またさらに、書き込みおよび消去のための
電圧として、第１のメモリブロック１には第１の書き込
み電圧ＶＰＰ１を、第２のメモリブロック２には第２の
書き込み電圧ＶＰＰ２をそれぞれ印加する。

【００１３】第２の書き込み電圧ＶＰＰ２は、その絶対
値が第１の書き込み電圧ＶＰＰ１の絶対値に比べて小さ
な値に設定している。

【００１４】本実施例では、第１のメモリ素子アレイ１
１と第２のメモリ素子アレイ２１とは、ともにＭＯＮＯ
Ｓ構造のメモリ素子を用いて構成している。図２の断面
図にこのＭＯＮＯＳ構造のメモリ素子のゲート絶縁膜の
構造を模式的に示す。

【００１５】図２にし示すように、ゲート絶縁膜４５
は、ゲート電極４１側より、トップ酸化膜４２と、シリ
コン窒化膜４３と、トンネル酸化膜４４とからなる３層
構造の絶縁膜で構成する。

【００１６】ＭＯＮＯＳ構造のメモリ素子では、データ
書き込み時に、図２に示すゲート絶縁膜４５の両端に印
加する電圧によって、書き込み時間とデータ保持時間が
変化する。

【００１７】すなわちゲート絶縁膜４５に印加する電圧
の絶対値が大きいと、書き込み時間は短かくなるが、デ
ータ保持時間は短くなる。これとは逆に、ゲート絶縁膜
４５に印加する電圧の絶対値が小さいと、データ保持時
間は長くできるが、書き込み時間は長くなってしまう。

【００１８】本発明では、第１のメモリブロック１に
は、ゲート絶縁膜４５に印加する電圧の絶対値が大きく
なるように、絶対値の大きな第１の書き込み電圧ＶＰＰ
１を印加する。これに対して、第２のメモリブロック２
には、ゲート絶縁膜４５に印加する電圧が小さくなるよ
うに、第１の書き込み電圧ＶＰＰ１より絶対値の小さな
第２の書き込み電圧ＶＰＰ２を印加する。

【００１９】したがって、第１のメモリブロック１は、
高速書き込みが可能となるが、データ保持時間は短く。
これに対して、第２のメモリブロック２は、高速書き込
みはできないが、データ保持時間は長い。

【００２０】実験による具体例では、高速書き込み性を
持たせるために、書き込み電圧の絶対値を大きくした場
合には、書き込み時間約１０マイクロ秒で、データ保持
時間約５００時間となる。一方データ保持性を優先させ
るために、書き込み電圧の絶対値を小さくした場合に
は、書き込み時間約１０ミリ秒で、データ保持時間１０
年以上が得られている。

【００２１】また転送ブロック３は、外部とのデータバ
スと、第１のＩ／Ｏバッファ１４、および第２のＩ／Ｏ
バッファ２４とを接続して、データの入出力を制御する
データＩ／Ｏ制御回路３１と、転送書き込み時のタイミ
ングを決定する基本クロックを発生する基準クロック発
生回路３２と、転送書き込みを行うアドレスを決めるた
めのアドレス信号発生回路３３と、外部のアドレスバス
と第１のアドレスバファ１５および第２のアドレスバッ
ファ１５とに接続し、アドレスの選択と出力先の選択を
行うアドレス制御回路３４と、ライトイネーブル信号な
どのクロック信号を発生する制御信号発生回路３５とに
よって構成する。

【００２２】続いて、上記構成の半導体不揮発性メモリ
の書き込み方法について、図１を用いて説明する。

【００２３】まず外部からのデータの書き込みは、第１
のメモリブロック１に対して行われる。このとき外部か
らのアドレス信号は、アドレス制御回路３４によって第
１のアドレスバッファ１５に伝達されて、第１のＸデコ
ーダ１３と第１のＹデコーダ１２とによって、第１のメ
モリ素子アレイ１１の所定領域を選択する。

【００２４】同様に、外部からの制御信号は、制御信号
発生回路３５によって、第１のコントロール回路１６に
伝達される。またデータは、データＩ／Ｏ制御回路３１
を通して第１のＩ／Ｏバッファ１４に入力されて、第１
のメモリ素子アレイ１１の選択されたメモリ素子に書き
込まれる。

【００２５】このときのデータの書き込み時間は、第１
のメモリ素子アレイ１１のメモリ素子に印加する第１の
書き込み電圧ＶＰＰ１の絶対値が高いため、高速でデー
タの書き込みができる。

【００２６】次に、この半導体不揮発性メモリが外部か
らアクセスされていない時間を利用して、第１のメモリ
ブロック１から第２のメモリブロック２へ転送書き込み
を行う。外部からアクセスされているかどうかは、チッ
プ・イネーブル信号などで行うことができる。

【００２７】転送書き込みは、転送ブロック３を用いて
第１のメモリブロック１からデータを読み出し、この読
み出したデータを第２のメモリブロック２へ書き込む。
この第２のメモリブロック２へのデータの書き込みは、
第１の書き込み電圧ＶＰＰ１の絶対値より小さい絶対値
を有する第２の書き込み電圧ＶＰＰ２で行う。

【００２８】このとき、第１のメモリブロック１からの
読み出しタイミングや、第２のメモリブロック２への書
き込みタイミングなどは、転送ブロック３の基準クロッ
ク発生回路３２で作られた基本クロックをもとにして、
制御信号発生回路３５で決定する。

【００２９】第２のメモリブロック２への書き込みは、
高速で行う必要はないので、基本クロックを遅くして消
費電力を抑えることができる。

【００３０】アドレス信号発生回路３３は、アドレスゼ
ロからメモリの最大アドレスまで単純に増加する信号を
発生すれば良く、簡単なカウンタ回路で実現できる。

【００３１】アドレス制御回路３４は、アドレス信号発
生回路３３によって作られたアドレスを、第１のアドレ
スバッファ１５、および第２のアドレスバッファ２５の
両方に出力する。

【００３２】第１のメモリブロック１の選択されたアド
レスの第１のメモリ素子アレイ１１に記憶されているデ
ータは、第１のＩ／Ｏバッファ１４と、データＩ／Ｏ制
御回路３１とを通って、第２のＩ／Ｏバッファ２４に転
送され、第２のメモリブロック２の選択された第２のメ
モリ素子アレイ２１に書き込まれる。このとき、データ
Ｉ／Ｏ制御回路３１は、外部へのデータ出力をハイイン
ピーダンスの状態にする。

【００３３】第２のメモリブロック２の第２のメモリ素
子アレイ２１に転送書き込みされたデータは、書き込み
時に第２のメモリ素子アレイ２１を構成するメモリ素子
に印加される第２の書き込み電圧ＶＰＰ２の絶対値が、
第１の書き込み電圧ＶＰＰ１より小さいので、非常に長
い期間にわたりデータを保持することができる。

【００３４】この半導体不揮発性メモリからの通常の読
み出しは、第２のメモリブロック２から行う。この場合
には、外部から与えられたアドレス信号と制御信号と
は、それぞれアドレス制御回路３４と、制御信号発生回
路３５とによって、第２のアドレスバッファ２５と、第
２のコントロール回路２６とにのみに伝達され、データ
Ｉ／Ｏ制御回路３１は、第２のＩ／Ｏバッファ２４の出
力を外部のデータバスに出力する。

【００３５】データ書き込み直後に、データ確認のため
の読み出しが行われるシステムで使用する場合や、転送
書き込みを行う前に読み出しが行われた場合には、デー
タは第１のメモリブロック１から第１のＩ／Ｏバッファ
１４と、データＩ／Ｏ制御回路３１とを通して読み出さ
れる。

【００３６】また、転送書き込みの途中でアクセスが入
った場合は、転送書き込みは即座に中断され、このアク
セスがデータ読み出しの場合は、転送中のアドレスは転
送書き込みを継続するまで保留とされ、書き込みの場合
にはアドレスはゼロにクリアーされる。

【００３７】転送書き込みが、まだ行われていないか、
実行中か、中断されている状態か、終了しているかは、
制御信号発生回路３５に記憶されていて、その制御信号
発生回路３５の記憶を基にして、上記のようないろいろ
な場合に応じた制御信号を発生する。

【００３８】以上説明した実施例では、第１のメモリ素
子アレイ１１と第２のメモリ素子アレイ２１とを構成す
るメモリ素子として、ＭＯＮＯＳ構造のメモリ素子で説
明を行ったが、ＭＮＯＳ（金属―窒化膜―酸化膜―半導
体）構造のメモリ素子でも適用できる。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
電気的に書き換え可能な半導体不揮発性メモリにおい
て、従来のような単一の書き込み電圧が印加されるメモ
リ素子だけで構成されたメモリでは、実現不可能な高速
書き込み性と長期間のデータ保持性との両方の特性を合
わせ持たせることができる。この結果、半導体不揮発性
メモリの応用範囲を大幅に広げることができる。

【図面の簡単な説明】

【図１】本発明の実施例における半導体不揮発性メモリ
とその書き込み方法とを説明するためのブロック図であ
る。

【図２】本発明の半導体不揮発性メモリを構成するＭＯ
ＮＯＳメモリ素子の構造を模式的に示す断面図である。

【符号の説明】

１ 第１のメモリブロック ２ 第２のメモリブロック ３ 転送ブロック １０ 半導体不揮発性メモリ １１ 第１のメモリ素子アレイ ２１ 第２のメモリ素子アレイ ３１ データＩ／Ｏ制御回路 ３２ 基準クロック発生回路 ３３ アドレス信号発生回路 ３４ アドレス制御回路 ３５ 制御信号発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１の書き込み電圧を印加する第１のメ
   モリブロックと、この第１の書き込み電圧よりも絶対値
   の小さい第２の書き込み電圧を印加する第２のメモリブ
   ロックと、前記第１のメモリブロックから第２のメモリ
   ブロックへデータを転送書き込みするための転送ブロッ
   クとを有することを特徴とする半導体不揮発性メモリ。
2. 【請求項２】 第１のメモリブロックと第２のメモリブ
   ロックのメモリ素子アレイを構成するメモリ素子は、Ｍ
   ＯＮＯＳ（金属−酸化膜−窒化膜−酸化膜−半導体）構
   造の素子であることを特徴とする請求項１に記載の半導
   体不揮発性メモリ。
3. 【請求項３】 第１のメモリブロックに外部からデータ
   を書き込み、その後この第１のメモリブロックから第２
   のメモリブロックへデータを転送書き込みすることを特
   徴とする半導体不揮発性メモリの書き込み方法。