JPH05342890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05342890A JPH05342890A JP14585692A JP14585692A JPH05342890A JP H05342890 A JPH05342890 A JP H05342890A JP 14585692 A JP14585692 A JP 14585692A JP 14585692 A JP14585692 A JP 14585692A JP H05342890 A JPH05342890 A JP H05342890A
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Abstract
(57)【要約】
【構成】 フラッシュＥＥＰＲＯＭのメモリセル群１
１、１２に接続するビット線２、３とＤＲＡＭのメモリ
セル群４、５に接続するビット線９、１０とがそれぞれ
トランスファゲート７、８を介して接続された。 【効果】 フラッシュＥＥＰＲＯＭのメモリセルとＤＲ
ＡＭのメモリセルとが同一チップ上に組み込まれるの
で、これらを組み合わせて使用する場合の実装面積を縮
小することができ、これらフラッシュＥＥＰＲＯＭとＤ
ＲＡＭとの間のデータ転送の際にも、外部のデータバス
を占有するようなことがなくなる。
１、１２に接続するビット線２、３とＤＲＡＭのメモリ
セル群４、５に接続するビット線９、１０とがそれぞれ
トランスファゲート７、８を介して接続された。 【効果】 フラッシュＥＥＰＲＯＭのメモリセルとＤＲ
ＡＭのメモリセルとが同一チップ上に組み込まれるの
で、これらを組み合わせて使用する場合の実装面積を縮
小することができ、これらフラッシュＥＥＰＲＯＭとＤ
ＲＡＭとの間のデータ転送の際にも、外部のデータバス
を占有するようなことがなくなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）やフラッシュＥＥＰＲＯＭ（Flas
h Electrically Erasable Programable Read Only Memo
ry）を組み合わせた半導体記憶装置に関する。
ndom Access Memory）やフラッシュＥＥＰＲＯＭ（Flas
h Electrically Erasable Programable Read Only Memo
ry）を組み合わせた半導体記憶装置に関する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭのメモリセル
は、図７に示すように、情報記憶用のセルトランジスタ
２１とメモリセル選択用の選択トランジスタ２２とをビ
ット線ＢＬとソース線ＳＲＣとの間に直列に接続するこ
とにより構成されている。セルトランジスタ２１は、フ
ローティングゲートＦＧとコントロールゲートＣＧとを
備えたＭＯＳＦＥＴであり、フローティングゲートＦＧ
に電子が蓄積されているかどうかによってコントロール
ゲートＣＧに印加するゲート電圧のしきい値を変化させ
てデータを記憶するようになっている。また、選択トラ
ンジスタ２２は、ＮチャンネルのＭＯＳＦＥＴであり、
メモリセルを選択するためのリコール線ＲＬがゲートに
接続されている。
は、図７に示すように、情報記憶用のセルトランジスタ
２１とメモリセル選択用の選択トランジスタ２２とをビ
ット線ＢＬとソース線ＳＲＣとの間に直列に接続するこ
とにより構成されている。セルトランジスタ２１は、フ
ローティングゲートＦＧとコントロールゲートＣＧとを
備えたＭＯＳＦＥＴであり、フローティングゲートＦＧ
に電子が蓄積されているかどうかによってコントロール
ゲートＣＧに印加するゲート電圧のしきい値を変化させ
てデータを記憶するようになっている。また、選択トラ
ンジスタ２２は、ＮチャンネルのＭＯＳＦＥＴであり、
メモリセルを選択するためのリコール線ＲＬがゲートに
接続されている。
【０００３】上記フラッシュＥＥＰＲＯＭにおけるメモ
リセルのデータを消去する場合には、まずリコール線Ｒ
ＬをＧＮＤレベルとして選択トランジスタ２２を遮断し
ておき、ビット線ＢＬに高電圧Ｖｐｐを印加すると共に
コントロールゲートＣＧをＧＮＤレベルとする。このよ
うにコントロールゲートＣＧとビット線ＢＬとの間に高
電圧Ｖｐｐを印加すると、フローティングゲートＦＧ内
の電子がトンネル現象によってビット線ＢＬ側に引き抜
かれ、これによってデータが消去される。このデータの
消去は、少なくともビット線ＢＬを共通にするメモリセ
ルごとにブロック単位で行われる。
リセルのデータを消去する場合には、まずリコール線Ｒ
ＬをＧＮＤレベルとして選択トランジスタ２２を遮断し
ておき、ビット線ＢＬに高電圧Ｖｐｐを印加すると共に
コントロールゲートＣＧをＧＮＤレベルとする。このよ
うにコントロールゲートＣＧとビット線ＢＬとの間に高
電圧Ｖｐｐを印加すると、フローティングゲートＦＧ内
の電子がトンネル現象によってビット線ＢＬ側に引き抜
かれ、これによってデータが消去される。このデータの
消去は、少なくともビット線ＢＬを共通にするメモリセ
ルごとにブロック単位で行われる。
【０００４】また、データを書き込む場合には、上記の
ようにしてデータを消去した状態で、まずリコール線Ｒ
Ｌに２Ｖの電圧を印加して選択トランジスタ２２をある
程度導通させておき、ソース線ＳＲＣをＧＮＤレベルに
すると共に、コントロールゲートＣＧに高電圧ＶＰＰを
印加する。そして、ビット線ＢＬをＶｃｃレベルにした
場合には、セルトランジスタ２１のドレイン接合付近で
発生したホットエレクトロンがフローティングゲートＦ
Ｇに注入され、ビット線ＢＬをＧＮＤレベルにした場合
には、このフローティングゲートＦＧに電子が注入され
ないままとなるため、これによって任意のデータを書き
込むことができる。このようにしてフローティングゲー
トＦＧに注入された電子は、電源がない状態でも長期間
保存されるので、フラッシュＥＥＰＲＯＭは不揮発性の
半導体記憶装置となる。
ようにしてデータを消去した状態で、まずリコール線Ｒ
Ｌに２Ｖの電圧を印加して選択トランジスタ２２をある
程度導通させておき、ソース線ＳＲＣをＧＮＤレベルに
すると共に、コントロールゲートＣＧに高電圧ＶＰＰを
印加する。そして、ビット線ＢＬをＶｃｃレベルにした
場合には、セルトランジスタ２１のドレイン接合付近で
発生したホットエレクトロンがフローティングゲートＦ
Ｇに注入され、ビット線ＢＬをＧＮＤレベルにした場合
には、このフローティングゲートＦＧに電子が注入され
ないままとなるため、これによって任意のデータを書き
込むことができる。このようにしてフローティングゲー
トＦＧに注入された電子は、電源がない状態でも長期間
保存されるので、フラッシュＥＥＰＲＯＭは不揮発性の
半導体記憶装置となる。
【０００５】データを読み出す場合には、まずリコール
線ＲＬをＶｃｃレベルとして選択トランジスタ２２を導
通させておき、ソース線ＳＲＣをＧＮＤレベルにすると
共に、ビット線ＢＬの電位を約２Ｖに設定し、コントロ
ールゲートＣＧをＶｃｃレベルにする。ここで、セルト
ランジスタ２１がフローティングゲートＦＧに電子を注
入された状態である場合には、コントロールゲートＣＧ
に印加するゲート電圧のしきい値が高くなるためビット
線ＢＬの電位はほとんど変化しない。しかし、フローテ
ィングゲートＦＧに電子が注入されていなければ、しき
い値も低くなるので、ビット線ＢＬからソース線ＳＲＣ
に電流が流出し、このビット線ＢＬの電位が低下する。
従って、このときのビット線ＢＬの電位を検出すれば、
データを読み出すことができる。
線ＲＬをＶｃｃレベルとして選択トランジスタ２２を導
通させておき、ソース線ＳＲＣをＧＮＤレベルにすると
共に、ビット線ＢＬの電位を約２Ｖに設定し、コントロ
ールゲートＣＧをＶｃｃレベルにする。ここで、セルト
ランジスタ２１がフローティングゲートＦＧに電子を注
入された状態である場合には、コントロールゲートＣＧ
に印加するゲート電圧のしきい値が高くなるためビット
線ＢＬの電位はほとんど変化しない。しかし、フローテ
ィングゲートＦＧに電子が注入されていなければ、しき
い値も低くなるので、ビット線ＢＬからソース線ＳＲＣ
に電流が流出し、このビット線ＢＬの電位が低下する。
従って、このときのビット線ＢＬの電位を検出すれば、
データを読み出すことができる。
【０００６】ＤＲＡＭのメモリセルは、図８に示すよう
に、メモリセル選択用の選択トランジスタ２３と情報記
憶用のコンデンサ２４とをビット線ＢＬと１／２Ｖｃｃ
電源との間に直列に接続することにより構成されてい
る。選択トランジスタ２３は、ＮチャンネルのＭＯＳＦ
ＥＴであり、メモリセルを選択するためのワード線ＷＬ
がゲートに接続されている。コンデンサ２４は、ここに
電荷が蓄積されているかどうかによってデータを記憶す
る。
に、メモリセル選択用の選択トランジスタ２３と情報記
憶用のコンデンサ２４とをビット線ＢＬと１／２Ｖｃｃ
電源との間に直列に接続することにより構成されてい
る。選択トランジスタ２３は、ＮチャンネルのＭＯＳＦ
ＥＴであり、メモリセルを選択するためのワード線ＷＬ
がゲートに接続されている。コンデンサ２４は、ここに
電荷が蓄積されているかどうかによってデータを記憶す
る。
【０００７】上記ＤＲＡＭにおけるメモリセルにデータ
を書き込む場合には、ワード線ＷＬをＶｃｃレベルにし
て選択トランジスタ２３を導通させる。すると、ビット
線ＢＬがＶｃｃレベルの場合には、コンデンサ２４に正
の電荷が蓄積され、ビット線ＢＬがＧＮＤレベルの場合
には、コンデンサ２４に負の電荷が蓄積されるので、こ
れによって任意のデータを書き込むことができ、データ
の上書きも可能となる。このようにして書き込まれたデ
ータは、随時リフレッシュする必要があり、しかも、こ
のために電源が必要となるので、ＤＲＡＭは揮発性の半
導体記憶装置となる。
を書き込む場合には、ワード線ＷＬをＶｃｃレベルにし
て選択トランジスタ２３を導通させる。すると、ビット
線ＢＬがＶｃｃレベルの場合には、コンデンサ２４に正
の電荷が蓄積され、ビット線ＢＬがＧＮＤレベルの場合
には、コンデンサ２４に負の電荷が蓄積されるので、こ
れによって任意のデータを書き込むことができ、データ
の上書きも可能となる。このようにして書き込まれたデ
ータは、随時リフレッシュする必要があり、しかも、こ
のために電源が必要となるので、ＤＲＡＭは揮発性の半
導体記憶装置となる。
【０００８】また、データの読み出しを行う場合には、
ビット線ＢＬの電位を１／２Ｖｃｃに設定しておき、ワ
ード線ＷＬをＶｃｃレベルにして選択トランジスタ２３
を導通させる。すると、コンデンサ２４に正の電荷が蓄
積されている場合には、ビット線ＢＬの電位が上昇し、
コンデンサ２４に負の電荷が蓄積されている場合には、
ビット線ＢＬの電位が下降するので、これをセンスアン
プで判定することによってデータの読み出しを行うこと
ができる。ただし、これによってコンデンサ２４のデー
タは破壊されるので、データの読み出し後には再書き込
みが必要となる。
ビット線ＢＬの電位を１／２Ｖｃｃに設定しておき、ワ
ード線ＷＬをＶｃｃレベルにして選択トランジスタ２３
を導通させる。すると、コンデンサ２４に正の電荷が蓄
積されている場合には、ビット線ＢＬの電位が上昇し、
コンデンサ２４に負の電荷が蓄積されている場合には、
ビット線ＢＬの電位が下降するので、これをセンスアン
プで判定することによってデータの読み出しを行うこと
ができる。ただし、これによってコンデンサ２４のデー
タは破壊されるので、データの読み出し後には再書き込
みが必要となる。
【０００９】従来は、上記不揮発性のフラッシュＥＥＰ
ＲＯＭと揮発性のＤＲＡＭをそれぞれ別個のチップに形
成していた。
ＲＯＭと揮発性のＤＲＡＭをそれぞれ別個のチップに形
成していた。
【００１０】
【発明が解決しようとする課題】しかし、上記フラッシ
ュＥＥＰＲＯＭのような不揮発性の半導体記憶装置は、
特にデータの書き換えに時間を要するが、電源遮断後も
記憶データを保存することができるという利点があり、
また、ＤＲＡＭのような揮発性の半導体記憶装置は、電
源が遮断されるとデータも消失するが、データの読み書
きを高速で行うことができるという利点があるので、こ
れらのフラッシュＥＥＰＲＯＭやＤＲＡＭを機器の記憶
装置として組み合わせて使用する場合がある。そして、
このようにフラッシュＥＥＰＲＯＭやＤＲＡＭを組み合
わせて使用しようとすると、従来は、それぞれ別チップ
のデバイスを個別に基板上に配置しなければならず、広
い実装面積が必要になるという問題があった。また、こ
れらフラッシュＥＥＰＲＯＭとＤＲＡＭとの間でデータ
の転送を行おうとすると、データバスが占有されるた
め、他の処理が遅延するという問題も発生していた。
ュＥＥＰＲＯＭのような不揮発性の半導体記憶装置は、
特にデータの書き換えに時間を要するが、電源遮断後も
記憶データを保存することができるという利点があり、
また、ＤＲＡＭのような揮発性の半導体記憶装置は、電
源が遮断されるとデータも消失するが、データの読み書
きを高速で行うことができるという利点があるので、こ
れらのフラッシュＥＥＰＲＯＭやＤＲＡＭを機器の記憶
装置として組み合わせて使用する場合がある。そして、
このようにフラッシュＥＥＰＲＯＭやＤＲＡＭを組み合
わせて使用しようとすると、従来は、それぞれ別チップ
のデバイスを個別に基板上に配置しなければならず、広
い実装面積が必要になるという問題があった。また、こ
れらフラッシュＥＥＰＲＯＭとＤＲＡＭとの間でデータ
の転送を行おうとすると、データバスが占有されるた
め、他の処理が遅延するという問題も発生していた。
【００１１】本発明は、上記事情に鑑み、不揮発性のメ
モリセルと揮発性のメモリセルとを同一のチップに組み
込み、内部でデータの転送を可能にすることができる半
導体記憶装置を提供することを目的としている。
モリセルと揮発性のメモリセルとを同一のチップに組み
込み、内部でデータの転送を可能にすることができる半
導体記憶装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、不揮発性メモリセルと揮発性メモリセルとを同一チ
ップ上に備えた半導体記憶装置であって、更に、該不揮
発性メモリセルに接続される第１のビット線と、該揮発
性メモリセルに接続される第２のビット線と、該第１の
ビット線及び該第２のビット線を相互接続するためのト
ランスファゲートと、を備えており、そのことにより上
記目的が達成される。
は、不揮発性メモリセルと揮発性メモリセルとを同一チ
ップ上に備えた半導体記憶装置であって、更に、該不揮
発性メモリセルに接続される第１のビット線と、該揮発
性メモリセルに接続される第２のビット線と、該第１の
ビット線及び該第２のビット線を相互接続するためのト
ランスファゲートと、を備えており、そのことにより上
記目的が達成される。
【００１３】好ましくは、前記不揮発性メモリセルは、
フラッシュＥＥＰＲＯＭのメモリセルであり、前記揮発
性メモリセルは、ＤＲＡＭのメモリセルである。
フラッシュＥＥＰＲＯＭのメモリセルであり、前記揮発
性メモリセルは、ＤＲＡＭのメモリセルである。
【００１４】
【作用】第１及び第２のビット線を相互接続するための
トランスファゲートの開閉を適宜制御することにより、
不揮発性メモリセルと揮発性メモリセルへのアクセスを
独立して任意に行うことができる。また、これら不揮発
性メモリセルと揮発性メモリセルとの間のデータ転送を
トランスファゲートを介してビット線上で行うことがで
きる。
トランスファゲートの開閉を適宜制御することにより、
不揮発性メモリセルと揮発性メモリセルへのアクセスを
独立して任意に行うことができる。また、これら不揮発
性メモリセルと揮発性メモリセルとの間のデータ転送を
トランスファゲートを介してビット線上で行うことがで
きる。
【００１５】従って、本発明によれば、不揮発性の半導
体記憶装置と揮発性の半導体記憶装置とが同一チップ上
に組み込まれるので、これらを組み合わせて使用する場
合の実装面積を縮小することができる。また、これら不
揮発性の半導体記憶装置と揮発性の半導体記憶装置との
間のデータ転送をチップ内のビット線上で行うことがで
きるので、外部のデータバスを占有するようなこともな
くなる。
体記憶装置と揮発性の半導体記憶装置とが同一チップ上
に組み込まれるので、これらを組み合わせて使用する場
合の実装面積を縮小することができる。また、これら不
揮発性の半導体記憶装置と揮発性の半導体記憶装置との
間のデータ転送をチップ内のビット線上で行うことがで
きるので、外部のデータバスを占有するようなこともな
くなる。
【００１６】なお、不揮発性メモリセルとしては、例え
ばフラッシュＥＥＰＲＯＭのメモリセルを用いることが
でき、揮発性メモリセルとしては、例えばＤＲＡＭのメ
モリセルを用いることができる。
ばフラッシュＥＥＰＲＯＭのメモリセルを用いることが
でき、揮発性メモリセルとしては、例えばＤＲＡＭのメ
モリセルを用いることができる。
【００１７】
【実施例】以下、本発明を実施例について説明する。
【００１８】図１は、本実施例の半導体記憶装置の一部
を示している。図１では、ある１個のセンスアンプ１に
接続されるメモリセル群の構成のみが示されている。こ
のセンスアンプ１に接続された一対のビット線２、３に
それぞれＤＲＡＭのメモリセル群４、５が接続されてい
る。メモリセル群４、５は、それぞれ前記図８に示した
選択トランジスタ２３とコンデンサ２４とからなるＤＲ
ＡＭのメモリセルを多数備えた回路である。また、一対
のビット線２、３は、信号ΦＰがＨレベルの場合に導通
する３個のトランジスタ群６を介して１／２Ｖｃｃレベ
ルにプリチャージされるようになっている。
を示している。図１では、ある１個のセンスアンプ１に
接続されるメモリセル群の構成のみが示されている。こ
のセンスアンプ１に接続された一対のビット線２、３に
それぞれＤＲＡＭのメモリセル群４、５が接続されてい
る。メモリセル群４、５は、それぞれ前記図８に示した
選択トランジスタ２３とコンデンサ２４とからなるＤＲ
ＡＭのメモリセルを多数備えた回路である。また、一対
のビット線２、３は、信号ΦＰがＨレベルの場合に導通
する３個のトランジスタ群６を介して１／２Ｖｃｃレベ
ルにプリチャージされるようになっている。
【００１９】一対のビット線２、３の両端には、それぞ
れトランスファゲート７、８を介してビット線９、１０
が接続されている。各トランスファゲート７、８は、Ｎ
チャンネルＭＯＳＦＥＴからなり、それぞれ信号Φ１、
Φ２がＨレベルの場合に導通して各ビット線２、３とビ
ット線９、１０同士を接続するようになっている。
れトランスファゲート７、８を介してビット線９、１０
が接続されている。各トランスファゲート７、８は、Ｎ
チャンネルＭＯＳＦＥＴからなり、それぞれ信号Φ１、
Φ２がＨレベルの場合に導通して各ビット線２、３とビ
ット線９、１０同士を接続するようになっている。
【００２０】ビット線９、１０には、それぞれフラッシ
ュＥＥＰＲＯＭのメモリセル群１１、１２が接続されて
いる。メモリセル群１１、１２は、それぞれ図７に示し
たセルトランジスタ２１と選択トランジスタ２２とから
なるフラッシュＥＥＰＲＯＭのメモリセルを多数備えた
回路である。また、各ビット線９、１０には、それぞれ
信号ΦＰＬ、ΦＰＲがＨレベルの場合に導通するトラン
ジスタ１３、１４を介してビット線電源Ｖｐｇが接続さ
れている。
ュＥＥＰＲＯＭのメモリセル群１１、１２が接続されて
いる。メモリセル群１１、１２は、それぞれ図７に示し
たセルトランジスタ２１と選択トランジスタ２２とから
なるフラッシュＥＥＰＲＯＭのメモリセルを多数備えた
回路である。また、各ビット線９、１０には、それぞれ
信号ΦＰＬ、ΦＰＲがＨレベルの場合に導通するトラン
ジスタ１３、１４を介してビット線電源Ｖｐｇが接続さ
れている。
【００２１】以下に、本実施例の半導体記憶装置の動作
を説明する。
を説明する。
【００２２】ＤＲＡＭのメモリセル群４、５からデータ
を読み出す場合には、図２に示すように、ビット線電源
Ｖｐｇを０Ｖとして信号Φ１、Φ２をＬレベル（０Ｖ）
にし、信号ΦＰＬ、ΦＰＲをＨレベル（Ｖｃｃ）とする
ことにより、ビット線９、１０を切り離してＧＮＤレベ
ルに固定する。そして、まず信号ΦＰを一旦Ｈレベルに
した後にＬレベルに戻してビット線２、３を１／２Ｖｃ
ｃレベルにプリチャージしておき、例えばワード線ＷＬ
１をＨレベル（Ｖｃｃ＋Ｖｔｈ）とすると、メモリセル
群４におけるこのワード線ＷＬ１によって選択されたメ
モリセルからデータが読み出されてビット線２の電位が
１／２Ｖｃｃレベルから変化する。すると、センスアン
プ１がこのビット線２の電位とビット線３の１／２Ｖｃ
ｃレベルの電位との差から読み出しデータを確定してデ
ータ線に出力することができる。
を読み出す場合には、図２に示すように、ビット線電源
Ｖｐｇを０Ｖとして信号Φ１、Φ２をＬレベル（０Ｖ）
にし、信号ΦＰＬ、ΦＰＲをＨレベル（Ｖｃｃ）とする
ことにより、ビット線９、１０を切り離してＧＮＤレベ
ルに固定する。そして、まず信号ΦＰを一旦Ｈレベルに
した後にＬレベルに戻してビット線２、３を１／２Ｖｃ
ｃレベルにプリチャージしておき、例えばワード線ＷＬ
１をＨレベル（Ｖｃｃ＋Ｖｔｈ）とすると、メモリセル
群４におけるこのワード線ＷＬ１によって選択されたメ
モリセルからデータが読み出されてビット線２の電位が
１／２Ｖｃｃレベルから変化する。すると、センスアン
プ１がこのビット線２の電位とビット線３の１／２Ｖｃ
ｃレベルの電位との差から読み出しデータを確定してデ
ータ線に出力することができる。
【００２３】フラッシュＥＥＰＲＯＭのメモリセル群１
１、１２からデータを読み出す場合には、図３に示すよ
うに、まず信号ΦＰを一旦Ｈレベルにした後にＬレベル
に戻してビット線２、３を１／２Ｖｃｃにプリチャージ
すると共に、ビット線電源Ｖｐｇを０Ｖの状態で信号Φ
ＰＬ、ΦＰＲも一旦Ｈレベルにした後にＬレベルに戻し
てビット線９、１０をＧＮＤレベルにしておく。また、
例えばメモリセル群１１側のメモリセルが選択された場
合には、ビット線電源Ｖｐｇを２Ｖとしてメモリセル群
１１に対応する信号ΦＰＬのみを再びＨレベルにした後
にＬレベルに戻すことにより、ビット線９を２Ｖにプリ
チャージする。そして、例えばリコール線ＲＬ１をＨレ
ベル（Ｖｃｃ）とすると、メモリセル群１１におけるこ
のリコール線ＲＬ１によって選択されたメモリセルから
データがビット線９に読み出される。即ち、選択された
メモリセルのセルトランジスタのしきい値電圧Ｖｔｈが
高い場合には、ビット線９の電位が２Ｖから変化せず、
しきい値電圧Ｖｔｈが低い場合には、ビット線９の電位
が０Ｖまで低下する。このようにしてビット線９にデー
タが読み出されると、信号Φ１をＨレベル（Ｖｃｃ）と
してビット線９上のデータをビット線２に移動させる。
すると、センスアンプ１がこのビット線２の電位とビッ
ト線３の１／２Ｖｃｃレベルの電位との差から読み出し
データを確定してデータ線に出力することができる。こ
の際、フラッシュＥＥＰＲＯＭのセルトランジスタのし
きい値電圧Ｖｔｈが高い場合には、ＤＲＡＭのメモリセ
ルに“１”が記憶されていた場合と同じデータが読み出
されることになる。なお、リコール線ＲＬ１は、ビット
線９からのＤＣパスをなくすために、信号Φ１がＨレベ
ルとなった後にＬレベルに戻すようにする。
１、１２からデータを読み出す場合には、図３に示すよ
うに、まず信号ΦＰを一旦Ｈレベルにした後にＬレベル
に戻してビット線２、３を１／２Ｖｃｃにプリチャージ
すると共に、ビット線電源Ｖｐｇを０Ｖの状態で信号Φ
ＰＬ、ΦＰＲも一旦Ｈレベルにした後にＬレベルに戻し
てビット線９、１０をＧＮＤレベルにしておく。また、
例えばメモリセル群１１側のメモリセルが選択された場
合には、ビット線電源Ｖｐｇを２Ｖとしてメモリセル群
１１に対応する信号ΦＰＬのみを再びＨレベルにした後
にＬレベルに戻すことにより、ビット線９を２Ｖにプリ
チャージする。そして、例えばリコール線ＲＬ１をＨレ
ベル（Ｖｃｃ）とすると、メモリセル群１１におけるこ
のリコール線ＲＬ１によって選択されたメモリセルから
データがビット線９に読み出される。即ち、選択された
メモリセルのセルトランジスタのしきい値電圧Ｖｔｈが
高い場合には、ビット線９の電位が２Ｖから変化せず、
しきい値電圧Ｖｔｈが低い場合には、ビット線９の電位
が０Ｖまで低下する。このようにしてビット線９にデー
タが読み出されると、信号Φ１をＨレベル（Ｖｃｃ）と
してビット線９上のデータをビット線２に移動させる。
すると、センスアンプ１がこのビット線２の電位とビッ
ト線３の１／２Ｖｃｃレベルの電位との差から読み出し
データを確定してデータ線に出力することができる。こ
の際、フラッシュＥＥＰＲＯＭのセルトランジスタのし
きい値電圧Ｖｔｈが高い場合には、ＤＲＡＭのメモリセ
ルに“１”が記憶されていた場合と同じデータが読み出
されることになる。なお、リコール線ＲＬ１は、ビット
線９からのＤＣパスをなくすために、信号Φ１がＨレベ
ルとなった後にＬレベルに戻すようにする。
【００２４】フラッシュＥＥＰＲＯＭのメモリセル群１
１からＤＲＡＭのメモリセル群４にデータを転送する場
合には、図４に示すように、まず上記図３と同じ手順で
フラッシュＥＥＰＲＯＭのメモリセル群１１からデータ
を読み出す。そして、センスアンプ１がビット線２上の
データを確定してから、メモリセル群４における例えば
ワード線ＷＬ１をＨレベルにすると、このワード線ＷＬ
１に接続されたメモリセルにデータが書き込まれ、ビッ
ト線９とビット線２のみを介してフラッシュＥＥＰＲＯ
ＭからＤＲＡＭへのデータの転送が行われる。即ち、フ
ラッシュＥＥＰＲＯＭのセルトランジスタ２１のしきい
値が高い場合には、ＤＲＡＭのメモリセルに“１”のデ
ータが書き込まれ、フラッシュＥＥＰＲＯＭのセルトラ
ンジスタ２１のしきい値が低い場合には、ＤＲＡＭのメ
モリセルに“０”のデータが書き込まれる。なお、フラ
ッシュＥＥＰＲＯＭのメモリセル群１２からＤＲＡＭの
メモリセル群５にデータを転送する場合も同様の手順に
よって行うことができる。
１からＤＲＡＭのメモリセル群４にデータを転送する場
合には、図４に示すように、まず上記図３と同じ手順で
フラッシュＥＥＰＲＯＭのメモリセル群１１からデータ
を読み出す。そして、センスアンプ１がビット線２上の
データを確定してから、メモリセル群４における例えば
ワード線ＷＬ１をＨレベルにすると、このワード線ＷＬ
１に接続されたメモリセルにデータが書き込まれ、ビッ
ト線９とビット線２のみを介してフラッシュＥＥＰＲＯ
ＭからＤＲＡＭへのデータの転送が行われる。即ち、フ
ラッシュＥＥＰＲＯＭのセルトランジスタ２１のしきい
値が高い場合には、ＤＲＡＭのメモリセルに“１”のデ
ータが書き込まれ、フラッシュＥＥＰＲＯＭのセルトラ
ンジスタ２１のしきい値が低い場合には、ＤＲＡＭのメ
モリセルに“０”のデータが書き込まれる。なお、フラ
ッシュＥＥＰＲＯＭのメモリセル群１２からＤＲＡＭの
メモリセル群５にデータを転送する場合も同様の手順に
よって行うことができる。
【００２５】ＤＲＡＭのメモリセル群４からフラッシュ
ＥＥＰＲＯＭのメモリセル群１１にデータを転送する場
合には、まずフラッシュＥＥＰＲＯＭのメモリセル群１
１のデータを一括消去する必要がある。このデータの消
去は、図５に示すように、信号Φ１をＬレベルとしてビ
ット線９からビット線２を切り離した状態で行う。ま
た、メモリセル群１１における全メモリセルのリコール
線ＲＬをＬレベルとしコントロールゲートＣＧをＧＮＤ
レベル（０Ｖ）にしておく。この状態で、ビット線電源
Ｖｐｇを高電圧Ｖｐｐ（約１２Ｖ）に設定し、約１０ｍ
秒間信号ΦＰＬをＨレベルにすると、ビット線９とコン
トロールゲートＣＧとの間に高電圧Ｖｐｐを印加され
る。すると、各セルトランジスタ２１のフローティング
ゲートＦＧから電子が引き抜かれ、これら全てのセルト
ランジスタ２１のしきい値が低くなって、データの消去
がおこわなれる。また、このフラッシュＥＥＰＲＯＭの
データの消去には比較的長い時間を要するので、リーク
補償のために前後にＤＲＡＭのリフレッシュを実行して
おく。
ＥＥＰＲＯＭのメモリセル群１１にデータを転送する場
合には、まずフラッシュＥＥＰＲＯＭのメモリセル群１
１のデータを一括消去する必要がある。このデータの消
去は、図５に示すように、信号Φ１をＬレベルとしてビ
ット線９からビット線２を切り離した状態で行う。ま
た、メモリセル群１１における全メモリセルのリコール
線ＲＬをＬレベルとしコントロールゲートＣＧをＧＮＤ
レベル（０Ｖ）にしておく。この状態で、ビット線電源
Ｖｐｇを高電圧Ｖｐｐ（約１２Ｖ）に設定し、約１０ｍ
秒間信号ΦＰＬをＨレベルにすると、ビット線９とコン
トロールゲートＣＧとの間に高電圧Ｖｐｐを印加され
る。すると、各セルトランジスタ２１のフローティング
ゲートＦＧから電子が引き抜かれ、これら全てのセルト
ランジスタ２１のしきい値が低くなって、データの消去
がおこわなれる。また、このフラッシュＥＥＰＲＯＭの
データの消去には比較的長い時間を要するので、リーク
補償のために前後にＤＲＡＭのリフレッシュを実行して
おく。
【００２６】このようにしてメモリセル群１１の消去が
完了すると、図６に示すように、図２と同じ手順でＤＲ
ＡＭのメモリセル群４のメモリセルからデータを読み出
す。そして、ビット線２上にデータが読み出されセンス
アンプ１によって確定されると、選択されたワード線Ｗ
Ｌ１をＬレベルに戻すと共に、それまでＬレベルであっ
た信号Φ１をＨレベルにする。また、この際、信号ΦＰ
Ｌ、ΦＰＲをＬレベルにすることによりビット線９をビ
ット線電源Ｖｐｇから切り離す。すると、ビット線２上
のデータに応じてビット線９の電位がＶｃｃレベル又は
ＧＮＤレベルのいずれかに変化する。この状態で、メモ
リセル群１１における選択したメモリセルのコントロー
ルゲートＣＧ１に高電圧ＶＰＰ（約１２Ｖ）を約１０μ
秒間印加すると共に、同じメモリセルのリコール線ＲＬ
１をＨレベルにしてソース線ＳＲＣのＧＮＤレベルを接
続すると、ビット線９がＶｃｃレベルの場合にはフロー
ティングゲートＦＧへの電子の注入が発生し、ビット線
９がＧＮＤレベルの場合にはこの電子の注入が発生しな
いため、ＤＲＡＭのメモリセルからフラッシュＥＥＰＲ
ＯＭのメモリセルにデータが転送される。即ち、ＤＲＡ
Ｍのメモリセルのデータが“１”であった場合には、フ
ラッシュＥＥＰＲＯＭのセルトランジスタ２１のしきい
値が高くなり、ＤＲＡＭのメモリセルのデータが“０”
であった場合には、フラッシュＥＥＰＲＯＭのセルトラ
ンジスタ２１のしきい値が低くなる。なお、一旦データ
を消去したメモリセル群１１内の他のメモリセルには、
続けてＤＲＡＭのデータを順次転送することができる。
また、ＤＲＡＭのメモリセル群５からフラッシュＥＥＰ
ＲＯＭのメモリセル群１２にデータを転送する場合も同
様の手順によって行うことができる。
完了すると、図６に示すように、図２と同じ手順でＤＲ
ＡＭのメモリセル群４のメモリセルからデータを読み出
す。そして、ビット線２上にデータが読み出されセンス
アンプ１によって確定されると、選択されたワード線Ｗ
Ｌ１をＬレベルに戻すと共に、それまでＬレベルであっ
た信号Φ１をＨレベルにする。また、この際、信号ΦＰ
Ｌ、ΦＰＲをＬレベルにすることによりビット線９をビ
ット線電源Ｖｐｇから切り離す。すると、ビット線２上
のデータに応じてビット線９の電位がＶｃｃレベル又は
ＧＮＤレベルのいずれかに変化する。この状態で、メモ
リセル群１１における選択したメモリセルのコントロー
ルゲートＣＧ１に高電圧ＶＰＰ（約１２Ｖ）を約１０μ
秒間印加すると共に、同じメモリセルのリコール線ＲＬ
１をＨレベルにしてソース線ＳＲＣのＧＮＤレベルを接
続すると、ビット線９がＶｃｃレベルの場合にはフロー
ティングゲートＦＧへの電子の注入が発生し、ビット線
９がＧＮＤレベルの場合にはこの電子の注入が発生しな
いため、ＤＲＡＭのメモリセルからフラッシュＥＥＰＲ
ＯＭのメモリセルにデータが転送される。即ち、ＤＲＡ
Ｍのメモリセルのデータが“１”であった場合には、フ
ラッシュＥＥＰＲＯＭのセルトランジスタ２１のしきい
値が高くなり、ＤＲＡＭのメモリセルのデータが“０”
であった場合には、フラッシュＥＥＰＲＯＭのセルトラ
ンジスタ２１のしきい値が低くなる。なお、一旦データ
を消去したメモリセル群１１内の他のメモリセルには、
続けてＤＲＡＭのデータを順次転送することができる。
また、ＤＲＡＭのメモリセル群５からフラッシュＥＥＰ
ＲＯＭのメモリセル群１２にデータを転送する場合も同
様の手順によって行うことができる。
【００２７】この結果、本実施例の半導体記憶装置によ
れば、フラッシュＥＥＰＲＯＭのメモリセルとＤＲＡＭ
のメモリセルとが同一チップ上に組み込まれるので、こ
れらを組み合わせて使用する場合の実装面積を縮小する
ことができる。また、これらフラッシュＥＥＰＲＯＭと
ＤＲＡＭとの間のデータ転送をトランスファゲート７、
８を介してチップ内のビット線２、３及びビット線９、
１０上で行うことができるので、外部のデータバスを占
有するようなこともなくなる。
れば、フラッシュＥＥＰＲＯＭのメモリセルとＤＲＡＭ
のメモリセルとが同一チップ上に組み込まれるので、こ
れらを組み合わせて使用する場合の実装面積を縮小する
ことができる。また、これらフラッシュＥＥＰＲＯＭと
ＤＲＡＭとの間のデータ転送をトランスファゲート７、
８を介してチップ内のビット線２、３及びビット線９、
１０上で行うことができるので、外部のデータバスを占
有するようなこともなくなる。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、不揮発性の半導体記憶装置
と揮発性の半導体記憶装置とを組み合わせて使用する場
合の実装面積を縮小し高密度実装を可能にすると共に、
これら不揮発性の半導体記憶装置と揮発性の半導体記憶
装置との間のデータ転送の際にも、外部のデータバスが
占有されるようなことがなくなる。
の半導体記憶装置によれば、不揮発性の半導体記憶装置
と揮発性の半導体記憶装置とを組み合わせて使用する場
合の実装面積を縮小し高密度実装を可能にすると共に、
これら不揮発性の半導体記憶装置と揮発性の半導体記憶
装置との間のデータ転送の際にも、外部のデータバスが
占有されるようなことがなくなる。
【図１】本発明の実施例の半導体記憶装置の構成を示す
回路図である。
回路図である。
【図２】本発明の実施例に於けるＤＲＡＭからのデータ
読み出し動作を示すタイムチャートである。
読み出し動作を示すタイムチャートである。
【図３】本発明の実施例に於けるフラッシュＥＥＰＲＯ
Ｍからのデータ読み出し動作を示すタイムチャートであ
る。
Ｍからのデータ読み出し動作を示すタイムチャートであ
る。
【図４】本発明の実施例に於けるフラッシュＥＥＰＲＯ
ＭからＤＲＡＭへのデータ転送動作を示すタイムチャー
トである。
ＭからＤＲＡＭへのデータ転送動作を示すタイムチャー
トである。
【図５】本発明の実施例に於けるフラッシュＥＥＰＲＯ
Ｍのデータ消去動作を示すタイムチャートである。
Ｍのデータ消去動作を示すタイムチャートである。
【図６】本発明の実施例に於けるＤＲＡＭからフラッシ
ュＥＥＰＲＯＭへのデータ転送動作を示すタイムチャー
トである。
ュＥＥＰＲＯＭへのデータ転送動作を示すタイムチャー
トである。
【図７】フラッシュＥＥＰＲＯＭのメモリセルの構成を
示す回路図である。
示す回路図である。
【図８】ＤＲＡＭのメモリセルの構成を示す回路図であ
る。
る。
２ ビット線 ３ ビット線 ４ メモリセル群 ５ メモリセル群 ７ トランスファゲート ８ トランスファゲート ９ ビット線 １０ ビット線 １１ メモリセル群 １２ メモリセル群
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｖ 8728−4Ｍ ４３４ 29/78 ３７１
Claims (2)
- 【請求項１】不揮発性メモリセルと揮発性メモリセルと
を同一チップ上に備えた半導体記憶装置であって、 更に、該不揮発性メモリセルに接続される第１のビット
線と、該揮発性メモリセルに接続される第２のビット線
と、該第１のビット線及び該第２のビット線を相互接続
するためのトランスファゲートと、を備えた半導体記憶
装置。 - 【請求項２】前記不揮発性メモリセルは、フラッシュＥ
ＥＰＲＯＭのメモリセルであり、 前記揮発性メモリセルは、ＤＲＡＭのメモリセルである
請求項１に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585692A JPH05342890A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585692A JPH05342890A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342890A true JPH05342890A (ja) | 1993-12-24 |
Family
ID=15394668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14585692A Withdrawn JPH05342890A (ja) | 1992-06-05 | 1992-06-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342890A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5964712A (en) * | 1995-10-09 | 1999-10-12 | Otsuka Pharmaceutical Co., Ltd. | Apparatus and breathing bag for spectrometrically measuring isotopic gas |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
-
1992
- 1992-06-05 JP JP14585692A patent/JPH05342890A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5964712A (en) * | 1995-10-09 | 1999-10-12 | Otsuka Pharmaceutical Co., Ltd. | Apparatus and breathing bag for spectrometrically measuring isotopic gas |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |