KR100597060B1 - 비휘발성 반도체 기억 장치 및 데이터 판독 방법 - Google Patents

비휘발성 반도체 기억 장치 및 데이터 판독 방법 Download PDF

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Abstract

본 발명은 비휘발성 반도체 기억 장치에 있어서, 메모리 셀로부터 데이터를 판독할 때에, 메모리 셀에 선택적으로 접속되는 소스선을 음 전위로 설정하는 부스트 회로를 구비하는 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

Description

비휘발성 반도체 기억 장치 및 데이터 판독 방법{NONVOLATILE SEMICONDUCTOR MEMORY AND METHOD OF READING DATA}
본 발명은 비휘발성 반도체 기억 장치에 관한 것으로, 특히 가상 접지 방식(virtual ground type)의 셀 판독 방법으로 동작하는 비휘발성 반도체 기억 장치 및 데이터 판독 방법에 관한 것이다.
최근, 휴대 기기 등의 보급에 따라 메모리는 대용량화와 함께 저전압화가 진행되고 있다. 또한, CPU의 고속화에 따라 메모리 고속화의 요구도 강해지고 있다. 대용량화를 실현하기 위한 하나의 수단으로서, 가상 접지 방식이 알려져 있다. 이 방식은 셀의 컨택트 수를 줄임으로써 셀의 밀도가 높아지기 때문에, 대용량화에는 적합하다. 그러나, 판독 방법이 복잡해져서, 저전압화나 고속화에는 그다지 적합하지 않다.
종래의 가상 접지 방식의 셀 판독에서는, 모든 비트선을 프리차지함으로써 인접한 셀이 흘리는 누설 전류를 캔슬하고, 셀의 드레인측 레벨 혹은 전류를 검출하는 방법(이하, 제1 종래 방법이라 함)과, 셀의 누설 전류의 영향이 작아지는 소스측 레벨을 검출하는 방법(이하, 제2 종래 방법이라 함)이 이용되어 왔다. 제2 종래 방법은 예컨대 일본 특허 공개 평성 제3-176895호 공보에 기재되어 있다.
그러나, 제1 종래 방법은 모든 비트선을 프리차지하기 때문에, 소비 전력이 커지게 된다.
또한, 제2 종래 방법은 소스측으로부터의 데이터 판독을 접지와 양 전위 사이에서 행하기 때문에, 판독을 위해 충분한 마진을 취하기 곤란하다고 하는 문제점이 있다. 이 문제점은 동작 전압이 낮아질수록 현저해진다. 또한, 소스측으로부터의 판독에 있어서도 인접한 셀의 누설 전류는 존재하기 때문에, 이것을 고려하면 판독 마진의 확대에는 한계가 있다.
본 발명은 상기 종래 기술의 문제점을 해결하고, 충분한 판독 마진을 확보할 수 있는 비휘발성 반도체 기억 장치 및 데이터 판독 방법을 제공하는 것을 목적으로 한다.
발명의 개시
본 발명은 비휘발성 반도체 기억 장치에 있어서, 메모리 셀로부터 데이터를 판독할 때에, 메모리 셀에 선택적으로 접속되는 소스선을 음 전위로 설정하는 부스트 회로를 구비하는 비휘발성 반도체 기억 장치이다.
소스선의 전위를 음 전위로 설정하기 때문에, 메모리 셀이 기록 셀인 경우에는 메모리 셀로부터 데이터가 판독되어도 소스선은 이 음 전위의 상태로 있는 것에 대하여, 메모리 셀이 소거 셀인 경우에는 전류가 소스선에 유입되어, 소스선의 전위는 접지 레벨을 초과하여 양 전위가 된다. 따라서, 판독 마진은 상기 음 전위와 양 전위의 차가 되어, 큰 판독 마진을 얻을 수 있다. 저전압 동작시에서도 판독 마 진은 음 전위를 기준으로 하기 때문에, 소스선의 전위 변화를 확실하게 감지할 수 있게 된다.
도 1은 본 발명의 원리를 도시하는 회로도.
도 2는 본 발명의 원리 및 본 발명의 일 실시예의 동작을 도시하는 파형도.
도 3은 본 발명의 일 실시예에 따른 비휘발성 반도체 기억 장치의 회로도.
이하, 첨부의 도면을 참조하여 본 발명의 실시예를 설명한다. 도 1은 본 발명의 원리를 도시하는 회로도이다.
도 1은 하나의 메모리 셀(1)과 그 주변의 회로 구성을 나타낸다.
메모리 셀(1)은 전기적으로 프로그램 가능하고 또한 전기적으로 소거 가능한 비휘발성 트랜지스터이다. 메모리 셀(1)은 소스, 드레인, 제어 게이트 및 플로우팅 게이트를 갖는다.
메모리 셀(1)의 드레인은 Y 디코더의 트랜지스터(2a) 및 로드부의 트랜지스터(3)를 통해 양 전원 전압 VCC에 접속되어 있다. 트랜지스터(3)는 로우 레벨의 로드 신호 PD를 받으면 ON이 된다. 트랜지스터(2a)는 하이 레벨의 선택 신호 YSEL을 받아 ON이 된다. 메모리 셀(1)은 하이 레벨의 워드선 구동 신호를 받아 ON이 된다.
메모리 셀(1)의 소스(비트선에 접속되어 있음)는 Y 디코더의 트랜지스터(2b) 및 소스선 방전용 트랜지스터(4)를 통해 접지되어 있다. 트랜지스터(2b)와 트랜지스터(4)의 접속점은 감지 증폭기(samp)(5)에 접속된 소스선(7)에 접속되어 있다. 트랜지스터(2b)는 하이 레벨의 선택 신호 YSEL을 받아 ON이 된다. 트랜지스터(4)는 하이 레벨의 부스트 신호 BOOSTB를 받아 ON이 된다. 즉, 메모리 셀(1)에 연결되는 비트선은 선택적으로 접지된다(가상 접지).
소스선(7)에는 소스선(7)을 음 전위로 부스트하기 위한 커패시터(6)의 일단이 접속되어 있다. 커패시터(6)의 타단에는 부스트 신호 BOOSTB가 부여된다.
도 1에 도시하는 회로의 특징 중 하나는 트랜지스터(4)와 커패시터(6)를 설치하고, 메모리 셀(1)로부터 데이터를 판독할 때에 소스선(7)을 음 전위로 부스트하는 것에 있다. 이에 따라, 판독에 필요한 마진을 충분히 확보할 수 있다.
도 2는 도 1에 도시하는 회로의 동작을 도시하는 파형도이다. 우선, 판독 동작의 최초에 있어서 도 2의 (c)에 도시한 바와 같이, 부스트 신호 BOOSTB가 0 V(접지 레벨)에서 전원 전압 VCC로 상승한다. 후술하는 바와 같이, 부스트 신호 BOOSTB는 예컨대, 어드레스가 변화한 것을 검출하면 생성되는 신호에 해당한다. 부스트 신호 BOOSTB가 전원 전압 VCC로 상승하면 트랜지스터(4)가 ON이 되고, 소스선(7)의 전위는 확실하게 0 V로 설정된다(도 2의 (a)). 이에 따라, 커패시터(6)의 충전이 시작된다.
또한, 변화 후의 어드레스에 의해 1개의 비트선이 선택된다. 도 1의 메모리 셀(1)이 선택되었다고 하면, 선택 신호 YSEL이 전원 전압 VCC로 상승하여, 트랜지스터(2a, 2b)가 ON이 되고, 또한 워드선 WL이 마찬가지로 전원 전압 VCC로 상승하여(도 2(b)), 메모리 셀(1)이 ON이 된다. 이때, 비트선의 로드 신호 PD는 전원 전압 VCC에 있다(OFF 상태).
다음에, 부스트 신호 BOOSTB가 0 V로 하강한다. 부스트 신호 BOOSTB는 일정 시간만큼 전원 전압 VCC가 되는 펄스형 신호이다. 부스트 신호 BOOSTB가 0 V로 하강하는 순간, 소스선(7)의 전위는 커패시터(6)의 양단간 전압분만큼 0 V에서 하강하고, 음 전위 V_가 된다(도 2의 (a)). 즉, 소스선(7)은 음 전위 V_로 부스트되는 것이다.
또한, 부스트 신호 BOOSTB가 0 V로 하강할 때에 로드 신호 PD가 전원 전압 VCC에서 0 V로 하강하고(도 2의 (d)), 트랜지스터(3)가 ON이 된다.
이 경우, 메모리 셀(1)에 데이터가 기록되어 있으면(데이터 비트 "0"), 즉 음 전하가 플로우팅 게이트에 주입되어 있으면, 제어 게이트에 전원 전압 VCC가 부여되어 있어도 메모리 셀(1)은 ON이 되지 않는다. 따라서, 소스선(7)의 전위는 음 전위 V_의 상태이다(도 2의 (a)의 DATA "0").
이것에 대하여, 메모리 셀(1)에 데이터가 기록되어 있지 않은 경우(데이터 비트 "1"), 즉 소거 상태에 있을 경우에는, 소스선(7)은 충전된다. 즉, 전원 전압 VCC에서 트랜지스터(3, 2a, 1 및 2b)를 지나 소스선(7)에 전류가 유입되고, 커패시터(6)를 지나 접지로 유출된다. 따라서, 소스선(7)의 전위는 음 전위 V_로부터 전원 전압 VCC를 향해 점차로 상승하고, 접지 레벨(0 V)을 초과하여 어떤 양 전위에 이른다(도 2의 (a)의 DATA "1"). 이 양 전위는 전원 전압 VCC에서 트랜지스터(3, 2a, 1, 2b)의 임계치 전압의 합계를 뺀 값이다.
그 결과, DATA "0"과 DATA "1"이 판독 마진이 된다. 이 판독 마진 사이에 판독을 위한 임계치 ref를 설정함으로써 DATA "0"과 DATA "1"을 식별할 수 있다.
종래 구성에서는, 도 1의 트랜지스터(4)와 커패시터(6)가 존재하지 않는 회로 구성을 갖는다. 따라서, DATA "0"의 전위는 0 V의 접지 레벨이다. 즉, 본 발명보다도 판독을 위한 마진은 (OV-V_)만큼 작다. 따라서, 도 1의 회로 구성에 비하여 판독을 위해 충분한 마진을 취하기 어렵다. 또한, 동작 전원 전압이 저전압화한 경우에는, 접지 레벨을 기준으로 하는 판독 마진이 작아지고, 판독을 위해 충분한 마진을 취하는 것이 매우 곤란하다. 이것에 대하여, 도 1의 회로 구성에서는, 음 전위 V_를 기준으로 한 판독 마진 때문에, 판독 마진은 작아지지만, 여전히 충분한 마진을 확보할 수 있다. 따라서, 인접한 메모리 셀의 누설 전류의 영향이 작다.
도 3은 본 발명의 일 실시예에 따른 비휘발성 반도체 기억 장치의 전체 구성을 도시하는 블록도이다.
도시하는 비휘발성 반도체 기억 장치는 코어부(100)와 참조 회로부(200)를 갖는다. 코어부(100)는 실제의 데이터를 기억하는 부분을 포함하고, 참조 회로부(200)는 상기 임계치 ref를 설정 출력하는 부분을 포함한다.
코어부(100)는 메모리 셀 어레이(20), 어드레스 버퍼(21), 어드레스 천이 검출(ATD; Address Transition Detection) 회로(22), X 디코더(X-DEC)(23), Y 디코더(Y-DEC)(24A, 24B), 로드 회로(25), 감지 증폭기(S/A)(26), 트랜지스터(27∼34) 및 커패시터(35)를 포함한다. 또한, 36은 소스선이다.
여기서, 도 3의 트랜지스터(33)는 도 1의 트랜지스터(4)에 해당하고, 도 3의 커패시터(35)는 도 1의 커패시터(6)에 해당한다. 또한, 도 3의 ATD 회로(22)가 출력하는 ATD 신호는 도 1의 부스트 신호 BOOSTB에 해당한다. 또한, 도 3의 로드 회 로(25)는 도 1의 트랜지스터(3)에 해당하고, 트랜지스터(27∼29)는 도 1의 트랜지스터(2a)에 해당한다. 또한, 도 3의 트랜지스터(30∼32)는 도 1의 트랜지스터(2b)에 해당하고, 도 1의 메모리 셀(1)은 도 3의 메모리 셀 어레이(20)의 하나의 메모리 셀 트랜지스터에 해당한다. 또한, 도 3의 감지 증폭기(26)는 도 1의 감지 증폭기(5)에 해당한다.
참조 회로부(200)는 로드 회로(50), 트랜지스터(51, 52, 54∼56), 메모리 셀 트랜지스터(53) 및 커패시터(57)를 갖는다. 또한, 58은 소스선이다. 트랜지스터(51)와 트랜지스터(52)는 코어부(100)의 트랜지스터(27)와 트랜지스터(28(29))에 대응하고, 트랜지스터(54)와 트랜지스터(55)는 코어부(100)의 트랜지스터(30(31))와 트랜지스터(32)에 대응한다. 또한, 커패시터(57)는 코어부(100)의 커패시터(35)에 대응하고, 트랜지스터(56)는 코어부(100)의 트랜지스터(33)에 대응한다. 트랜지스터(51, 52, 54, 55)의 게이트에는 전원 전압 VCC가 인가되어 있다.
도 3의 구성의 특징 중 하나는 트랜지스터(33, 56) 및 커패시터(35, 57)를 새롭게 설치한 것에 있다. 트랜지스터(33)와 커패시터(35)로 코어부(100)의 소스선(36)의 부스트 회로를 구성한다. 또한, 트랜지스터(56)와 커패시터(57)로 참조 회로부(200)의 소스선(58)의 부스트 회로를 구성한다. 트랜지스터(33)와 커패시터(35)에 대해서는 도 1을 참조하여 설명한 트랜지스터(4)와 커패시터(6)와 동일하다. 또한, 마찬가지로, 트랜지스터(56)와 커패시터(57)를 참조 회로부(200)에 설치해 둔다.
다음에, 도 3의 비휘발성 반도체 기억 장치의 동작에 대해서 적절하게 도 2를 참조하면서 설명한다.
외부로부터의 어드레스 신호 Add는 어드레스 버퍼(21)에서 버퍼링된 후, ATD 회로(22), X 디코더(23) 및 Y 디코더(24A, 24B)에 출력된다. ATD 회로(22)는 어드레스 신호 Add의 변화를 검출하면 ATD 신호를 발생한다(도 2의 (c)). ATD 신호는 트랜지스터(33, 34, 56) 및 커패시터(35, 57)에 부여된다. 이에 따라, 소스선(36, 58)은 단락되고, 접지 레벨(OV)로 동시에 설정된다.
X 디코더(23)는 어드레스 신호 Add를 디코드하여 하나의 워드선을 선택한다. 또한, X 디코더(23)는 어드레스 신호 Add를 디코드할 때마다 참조측 메모리 셀(53)의 컨트롤 게이트에 선택 신호 REF_WL을 출력한다(도 2의 (b)). Y 디코더(24A)는 어드레스 신호 Add를 디코드하고, 트랜지스터(27)와 트랜지스터(28과 29) 중 어느 한쪽을 ON시킨다. 마찬가지로, Y 디코더(24B)는 어드레스 신호 Add를 디코드하고, 트랜지스터(32)와 트랜지스터(30과 31) 중 어느 한쪽을 ON시킨다. 이에 따라, 메모리 셀 어레이(20) 중 하나의 메모리 셀과 참조측 메모리 셀(53)이 선택된다.
그리고, ATD 신호가 하강한다(도 2의 (c)). 이에 따라, 트랜지스터(33, 56, 34)는 OFF가 된다. 전술한 바와 같이, 이 시점에서 코어부(100)의 소스선(36)은 음 전위로 설정된다. 마찬가지로, 참조 회로부(200)의 소스선(58)도 음 전위로 설정된다.
ATD 신호의 하강과 동시에 로드 신호 PD가 전원 전압 VCC에서 접지 레벨로 하강한다(도 2의 (d)). 이에 따라, 로드 회로(25, 50)로부터 전원 전압 VCC가 트랜 지스터(27, 51)에 각각 공급된다.
여기서, 선택된 메모리 셀이 DATA "1"을 기억하고 있는 경우에는, 로드 회로(25)로부터 트랜지스터(27, 28)(또는 29), 선택된 메모리 셀, 트랜지스터(30)(또는 31), 트랜지스터(32) 및 커패시터(35)를 통해 전류가 흐른다. 따라서, 소스선(36)의 전위는 도 2의 (a)에 도시한 바와 같이 접지 레벨을 초과하여 양 전위로 상승한다. 한편, 선택된 메모리 셀이 DATA "0"을 기억하고 있는 경우에는, 소스선(36)의 레벨은 음 전위 V_의 상태이다.
한편, 참조 회로부(200)의 소스선(58)은 ATD 신호가 0 V로 하강하고, 로드 신호 PD가 0 V로 하강하면, 도 2의 (a)의 ref를 지나 상승한다. 임계치 ref는 DATA "0"과 DATA "1" 사이의 임의의 전위이다. 참조 전위 ref는 DATAR로서 소스선(58)을 지나 감지 증폭기(26)에 부여된다.
감지 증폭기(26)는 선택된 메모리 셀로부터 판독된 데이터 DATA와 임계치 DATAR을 비교하고, 비교 결과를 감지 증폭기 출력 신호 SAOUT로서 출력한다. 바꾸어 말하면, 감지 증폭기(26)는 소스선(36)의 전위와 소스선(58)의 전위를 비교하고, 그 대소 관계에 따른 감지 증폭기 출력 신호(SAOUT)를 출력한다.
이와 같이, 소스선(36, 58)은 데이터의 판독시, 음 전위 V_로 부스트되기 때문에, 판독 동작의 마진을 크게 취할 수 있고, 저동작 전압화에 대응할 수 있다.
이상, 본 발명의 일 실시예를 설명하였다. 기록이나 소거 동작에 대해서는 일반적인 것이다. 또한, 어드레스 버퍼(21), ATD 회로(22), X 디코더(23), Y 디코더(23A, 23B), 로드 회로(25, 50) 및 감지 증폭기(26)의 내부 구성도 일반적인 것 이다.
본 발명은 도 1 내지 도 3에 도시하는 회로 구성 및 동작에 한정되지 않는다. 예컨대, 커패시터(35)와 트랜지스터(33)를 포함하는 부스트 회로는 동일한 기능을 갖는 다른 회로로 대체할 수 있다. 또한, 트랜지스터(34)는 소스선(36)과 소스선(58)을 동시에 단락하여 접지 레벨로 설정하는 것이지만, 생략할 수도 있다.

Claims (10)

  1. 비휘발성 반도체 기억 장치에 있어서,
    메모리 셀과;
    상기 메모리 셀에 선택적으로 접속되는 소스선과;
    일단이 상기 소스선에 접속되고 타단에 상기 비휘발성 반도체 기억 장치에 제공되는 어드레스가 변화할 때에 발생하는 전압 신호가 선택적으로 공급되는 커패시터와, 상기 전압 신호가 공급되는 제어 전극을 갖고 상기 전압 신호에 따라 상기 소스선을 선택적으로 접지하는 트랜지스터를 구비하는 부스트 회로
    를 포함하며,
    상기 부스트 회로는 상기 메모리 셀로부터 데이터를 판독할 때에 적어도 일정 시간 동안 상기 소스선을 음 전위로 설정하는 것인 비휘발성 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 메모리 셀 어레이를 구비하는 코어부와, 참조 회로부를 포함하는 비휘발성 반도체 기억 장치에 있어서,
    상기 코어부는,
    상기 메모리 셀 어레이 내의 메모리 셀에 선택적으로 접속되는 제1 소스선과;
    일단이 상기 제1 소스선에 접속되고 타단에 상기 비휘발성 반도체 기억 장치에 제공되는 어드레스가 변화할 때에 발생하는 전압 신호가 선택적으로 공급되는 커패시터와, 상기 전압 신호가 공급되는 제어 전극을 갖고 상기 전압 신호에 따라 상기 제1 소스선을 선택적으로 접지하는 트랜지스터를 구비하는 부스트 회로를 포함하고,
    상기 부스트 회로는 상기 메모리 셀로부터 데이터를 판독할 때에 적어도 일정 시간 동안 상기 제1 소스선을 음 전위로 설정하며,
    상기 참조 회로부는 상기 메모리 셀 어레이 내의 메모리 셀로부터 데이터를 판독할 때에 적어도 일정 시간 동안 제2 소스선을 음 전위로 설정하는 제2 부스트 회로를 포함하고,
    상기 코어부는 상기 제1 소스선의 전위와 상기 제2 소스선의 전위를 비교하는 감지 증폭기를 더 포함하는 것인 비휘발성 반도체 기억 장치.
  6. 제5항에 있어서, 상기 제2 부스트 회로는 일단이 상기 제2 소스선에 접속되고 타단에 상기 전압 신호가 선택적으로 공급되는 제2 커패시터를 구비하는 것인 비휘발성 반도체 기억 장치.
  7. 제5항에 있어서, 상기 제2 부스트 회로는 일단이 상기 제2 소스선에 접속되고 타단에 상기 전압 신호가 선택적으로 공급되는 제2 커패시터와, 상기 전압 신호에 따라 상기 제2 소스선을 선택적으로 접지하는 제2 트랜지스터를 구비하는 것인 비휘발성 반도체 기억 장치.
  8. 제6항 또는 제7항에 있어서, 상기 비휘발성 반도체 기억 장치는 상기 전압 신호에 따라 상기 제1 소스선과 상기 제2 소스선을 단락하는 단락 회로를 더 포함하는 것인 비휘발성 반도체 기억 장치.
  9. 제5항에 있어서, 상기 비휘발성 반도체 기억 장치는 어드레스 신호의 변화를 검출하여 검출 신호를 출력하는 회로를 더 포함하며,
    상기 제1 및 제2 부스트 회로는 상기 검출 신호가 인가되었을 때에 각각 적어도 일정 시간 동안 상기 제1 및 제2 소스선을 상기 음 전위로 설정하는 것인 비휘발성 반도체 기억 장치.
  10. 비휘발성 반도체 기억 장치의 메모리 셀로부터 데이터를 판독하는 방법에 있어서,
    상기 비휘발성 반도체 기억 장치는,
    상기 메모리 셀에 선택적으로 접속되는 소스선과;
    일단이 상기 소스선에 접속되고 타단에 상기 비휘발성 반도체 기억 장치에 제공되는 어드레스가 변화할 때에 발생하는 전압 신호가 선택적으로 공급되는 커패시터와, 상기 전압 신호가 공급되는 제어 전극을 갖고 상기 전압 신호에 따라 상기 소스선을 선택적으로 접지하는 트랜지스터를 구비하는 부스트 회로를 포함하며,
    상기 데이터 판독 방법은 상기 메모리 셀로부터 데이터를 판독할 때에 적어도 일정 시간 동안 상기 소스선을 음 전위로 설정하는 단계를 포함하는 것인 데이터 판독 방법.
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