WO2002013199A1

WO2002013199A1 - Memoire a semiconducteurs non volatile et procede de lecture des donnees

Info

Publication number: WO2002013199A1
Application number: PCT/JP2000/005223
Authority: WO
Inventors: Minoru Yamashita
Original assignee: Fujitsu Limited
Priority date: 2000-08-03
Filing date: 2000-08-03
Publication date: 2002-02-14
Also published as: US20030117841A1; KR100597060B1; KR20030043921A; US6765828B2; JP4579493B2

Description

明細書不揮発性半導体記憶装置及びデータ読出し方法技術分野

本発明は不揮発性半導体記憶装置に関し、特にバ一チャルグランド方式のセル読出し方法で動作する不揮発性半導体記憶装置及びデータ読出し方法に関する。近年、携帯機器などの普及に伴い、メモリは大容量化とともに低電圧化が進んでいる。また、 C P Uの高速ィ匕にともなってメモリの高速化の要求もつよくなつている。大容量化を実現するための 1つの手段として、バーチャルグランド方式が知られている。この方式は、セルのコンタクト数を減らすことによってセルの密度が上がるため、大容量化には向いている。しカゝし、読出しの方法が複雑になり、低電圧化や高速化にはあまり向いていない。背景技術

従来のバーチャルグランド方式のセルの読出しでは、全ビッ卜線をプリチヤ一ジすることによって隣りのセルの流すリーク電流をキヤンセルし、セルのドレイン側のレベルもしくは電流を検出する方法（以下、第 1の従来方法という）と、セルのリーク電流の影響が小さくなるソース側のレベルを検出する方法（以下、第 2の従来方法という）が用いられてきた。第 2の従来方法は、例えば特開平 3 - 1 7 6 8 9 5号公報に記載されている。

しかしながら、第 1の ί ^方法は全てのビット線をプリチヤ—ジするので、消費電力が大きくなつてしまう。

また、第 2の従来方法はソース側からのデータの読出しをグランドと正の電位との間で行うため、読出しのために十分なマージンをとることが困難であるといつた問題点がある。この問題点は、動作電圧が低くなる程、顕著となる。また、ソース側からの読出しにおいても隣りのセルのリ一ク電流は存在するため、これを考慮すると読出しのマ一ジンの拡大には限界がある。

本発明は、上記従来技術の問題点を解決し、十分な読出しマージンを確保できる不揮発性半導体記憶装置及びデータ読出し方法を提供することを目的とする。発明の開示

本発明は、不揮発性半導体記憶装置において、メモリセルからデータを読み出す時に、メモリセルに選択的に接続されるソース線を負の電位に設定するブースト回路を具備する不揮発性半導体記憶装置である。

ソース線の電位を負の電位に設定するので、メモリセルが書き込みセルの場合にはメモリセルからデータが読み出されてもソース線はこの負の電位のままであるのに対し、メモリセルが消去セルの場合には電流がソース線に流れ込み、ソース線の電位はグランドレベルを越えて正の電位となる。よって、読み出しマージンは上記負の電位と正の電位との差となり、大きな読み出しマージンを得ることができる。低電圧動作時においても、読み出しマ一ジンは負の電位を基準とするので、ソース線の電位の変化を確実にセンスすることが可能となる。図面の簡単な説明

図 1は、本発明の原理を示す回路図である。

図 2は、本発明の原理及び本発明の一実施の形態の動作を示す波形図である。図 3は、本発明の一実施の形態による不揮発性半導体記憶装置の回路図である。発明を実施するための最良の形態

以下、添付の図面を参照して本発明の実施例を説明する。

図 1は、本発明の原理を示す回路図である。図 1は 1つのメモリセル 1とその周辺の回路構成を示す。

メモリセル 1は、電気的にプログラム可能でかつ電気的に消去可能な不揮発性のトランジスタである。メモリセル 1は、ソース、ドレイン、コントローリレゲート及びフローティングゲ一トを有する。

メモリセル 1のドレインは、 Yデコーダのトランジスタ 2 a及びロード部のトランジス夕 3を介して正の電源電圧 V C Cに接続されている。トランジスタ 3は、ローレベルのロード信号 P Dを受けると ONする。トランジスタ 2 aは、ハイレベルの選択信号 YS ELを受けて ONする。メモリセル 1は、ハイレベルのヮ一ド線駆動信号を受けて O Nする。

メモリセル 1のソース（ビット線に接続されている）は、 Yデコーダのトランジス夕 2 b及びソース線ディスチヤ一ジ用のトランジスタ 4を介して接地されている。トランジスタ 2 bのとトランジスタ 4との接続点は、センスアンプ（s a mp) 5に接続されたソース線 7に接続されている。トランジスタ 2 bは、ハイレベルの選択信号 YSELを受けて ONする。トランジスタ 4は、ハイレベルのブースト信号 BOOS TBを受けて ONする。つまり、メモリセル 1に繋がるビット線は選択的に接地される（バーチャルグランド）。

ソース線 7には、ソース線 7を負の電位にブーストするためのキャパシ夕 6の一端が接続されている。キャパシタ 6の他端には、ブースト信号 B〇〇 S T Bが与えられる。

図 1に示す回路の特徴の 1つは、トランジスタ 4とキャパシタ 6を設け、メモリセル 1からデータを読み出すときにソース線 7を負の電位にブーストすることにある。これにより、読出しに必要なマージンを充分に確保することができる。図 2は、図 1に示す回路の動作を示す波形図である。まず、読出し動作の最初において図 2 (c) に示すように、ブースト信号 BOOST Bが 0V (グランドレベル）から電源電圧 VCCに立ち上がる。後述するように、ブースト信号 BO OSTBは例えば、ァドレスが変ィ匕したことを検出すると生成される信号に相当する。ブ一スト信号 BOOSTBが電源電圧 VCCに立ち上がるとトランジスタ 4が ONし、ソース線 7の電位は確実に 0Vに設定される（図 2 (a))。これにより、キャパシ夕 6の充電が開始される。

また、変化後のアドレスにより 1本のビット線が選択される。図 1のメモリセル 1が選択されたとすると、選択信号 Y S E Lが電源電圧 V C Cに立ち上がり、トランジスタ 2 a、 2 bが 0 Nし、またヮード線 WLが同様に電源電圧 V C Cに立ち上がり（図 2 (b))、メモリセル 1を ONする。この時、ビット線のロード信号 PDは電源電圧 VCCにある（OFF状態)。

次に、ブースト信号 BOOST Bが 0Vに立ち下がる。ブースト信号 BOOS TBは、一定時間だけ電源電圧 VCCとなるパルス状の信号である。ブースト信号 B OO S TBが 0 Vに立ち下がった瞬間、ソース線 7の電位はキャパシタ 6の両端間電圧分だけ 0Vから降下し、負の電位 V_になる（図 2 )；)。つまり、ソース線 7は負の電位 V—にブーストされるのである。

また、ブースト信号 BOOSTBが 0 Vに立ち下がる時にロード信号 PDが電源電圧 VCCから 0Vに立ち下がり（図 2 (d))、トランジスタ 3が ONする。この場合、メモリセル 1にデータが書き込まれていると（データビット "0")、つまりマイナスの電荷がフローティングゲ一トに注入されていると、コント口一ルゲートに電源電圧 V C Cが与えられていてもメモリセル 1は 0 Nしない。よつて、ソース線 7の電位は負の電位 V—のままである（図 2 (a)の DATA" 0")。これに対し、メモリセル 1にデータが書き込まれていない場合（データビット "1")、つまり消去状態にある場合には、ソース線 7は充電される。つまり、電源電圧 V C Cからトランジスタ 3、 2 a、 1及び 2 bを通りソース糸泉 7に電流が流れ込み、キャパシタ 6を通ってグランドに流れ出る。よって、ソース線 7の電位は負の電位 V_から電源電圧 V C Cに向けて次第に立ち上がり、グランドレべル（0V) を越えてある正の電位に到る（図 2 (a) の DATA "1")。この正の電位は、電源電圧 VCCからトランジスタ 3、 2 a、 1及び 2 bのしきぃ値電圧の合計を引いた値である。

この結果、 DATA "0" と DAT A "1"が読出しマ一ジンとなる。この読出しマージンの間に読出しのためのしきい値 r e fを設定することで、 DATA "0" と DAT A "1" とを識別できる。

従来構成では、図 1のトランジス夕 4とキャパシ夕 6が存在しない回路構成を有する。よって、 DATA"0"の電位は 0Vのグランドレベルである。つまり、本発明よりも読出しのためのマージンは（0V— VJ だけ小さい。よって、図 1の回路構成に比べ、読出しのために十分なマ一ジンをとることが困難である。また、動作電源電圧が低電圧化した場合には、グランドレベルを基準とした読出しマージンが小さくなり、読出しのために十分なマージンをとることが極めて困難である。これに対し、図 1の回路構成では、負の電位 V—を基準とした読出しマージンのため、読出しマージンは小さくなるものの、依然として十分なマージンを確保することができる。よって、隣りのメモリセルのリーク電流の影響が小さい。

図 3は、本発明の一実施の形態による不揮発性半導体記憶装置の全体構成を示すブロック図である。

図示する不揮発性半導体記憶装置は、コア部 100と参照回路部 200とを有する。コア部 100は実際のデータを記憶する部分を含み、参照回路部 200は前記しきい値 r e： fを設定出力する部分を含む。

コア部 100はメモリセルアレイ 20、アドレスバッファ 21、 ATD (Ad d r e s s Tr ans i t i on De t e c t i on :アドレス遷移検出）回路 22、 Xデコーダ（X— DEC)、 Yデコーダ（Y— DEC) 24A、 24B、ロード回路 25、センスアンプ（S/A) 26、トランジスタ 27〜34、及びキャパシ夕 35を含む。また、 36はソース線である。

ここで、図 3のトランジスタ 33は図 1のトランジスタ 4に相当し、図 3のキャパシタ 35は図 1のキャパシ夕 6に相当する。また、図 3の ATD検出回路 2 2が出力する ATD信号は、図 1のブースト信号 B OO S T Bに相当する。更に、図 3のロード回路 25は図 1のトランジスタ 3に相当し、トランジスタ 27〜 2 9は図 1のトランジスタ 2 aに相当する。また、図 3のトランジスタ 30〜32 は図 1のトランジスタ 2 bに相当し、図 1のメモリセル 1は図 3のメモリセルァレイ 20の 1つのメモリセルトランジスタに相当する。更に、図 3のセンスアンプ 26は図 1のセンスアンプ 5に相当する。

参照回路部 200は、ロード回路 50、トランジスタ 51, 52, 54-56, メモリセ Jレトランジスタ 53、及びキャパシタ 57を有する。また、 58はソース線である。トランジスタ 51と 52は、コア部 100のトランジスタ 27と 2 8 (29) に対応し、トランジスタ 54と 55は、コア ¾^ 100のトランジスタ 30 (31) と 32に対応する。また、キャパシタ 57はコア部 100のキャパシ夕 35に対応し、トランジスタ 56はコア部 100のトランジスタ 33に対応する。トランジスタ 51、 52、 54及び 55のゲートには、電源電圧 VCCが印加されている。

図 3の構成の特徴の 1つは、トランジスタ 33、 56及びキャパシタ 35、 5 7を新たに設けたことにある。トランジスタ 33とキャパシ夕 35で、コア部 1 0 0のソース線 3 6のブースト回路を構成する。また、トランジスタ 5 6とキヤパシ夕 5 7で、参照回路部 2 0 0のソ一ス線 5 8のブースト回路を構成する。トランジス夕 3 3とキャパシタ 3 5については、図 1を参照して説明したトランジスタ 4とキャパシ夕 6と同様である。また、同様に、トランジスタ 5 6とキャパシタ 5 7を参照回路部 2 0 0に設けてある。

次に、図 3の不揮発性半導体記憶装置の動作について、適宜図 2を参照しながら説明する。

外部からのァドレス信号 A d dはァドレスバッファ 2 1でバッファリングされた後、 ATD検出回路 2 2並びに Xデコーダ 2 3及び Yデコーダ 2 4 A、 2 4 B に出力される。丁0検出回路2 2は、アドレス信号 A d dの変ィ匕を検出すると ATD信号を発生する（図 2 ( c ))。 ATD信号はトランジスタ 3 3、 3 4、 5 6及びキャパシ夕 3 5、 5 7に与えられる。これにより、ソース線 3 6と 5 8は短絡され、グランドレベル（0 V) に同時に設定される。

Xデコーダ 2 3は、アドレス信号 A d dをデコードして 1つのワード線を選択する。また、 Xデコーダ 2 3はアドレス信号 A d dをデコードする毎に、参照側のメモリセル 5 3のコント口一ルゲ一トに選択信号 R E F_WLを出力する（図 2 (b))。 Yデコーダ 2 4 Aはアドレス信号 A d dをデコードし、トランジスタ 2 7とトランジスタ 2 8と 2 9のいずれか一方を ONさせる。同様に、 Yデコーダ 2 4 Bはァドレス信号 A d dをデコ一ドし、トランジス夕 3 2とトランジスタ 3 0と 3 1のいずれか一方を ONさせる。これにより、メモリセルアレイ 2 0中の 1つのメモリセルと参照側のメモリセル 5 3とが選択される。

そして、 ATD信号が立ち下がる（図 2 ( c ))。これにより、トランジスタ 3 3、 5 6及び 3 4は O F Fする。前述したように、この時点でコア部 1 0 0のソース線 3 6は負の電位に設定される。同様に、参照回路部 2 0 0のソース線 5 8 も負の電位に設定される。

ATD信号の立ち下がりと同時に、口一ド信号 P Dが電源電圧 V C Cからダランドレベルに立ち下がる（図 2 (d))。これにより、ロード回路 2 5、 5 0から電源電圧 V C Cがトランジス夕 2 7、 5 1にそれぞれ供給される。

ここで、選択されたメモリセルが DAT A " 1 " を記憶している場合には、口ード回路 2 5カら、トランジスタ 2 7 , 2 8 (又は 2 9 )、選択されたメモリセル、トランジスタ 3 0 (又は 3 1 )、トランジスタ 3 2及びキャパシタ 3 5を介して電流が流れる。よって、ソ一ス線 3 6の電位は図 2 ( a) に示すようにグランドレベルを越えて正の電位に上昇する。他方、選択されたメモリセルが DATA " 0 " を記憶している場合には、ソース線 3 6のレベルは負の電位 V—のままである。他方、参照回路部 2 0 0のソース線 5 8は、 AT D信号が 0 Vに立ち下がり、ロード信号 P Dが 0 Vに立ち下がると、図 2 ( a) の r e fの通り立ち上がる。しきい値 r e fは、 DATA " 0 " と DAT A " 1 " の間の任意の電位である。参照電位 r e fは、 DATARとしてソース線 5 8を通りセンスアンプ 2 6に与えられる。

センスアンプ 2 6は、選択されたメモリセルから読み出されたデータ DATA としきい値 D A T A Rとを比較し、比較結果をセンスァンプ出力信号 S AOUT として出力する。換言すれば、センスアンプ 2 6はソース線 3 6の電位とソース線 5 8の電位とを比較し、その大小関係に応じたセンスアンプ出力信号 S AOU Tを出力する。

このように、ソ一ス線 3 6、 5 8はデータの読出し時、負の電位 V_にブーストされるので、読出し動作のマ一ジンを大きく取ることができ、低動作電圧化に対応できる。

以上、本発明の一実施の形態を説明した。書き込みや消去動作については一般的なものである。また、アドレスバッファ 2 1、八丁0検出回路2 2. Xデコーダ 2 3、 Yデコーダ 2 3 A、 2 3 B、口一ド回路 2 5、 5 0及びセンスアンプ 2 6の内部構成も一般的なものである。

本発明は、図 1〜図 3に示す回路構成及び動作に限定されるものではない。例えば、キャパシタ 3 5とトランジスタ 3 3を含むブースト回路は、同様の機能を持つ他の回路に置き換え可能である。なお、トランジスタ 3 4はソース線 3 6と 5 8を同時に短絡してグランドレベルに設定するものであるが、省略することもできる。

Claims

請求の範囲

1 . 不揮発性半導体記憶装置において、メモリセルからデータを読み出す時に、メモリセルに選択的に接続されるソース線を負の電位に設定するブースト回路を具備することを特徴とする不揮発性半導体記憶装置。

2. 前記ブ一スト回路は、一端が前記ソース線に接続され、他端に正の電圧が供給されるキャパシ夕を含むことを特徴とする請求項 1記載の不揮発性半導体記憶

3. 前記ブ一スト回路は、一端が前記ソース線に接続され、他端に正の電圧が供給されるキャパシ夕と、該正の電圧に応じて前記ソース線を選択的に接地するトランジス夕とを含むことを特徴とする請求項 1記載の不揮発性半導体記憶装置。

4. 前記正の電圧は、不揮発性半導体記憶装置に与えられるアドレスが変化する時に発生する電圧であることを特徴とする請求項 2又は 3に記載の不揮発性半導

5. メモリセルアレイを含むコア部と、参照回路部とを有する不揮発性半導体記憶装置において、

前記コア部は、メモリセルァレイ内のメモリセルからデータを読み出す時に、メモリセルに選択的に接続される第 1のソース線を負の電位に設定する第 1のブ一スト回路を有し、

前記参照回路部は、メモリセルァレイ内のメモリセルからデータを読み出す時に、第 2のソース線を負の電位に設定する第 2のブ一スト回路を有し、

前記コア部は更に、前記第 1のソ一ス線の電位と第 2のソース線の電位とを比較するセンスアンプを具備することを特徴とする不揮発性半導体記憶装置。

6 . 前記第 1のプ一スト回路は、一端が前記第 1のソ一ス線に接続され、他端に正の電圧が供給される第 1のキャパシ夕を含み、

前記第²のブースト回路は、一端が前記第²のソース線に接続され、他端に前記正の電圧が供給される第 2のキャパシ夕を含むことを特徴とする請求項 5記載の不揮発性半導体記憶装置。

7. 前記第 1のブースト回路は、一端が前記第 1のソース線に接続され、他端に正の電圧が供給される第 1のキャパシ夕と、該正の電圧に応じて前記第 1のソース線を選択的に接地する第 1のトランジスタとを含み、

前記第²のブ一スト回路は、一端が前記第²のソース線に接続され、他端に正の電圧が供給される第 2のキャパシタと、該正の電圧に応じて前記第 2のソース線を選択的に接地する第 2のトランジス夕とを含むことを特徴とする請求項 5記載の不揮発性半導体記憶装置。

8. 前記不揮発性半導体記憶装置は更に、前記正の電圧に応じて前記第 1のソース線と第 2のソース線とを短絡する回路を有することを特徴とする請求項 7又は 8に記載の不揮発性半導体記憶装置。

9. 前記不揮発性半導体記憶装置は更に、アドレス信号の変化を検出して検出信号を出力する回路を有し、前記第 1及び第 2のブースト回路は前記検出信号が与えられた時にぞれぞれ、前記第 1及び第 2のソース線を前記負の電位に設定することを特徴とする請求項 5記載の不揮発性半導体記憶装置。

1 0.不揮発性半導体記憶装置のメモリセルからデータを読み出す方法において、メモリセルからデータを読み出す時に、メモリセルに選択的に接続されるソース線の電位を負の電位に設定する段階を具備することを特徴とする方法。