KR100858178B1 - 고속 기록가능 반도체 메모리 디바이스 - Google Patents

고속 기록가능 반도체 메모리 디바이스 Download PDF

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Abstract

메모리 셀 어레이(1)는 워드 라인(WL) 및 비트 라인(BL)에 연결되어 매트릭스로 배열되어 있는 복수의 직렬 연결된 메모리 셀을 갖고 있다. 선택 트랜지스터(HVNTr)는 워드 라인 중에서 선택한다. 제어 회로는 입력 데이타에 따라서 워드 라인과 비트 라인의 전위를 제어하며, 메모리 셀에 대해 실행되는 데이타 기록 동작, 데이타 판독 동작 및 데이타 소거 동작을 제어한다. 선택 트랜지스터는 기판 위에 형성되어 있다. 판독 동작시, 이 기판에는 제1 네거티브 전압이 공급되고, 선택된 워드 라인에는 제1 전압(제1 전압 ≥ 제1 네거티브 전압)이 공급되며, 선택되지 않은 워드 라인에는 제2 전압이 공급된다.
Figure R1020060131594
행 디코더, 데이타 저장 회로, P-형 기판, N-형 웰 영역, P 웰 영역

Description

고속 기록가능 반도체 메모리 디바이스{HIGH-SPEED WRITABLE SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 실시예에 따른 반도체 메모리 디바이스를 보여주는 단면도이다.
도 2A 및 2B는 종래의 기술과 제1 실시예 간의 임계 전압 관계를 보여주는 다이어그램이다.
도 3은 제1 실시예에 따른 반도체 메모리 디바이스의 한 예를 보여주는 블록도이다.
도 4는 도 3에 도시된 메모리 셀 어레이 및 비트 라인 제어 회로의 구성을 보여주는 회로도이다.
도 5A 및 5B는 메모리 셀 및 선택 트랜지스터를 보여주는 단면도이다.
도 6은 제1 실시예에 따른 소거 동작, 프로그램 동작, 및 판독 동작 동안 웰에 공급되는 전위를 보여주는 다이어그램이다.
도 7은 도 3에 도시된 데이타 저장 회로의 예를 보여주는 회로도이다.
도 8은 도 2에 도시된 네거티브 전압 발행 회로의 예를 보여주는 회로도이다.
도 9A, 9B, 및 9C는 메모리 셀 데이타와 메모리 셀 임계 간의 관계를 보여주는 다이어그램이다.
도 10은 제1 실시예에 따른 기록 순서를 보여주는 다이어그램이다.
도 11은 도 2에 도시된 행 디코더의 일부를 구성하는 전송 게이트를 보여주는 다이어그램이다.
도 12는 제1 페이지 기록 동작을 보여주는 흐름도이다.
도 13은 제2 페이지 기록 동작을 보여주는 흐름도이다.
도 14A 및 14B는 RLSB 기록 스킴(scheme)에 따른 각 선택의 전압을 보여주는 다이어그램이고, 도 14C는 REASB 기록 스킴에 따른 각 선택의 전압을 보여주는 다이어그램이다.
도 15A는 제1 실시예의 수정을 보여주는 다이어그램이고, 도 15B는 일반적으로 필요한 데이타 리텐션(retention)을 보여주는 다이어그램이고, 도 15C는 제1 실시예에 따른 필요한 데이타 리텐션을 보여주는 다이어그램이다.
도 16은 제2 실시예에 따른 메모리 셀 어레이 및 비트 라인 제어 회로의 구성을 보여주는 회로도이다.
도 17은 제2 실시예에 따른 제2 기록 동작을 보여주는 흐름도이다.
도 18은 도 17의 수정을 보여주는 흐름도이다.
도 19는 제2 실시예에 따른 데이타 저장 회로의 예를 보여주는 회로도이다.
도 20은 제2 실시예에 따른 메모리 셀 어레이의 단면도이다.
도 21은 도 20의 라인 21-21을 따라서 취한 단면도이다.
도 22는 도 20의 라인 22-22을 따라서 취한 단면도이다.
도 23은 도 16의 수정을 보여주는 회로도이다.
본 발명은, 예를 들어, EEPROM을 이용하는 NAND형 플래시 메모리에 관한 것으로, 특히 다치 데이타를 단일 셀에 저장할 수 있는 반도체 메모리 디바이스에 관한 것이다.
NAND형 플래시 메모리는, 선택 게이트를 통해 각각이 대응하는 비트 라인에 연결되어 있는 NAND 셀들이 구성되도록 열 방향으로 함께 직렬 연결된 복수의 메모리 셀을 갖고 있다. 각 비트 라인은 기록 데이타 및 판독 데이타를 래치하는 래치 회로에 연결되어 있다. 행 방향으로 배열된 복수의 셀의 전부 또는 반은 동시에 선택된다. 기록 동작 또는 판독 동작은 한번에 동시 선택된 이들 셀의 전부 또는 반에 대해서 실행된다. 행 방향으로 배열된 복수의 NAND 셀은 한 블록을 구성한다. 소거 동작은 각 블록에 대해 실행된다. 소거 동작은 메모리 셀의 임계 전압을 네거티브에 설정한다. 기록 동작은 전자들을 메모리 셀에 주입하여 임계 전압을 포지티브로 설정한다(예를 들어, 일본국 특허 출원 KOKAI 공보 No. 2004-192789 참조).
NAND 셀에서, 복수의 메모리 셀은 직렬로 함께 연결되어 있다. 따라서, 판독 동작 동안, 임계 전압보다 높은 전압(Vread)이 선택되지 않은 셀들의 게이트 전극에 인가되도록 선택되지 않은 셀들이 온이 되어야 한다. 이와 같이, 기록 동작 동안, 셀들에 설정되는 임계 전압은 Vread를 초과해서는 아니 된다. 따라서, 기록 시퀀스 동안, 프로그램 동작 및 프로그램 검증 판독 동작은, 임계 전압이 Vread를 초과하지 않는 임계 분포를 제어하기 위해 각 비트에 대해 반복해서 실행된다.
최근에는 메모리 용량의 증가에 따라서, 단일 셀에 적어도 2 비트를 저장할 수 있는 다치 메모리가 개발되어 왔다. 예를 들어, 단일 셀에 2 비트를 저장하려면 임계 전압이 Vread를 초과하지 않게 4개의 임계 분포를 설정하는 것이 필요하다. 이와 같은 임계 분포는 1 비트와 두 개의 임계 분포를 단일 셀에 저장하는 경우보다 더 좁게 조절되어야 한다. 또한, 단일 셀에 3 또는 4 비트를 저장하려면 8 또는 16개의 임계 분포를 설정해야한다. 이는 결국 단일 임계 전압의 분포 폭을 급격하게 줄여야 하는 필요성으로 귀착된다. 그렇게 작은 임계 전압 분포 폭은 프로그램 동작 및 검증 동작의 정밀한 반복을 필요로 함으로, 기록 속도가 떨어지는 단점이 있다. 그러므로, 기록 속도를 증가시킬 수 있는 반도체 메모리가 요구되어 왔다.
본 발명의 제1 양태에 따르면, 워드 라인과 비트 라인을 갖고 있으며, 복수의 직렬 연결된 메모리 셀들이 매트릭스로 배열되어 있고 각각의 메모리 셀에는 복수의 임계 전압 중 하나가 설정되는 메모리 셀 어레이; 상기 워드 라인들 중에서 선택하는 선택 트랜지스터; 및 상기 메모리 셀들에 대해 실행되는 데이타 기록 동작, 데이타 판독 동작 및 데이타 소거 동작을 제어하기 위해 입력 데이타에 따라서 상기 워드 라인과 상기 비트 라인의 전위를 제어하는 제어 회로를 포함하며, 상기 선택 트랜지스터는 기판 위에 형성되어 있으며, 판독 동작시에는, 이 기판에 제1 네거티브 전압이 공급되고, 선택된 워드 라인에는 제1 전압(제1 전압 ≥ 제1 네거티브 전압)이 공급되고, 선택되지 않은 워드 라인에는 제2 전압이 공급되는 반도체 메모리 디바이스가 제공된다.
본 발명의 제2 양태에 따르면, 워드 라인과 비트 라인을 갖고 있으며, 복수의 직렬 연결된 메모리 셀들이 매트릭스로 배열되어 있고 메모리 셀들 각각에는 복수의 임계 전압 중 하나가 설정되는 메모리 셀 어레이; 상기 워드 라인들 중에서 선택하는 선택 트랜지스터; 및 상기 메모리 셀들에 대해 실행되는 데이타 기록 동작, 데이타 판독 동작 및 데이타 소거 동작을 제어하기 위해 입력 데이타에 따라서 상기 워드 라인과 상기 비트 라인의 전위를 제어하는 제어 회로를 포함하며, 상기 선택 트랜지스터는 기판 위에 형성되어 있고, 기록 동작시에는, 이 기판에 제2 네거티브 전압이 공급되고, 선택되지 않은 워드 라인의 일부에는 제3 전압(제3 전압 ≥ 제2 네거티브 전압)이 공급되는 반도체 메모리 디바이스가 제공된다.
본 발명의 제3 양태에 따르면, 워드 라인과 비트 라인에 연결된 복수의 직렬 연결된 메모리 셀들이 매트릭스로 배열되어 있고 메모리 셀들 각각에는 복수의 임계 전압 중 하나가 설정되는 메모리 셀 어레이; 상기 워드 라인들 중에서 선택하는 선택 트랜지스터; 및 상기 메모리 셀들에 대해 실행되는 데이타 기록 동작, 데이타 판독 동작 및 데이타 소거 동작을 제어하기 위해 입력 데이타에 따라서 상기 워드 라인과 상기 비트 라인의 전위를 제어하는 제어 회로를 포함하며, 상기 선택 트랜지스터는 기판 위에 형성되어 있고, 소거 검증 판독 동작시에는, 이 기판에 제3 네거티브 전압이 공급되고, 선택된 워드 라인에는 제4 전압(제4 전압 ≥ 제3 네거티 브 전압)이 공급되는 반도체 메모리 디바이스가 제공된다.
본 발명의 제4 양태에 따르면, 워드 라인들과 비트 라인들에 연결된 복수의 직렬 연결된 메모리 셀이 매트릭스로 배열되어 있는 메모리 셀 어레이; 제1 임계 전압이 기록되는 제1 메모리 셀에 대응하는 상기 비트 라인들 중 제1 비트 라인에는 제1 전압을 공급하고, 제1 임계 전압보다 낮은 제2 임계 전압이 기록되는 제2 메모리 셀에 대응하는 제2 비트 라인에는 제1 임계 전압과 제2 임계 전압 간의 차 전압에 제1 전압을 부가해서 얻은 전압을 공급하고, 소스 라인으로서 연결되어 있고 제1 메모리 셀에 대응하는 제3 비트 라인에는 제1 전압보다 낮은 제2 전압을 공급하며, 소스 라인으로서 연결되어 있고 제2 메모리 셀에 대응하는 제4 비트 라인에는 제1 임계 전압과 제2 임계 전압 간의 차 전압에 제2 전압을 부가해서 얻은 전압을 공급하는 제어부; 기록 데이타 검증 동작 동안에는 제1 비트 라인의 전위를 검출해서 보유하는 제1 데이타 저장 회로; 및 상기 기록 데이타 검증 동작 동안에는 제2 비트 라인의 전위를 검출해서 보유하는 제2 데이타 저장 회로를 포함하는 반도체 메모리 디바이스가 제공된다.
도 2A 및 2B는 종래의 기술과 본 실시예 간의 임계 전압 관계를 보여주고 있다. 도 2A 및 2B는 2-비트 4-치 데이타가 저장되어 있는 것을 보여주고 있다.
본 실시예는, 예를 들어, 복수의 임계 전압을 전압이 0 V보다 낮은 네거티브 측에 설정한다. 이와 같이, 복수의 임계 전압을 0 V보다 낮게 설정하면 Vread를 변경시킴이 없이 각 임계치의 분포 폭을 증가시킬 수 있다. 이는 프로그램 및 검 증 동작의 수를 줄일 수 있게 해주므로, 기록 속도를 증가시킬 수 있다.
그러한 임계 전압을 설정하는 데는 다음과 같은 구성이 필요하다. 판독 동작 및 검증 판독 동작, 즉 선택된 셀의 게이트 전극을 네거티브 전압에 설정하기 위해서는, 대응하는 워드 라인이 네거티브 전위로 설정되어야 한다. 따라서, 예를 들어, 하나의 행 디코더를 구성하며 높은 파괴 전압을 갖고 있는 N 채널 MOS 트랜지스터가 P-채널 기판에 형성되고 나서 네거티브 전압이 공급된다. 이때, 선택된 블록 내의 선택되지 않은 워드 라인에는 Vread(예를 들어, 5V)가 공급되어 선택되지 않은 셀들이 도통하게 된다. P-형 기판은 차지 펌프(charge pump)에 의해 네거티브 전압에 설정된다. 그러나, 또한 주변 회로의 N 채널 MOS 트랜지스터의 P-형 웰 영역을 네거티브 전압으로 설정하면 차지 펌프의 부하가 증가하고; N 채널 MOS 트랜지스터는 P-형 기판의 P-형 웰 영역에 형성된다. 따라서 주변 회로의 N 채널 MOS 트랜지스터는 N-형 웰 영역 상의 P-형 웰 영역에 형성되므로, P-형 기판의 캐패시턴스가 감소한다.
또한, 잘못된 "1" 기입 동작(비-기록)을 방지하기 위한 것으로 RLSB(Revised Local Self Boost) 및 REASB(Revised Erased Local Self Boost)라고 불리는 스킴이 제안되어 있다. 이들 기록 스킴에 있어서, 기록 셀에 인접한 NAND 셀들의 채널 영역들은 이 채널 영역들의 전위가 용이하게 승압되도록 분리설정된다. 따라서, 대응하는 워드 라인들에는 접지 전위가 공급된다. 그러나, 본 실시예에 있어서, 셀들이 소거 셀이면, 이들의 임계 전압은 도 2B의 데이타 "0"으로 도시한 바와 같이 종래 기술에서보다 네거티브 측에서 더 깊다. 따라서, 기록 셀에 인접한 NAND 셀 들의 채널 영역들을 턴오프시키기 위해서는 대응하는 워드 라인에 네거티브 전압을 공급해야할 필요가 있다.
본 발명은 도면을 참조해서 이하 상세히 설명하기로 한다.
도 3은 본 실시예에 따른 반도체 메모리 디바이스, 구체적으로는, 4-치 (2-비트) 데이타를 저장하는 NAND형 플래시 메모리의 구성을 보여주고 있다.
메모리 셀 어레이(1)는 복수의 비트 라인, 복수의 워드 라인 및 공통 라인을 포함하며, 예를 들어, EEPROM 셀을 포함하며 매트릭스로 배열되어 전기적으로 데이타를 재기록가능한 메모리 셀을 갖고 있다. 비트 라인을 제어하는 비트 라인 제어 회로(2)와 워드 라인 제어 회로(6)는 메모리 셀 어레이(1)에 연결되어 있다.
비트 라인 제어 회로(2)는 비트 라인을 통해서 메모리 셀 어레이(1)의 메모리 셀로부터 데이타를 판독하고, 비트 라인을 통해서 메모리 셀 어레이의 메모리 셀 상태를 검출한다. 비트 라인 제어 회로(2)는 또한 데이타를 메모리 셀에 기록하기 위해 비트 라인을 통해서 기록 제어 전압을 메모리 셀 어레이(1)의 메모리 셀에 인가한다. 열 디코더(3) 및 데이타 I/O 버퍼(4)는 비트 라인 제어 회로(2)에 연결되어 있다. 이하 설명될 비트 라인 제어 회로(2) 내의 데이타 저장 회로는 열 디코더(3)에 의해 선택된다. 메모리 셀로부터 데이타 저장 회로 내로 읽혀진 데이타는 데이타 I/O 터미널(5)로부터 데이타 I/O 버퍼(4)를 통해 외부 디바이스로 출력된다.
데이타 I/O 터미널(5)에 외부로부터 입력된 기록 데이타는 데이타 I/O 버퍼(4)를 통해서 열 디코더(3)가 선택한 데이타 저장 회로에 입력된다.
워드 라인 제어 회로(6)는 행 디코더(6-1)을 포함하고 있다. 워드 라인 제어 회로(6)는 행 디코더(6-1)를 통해서 메모리 셀 어레이(1) 내의 워드 라인을 선택하고 선택된 워드 라인에 판독, 기록 또는 소거 동작에 필요한 전압을 인가한다.
메모리 셀 어레이(1), 비트 라인 제어 회로(2), 열 디코더(3), 데이타 I/O 버퍼(4), 및 워드 라인 제어 회로(6)는 제어 신호 및 제어 전압 생성 회로(7)에 연결되어 이 회로에 의해 제어된다. 제어 신호 및 제어 전압 생성 회로(7)는 제어 신호 입력 터미널(8)에 연결되어 있으며, 제어 신호 입력 터미널(8)을 통해서 외부로부터 입력된 제어 신호에 의해 제어된다. 제어 신호 및 제어 전압 생성 회로(7)는 이하 설명되는 네거티브 전압 생성 회로(7-1)를 포함하고 있다. 네거티브 전압 생성 회로(7-1)는 기록 동작 및 판독 동작을 위한 네거티브 전압을 생성한다.
비트 라인 제어 회로(2), 열 디코더(3), 워드 라인 제어 회로(6), 및 제어 신호 및 제어 전압 생성 회로(7)는 기록 회로 및 판독 회로를 구성한다.
도 4는 도 3에 도시된 메모리 셀 어레이(1) 및 비트 라인 제어 회로(2)의 구성을 보여주고 있다. 복수의 NAND 셀은 메모리 셀 어레이(1)에 배열되어 있다. 각 NAND 셀은, 예를 들어, 서로 직렬 연결된 32개의 EEPROM 및 선택 게이트 S1 및 S2를 포함하는 메모리 셀 MC로 구성된다. 선택 게이트 S2는 비트 라인 BL0e에 연결되어 있다. 선택 게이트 S1은 소스 라인 SRC에 연결되어 있다. 각 행에 배열된 메모리 셀 MC의 제어 게이트 모두는 워드 라인 WL0 내지 WL29, WL30, 또는 WL31에 연결되어 있다. 모든 선택 게이트 S2는 선택 라인 SGD에 연결되어 있다. 모든 선택 게이트 S1은 선택 라인 SGS에 연결되어 있다.
비트 라인 제어 회로(2)는 복수의 데이타 저장 회로(10)를 갖고 있다. 한 쌍의 비트 라인 (BL0e 및 BL0o), (BL1e 및 BL1o) ... (BLie 및 BLio) 또는 (BL8ke 및 BL8ko)는 각 데이타 저장 회로(10)에 연결되어 있다.
메모리 셀 어레이(1)는 점선으로 도시된 바와 같이 복수의 블록을 포함하고 있다. 각 블록은 복수의 NAND 셀로 구성된다. 데이타는, 예를 들어, 블록으로 소거된다. 소거 동작은 데이타 저장 회로(10)에 연결된 2 비트 라인에 대해 동시에 실행된다.
하나의 워드 라인에 연결되어 있으며 각각이 한 비트 라인씩 걸러서 배열되어 있는 복수의 메모리 셀(점선으로 둘러싸여 있음)은 하나의 섹터를 구성한다. 데이타는 각 섹터들에 기록되고 이 섹터들로부터 판독된다.
판독 동작, 프로그램 검증 동작 및 프로그램 동작을 위해, 데이타 저장 회로에 연결된 2 비트 라인(BLie 및 BLio) 중 하나는 외부로부터 공급된 어드레스 신호(YA0, YA1 ... YAi ... YA8k)에 따라서 선택된다. 또한, 하나의 워드 라인은 외부 어드레스에 따라서 선택된다.
도 5A 및 5B는 메모리 셀 및 선택 트랜지스터의 단면도이다. 도 5A는 메모리 셀을 보여주고 있다. 메모리 셀의 소스 및 드레인으로서의 N형 확산 층(42)은 이하 설명될 기판(51)(P-형 웰 영역(이후 P 웰 영역(55)이라 함)에 형성되어 있다. 부동 게이트(FG)(44)는 게이트 절연막(43)을 통해서 P 웰 영역 위에 형성되어 있다. 제어 게이트(CG)(46)는 절연막(45)을 통해서 부동 게이트(44) 위에 형성되어 있다. 도 5B는 선택 게이트를 보여주고 있다. 소스 및 드레인으로서의 N형 확산 층(47)은 P 웰 영역(55) 위에 형성되어 있다. 제어 게이트(49)는 게이트 절연막(48)을 통해서 P 웰 영역(55) 위에 형성되어 있다.
도 1은 본 실시예에 따른 반도체 메모리 디바이스의 단면도이다. 도 1에서, 예를 들어, N-형 웰 영역(이하 N 웰 영역이라 한다)(52, 53 및 54), 및 P 웰 영역(57)은 P형 기판(51)에 형성되어 있다. P 웰 영역(55)은 N 웰 영역(52)에 형성되어 있다. 메모리 셀 어레이(1)를 구성하는 저-전압 N 채널 MOS 트랜지스터 LVNTr은 P 웰 영역(55)에 형성되어 있다. 데이타 저장 회로(10)를 구성하는 저-전압 N 채널 MOS 트랜지스터 LVNTr은 P 웰 영역(57)에 형성되어 있다. P 웰 영역(57)뿐만 아니라, 데이타 저장 회로(10)를 구성하는 저-전압 P 채널 MOS 트랜지스터 LVPTr은 N 웰 영역(53)에 형성되어 있다. 데이타 저장 회로(10) 및 주변 회로 트랜지스터를 구성하는 저-전압 N 채널 MOS 트랜지스터는 P 웰 영역(57)에 형성되어 있다.
행 디코더(6-1) 및 주변 고-파괴-전압 N 채널 MOS 트랜지스터 HVNTr은 P-형 기판(51) 상에 형성되어 있다. 예를 들어, 워드 라인 구동 회로를 구성하는 고-전압 P 채널 MOS 트랜지스터 HVPTr은 N 웰 영역(54)에 형성되어 있다. 고-전압 트랜지스터 HVNTr 및 HVPTr은 예를 들어 저-전압 트랜지스터 LVNTr 및LVPTr보다 두꺼운 게이트 절연막을 갖고 있다.
도 6은 소거 동작, 프로그램 동작 및 판독 동작을 위해 웰에 공급되는 전위를 보여주고 있다. 프로그램 동작 및 데이타 판독 동작의 경우, 네거티브 전위, 예를 들어, -2V가 P-형 기판에 공급된다. 이 P-형 기판 상에는 행 디코더(6-1)를 구성하는 N 채널 MOS 트랜지스터가 형성되어 있다.
도 7은 도 5에 도시된 데이타 저장 회로(10)의 예를 보여주는 회로도이다.
데이타 저장 회로(10)는 제1 데이타 캐시(PDC), 제2 데이타 캐시(SDC), 동적 데이타 캐시(DDC), 및 일시적 데이타 캐시(TDC)를 갖고 있다. SDC, PDC 및 DDC는 기록 동작을 위한 입력 데이타를 보유하고, 판독 동작을 위한 판독 데이타를 보유하며 검증 동작을 위한 데이타를 일시적으로 보유한다. SDC, PDC, 및 DDC는 다치 데이타를 저장하기 위해 내부 데이타를 처리하는데 이용된다. TDC는 데이타 판독 동작을 위해 비트 라인 상의 데이타를 증폭해서 일시적으로 보유하며 다치 데이타를 저장하기 위해 내부 데이타를 처리하는데 이용된다.
SDC는 클럭형 인버터 회로(61a 및 61b) 및 래치 회로를 구성하는 트랜지스터(61c 및 61d)로 구성된다. 트랜지스터(61c)는 클럭형 인버터 회로(61a)의 입력단과 클럭형 인버터 회로(61b)의 입력단 사이에 연결되어 있다. 트랜지스터(61c)의 게이트에는 신호 EQ2가 공급된다. 트랜지스터(61d)는 클럭형 인버터 회로(61b)의 출력단과 접지 사이에 연결되어 있다. 트랜지스터(61d)의 게이트에는 신호 PRST가 공급된다. SDC의 노드 N2a는 공통 선택 트랜지스터(61e)를 통해서 I/O 데이타 라인 IO에 연결되어 있다. SDC의 노드 N2b는 열 선택 트랜지스터(61f)를 통해서 I/O 데이타 라인에 연결되어 있다. 트랜지스터( 61e 및 61f)에는 열 선택 신호 CSLi가 공급된다. SDC의 노드 N2a는 트랜지스터(61g 및 61h)를 통해서 PDC의 노드 N1a에 연결되어 있다. 트랜지스터(61g)의 게이트에는 신호 BLC2가 공급된다. 트랜지스터(61h)의 게이트에는 신호 BLC1이 제공된다.
PDC는 클럭형 인버터 회로(61i 및 61j) 및 트랜지스터(61k)로 구성되어 있다. 트랜지스터(61k)는 클럭형 인버터 회로(61i)의 입력단과 클럭형 인버터 회로(61j)의 입력단 사이에 연결되어 있다. 트랜지스터(61k)의 게이트에는 신호 EQ1이 공급된다. PDC의 노드 N1b는 트랜지스터(61l)의 게이트에 연결되어 있다. 트랜지스터(61l)을 통한 전류 경로의 한 단은 트랜지스터(61m)을 통해서 접지되어 있다. 트랜지스터(61m)의 게이트에는 신호 CHK1이 공급된다. 트랜지스터(61l)을 통한 전류 경로의 다른 단은 전송 게이트를 구성하는 트랜지스터(61n 및 61o)를 통한 전류 경로의 한 단에 연결되어 있다. 트랜지스터(61n)의 게이트에는 신호 CHK2n이 공급된다. 트랜지스터(61o)의 게이트는 트랜지스터(61g 및 61h)의 연결 노드 N3에 연결되어 있다. 신호 라인 COMi는 트랜지스터(61n 및 61o)를 통해서 전류 경로의 다른 단에 연결되어 있다. 신호 라인 COMi는 모든 게이트 저장 회로(10)에 대해 공통이다. 신호 라인 COMi의 레벨은 모든 데이타 저장 회로(10)가 검증되었는지 여부를 나타낸다. 즉, 이하 설명되는 바와 같이, 검증의 완료시 PDC의 노드 N1b는 저 레벨에 설정된다. 이 상태에서, 신호 CHK1 및 CHK2n을 고 레벨에 설정하면 모든 데이타 저장 회로(10)가 검증된 경우 신호 라인 COMi가 고 레벨에 설정된다.
TDC는, 예를 들어, MOS 캐패시터(61p)로 구성된다. 캐패시터(61p)는 트랜지스터(61g 및 61p)에 대한 연결 노드 N3와 접지 사이에 연결되어 있다. DDC는 트랜지스터(61q)를 통해서 연결 노드 N3에 연결되어 있다. 트랜지스터(61q)의 게이트에는 신호 REG가 공급된다.
DDC는 트랜지스터(61r 및 61s)로 구성되어 있다. 트랜지스터(61r)를 통한 전류 경로의 한 단에는 신호 VREG가 공급되고, 다른 단은 트랜지스터(61q)를 통한 전류 경로에 연결되어 있다. 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해서 PDC의 노드 N1a에 연결되어 있다. 트랜지스터(61s)의 게이트에는 신호 DTG가 공급된다.
트랜지스터(61t 및 61u)를 통한 전류 경로의 한 단은 연결 노드 N3에 연결되어 있다. 트랜지스터(61u)를 통한 전류 경로의 다른 단에는 신호 VPRE가 공급되고, 이 트랜지스터의 게이트에는 신호 BLPRE가 공급된다. 트랜지스터(61t)의 게이트에는 신호 BLCLAMP가 공급된다. 트랜지스터(61t)를 통한 전류 경로의 다른 단은 트랜지스터(61v)를 통해 비트 라인 BLo의 한 단과 트랜지스터(61w)를 통한 비트 라인 BLe의 한 단에 연결되어 있다. 비트 라인 BLo의 한 단은 트랜지스터(61x)를 통한 전류 경로의 한 단에 연결되어 있다. 트랜지스터(61x)의 게이트에는 신호 BIASo가 공급된다. 비트 라인 BLe의 한 단은 트랜지스터(61y)를 통한 전류 경로의 한 단에 연결되어 있다. 트랜지스터(61y)의 게이트에는 신호 BIASe가 공급된다. 트랜지스터(61x 및 61y)를 통한 전류 경로의 다른 단에는 신호 BLCRL이 공급된다. 트랜지스터(61v 및 61y)는 신호 BIASo 및 BIASe에 따라서 트랜지스터(61v 및 61w)에 대해 상보적으로 턴온되어, 신호 BLCGL의 전위가 선택되지 않은 비트 라인에 공급된다.
신호 및 전압은 도 3에 도시된 제어 신호 및 제어 전압 생성 회로(7)에 의해 생성된다. 이하 설명되는 동작들은 제어 신호 및 제어 전압 생성 회로(7)에 의해 조절된다.
도 8은 네거티브 전압 생성 회로(7-1)의 예를 보여주고 있다. 네거티브 전압 생성 회로(7-1)는, 예를 들어, 4-상 펌프 회로 PMP, 검출 회로 DT, 제어부(7d), 및 발진 회로(7e)로 구성된다. 펌프 회로 PMP는, 예를 들어, 복수의 P 채널 MOS 트랜지스터 PMOS 및 복수의 캐패시터 Cp로 구성된다. 각 캐패시터 Cp의 한 단에는 클럭 신호 CLK1 내지 CLK4가 공급된다. 클럭 신호 CLK1 내지 CLK4는 PMOS를 순차적으로 턴온시켜 네거티브 전압을 생성한다.
검출 회로 DT는 펌프 회로 PMP의 출력 단에 연결되어 있다. 검출 회로 DT는 정전류원(7a), 저항 (7b) 및 차동 증폭기(7c)로 구성되어 있다. 정전류원(7a) 및 저항(7b)은, 전압 Vdd가 공급되는 노드와 펌프 회로 PMP의 출력 단 사이에 직렬로 연결되어 있다. 차동 증폭기(7c)의 한 입력단은 정전류원(7a) 및 저항(7b)에 대한 연결 노드에 연결되어 있다. 차동 증폭기(7c)의 다른 단에는 기준 전압 Vref가 공급된다. 기준 전압 Vref는, 예를 들어, 밴드 갭 기준 회로에 의해 생성되며 약 1 V이다. 검출 회로 DT는 기준 전압 Vref를 근거로 펌프 회로 PMP로부터 출력 전압을 검출한다. 검출 출력 신호는 제어부(7d)에 공급된다. 제어부(7d)는 검출 출력 신호에 따라서 발진 회로(7e)를 제어한다. 발진 회로(7e)는 제어부(7d)에 의한 제어를 기준으로 발진 또는 정지된다. 이와 같이 펌프 회로 PMP는 일정한 네거티브 전압을 생성한다.
저항(7b)은 트리밍 회로(7f)를 구성한다. 트리밍 회로(7f)는 펌프 회로 PMP로부터 출력된 네거티브 전압의 레벨을 전환시키기 위하여 트리밍 신호 TM에 따라서 저항(7b)의 저항값을 변화시킨다. 데이타 판독 동작 또는 프로그램 검증 동작 을 위한 트리밍 신호 TM은, 예를 들어, 제어 신호 및 제어 전압 생성 회로(7)에 의해 생성된다. 따라서, 네거티브 전압 생성 회로(7-1)는 데이타 판독 동작 또는 프로그램 검증 동작을 위한 다양한 레벨의 네거티브 전압을 생성한다.
본 메모리는 2-비트 데이타를 단일 셀에 저장할 수 있는 다치 메모리이다. 2 비트는 어드레스(제1 페이지 또는 제2 페이지)에 따라서 전환된다.
도 9A, 9B 및 9C는 메모리 셀 데이타 및 메모리 셀 임계 간의 임계 관계를 보여주고 있다. 도 9C에 도시된 바와 같이, 소거 동작은 메모리 셀 데이타를 "0"에 설정한다. 데이타 "0"은 0 V보다 낮은 네거티브 전압이다. 이하 설명되는 바와 같이, RLSB 및 REASB 기록 스킴을 적용하기 위해, 검증 전압 "z"을 검증을 실행하는데 이용한다. 임계 전압이 검증 전압 "z"와 같거나 이보다 낮으면, 기록 동작은 임계 전압이 검증 전압 "z"와 같게 될 때까지 계속된다.
도 9A에 도시된 바와 같이, 제1 페이지 기록 동작은 메모리 셀에 데이타 "0" 및 "2"를 배치한다. 또한, 도 9B에 도시된 바와 같이, 제2 페이지 기록 동작은 메모리 셀에 데이타 "0", "1", "2" 및 "3"을 배치한다. 본 실시예에서, 메모리 셀 데이타는 임계 전압을 증가시키는 순서로 규정되어 있다.
도 10은 전반적으로 본 실시예에 따른 기록 순서를 보여주고 있다. 도 10에 도시된 바와 같이, 한 블록에서 기록 동작은 소스 라인에 가장 가까운 메모리 셀로부터 시작해서 각 페이지에 대해 실행된다. 이 경우에, 기록 동작이 끝난 인접한 메모리 셀의 임계 전압의 역효과를 제거하기 위해, 메모리 셀에 대한 기록 동작의 순서가 도 10에 도시된 바와 같이 지정되어 있다.
도 11은 행 디코더(6-1)의 일부를 구성하는 전송 게이트이다. 전송 게이트는 앞서 설명한 복수의 N 채널 MOS 트랜지스터 HVNTr로서 구성된다. 각 트랜지스터 HVNTr의 한 단에는 전압 SGS_DRV, CG0 내지 CG31 또는 SGD_DRV가 공급된다. 트랜지스터 HVNTr의 다른 단에는 선택 라인 SGS, 워드 라인 WL0 내지 WL31, 및 선택 라인 SGD가 각각 연결되어 있다. 각 트랜지스터 HVNTr의 게이트에는 신호 TG가 공급된다. 각 선택 블록 내의 트랜지스터 HVNTr은 신호 TG에 응답해서 턴온되므로, 셀의 워드 라인 WL0 내지 WL31에 소정의 전압이 공급된다.
행 디코더(6-1)는 P-형 기판(51) 위에 위치해 있다.
(판독 동작)
도 9A에 도시된 바와 같이, 제1 페이지 기록 동작은 메모리 셀에 데이타 "0", 또는 "2"를 배치한다. 그러므로, 이들 데이타는 판독 동작을 실행하기 위해서 이들 데이타 사이의 중간 중간 레벨(intermediate level) "a"를 워들 라인에 공급해서 판독할 수 있다. 또한 도 9B에 도시된 바와 같이, 제2 페이지 기록 동작은 데이타 "0", "1", "2" 또는 "3"을 메모리 셀에 배치한다. 그러므로, 이들 데이타는, 판독 동작을 실행하기 위해 이들 데이타 사이의 중간 레벨 "b", "c" 또는 "d"를 워드 라인에 공급하여 판독할 수 있다. 본 실시예에서, 예를 들어, 레벨 "a" 및 "b"는 네거티브 전압이다.
여기서, 각 메모리 셀의 웰(도 1에 도시된 P 웰 영역(55)), 각 소스 라인, 및 선택되지 않은 각각의 비트 라인은 Vss(접지 전위 = 0 V)에 설정된다. P-형 기판(51)은 네거티브 전위(예를 들어, -2 V)에 설정된다. 선택되지 않은 각 블록의 전송 게이트는 턴오프된다. 이는 선택되지 않은 블록 내의 워드 라인이 부동 상태가 되고 선택된 각 블록은 Vss에 설정되게 해 준다. 선택된 각 블록의 전송 게이트가 턴온되므로, 선택된 블록 내의 선택된 워드 라인이 판독 전위(예를 들어, -2 V 내지 3 V)에 설정되고, 선택된 블록 내의 선택되지 않은 워드 라인은 Vread(예를 들어, 5 V)에 설정되며 선택된 블록 내의 선택된 게이트 SGD는 Vsg(Vdd + Vth, 예를 들어, 2.5 V + Vth)에 설정된다. 이 경우, 판독 전위가 네거티브가 아닐 때 P-형 기판(51)은 Vss에 설정될 수 있다.
이후, 데이타 저장 회로(10)에서, 도 7에 도시된 바와 같이, 신호 VPRE는 Vdd(예를 들어, 2.5 V)에 설정되고, 신호 BLPRE는 Vsg(Vdd + Vth)에 설정되며, 신호 BLCLAMP는, 예를 들어, (0.6 V + Vth)에 설정된다. 각 비트 라인은, 예를 들어, 0.6 V로 프리차지된다. 이후, 셀 소스 측에 위치한 선택 라인 SGS는 Vdd에 설정된다. 메모리 셀 임계 전압이 판독 전위보다 높을 때, 셀은 턴오프된다. 따라서, 비트 라인은 고 레벨을 유지한다. 메모리 셀 임계 전압이 판독 전위보다 낮을 때, 셀은 턴온된다. 따라서, 비트 라인의 전위가 Vss로 설정된다.
계속해서, 도 7에 도시된 데이타 저장 회로(10)에서 신호 BLPRE가 Vsg(Vdd + Vdh)에 설정되므로, TDC의 노드 N3는 Vdd에 설정된다. 신호 BLCLAMP는, 예를 들어, (0.45 V + Vth)에 설정된다. TDC의 노드 N3는 비트 라인의 전위가 0.45 V보다 낮으면 저 레벨을 유지한다. TDC의 노드 N3는 비트 라인의 전위가 0.45 V보다 높으면 고 레벨을 유지한다. 신호 BLC1AMP는 Vss에 설정되고, 신호 BLC1은 Vsg (Vdd + Vth)에 설정되어, TDC의 전위가 PDC에 걸린다. 따라서, 셀 임계 전압이 워드 라 인의 전위보다 낮으면, PDC가 저 레벨을 유지한다. 셀 임계 전압이 워드 라인의 전위보다 높으면, PDC는 고 레벨을 유지한다. 판독 동작은 앞서 설명한 바와 같이 실행된다.
(프로그램)
(제1 페이지 기록 동작)
도 12는 제1 페이지 기록 시퀀스를 보여주고 있고, 도 13은 제2 페이지 기록 시퀀스를 보여주고 있다.
프로그램 동작은 먼저 도 4에 도시된 바와 같이 하나의 워드 라인에 연결된 메모리 셀(2 페이지)의 반을 선택하기 위해 어드레스를 지정한다. 본 메모리는 제1 페이지 및 제2 페이지의 순서로만 프로그램을 실행할 수 있다. 따라서, 어드레스는 먼저 제1 페이지를 선택하는데 이용된다.
도 12에 도시된 제1 페이지 기록 동작에서, 먼저, 기록 데이타를 외부로부터 입력하여 모든 데이타 기억 회로(10) 내의 SDC에 로드(load)한다(S11). 후속해서 입력된 기록 명령은 모든 데이타 기억 회로(10) 내의 SDC에 있는 데이타를 PDC에 전송한다(S12). 외부로부터 입력된 데이타 "1" (기록 동작이 실행되지 않는 것임)은 PDC의 노드 N1a를 고 레벨에 설정한다. 외부로부터 입력된 데이타 "0" (기록 동작이 실행되는 것임) 은 PDC 의 노드 N1a를 저 레벨에 설정한다. 계속해서, PDC 내의 데이타는 노드 N1a의 전위와 등가이다. SDC 내의 데이타는 노드 N2a의 전위와 등가이다.
데이타의 전송 동안, 제어 신호 및 제어 전압 생성 회로(7)에 제공된 펌프 회로(도시 안됨)가 시동되고; 펌프 회로는 프로그램 전압 Vpgm과 같은 고 전압을 생성한다. 또한, 네거티브 전압 생성 회로(7-1)는 네거티브 전압을 P-형 기판(51)에 공급하기 시작한다. P 웰 영역(57)이 도 1의 점선 A로 도시한 바와 같이 기판(51)에 직접 형성된다면, NMOS 트랜지스터 LVNTr이 형성되어 있는 P DNOF 영역(57) 또한 네거티브 전압 (-2 V)에 설정된다. 따라서, NMOS 트랜지스터 LVNTr의 게이트들 간의 캐패시턴스는 기판(51)에 결합(couple)된다. 이러한 게이트간 캐패시턴스는 매우 크므로, 기판(51)을 차지(charge)하는데 많은 시간이 소요되며 소비 전력도 증가한다.
그러나, 제1 실시예에서, 데이타 저장 회로(10)를 구성하는 N 채널 트랜지스터 LVNTr은 도 1에 도시된 바와 같이 N 웰 영역(53)에 형성되어 있는 P웰(57)에 형성되어 있다. 큰 캐패시턴스를 갖고 있는 데이타 저장 회로(10)의 N 채널 트랜지스터 LVNTr은 기판(51)으로부터 분리된다. 이는 P-형 기판(51)의 캐패시턴스 증가를 억제해 준다. 결과적으로, 네거티브 전압 생성 회로(7-1)는 기판을 고속으로 네거티브 전위로 차지할 수 있다. 또한, SDC가 데이타를 PDC에 전송하는 동안 P-형 기판(51)은 프로그램밍 동안 네거티브 전위에 설정되어 유지된다. 이는 기록 동작을 고속으로 실행할 수 있게 해 준다.
기판(51)을 네거티브 전위로 차지하는데 충분한 시간이 있다면, 도 1에 점선 A로 도시한 바와 같이 N 웰 영역(53a)을 P웰 영역과 함께 기판(51)에 형성할 수 있다.
도 1의 점선 B로 도시한 바와 같이, 주변 회로의 일부 또는 전부에 포함되어 있는 HVNTr은 N-형 웰에 형성된 P-형 웰에 형성할 수 있다. 도 6에 도시된 "소거", "프로그램" 및 "포지티브 판독"의 전압은 주변 회로의 일부 또는 전부에 포함되어 있는 HVNTr의 전압과 P-형 웰 및 N-형 웰의 전압을 보여주고 있다.
(프로그램 동작) (S13)
도 7에 도시된 데이타 저장 회로(10)에서, 신호 BLC1을 Vdd + Vth에 설정하면 트랜지스터(61h)가 도통하게 된다. 그러므로, PDC에 저장된 데이타 "1" (기록 동작이 실행되지 않는 것)은 비트 라인을 Vdd에 설정한다. PDC에 저장되어 있는 데이타 "0" (기록 동작이 실행되는 것)은 비트 라인을 Vss에 설정한다. 또한, 기록 동작은 선택된 워드 라인에 연결된 선택되지 않은 페이지(비트 라인이 선택되어 있지 않음) 내의 셀들에 대해서 실행되지 않아야만 한다. 따라서, 이들 셀에 연결된 비트 라인들은, 데이타 "1"이 공급된 비트 라인과 같이, Vdd에 설정된다.
P-형 기판 영역은 선택되지 않은 블록 내의 전송 게이트(도 11에 도시됨)를 턴오프시키기 위해 네거티브 전위(예를 들어 -2 V)에 설정된다. 이는 선택되지 않은 블록 내의 워드 라인들이 부동 상태가 되고 선택 게이트는 Vss에 설정되게 해 준다.
선택된 각 블록 내의 전송 게이트를 활성화시키면 Vdd(또는 Vdd보다 약간 낮은 전위)가 선택된 블록 내의 선택 라인 SGD에 공급된다. 더구나, Vss는 선택된 블록 내의 선택 라인 SGS에 공급되고, Vpgm(20 V)은 선택된 워드 라인에 공급되며, Vpass(10 V)는 선택되지 않은 워드 라인에 공급된다. 이후, 비트 라인이 Vss에 있으면, 워드 라인이 Vpgm에 있는 동안 셀의 채널이 Vss에 있기 때문에 기록 동작이 방지된다. 비트 라인이 Vdd에 있으면, 셀의 채널이 Vss에 있지 않는다. 결과적으로, 결합(coupling)으로 인해 채널이 승압된다. 이는 게이트와 채널 간의 전위차를 줄여주므로 기록 동작이 방지된다.
기록 동작이 도 10에 도시된 순서로 메모리 셀들에 대해 실행된다면, 데이타가 기록된 셀의 수는 소스 라인으로부터의 거리에 따라서 증가한다. 이는 채널을 승압시키는 것을 어렵게 해 주므로 잘못된 기록 동작을 유도하는 단점이 있다. 이러한 문제를 해결하기 위해, 상기 RLSB 및 REASB가 개발되어 왔다. RLSB 기록 스킴은 선택된 워드 라인에 인접한 제1 워드 라인, 제1 워드 라인에 인접한 제2 워드 라인, 제2 워드 라인에 인접한 제3 워드 라인 또는 선택된 워드 라인과 몇개의 라인 떨어져서 위치한 라인을 Vss에 설정하는 한편, 선택된 워드 라인은 Vpgm에 설정하고 다른 워드 라인은 Vpass 또는 중간 전위에 설정한다. REASB 기록 스킴은 소스측의 선택된 워드 라인에 입접한 제1 워드 라인, 제1 워드 라인에 인접한 제2 워드 라인, 제2 워드 라인에 인접한 제3 워드 라인, 또는 선택된 워드 라인으로부터 몇개의 라인 떨어져서 위치한 라인을 Vss에 설정하는 한편, 선택된 워드 라인은 Vpgm에 설정하고 다른 워드 라인은 Vpass 또는 중간 전위에 설정한다. 따라서, 선택된 워드 라인에 인접한 제1 워드 라인, 제1 워드 라인에 인접한 제2 워드 라인, 제2 워드 라인에 인접한 제3 워드 라인, 또는 선택된 워드 라인으로부터 몇개의 라인 떨어져 위치한 라인은 Vss에 설정되므로 메모리 셀이 턴오프된다. 이는 선택된 셀 바로 아래에 있는 채널이 쉽게 승압될 수 있게 해 준다.
그러나, 본 실시예에 있어서, Vss에 설정된 워드 라인을 갖고 있는 셀이 소 거 셀이면, 임계는 네거티브 전압이므로 셀이 턴오프되는 것이 방지된다. 따라서, 본 실시예에서는, 도 14A 및 14B에 도시된 RLSB 기록 스킴, 및 도 14C에 도시된 REASB 기록 스킴은 선택된 워드 라인에 인접한 제1 워드 라인 또는 제1 워드 라인에 인접한 제2 워드 라인을 Vss 대신에 네거티브 전압, 예를 들어, (-1.5 V)에 설정한다. 제1 페이지 기록 동작은 데이타 "0" 및 "2"를 메모리 셀에 배치한다.
(프로그램 검증 판독) (S14)
프로그램 검증 동작은, 판독 동작이 워드 라인에 공급된 판독 레벨보다 약간 높은 검증 레벨 "a'"로 실행된다는 것을 제외하고는 판독 동작과 같다. 메모리 셀 입계 전압이 검증 레벨 "a'"에 도달하면, PDC 내의 데이타는 "1"이다. 이는 기록 동작을 방지해 준다.
메모리 셀 임계 전압이 검증 레벨 "a'"에 도달하지 않았다면, PDC 내의 데이타는 "0"이다. 모든 데이타 저장 회로(10)에서 PDC 내의 데이타가 "1"이 아니면(S15), 프로그램 동작은 다시 실행된다(S13). 프로그램 동작 및 검증 동작은 모든 데이타 저장 회로(10)에서 PDC 내의 데이타가 "1"이 될 때까지 반복된다.
(제2 페이지 기록 동작)
도 13에 도시된 제2 페이지 기록 동작은 모든 데이타 저장 회로(10) 내의 SDC에 먼저 외부로부터 데이타를 입력하여 저장한다. 제어 신호 및 제어 전압 생성 회로(7)는 순차적으로 기록 전압, 예를 들어, Vsg를 생성한다. 네거티브 전압 생성 회로(7-1)는 또한 네거티브 전압을 생성하여 기판(51)에 공급한다(S21). 이후, 제1 페이지 기록 동작 동안에 기록된 데이타를 체크하기 위해, 판독 레벨 "a"(예를 들어, 네거티브 전압)을 워드 라인에 설정해서 메모리 셀로부터 데이타를 판독한다(S22). 이러한 판독 동작은 앞서 설명한 것과 같다. 셀 임계 전압이 워드 라인의 전위 "a"보다 낮으면, PDC는 저 전위에 상태에 놓인다. 셀 임계 전압이 워드 라인의 전위 "a"보다 크면, PDC는 고 레벨 상태에 놓인다.
계속해서, 데이타 캐시(cache)가 설정된다(S23). 즉, 제2 페이지 기록 동작이 도 9B에 도시된 바와 같이 실행된다.
제1 페이지 기록 동작에서 데이타가 "1"인 경우와 제2 페이지 기록 동작에서 데이타가 "1"인 경우에, 제2 페이지 기록 동작은 실행되지 않는다.
제1 페이지 기록 동작에서 데이타가 "1"인 경우와 제2 페이지 기록 동작에서 데이타가 "0"인 경우에, 제2 페이지 기록 동작은 셀 내의 데이타를 "1"로 설정한다.
제1 페이지 기록 동작에서 데이타가 "0"인 경우와 제2 페이지 기록 동작에서 데이타가 "0"인 경우에, 제2 페이지 기록 동작은 셀 내의 데이타를 "2"로 설정한다.
제1 페이지 기록 동작에서 데이타가 "0"인 경우와 제2 페이지 기록 동작에서 데이타가 "1"인 경우에, 제2 페이지 기록 동작은 셀 내의 데이타를 "3"으로 설정한다.
이러한 동작을 실행하기 위해, 데이타 캐시가 설정된다. 동시에, 제어 신호 및 제어 전압 생성 회로(7)는 고 기록 전압, 예를 들어, Vpgm을 생성한다.
메모리 셀 데이타를 "0"에 설정하기 위해서(제1 페이지에는 데이타 "1" 그리 고 제2 페이지에는 데이타 "1"), PDC는 고 레벨로 설정되고, DDC는 저 레벨로 설정되며, SDC는 고 레벨로 설정된다.
메모리 셀 데이타를 "1"에 설정하기 위해서(제1 페이지에는 데이타 "1" 그리고 제2 페이지에는 데이타 "0"), PDC는 저 레벨로 설정되고, DDC는 고 레벨로 설정되며, SDC는 고 레벨로 설정된다.
메모리 셀 데이타를 "2"에 설정하기 위해서(제1 페이지에는 데이타 "0" 그리고 제2 페이지에는 데이타 "0"), PDC는 저 레벨로 설정되고, DDC는 고 레벨로 설정되며, SDC는 저 레벨로 설정된다.
메모리 셀 데이타를 "3"에 설정하기 위해서(제1 페이지에는 데이타 "0" 그리고 제2 페이지에는 데이타 "1"), PDC는 저 레벨로 설정되고, DDC는 저 레벨로 설정되며, SDC는 저 레벨로 설정된다.
PDC, DDC 및 SDC 내의 데이타는 데이타를 PDC, DDC, SDC 및 TDC에 전송하거나 그로부터 데이타를 전송하는 소정의 순서로 신호 BLC1, BLC2, DTG, REG 및 VREG를 공급하므로써 설정된다. 구체적인 동작에 대해서는 설명을 생략한다.
(프로그램 동작) (S24)
프로그램 동작은 제1 페이지에 대한 동작과 완전히 동일하다. PDC에 저장된 데이타 "1"는 기록 동작이 실행되는 것을 방지해 준다. PDC에 저장된 데이타 "0"는 기록 동작이 실행될 수 있게 허용해 준다.
(검증 동작) (S25, S26 및 S27)
프로그램 검증 판독 동작은 판독 동작과 동일하다. 그러나, 검증 레벨 "b'", "c'" 및 "d'"는 판독 레벨에 마진을 주어서 판독 레벨보다 약간 높게 설정한다. 검증 판독 동작은 검증 레벨 "b'", "c'" 및 "d'"을 이용하여 실행한다. 예를 들어, 검증 레벨 "b'"는 네거티브 전압이고, 검증 레벨 "c'" 및 "d'"는 포지티브 전압이다.
검증 동작은, 예를 들어, 검증 레벨 "b'", "c'" 및 "d'" 의 순서로 실행된다.
즉, 먼저, 검증 레벨 "b'"가 워드 라인에 설정된다. 이후 메모리 셀 임계 전압이 검증 레벨 "b'"에 도달하였는지 여부에 대한 검증이 이루어진다(S25). 메모리 셀 임계 전압이 검증 레벨에 도달하였으면, PDC는 고 레벨에 있게 되어, 기록 동작이 방지된다. 메모리 셀 임계 전압이 검증 레벨에 도달하지 않았으면, PDC는 저 레벨에 있게 되어, 차기 프로그램에서 기록 동작이 실행될 수 있다.
계속해서, 검증 레벨 "c'"가 워드 라인에 설정된다. 이후 메모리 셀 임계 전압이 검증 레벨 "c'"에 도달하였는지 여부에 대한 검증이 이루어진다(S26). 메모리 셀 임계 전압이 검증 레벨에 도달하였으면, PDC는 고 레벨에 있게 되어, 기록 동작이 방지된다. 메모리 셀 임계 전압이 검증 레벨에 도달하지 않았으면, PDC는 저 레벨에 있게 되어, 차기 프로그램에서 기록 동작이 실행될 수 있다.
이후, 검증 레벨 "d'"가 워드 라인에 설정된다. 이후 메모리 셀 임계 전압이 검증 레벨 "d'"에 도달하였는지 여부에 대한 검증이 이루어진다(S27). 메모리 셀 임계 전압이 검증 레벨에 도달하였으면, PDC는 고 레벨에 있게 되어, 기록 동작이 방지된다. 메모리 셀 임계 전압이 검증 레벨에 도달하지 않았으면, PDC는 저 레벨에 있게 되어, 차기 프로그램에서 기록 동작이 실행될 수 있다.
이와 같이 프로그램 동작 및 검증 동작은 PDC 내의 데이타가 모든 데이타 저장 회로(10)에서 고 레벨로 바뀔 때까지 반복된다.
구체적인 검증 동작은 이하 설명하기로 한다.
(검증 (b')) (S25)
프로그램 검증 동작은 선택된 워드 라인에 검증 전압 "b'"를 제공한다.
먼저, Vread(예를 들어, 5 V)가 선택된 블록 내의 선택되지 않은 워드 라인에 공급된다. Vsg(Vdd + Vth, 예를 들어, 2.5 V + Vth)는 선택된 블록 내의 선택 게이트 SGD에 공급된다. 데이타 저장 회로(10) 내의 신호 BLCLAMP는 (0.6 V + Vth)에 설정되고, 신호 BLC2는 비트 라인을 프리차지하기 위해 Vdd + Vth에 설정된다. 데이타 "2" 및 "3"이 메모리 셀에 기록될 때, SDC에 저장된 데이타는 "0"이다. 이는 비트 라인이 프리차지되는 것을 방지해 준다. 이 비트 라인은 단지 데이타 "0" 및 "1"이 메모리 셀에 기록된 때만 프린차지된다.
이후, 셀의 소스측 선택 라인 SG2는 Vdd에 설정된다. 임계 전압이 전위 "b'"보다 높을 때, 셀은 오프되고 비트 라인은 고 레벨을 유지한다. 또한, 임계 전압이 전위 "b'"보다 낮을 때는 셀은 온이되고 비트 라인은 Vss에 설정된다. 비트 라인이 디스차지(discharge)되는 동안, TDC의 노드 N3가 Vss에 설정되어 신호 REG가 고 레벨로 설정되므로 트랜지스터(61q)가 턴온된다. 따라서 DDC 내의 데이타는 TDC로 전송된다.
이후, 신호 DTG는 고 레벨로 설정되므로, 트랜지스터(61s)가 턴온이 되어 PDC 내의 데이타가 TDC로 전송된다. DDC 내의 데이타는 순차적으로 PDC로 전송된다. 이후 데이타 저장 회로 내의 신호 BLPRE는 전압 Vdd + Vth에 설정되어 트랜지스터(61u)가 턴온되므로, TDC의 노드 N3가 Vdd로 프리차지된다. 계속해서, 신호 BLCLAMP는, 예를 들어, (0.45 V + Vth)에 설정되어 트랜지스터(61t)가 턴온된다. 이후, TDC의 노드 N3는 비트 라인이 저 레벨에 있다면 저 레벨이 된다. TDC의 노드 N3는 비트 라인이 고 레벨에 있다면 고 레벨이 된다.
여기서, 기록 동작을 실행하면 저 레벨이 DDC에 저장된다. 기록 동작을 실행하지 않으면 고 레벨이 DDC에 저장된다. 신호 REG를 고 레벨에 유지하기 위해 신호 VREG를 Vdd에 설정하면 기록 동작이 없을 때만 TDC의 노드 N3가 강제로 고 레벨로 설정된다. 이 동작 후에, PDC 내의 데이타가 DDC로 전송되고, TDC의 전위가 PDC에 걸린다. 고 레벨은 기록 동작이 없고 데이타 "1"이 검증 전압 "b'"에 도달한 셀 임계 전압으로 메모리 셀에 기록된 경우만 PDC에 래치(latch)된다. 저 레벨은 셀 임계 전압이 전위 "b'"에 도달하지 않았고 데이타 "2" 및 "3"이 메모리 셀에 기록된 경우에만 PDC에 래치(latch)된다.
(검증 (c')) (S26)
데이타 "2"가 기록된 셀에 대해서, 본래의 검증 전압 "c'"보다 낮은 검증 전압 "a'"를 이용하여 제1 페이지 기록 동작이 실행되었다. 인접한 셀에 대한 후속 기록 동작은 임계 전압을 승압해서 본래의 검증 전압 "c'"에 도달하게 할 수 있다. 따라서, 먼저, 데이타 "2"에 대한 검증을 실행한다. 이 프로그램 검증 동작은 검증 전압 "c'"을 선택된 워드 라인에 인가한다.
먼저, Vread(예를 들어, 5 V)가 선택된 블록 내의 선택되지 않은 워드 라인에 공급된다. Vsg(Vdd + Vth, 예를 들어 , 2.5 V + Vth)가 선택된 블록 내의 선택 게이트 SGD에 공급된다. 도 7에 도시된 데이타 저장 화로(10) 내의 신호 BLCLAMP는, 예를 들어, (1V + Vth)에 설정되고, 신호 REG는 Vdd + Vth에 설정되어 비트 라인이 프리차지된다. 데이타 "0" 및 "3"이 메모리 셀에 기록되었다면, DDC는 저 레벨로 설정되어 있다. 이는 비트 라인이 프리차지되는 것을 방지해 준다. 데이타 "1" 및 "2"가 메모리 셀에 기록되었다면, DDC는 고 레벨로 설정되어 있다. 이는 비트 라인이 프리차지될 수 있게 해 준다.
이후, NAND 셀의 소스측 선택 라인 SG2는 Vdd에 설정된다. 임계 전압이 전위 "c'"보다 높을 때, 셀은 오프된다. 그러므로 비트 라인은 고 레벨을 유지한다. 또한, 임계 전압이 전위 "c'"보다 낮을 때, 셀은 온으로 된다. 이는 비트 라인을 Vss에 설정해 준다. 비트 라인이 디스차지되는 동안, TDC의 노드 N3는 Vss에 설정된다. 신호 REG는 계속해서 고 레벨에 설정되어 트랜지스터(61q)가 턴온된다. 그러므로 DDC 내의 데이타가 TDC로 전송된다.
이후, 신호 DTG는 Vdd + Vth에 설정되어 트랜지스터(61s)가 턴온되므로, PDC 내의 데이타가 DDC로 전송된다. DDC 내의 데이타는 그 후에 PDC로 전송된다.
이후, 신호 VPRE가 Vdd에 설정되어 신호 BLPRE가 Vdd + Vth로 설정되므로, TDC의 노드 N3가 Vdd로 프리차지된다. 계속해서, 신호 BLCLAMP는, 예를 들어, (0.45 V + Vth)에 설정되어 트랜지스터(61t)가 턴온된다. 이후, TDC의 노드 N3는 비트 라인이 저 레벨에 있다면 저 레벨로 된다. TDC의 노드 N3는 비트 라인이 고 저 레벨에 있다면 고 레벨로 된다.
여기서, 기록 동작을 실행하면 저 레벨이 DDC에 저장된다. 기록 동작을 실행하지 않으면 DDC에는 고 레벨이 저장된다. 신호 VREG를 Vdd에 설정하고 신호 REG를 Vdd + Vth에 설정함으로써, TDC의 노드 N3는 기록 동작이 없을 때만 강제로 고 레벨이 된다.
계속해서, PDC 내의 데이타가 DDC로 전송되고, TDC의 전위가 PDC에 걸린다. 고 전위는 기록 동작이 없고 데이타 "2"가 검증 전압 "c'"에 도달한 셀 임계 전압으로 메모리 셀에 기록된 경우에만 PDC에 래치된다. 저 레벨은 셀 임계 전압이 전위 "c'"에 도달하지 않았고 데이타 "1" 및 "3"이 메모리 셀에 기록된 경우에만 PDC에 래치된다.
(검증 (c')) (S27)
이러한 프로그램 검증 동작은 검증 전압 "d"를 선택된 워드 라인에 공급한다. 이 상태에서, 먼저, Vread(예를 들어 5 V)가 선택된 블록 내의 선택되지 않은 워드 라인에 공급된다. Vsg(Vdd + Vth, 예를 들어, 2.5 V + Vth)가 선택된 블록 내의 선택 게이트 SGD에 공급된다. 신호 BLPRE는 Vdd + Vth에 설정되어 트랜지스터(61t 및 61u)가 턴온되므로, 비트 라인이 프리차지된다.
이후, 셀의 소스측 선택 라인 SG2는 Vdd에 설정된다. 임계 전압이 전위 "d'"보다 크면, 셀은 오프된다. 그러므로, 비트 라인이 고 레벨을 유지한다. 또한, 임계 전압이 전위 "d'"보다 낮으면, 셀은 온이 된다. 그러므로, 비트 라인은 Vss에 설정된다. 비트 라인이 디스차지되는 동안, TDC의 노드 N3는 Vss에 설정된 다. 신호 REG는 고 레벨에 설정되어 트랜지스터(61q)가 턴온된다. 그러므로, DDC 내의 데이타는 TDC로 전송된다.
이후, 신호 DTG는 고 레벨에 설정되어 트랜지스터(61s)가 턴온되므로, PDC 내의 데이타가 DDC로 전송된다. TDC 내의 데이타는 계속해서 PDC로 전송된다. 이후, 신호 BLPRE는 Vdd + Vth에 설정되어 트랜지스터(61u)가 턴온되므로, TDC의 노드 N3가 Vdd로 프리차지된다. 계속해서, 신호 BLCLAMP는, 예를 들어, (0.45 V + Vth)에 설정되어 트랜지스터(61t)가 턴온된다. TDC의 노드 N3는 비트 라인이 저 레벨에 있다면 저 레벨이 된다. TDC의 노드 N3는 비트 라인이 고 레벨에 있다면 고 레벨이 된다.
여기서, 기록 동작을 실행하면 DDC에 저 레벨이 저장된다. 기록 동작을 실행하지 않으면 DDC에는 고 레벨이 저장된다. 그러므로, 신호 VREG는 Vdd에 설정되어 트랜지스터(61q)가 턴온된다. 이후, TDC의 노드 N3는 기록 동작이 없을 때만 강제로 고 레벨에 설정된다. 이 동작 후에, PDC 내의 데이타는 DDC로 전송되고, TDC의 전위는 PDC에 걸린다. 고 레벨은 기록 동작이 없고 데이타 "3"이 검증 전압 "d'"에 도달한 셀 임계 전압으로 메모리 셀에 기록된 경우에만 PDC에 래치된다. 저 레벨은 셀 임계 전압이 전위 "d'"에 도달하지 않았고 데이타 "1" 및 "2"가 메모리 셀에 기록된 경우에만 PDC에 래치된다.
PDC가 저 레벨에 설정되면, 기록 동작은 다시 실행된다. 프로그램 동작 및 검증 동작은 PDC 내의 데이타가 모든 데이타 저장 회로에서 고 레벨로 바뀔 때까지 계속된다(S28).
상기 프로그램 검증 동작에서, 세 개의 프로그램 검증 동작이 하나의 프로그램 동작 후에 실행된다. 그러나, 초기 프로그램 루프에서, 임계 전압은 상승하지 않는다. 그러므로, 메모리 셀 데이타 "3"에 대한 검증 또는 메모리 셀 데이타 "3" 및 "2"에 대한 검증은 생략할 수 있다. 또한, 메모리 셀 데이타 "1"에 대한 기록 동작 또는 메모리 셀 데이타 "2" 및 "1"에 대한 기록 동작은 처리의 마지막 근처의 프로그램 루프 이전에 끝난다. 따라서, 이러한 검증 동작은 생략된다. 메모리 셀 데이타 "1"에 대한 검증을 생략하면 SDC에 저장된 데이타를 보유할 필요성이 없어진다. 이는 차기 기록 데이타가 외부로부터 미리 로드(pre-load)될 수 있게 해 준다.
(소거 동작)
소거 동작은 도 4의 점선으로 도시한 각 블록에 대해 실행된다. 소거 동작은 각 데이타 저장 회로에 연결된 두 개의 비트 라인(BLie 및 BLio)에 대해서 동시에 실행된다. 소거 후에, 셀 임계값은 도 9C에 도시된 바와 같이 메모리 셀 데이타 "0"이 된다.
PLSB 또는 REASB 방식에 있어서, 소거 셀의 임계 전압은 얕아야 할 필요가 있다. 따라서, 소거 동작 후에, 블록 내의 모든 워드 라인이 선택되고 프로그램 동작 및 프로그램 검증 동작이 실행된다. 도 9C에 도시된 바와 같이, 기록 동작은 검증 레벨 "z" 까지 실행된다. 이 경우에, 모든 워드 라인이 선택되어 검증을 위해 선택된 워드 라인의 전위를 z(예를 들어, -3 V)에 설정한다는 것을 제외하고는 정상적인 프로그램 동작과 프로그램 검증 동작이 실행된다. 그러므로, 소거 임계 전압은 임계 분포가 좁게 설정되도록 프로그램된다.
상기 실시예는 데이타 "0"을 포함하는 복수의 임계 전압을 전압이 0 V보다 낮은 네거티브 측에 설정한다. 즉, 데이타 "0" 및 "1"은 네거티브 전압 측에 설정된다. 따라서 두 개의 데이타 "2" 및 "3"은 0 V 내지 Vread 범위 내에 설정할 수 있다. 이는 각 데이타의 임계 전압 분포를 넓게 해 준다. 프로그램 시퀀스 동안에, 프로그램 검증 동작으로 인해 기록 동작이 불충분해지면, 전압 Vpgm이 차기 프로그램 동작을 위한 △Vpgm(매우 작은 Vpgm) 만큼 증분되어 프로그램 검증 동작 및 프로그램 동작이 반복된다. △Vpgm의 증가는 프로그램 및 검증 동작의 수를 감소시켜 주지만 임계 전압 분포를 넓게 만드는 단점이 있다. 그러나, 본 실시예는 임계 전압 분포가 넓게 되는 것을 허용하고 있다. 따라서, △Vpgm의 증가에도 불구하고, 프로그램 및 검증 동작의 수를 줄여서 기록 속도를 증가시킬 수 있다.
네거티브 전압을 선택된 셀의 게이트에 공급하기 위해, 워드 라인 및 기판(51)은 네거티브 전위에 설정되어야 할 필요가 있고; 행 디코더(6-1)를 구성하는 고전압 N 채널 MOS 트랜지스터 H. V. Tr은 기판(51)에 형성되어 있고, 기판(51)은 큰 캐패시턴스를 갖고 있다. 그러나, 도 1에 도시된 바와 같이, 제1 실시예는 N 웰 영역(53) 내에 P 웰 영역(57)을 형성하였고; 큰 캐패시턴스를 갖고 있는 데이타 저장 회로 내의 저전압 N 채널 MOS 트랜지스터 L. V. Tr을 P 웰 영역(53)에 형성하였다. 이는 기판(51)의 캐패시턴스의 증가를 금지해 준다. 그러므로, 이 기판은 고속으로 네거티브 전위로 차지될 수 있어, 전류 소모가 감소 된다.
프로그램 시퀀스 또는 판독 시퀀스에 있어서, P형 기판(51)은 데이타 전송과 같은 준비를 위해 네거티브 전압에 설정된다. 이는 각 프로그램 동작 동안 큰-캐패시턴스 기판(51)을 차지해야할 필요성을 없애 주므로 고속 기록 동작이 가능해 지고 전류 소모도 줄어든다.
REASB 및 RLSB 스킴은 "1" 기록 동작의 잘못된 실행(비-기록)을 피하기 위해 제안되었다. NAND 스트링형 채널을 턴오프시키기 위해서 워드 라인을 Vss에 설정한다. 그러나, 이 셀이 소거 셀이면, 임계 전압이 네거티브 측에서 깊어진다. 따라서, 워드 라인이 네거티브 전위에 설정된다.
또한, 앞서 설명한 바와 같이, 기록 동작 동안, 기록 전압 Vpgm은 선택된 셀의 각 워드 라인에 공급된다. 이후, 프로그램 검증 동작 동안, 기록 동작은 선택된 셀의 임계 전압이 소정 값에 도달할 때까지 점차 증분되는 기록 전압 Vpgm으로 반복된다. 도 2B에 도시된 바와 같이, 본 실시예는 도 2A에 도시된 종래 기술에 비해서 검증 레벨 VC 및 VD를 약간 줄여줄 수 있다. 이는 기록 전압 Vpgm이 감소되게 해 주며 주변 회로의 파괴 전압도 줄여주는 장점이 있다. 또한, 기록 전압 Vpgm을 생성하는 펌프 회로의 사이즈도 줄일 수 있다.
상기 실시예는 2-비트 4-치 데이타에 관련해서 설명하였다. 그러나, 본 발명은 여기에 한정되지 않는다. 본 실시예는 3-비트 8-치 데이타, 4-비트 16-치 데이타, 또는 그 이상의 비트 그 이상의 치 데이타에도 적용할 수 있다. 그러한 다치 데이타의 저장을 위해서는, 8 치의 4개 또는 16 치의 8개를 네거티브 측에 설정할 수 있다.
상기 실시예에서, 0 V는 다치 데이타에 대응하는 복수의 임계 전압 분포의 중앙 부분에 설정되어 있다. 그러나, 본 발명은 이에 한정되는 것이 아니다. 도 15A에 도시된 바와 같이, 예를 들어, 다치 데이타의 중앙 부분은 데이타 리텐션(data retention)이 최소인 임계 전압 DVthmin으로 설정할 수 있다.
도 15B는 필요한 데이타 리텐션과, 각각의 임계 전압과 데이타 리텐션이 최소인 임계 전압 DVthmin 간의 차 B, C 및 D 사이의 관계를 보여주고 있다. 도 15B에 도시된 바와 같이, 필요한 데이타 리텐션에 대한 설정 마진, 즉 도 2A 및 도 2B에 도시된 검증 레벨 VB, VC, 및 VD와 판독 전압 RB, RC, 및 RD 간의 설정 차 VB-RB, VC-RC, 및 VD-RD를 임계 전압과 최소의 데이타 리텐션 간의 차이 값에 따라서 증가시킬 필요가 있다.
도 15B에 도시된 종래 기술에 있어서, 임계 전압과 최소의 데이타 리텐션 간의 차 B에 대한 VB-RB는 0.1 V이다. 차 C에 대한 VC-RC는 0.2 V이고, 차 D에 대한 VD-RD는 0.3 V이다. 이들 차의 전체 합은 0.6 V이다. 이와 같이 종래의 기술은 0.6 V의 마진을 설정할 필요가 있다.
대조적으로, 도 15C는 본 실시예에 관한 것으로 필요한 데이타 리텐션과 임계 전압 간의 관계를 보여주고 있다. 도 15C에서, 차 B에 대한 VB-RB는 0.2 V이고, 차 C에 대한 VC-RC는 0.1 V이고, 차 D에 대한 VD-RD는 0.2 V이다. 이들 차의 전체 합은 0.5 V이다. 이와 같이 본 실시예는 단지 0.5 V의 마진을 설정하면 된다.
이와 같이 전체 마진을 줄일 수 있으므로, 더 많은 데이타를 Vread의 범위 내에 저장할 수가 있다.
(제2 실시예)
제1 실시예에서, 도 13에 도시된 바와 같이, 제2 페이지 기록 동작은 각 프로그램에 대해서 3 개의 검증 동작, 즉 검증 "b'", 검증 "c'", 및 검증 "d'"를 포함하고 있다. 이와 같은 검증 동작의 수는 설정된 임계 전압의 수에 따라서, 즉 수가 예를 들어 8에서 16으로 증가함에 따라서 증가한다. 이는 기록 속도를 떨어뜨리는 단점이 있다. 따라서 제2 실시예는 검증 동작의 수를 줄여서 고속의 기록 동작을 성취하는 것이다.
도 16은 제2 실시예에 따른 메모리 셀 어레이의 회로 구성을 보여주고 있다. 이 도면은 선택되지 않은 비트 라인이 소스 라인으로 이용되는 예를 보여주고 있다. 이 예에서, 비트 라인 BL0e, BL1o 내지 BLNo는 소스 라인으로 이용된다. 그러므로 도 16에 도시된 메모리 셀 어레이는 도 4에 도시된 바와 같은 그러한 소스 라인 SRC를 갖고 있지 않다. 그러나, 메모리 셀 어레이는 선택된 NAND 셀의 한 단과 선택된 비트 라인을 함께 연결하는 선택 게이트와 선택된 NAND 셀의 다른 단과 선택되지 않은 비트 라인을 함께 연결하는 선택 게이트를 갖고 있다.
즉, 선택 게이트 S1-1 및 S1-2는 NAND 셀의 소스 측에 제공되어 있다. 선택 게이트 SGD1 및 SGD2는 NAND 셀의 드레인 측에 제공되어 있다. 선택 게이트 S1-1의 모든 게이트는 선택 라인 SGS2에 연결되어 있다. 선택 게이트 S1-2의 게이트들은 선택 라인 SGS2에 연결되어 있다. 선택 게이트 S2-1의 모든 게이트는 선택 라인 SGD1에 연결되어 있다. 선택 게이트 S2-2의 게이트들은 선택 라인 SGD2에 연결되어 있다.
이러한 구성에서, 예를 들어, 비트 라인 BL0e 및 BL1e 내지 BLNe 각각의 오른쪽에 도시된 NAND 셀을 선택하기 위해서는, 선택 라인 SGD1이 고 레벨에 설정되어 선택 게이트 S2-1이 턴온되어야 한다. 따라서, NAND 셀의 한 단이 비트 라인 BL0e 및 BL1e 내지 BLNe의 대응 비트 라인에 연결된다. 동시에, 선택 라인 SGS1은 고 레벨에 설정되어 선택 게이트 S1-1가 턴온된다. 따라서, NAND 셀의 다른 단은 소스 라인으로 작용하는 비트 라인 BL0o 및 BL1o 내지 BLNo의 대응 비트 라인에 연결된다.
예를 들어, 비트 라인 BL0e 및 BL1e 내지 BLNe 각각의 왼쪽에 도시된 NAND 셀을 선택하기 위해서는, 선택 라인 SGD2가 고 레벨에 설정되어 선택 게이트 S2-2가 턴온되어야 한다. 따라서, NAND 셀의 한 단이 비트 라인 BL0e 및 BL1e 내지 BLNe의 대응 비트 라인에 연결된다. 동시에, 선택 라인 SGS2은 고 레벨에 설정되어 선택 게이트 S1-2가 턴온된다. 따라서, NAND 셀의 다른 단은 소스 라인으로 작용하는 비트 라인 BL0o 및 BL1o 내지 BLNo의 대응 비트 라인에 연결된다.
우수 비트 라인 BL0e 및 BL1e 내지 BLKe와는 대조적으로, 기수 비트 라인 BL0o 및 BL1o 내지 BLKo는 소스 라인이다. 따라서, 메모리 셀이 워드 라인 WL0 및 WL1 내지 WL30의 순서에 따라서 선택되어 데이타가 선택된 메모리 셀에 기록된다.
제2 실시예는 임계 전압이 제1 실시예의 경우에서와 같이 네거티브일지라도 구현될 수 있다. 그러나, 아래의 설명에서는 설명의 편의를 위해 임계 전압을 포지티브로 하였다.
레벨 A (a' = 0.5 V) 및 레벨 B (b' = 1.5 V)가 복수의 메모리 셀에 기록된 다고 가정한다. 이 경우에, 선택된 워드 라인의 전위는 b' = 1.5 V에 설정된다. 레벨 A가 기록된 셀에 대응하는 선택되지 않은 비트 라인(소스 라인)에는 전위 b' - a' (1 V)가 공급된다. 레벨 B가 기록된 셀에 대응하는 선택되지 않은 비트 라인(소스 라인)에는 전위 0이 공급된다. 계속해서, 레벨 A가 기록되는 셀에 대응하는 선택된 비트 라인(셀 드레인)에는 전위 b' - a' + Vpre (0.6 V) = 1.6 V가 공급된다. 레벨 B가 기록되는 셀에 대응하는 선택된 비트 라인(셀 드레인)에는 전위 Vpre (0.6 V)가 공급된다.
이때, 셀 드레인-측 선택 라인 SGD1 및 SGD2 중 하나 그리고 셀 소스-측 선택 라인 SGS1 및 SGS2 중 하나가 앞서 설명한 바와 같이 선택된다. 이는 복수의 레벨이 단일 검증 판독 동작 동안 판독될 수 있게 해 준다.
도 17은 단계 S31이 한번에 3개의 검증 동작, 즉 검증(b'), 검증 (c'), 및 검증 (d')를 실행하는 프로그램 시퀀스의 예를 보여주고 있다.
도 18은 단계 S32가 한번에 2개의 검증 동작, 즉 검증(b') 및 검증 (c')를 실행하는 프로그램 시퀀스의 예를 보여주고 있다.
도 17 및 도 18에서, 도 13의 구성요소와 동일한 구성요소는 동일한 참조 번호로 표기하였다.
도 19는 제2 실시예에 적용된 데이타 저장 회로(10)의 예를 보여주고 있다. 도 19에서, 도 17의 구성요소와 동일한 구성요소는 동일한 참조 번호로 표기하였다. 도 19의 데이타 저장 회로(10)는 선택된 비트 라인으로부터 판독한 전압을 보유하는 TDCA 및 TDCB를 갖고 있으며 비트 라인 쌍 BLe 및 BLo의 비트 라인 BLo가 소스 라인으로 이용된다는 것을 제외하고는 도 7의 것과 동일하다.
도 19에서, TDCA는 트랜지스터(61t_A 및 62b_A)를 통해서 비트 라인 BLe에 연결된 트랜지스터(61w)에 연결되어 있다. 트랜지스터(61t_A)의 게이트에는 신호 BLCLAMP_A가 공급된다. 트랜지스터(62b_A)의 게이트는 SDC의 노드 N2b에 연결되어 있다. TDCA는 MOS 캐패시터(61p_A)로 구성되어 있다. 캐패시터(61p_A)의 한 단부는 연결 노드 N3에 연결되어 있고 다른 단부에는 신호 BOOST가 공급된다. 연결 노드 N3는 트랜지스터(61h_A 및 62a_A)를 통해서 PDC의 노드 N1a에 연결되어 있다. 트랜지스터(61h_A)의 게이트에는 신호 BLC1이 공급된다. 트랜지스터(62a_A)의 게이트는 SDC의 노드 N2a에 연결되어 있다. 연결 노드 N3는 트랜지스터(61q_A)를 통해서 DDC를 구성하는 트랜지스터(61r)에 연결되어 있다. 트랜지스터(61q_A)의 게이트에는 신호 REG가 공급된다. 트랜지스터(61u_A)를 통한 전류 경로의 한 단은 연결 노드 N3에 연결되어 있다. 트랜지스터(61u_A)를 통한 전류 경로의 다른 단에는 신호 VPRE_A가 공급된다. 트랜지스터(61u_A)의 게이트에는 신호 BLPRE_A가 공급된다.
TDCB는 트랜지스터(61t_B 및 62b_B)를 통해서 비트 라인 BLe에 연결된 트랜지스터(61w)에 연결되어 있다. 트랜지스터(61t_B)의 게이트에는 신호 BLCLAMP_B가 공급된다. 트랜지스터(62b_B)DML 게이트는 SDC의 노드 N2b에 연결되어 있다. TDCB는 MOS 캐패시터(61p_B)로 구성되어 있다. 캐패시터(61p_B)의 한 단은 연결 노드 N4에 연결되어 있고 다른 단에는 신호 BOOST가 공급된다. 연결 노드 N4는 트랜지스터(61h_B 및 62a_B)를 통해서 PDC의 노드 N1a에 연결되어 있다. 트랜지스 터(61h_B)의 게이트에는 신호 BLC1이 공급된다. 트랜지스터(62a_B)의 게이트는 SDC의 노드 N2b에 연결되어 있다. 연결 노드 N4는 트랜지스터(61q_B)를 통해서 DDC를 구성하는 트랜지스터(61r)에 연결되어 있다. 트랜지스터(61q_B)의 게이트에는 신호 REG가 공급된다. 트랜지스터(61u_B)를 통한 전류 경로의 한 단은 연결 노드 N4에 연결되어 있다. 트랜지스터(61u_B)를 통한 전류 경로의 다른 단에는 신호 VPRE_B가 공급된다. 트랜지스터(61u_B)의 게이트에는 신호 BLPRE_B가 공급된다.
소스 라인 SRC로서 작용하는 것으로서 비트 라인 BLo에 연결된 한 단을 갖고 있는 트랜지스터(61x)는 트랜지스터(62c_A 및 62c_B)의 한 단에 연결된 다른 단을 갖고 있다. 트랜지스터(62c_A)의 다른 단에는 전압 BLCRL_A가 공급된다. 트랜지스터(62c_A)의 게이트는 SDC의 노드 N2a에 연결되어 있다. 트랜지스터(62c_B)의 다른 단에는 전압 BLCRL_B이 공급된다. 트랜지스터(62c_B)의 게이트는 SDC의 노드 N2b에 연결되어 있다. 트랜지스터(62c_A 및 62c_B)는 소스 라인으로 작용하는 비트 라인 BLo에 대한 차지 경로를 구성한다. 전압 BLCRL_A 및 BLCRL_B는 제어 신호 및 제어 전압 생성 회로(7)에 의해 생성된다. 전압 BLCRL_A 및 BLCRL_B는, 예를 들어, b' - a' (1 V) 또는 0 V에 설정된다.
이러한 구성은 각 데이타 저장 회로(10) 내의 선택되지 않은 비트 라인에 대한 차지 경로를 갖고 있다. 그러므로, 소스 라인 SRC로서 작용하는 비트 라인 BLo에는 복수의 전위, 예를 들어, b' - a' (1 V) 또는 0 V가 공급된다. 선택된 비트 라인에는 또한 복수의 전위, 예를 들어, b' - a' + Vpre (1.6 V) 또는 Vpre (0.6 V)가 공급된다.
상기 구성에서, 레벨 A를 메모리 셀에 기록하기 위해 SDC의 노드 N2a 및 N2b는 각각 고 레벨 및 저 레벨로 설정된다. 레벨 B를 메모리 셀에 기록하기 위해 SDC의 노드 N2a 및 N2b는 각각 저 레벨 및 고 레벨로 설정된다. 이에 따라서 트랜지스터(62a_A, 62a_B, 62b_A, 62b_B, 62c_A 및 62c_B)가 SDC의 노드 N2a 및 N2b의 레벨에 따라서 온 또는 오프된다. 이 상태에서, 각 전위가 비트 라인에 공급된다.
데이타 "1"(비-기록 데이타)을 워드 라인 WL0에 연결된 셀에 기록하기 위해, 워드 라인 WL0은 Vpgm에 설정되고, 선택 라인 SGS1 및 SGS2는 Vss에 설정된다. 이후, 비트 라인은 Vdd에 설정되고, 셀 채널은 승압되어 고 전위에 설정된다. 그러나, 선택 라인 SGS2이 Vss에 있기 때문에, GIDL(Gate Induced Drain Leakage)이 선택 게이트 S1-2에서 발생하여 워드 라인 WL0에 연결된 셀에 잘못된 기록 동작을 유발할 수 있다. 그러므로, 전계를 소거하기 위해 선택 라인 SGS2를 Vdd 또는 WNDRKS 전위에 설정한다. 따라서, 프로그래밍 동안, 선택된 비트 라인 BLe의 전위와 동일한 전위가 선택되지 않은 비트 라인 BLo에 공급되도록 선택 라인 SGS1 및 SGS2을 Vdd로 설정한다. 이 경우에, 도 19에 도시된 데이타 저장 회로는 점선으로 도시한 바와 같이 신호 BLSo가 입력되는 게이트를 갖고 있는 부가의 트랜지스터(61v)를 갖고 있다. 트랜지스터(61v)를 통해서, 선택된 비트 라인 BLe의 전위와 동일한 전위가 비트 라인 BLo에 공급된다.
또한, 레벨 A에 대한 검증 판독 동작에서, 셀을 턴오프시켜 비트 라인의 전위를 b' - a' + Vpre (1.6 V)로 설정한다. 셀을 턴오프시켜 비트 라인의 전위를 b' - a' (1.0 V)에 설정한다. 레벨 B에 대한 검증 판독 동작에서, 셀을 턴오프시 켜 비트 라인의 전위를 Vpre (0.6 V)로 설정한다. 셀을 턴오프시켜 비트 라인의 전위를 0 V에 설정한다.
PDC의 비트 라인의 전위를 판독하기 위해, 예를 들어, 신호 VPRE_A 및 VPRE_B는 Vdd로 설정되어 트랜지스터(61u_A 및 61u_B)가 턴온된다. 따라서 TDCA 및 TDCB가 Vdd에 설정된다. 계속해서, 신호 BOOST가 고 전위에 설정되므로 TDCA 및 TDCB의 전압이 2Vdd에 가깝게 증가한다. 이후, 신호 BLCLAMPA는 b' - a' + Vsen + Vth (1.4 V + Vth)에 설정된다. 신호 BLCLAMPB는 Vsen + Vth (0.4 V + Vth)에 설정된다. 그 결과, 고-레벨 비트 라인이 TDCA 및 TDCB를 2Vdd에 유지되게 해 준다. 저-레벨 비트 라인은 TDCA 및 TDCB를 저 레벨에 설정한다. 계속해서 신호 BOOST는 떨어져서 신호 BLC1이 고 레벨에 설정된다. 이후 TDCA 및 TDCB 내의 데이타는 PDC에 전송된다. 즉, 레벨 A가 충분하게 기록될 수 있다면 TDCA 내의 고 레벨은 PDC로 전송된다. 레벨 B가 충분하게 기록될 수 있다면 TDCB 내의 고 레벨은 PDC로 전송된다.
레벨 A가 충분하게 기록될 수 없다면 TDCA 내의 저 레벨은 PDC로 전송된다. 레벨 B가 충분하게 기록될 수 없다면 TDCB 내의 저 레벨은 PDC로 전송된다.
또한, 판독 동작의 경우, P-형 웰 영역, 메모리 셀용 기판은 제1 실시예의 경우와 같이 접지 전위 Vss에 설정된다. 그러나, 제2 실시예는 선택되지 않은 비트 라인(소스)에 전위를 제공하므로 메모리 셀에 백 바이어스(back bias)가 인가된다. 그러므로, 이는 피해야할 필요가 있다.
도 20, 21 및 22는 제2 실시예에 따른 메모리 셀 어레이의 단면도를 도시하 고 있다. 도 20, 21 및 22에 도시된 바와 같이, 분리 영역으로서 메모리 셀 MC들 사이에 각각이 형성된 STI(얕은 트렌치 분리)가 P 웰 영역보다 깊게 형성되어 있으므로 P 웰 영역(55)이 분리되어 NAND 셀(비트 라인)이 된다. 메모리 셀 어레이에 대한 백 바이어스는 선택되지 않은 비트 라인(소스)의 전위와 동일한 전위를 각 NAND 셀 내의 P 웰 영역(55)에 인가해서 제거할 수 있다.
도 16에 도시된 회로 구성에서, 선택 게이트(S1-1, S1-2, S2-1 및 S2-2)는 선택되지 않은 비트 라인을 소스 라인으로 이용하여 단일 데이타 저장 회로(10)에 대한 비트 라인 쌍, 예를 들어, 비트 라인 BL0e 및 BL0o의 연결을 제어한다. 그러나, 인접 비트 라인들 간의 좁은 공간으로 인해 비트 라인을 확산 층에 연결하는 콘택트 CT을 형성하기가 곤란하다.
도 23은 콘택트 CT의 형성을 용이하게 해 주는 도 16의 수정을 보여주고 있다. 도 23에서, 도 16의 구성요소와 동일한 구성요소에는 동일한 참조 번호로 표기하였다.
도 23에서, 비트 라인과 확산 층을 함께 연결해 주는 콘택트 CT는 각 비트 라인 마다 NAND 셀의 한 단 또는 다른 단에 교대로 배열되어 있다. 즉, 비트 라인 BL0e ... BL (N-1)e, 및 BLNe의 경우, 콘택트 CT는 선택 게이트(S2-2)의 확산 층에 연결되어 있다. 비트 라인 BL0o ... BL (N-1)o, 및 BLNo의 경우는, 콘택트 CT는 선택 게이트(S1-1)의 확산 층에 연결되어 있다.
상기 구성에서, 선택 게이트(S1-1, S2-1 및 S2-2)는 소스 라인으로서 인접한 데이타 저장 회로(10)에 연결된 선택되지 않은 비트 라인을 이용한다. 구체적으 로, 선택 라인 SGD1이 고 레벨에 있다면, 선택 라인 SGD2는 저 레벨에 있고, 선택 라인 SGS1은 고 레벨에 있으며 선택 라인 SGS2는 저 레벨에 있고, 이후 선택 게이트 S2-1이 온되고, 선택 게이트 S2-2는 오프로되고, 선택 게이트 S1-1은 온으로 되며 선택 게이트 S1-2는 오프가 된다. 그러므로, 데이타 저장 회로(10-0)의 경우, 비트 라인 BL0o가 선택되고, 데이타 저장 회로(10-1)에 연결된 선택되지 않은 비트 라인 BL1e는 소스 라인으로 이용된다.
선택 라인 SGD1이 저 레벨에 있으면, 선택 라인 SGD2는 고 레벨에 있고, 선택 라인 SGS1은 저 레벨에 있으며 선택 라인 SGS2는 고 레벨에 있고, 이후 선택 게이트 S2-1이 오프로 되고, 선택 게이트 S2-2는 온으로 되고, 선택 게이트 S1-1은 오프가 되며 선택 게이트 S1-2는 온이 된다. 그러므로, 데이타 저장 회로(10-1)의 경우, 비트 라인 BL1e가 선택되고, 데이타 저장 회로(10-0)에 연결된 선택되지 않은 비트 라인 BL1o는 소스 라인으로 이용된다.
도 23에 도시된 구성에서, 인접한 비트 라인에 있어서, 각각이 확산 층과 비트 라인을 함께 연결해 주는 콘택트들이 NAND 셀의 한 단 또는 다른 단에 교대로 배열되어 있다. 결과적으로, 비트 라인들 간의 좁은 공간에도 불구하고, 비트 라인과 확산 층을 위한 콘택트을 용이하게 형성할 수 있다. 그러므로 콘택트 배열을 위한 마진을 줄일 수 있다. 이는 디바이스의 사이즈를 줄이는 데도 유리하다.
도 16에서, 예를 들어, 온 상태로 셀의 전위를 판독하기 위해 비트 라인 BLNe를 프리차지하고 비트 라인 BLNo를 소스 라인으로 이용하면, 비트 라인 BLNe의 전위는 Vpre (0.6 V)로부터 Vss (0 V)로 낮아지거나 또는 b' -a' + Vpre (1.6 V)로 부터 b' - a' (1 V)로 낮아진다. 이때, 인접한 비트 라인들의 캐패시턴스 Cp의 결합(coupling)이 인접한 비트 라인 BL (N-1)o의 전위를 낮출 수 있다.
이와 같이, 비트 라인 BL0e이 일시적으로 프리차지되는 대신에 그의 전위를 Vpre (0.6 V) 또는 b' - a' + Vpre (1.6 V)로 유지하기 위해 항상 차지되어 있다. 이러한 구성은 소스 라인으로서 작용하는 비트 라인에 연결되어 있는 제어 신호 및 제어 전압 생성 회로(7)로 전류가 흐르게 하여 전압 Vss (0 V) 또는 b' - a' (1 V)를 공급한다. 그러나, 예를 들어, 전류를 안정화시키는데 필요한 시간을 확보하거나, 또는 먼저 큰 전류가 흐르는 셀들로부터 데이타를 판독하고 나서 큰 전류가 흐르는 셀들 외에 다른 셀들, 즉 작은 전류가 흐르는 셀들에 대한 판독 동작을 실행하고 이러한 동작을 반복해서 데이타를 판독할 수도 있다.
도 16에서, 비트 라인 BL0o, BL2o, 및 BL4o는 각각 비트 라인 BL0e, BL2e, BL4e, ...으로부터 데이타를 판독하는데 소스 라인으로 이용된다. 그러나, 고정된 전위(예를 들어, 0 V)를 인접한 비트 라인 BL1e 및 BL1o, BL3e 및 BL3o, BL5e 및 BL5o, ...에 인가할 수 있고 결합(coupling)을 금지하기 위한 차폐로서 이용할 수 있다. 이 경우에, 도 16에 도시된 데이타 저장 회로의 각각은 한 세트의 4개의 비트 라인에 연결되어 있다.
제2 실시예는 소스 라인으로서 인접한 선택되지 않은 비트 라인을 이용하며, 레벨 B가 셀에 기록되어야 하는 경우, 소스 라인에는 접지 전위가 공급된다. 레벨 A (< B)가 셀에 기록되어야 하는 경우, 소스 라인에는 전위 B - A가 공급되고, 레벨 B가 기록되는 셀에 대응하는 선택 비트 라인에는 Vpre가 공급되며, 레벨 A가 기 록되는 셀에 대응하는 선택 비트 라인에는 전위 B - A + Vpre가 공급되어, 선택된 워드 라인에 전위 B가 설정된다. 또한, 데이타 저장 회로(10)는 TDCA 및 TDCB를 가지고 있으며 이들을 SDC에 저장된 데이타에 근거해서 스위치한다. 이는 메모리 셀들에 기록될 복수의 임계 전압을 동시에 검증할 수 있게 해 준다. 그러므로, 필요한 검증 동작을 줄일 수 있어 기록 속도가 증가한다.
제2 실시예에서, 기수 비트 라인 BL0o 및 BL1o 내지 BLko, 및 우수 비트 라인 BL0e 및 BL1e 내지 BLke를 소스 라인으로서 선택적으로 이용할 수 있다. 이 경우에, 도 16에 도시된 구성에서, 예를 들어, 비트 라인 BL0o를 선택하기 위해서는 선택 라인 SGS1을 고 레벨로 설정해서 선택 게이트 S1-1을 턴온시킨다. 그러므로, NAND 셀의 한 단이 비트 라인 BLOo에 연결된다. 동시에, 선택 라인 SGD1이 고 레벨에 설정되어 선택 게이트 S2-1이 턴온된다. 그러므로, NAND 셀의 다른 단은 선택되지 않은 비트 라인 BL0e에 연결된다. 선택되지 않은 비트 라인 BL0e는 소스 라인으로서 동작한다. 이 경우에, 메모리 셀들은 워드 라인 WL31 및 WL30 내지 지0DML 순서로 선택되고, 선택된 메모리 셀에 데이타가 기록된다.
예를 들어, 비트 라인 BL0e가 선택되면, 선택 라인 SGD2는 고 레벨에 설정되어 선택 게이트 S2-2가 턴온된다. 그러므로 NAND 셀의 한 단이 비트 라인 BL0e에 연결된다. 동시에, 선택 라인 SGS2이 고 레벨에 설정되어 선택 게이트 S1-2가 턴온된다. 그러므로 NAND 셀의 다른 단은 선택되지 않은 비트 라인 BL0o에 연결된다. 선택되지 않은 비트 라인 BL0o는 소스 라인으로서 동작한다.
이 경우에, 도 19의 점선으로 도시한 바와 같이, 데이타 저장 회로에 비트 라인 BL0o을 데이타 저장 회로(10)에 연결하는 트랜지스터(61v)와 비트 라인 BL0e를 비트 라인 차지 회로에 연결하는 트랜지스터(61y)를 제공할 수 있다. 이때 전압 BLCRL_A 및 BLCRL_B는 트랜지스터(62c_A, 62c_B, 61x, 및 61y)에 의해서 기수 비트 라인 또는 우수 비트 라인에 공급될 수 있다.
제2 실시예에서, 2 레벨의 검증은 하나의 검증 동작에 의해서 실행된다. 그러나, 이에 국한되는 것은 아니다. 예를 들어, 4 레벨의 경우에, 3 레벨, 4 레벨 또는 수 레벨(a number level)을 동시에 검증하는 것도 가능하다. 더욱이, 8 치의 경우에, 7 레벨, 8 레벨 또는 수 레벨을 동시에 검증하고, 16 치의 경우에는 15 레벨, 16 레벨 또는 수 레벨을 동시에 검증하는 것도 가능하다.
본 기술 분야에 숙련된 자에게는 부가적인 장점 및 수정도 용이할 것이다. 그러므로, 넓은 의미에서 본 발명은 본 명세서에서 도시하고 설명한 특정 세부사항 및 대표적인 예들에 한정되는 것이 아니다. 따라서, 첨부된 특허청구범위 및 이의 균등물로 정의되는 전반적인 발명 개념의 정신 및 범위를 벗어나지 않고도 다양한 수정이 이루어질 수 있다.
전술한 바와 같이, 본 발명에 따른 반도체 메모리 디바이스에 의하면, 고속 기록이 가능하고 다치 데이타를 단일 셀에 저장할 수 있는 효과가 있다.

Claims (20)

  1. 반도체 기억 장치로서,
    워드 라인 및 비트 라인을 가지고, 직렬접속된 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이- 상기 메모리 셀 각각은 다치(多値) 데이타에 대응하는 복수의 임계 전압 중 하나가 설정됨 -와,
    상기 워드 라인을 선택하는 선택 트랜지스터와,
    입력 데이타에 따라서 상기 워드 라인, 비트 라인의 전위를 제어하는 제어 회로- 상기 제어 회로는 상기 메모리 셀에 대한 데이타의 기입, 판독 및 소거 동작을 제어함 -를 포함하고,
    상기 선택 트랜지스터는 기판상에 형성되고, 판독 동작시에, 상기 기판에는 제1 네거티브(negative) 전압이 공급되고, 선택 워드 라인에는 제1 전압(제1 전압≥제1 네거티브 전압)이 공급되고, 비선택 워드 라인에는 제2 전압이 공급되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어 회로를 구성하는 P 채널형 트랜지스터는 P형의 상기 기판 내에 형성된 N형 웰 영역 내에 형성되고, N 채널형 트랜지스터는 상기 N형 웰 영역 내에 형성된 P형 웰 영역 내에 형성되는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제어 회로는,
    클럭 신호에 따라서 네거티브 전압을 발생하는 펌프 회로와,
    상기 펌프 회로의 출력단에 접속된 검출 회로- 상기 검출 회로는 상기 펌프 회로의 출력 전압을 검출함 -와,
    상기 클럭 신호를 발신하는 발진기와,
    상기 검출 회로의 출력 신호가 공급되는 제어부- 상기 제어부는 상기 검출 회로의 상기 출력 신호에 따라서 상기 발진기를 제어함 -를 포함하는 반도체 기억 장치.
  4. 반도체 기억 장치로서,
    워드 라인 및 비트 라인을 가지고, 직렬접속된 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이- 상기 메모리 셀 각각은 다치 데이타에 대응하는 복수의 임계 전압 중 하나가 설정됨 -와,
    상기 워드 라인을 선택하는 선택 트랜지스터와,
    입력 데이타에 따라서 상기 워드 라인, 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대한 데이타의 기입, 판독 및 소거 동작을 제어하는 제어 회로를 구비하고,
    상기 선택 트랜지스터는 기판상에 형성되고, 기입 동작시에, 상기 기판에는 제2 네거티브 전압이 입력되고, 일부의 비선택 워드 라인에는 제3 전압(제3 전압≥제2 네거티브 전압)이 입력되는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 제어 회로는 기입 대상의 메모리 셀보다 적어도 소스 라인 측에 위치하는 비선택 워드 라인에 상기 제3 전압을 공급하는 반도체 기억 장치.
  6. 제4항에 있어서,
    상기 제어 회로를 구성하는 P 채널형 트랜지스터는 P형의 상기 기판 내에 형성된 N형 웰 영역 내에 형성되고, N 채널형 트랜지스터는 상기 N형 웰 영역 내에 형성된 P형 웰 영역 내에 형성되는 반도체 기억 장치.
  7. 반도체 기억 장치로서,
    워드 라인 및 비트 라인에 접속되고, 다치 데이타에 대응하는 복수의 임계 전압 중 하나가 설정되는 직렬접속된 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와,
    상기 워드 라인을 선택하는 선택 트랜지스터와,
    입력 데이타에 따라서 상기 워드 라인, 비트 라인의 전위를 제어하고, 상기 메모리 셀에 대한 데이타의 기입, 판독 및 소거 동작을 제어하는 제어 회로를 포함하고,
    상기 선택 트랜지스터는 기판상에 형성되고, 소거 검증의 판독 동작시에, 상기 기판에는 제3 네거티브 전압이 공급되고, 선택 워드 라인에는 제4 전압(제4 전압≥제3 네거티브 전압)이 공급되는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제어 회로를 구성하는 P 채널형 트랜지스터는 P형의 상기 기판 내에 형성된 N형 웰 영역 내에 형성되고, N 채널형 트랜지스터는 상기 N형 웰 영역 내에 형성된 P형 웰 영역 내에 형성되는 반도체 기억 장치.
  9. 반도체 기억 장치로서,
    워드 라인 및 비트 라인에 접속되고, 직렬접속된 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와,
    제어부- 상기 제어부는, 상기 비트 라인 중 제1 임계 전압을 기입하는 제1 메모리 셀에 대응하는 제1 비트 라인에 제1 전압을 공급하고, 상기 제1 임계 전압보다 낮은 제2 임계 전압을 기입하는 제2 메모리 셀에 대응하는 제2 비트 라인에 상기 제1 임계 전압과 제2 임계 전압의 차(差)전압에 상기 제1 전압을 부가한 전압을 공급하고, 상기 제1 메모리 셀에 대응하는 상기 소스 라인으로서 접속되는 제3 비트 라인에 상기 제1 전압보다 낮은 제2 전압을 공급하고, 상기 제2 메모리셀에 대응하는 상기 소스 라인으로서 접속되는 제4 비트 라인에 상기 제1 임계 전압과 제2 임계 전압의 차전압에 상기 제2 전압을 부가한 전압을 공급함 -와,
    기입 데이타의 검증시에, 상기 제1 비트 라인의 전위를 검출해서 유지하는 제1 데이타 기억 회로와,
    상기 기입 데이타의 검증시에, 상기 제2 비트 라인의 전위를 검출해서 유지하는 제2 데이타 기억 회로
    를 포함하는 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 제어부는 선택 워드 라인에 제1 임계 전압을 공급하는 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 제2 전압은 접지 전위인 반도체 기억 장치.
  12. 제9항에 있어서,
    제1 선택 신호에 따라서, 인접하는 2개의 상기 비트 라인의 한쪽을 상기 직렬접속된 복수의 상기 메모리 셀의 일단에 접속하는 제1 선택 회로와,
    제2 선택 신호에 따라서, 인접하는 2개의 상기 비트 라인의 다른 쪽을 상기 직렬접속된 복수의 상기 메모리 셀의 타단에 소스 라인으로서 접속하는 제2 선택 회로
    를 더 포함하는 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 메모리 셀 각각은 복수의 임계 전압 중 하나를 기억하고, 상기 복수의 임계 전압 중 적어도 하나는 네거티브의 임계 전압인 반도체 기억 장치.
  14. 제4항에 있어서,
    상기 메모리 셀 각각은 복수의 임계 전압 중 하나를 기억하고, 상기 복수의 임계 전압 중 적어도 하나는 네거티브의 임계 전압인 반도체 기억 장치.
  15. 제7항에 있어서,
    상기 메모리 셀 각각은 복수의 임계 전압 중 하나를 기억하고, 상기 복수의 임계 전압 중 적어도 하나는 네거티브의 임계 전압인 반도체 기억 장치.
  16. 제9항에 있어서,
    상기 메모리 셀 각각은 복수의 임계 전압 중 하나를 기억하고, 상기 복수의 임계 전압 중 적어도 하나는 네거티브의 임계 전압인 반도체 기억 장치.
  17. 제1항에 있어서,
    다치 데이타에 대응하는 상기 복수의 임계 전압의 중앙부는 OV인 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 복수의 임계 전압의 중앙부는 데이타 리텐션(retention)이 최소인 임계 전압인 반도체 기억 장치.
  19. 제9항에 있어서,
    상기 복수의 비트 라인 중 비선택 비트 라인은 소스 라인으로서 기능하는 반도체 기억 장치.
  20. 제9항에 있어서,
    상기 메모리 셀을 포함하는 NAND 셀과,
    상기 NAND 셀의 일단과 제1 비트 라인을 접속하는 제1 컨택트와,
    상기 NAND 셀의 타단과 제2 비트 라인을 접속하는 제2 컨택트를 더 포함하고,
    상기 제1, 제2 컨택트는 비트 라인의 길이 방향으로 떨어져서 배치되는 반도체 기억 장치.
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