CN108733305B - 存储器装置、系统及其操作方法 - Google Patents

存储器装置、系统及其操作方法 Download PDF

Info

Publication number
CN108733305B
CN108733305B CN201710243291.0A CN201710243291A CN108733305B CN 108733305 B CN108733305 B CN 108733305B CN 201710243291 A CN201710243291 A CN 201710243291A CN 108733305 B CN108733305 B CN 108733305B
Authority
CN
China
Prior art keywords
selector
memory
level
transistor
adjustable electrical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710243291.0A
Other languages
English (en)
Other versions
CN108733305A (zh
Inventor
蒋光浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Priority to CN201710243291.0A priority Critical patent/CN108733305B/zh
Publication of CN108733305A publication Critical patent/CN108733305A/zh
Application granted granted Critical
Publication of CN108733305B publication Critical patent/CN108733305B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0617—Improving the reliability of storage systems in relation to availability
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

本发明公开了一种存储器装置、系统及其操作方法。其中，该存储器装置包括存储器单元以及选择器。存储器单元用以存储数据。选择器耦接存储器单元，选择器具有可被设定成不同电平的可调式电性参数；其中当选择器的可调式电性参数被设定成第一电平，选择器响应致能的操作讯号而开启，以允许存储器单元中的数据被存取；当选择器的可调式电性参数被设定成第二电平，选择器在接收致能的操作讯号时维持关闭，以禁止存储器单元中的数据被存取。

Description

存储器装置、系统及其操作方法
技术领域
本发明是有关于一种存储器装置、系统及其操作方法。
背景技术
电阻性存储器，例如电阻性随机存取存储器(Resistive Random Access Memory，ReRAM)，已广泛地应用在各式电子产品中。电阻性存储器包括多个存储单元，各个存储单元具有特定的电阻值以表示存储的数据值，例如0或1。一般而言，对电阻性存储器的存储单元进行编程操作，可通过改变存储单元的电阻值来完成。
然而，电阻性存储器中往往存在少数存储单元无法经由编程操作而设定至预定的电阻值，使得存储器中存在错误位(failure bit)。由于这些错误位通常是随机发生且难以预测，如何有效抑制这些错误位的影响，成为改善存储装置可靠度的关键。
发明内容
本发明是有关于一种存储器装置、存储器系统及其操作方法。存储器装置包括存储器单元以及选择器。选择器具有可被设定成不同电平的可调式电性参数。当选择器的可调式电性参数被设定在第一电平，选择器操作在一致能状态。在此情况下，当存储器单元被选取，选择器将开启，使得存储器单元可被编程或读取。另一方面，当选择器的可调式电性参数被设定在第二电平，选择器将操作在一非致能状态。在此情况下，当存储器单元被选取，选择器将维持关闭，使得存储器单元无法被存取。利用上述特性，控制电路可先从存储器阵列中辨识出无法成功编程的存储器单元，再将耦接这些无法成功编程的存储器单元的选择器设定成非致能状态，以避免错误位对存储装置的不利影响。此外，一旦选择器被处于非致能状态，存储器装置将操作在极低漏电流的条件，故可有效避免潜通道电流(sneakpath current)的影响，并改善功率消耗。
根据本发明的一实施例，提出一种存储器装置。存储器装置包括存储器单元以及选择器。存储器单元用以存储数据。选择器耦接存储器单元，选择器具有可被设定成不同电平的可调式电性参数；其中当选择器的可调式电性参数被设定成第一电平，选择器响应致能(enabled)的操作讯号而开启，以允许存储器单元中的数据被存取；当选择器的可调式电性参数被设定成第二电平，选择器在接收致能的操作讯号时维持关闭，以禁止存储器单元中的数据被存取。
根据本发明的一实施例，提出一种存储器系统。存储器系统包括存储器阵列以及控制电路。存储器阵列包括多个存储器装置，各存储器装置包括存储器单元以及选择器。选择器耦接至存储器单元，选择器具有可被设定成不同电平的可调式电性参数。控制电路耦接存储器阵列，用以存取这些存储器单元，并设定这些选择器的可调式电性参数。其中当这些选择器中的一特定选择器的可调式电性参数被设定在第一电平，特定选择器响应致能(enabled)的操作讯号而开启，以允许这些存储器单元中耦接特定选择器的特定存储器单元的数据被存取；当特定选择器的可调式电性参数被设定在第二电平，特定选择器在接收致能的操作讯号时维持关闭，以禁止特定存储器单元中的数据被存取。
根据本发明的一实施例，提出一种存储器系统的操作方法。存储器系统包括存储器阵列，存储器阵列包括多个存储器装置，各存储器装置包括存储器单元以及选择器，选择器耦接存储器单元，并具有可被设定成不同电平的可调式电性参数。所述的操作方法包括：读取这些存储器单元，以判断这些存储器单元是否通过编程操作；当判断出这些存储器单元中的一特定存储器单元通过编程操作后，将这些选择器中耦接特定存储器单元的特定选择器的可调式电性参数设定在第一电平，以控制特定选择器在接收致能(enabled)的操作讯号被开启，以允许特定存储器单元中的数据被存取；当判断出特定存储器单元未通过编程操作，将特定选择器的可调式电性参数设定在第二电平，以控制特定选择器在接收致能的操作讯号时维持关闭，以禁止特定存储器单元中的数据被存取。
为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示依照本发明一实施例的存储器装置的示意图。
图2A绘示依照本发明一实施例的选择器的可调式电性参数的电流-电压特性图。
图2B绘示依照本发明另一实施例的选择器的可调式电性参数的电流-电压特性图。
图3A绘示依照本发明一实施例的存储器系统的示意图。
图3B绘示存储器装置的一例电路图。
图4绘示依照本发明一实施例的存储器系统的操作方法的流程图。
图5绘示依照本发明一实施例的存储器系统的操作方法的流程图。
图6A-6C绘示依照本发明一实施例的存储器系统的操作波形图。
图7绘示依照本发明一实施例的存储器单元的数据状态的示意图。
【符号说明】
100：存储器装置
102：存储器单元
104：选择器
Vth1、R1、Vth1′：可调式电性参数的第一电平
Vth2、R2、Vth2′：可调式电性参数的第二电平
Vop：致能的操作讯号的电压电平
302：存储器阵列
304：控制电路
306：存储器装置
308-1～308-m、308：字线
310-1～310-n、310：位线
312：存储器单元
314：选择器
316：偏压源
M1：晶体管
Vg、Vs、Vb：电压
402、404、406、502、504、506、508、510、512：步骤
T1：第一期间
T2：第二期间
T3：第三期间
T4：第四期间
S1、S2：数据状态
S0：非致能状态
具体实施方式
以下是提出实施例进行详细说明，实施例仅用以作为范例说明，并不会限缩本发明欲保护的范围。此外，实施例中的附图是省略不必要的元件，以清楚显示本发明的技术特点。
图1绘示依照本发明一实施例的存储器装置100的示意图。存储器装置100可作为存储器中的一存储单元。存储器装置100包括存储器单元102以及选择器104。存储器单元102用以存储数据(例如用户数据)。选择器104耦接存储器单元102。如图1所示，选择器104与存储器单元102串接，以形成「1S1R」的单元结构。选择器104可被开启或关闭。当选择器104被开启，存储器单元102将可供外部电路存取；当选择器104被关闭，存储器单元102将不允许被外部电路存取。
需注意，虽然在图1中选择器104与存储器单元102呈现为「1S1R」的单元结构，但本发明并不以此为限。存储器装置100可包括一或多个选择器104以及一或多个存储器单元102，以形成不同的单元结构，例如「2S1R」单元结构。
存储器单元102可以是各种合适的存储元件。以电阻式存储器为例，存储器单元102可被编程至特定的电阻状态(例如高电阻状态或低电阻状态)以表示一特定的数据值(例如1或0)。在此情况下，表示数据值的电阻状态可视为存储器单元102的一数据状态。
依照本发明实施例，选择器104具有可被设定成不同电平的一可调式电性参数。当选择器104的可调式电性参数被设定成第一电平，选择器104为致能状态，选择器104将响应致能的操作讯号而开启，以允许存储器单元102中的数据被存取。当选择器104的可调式电性参数被设定成第二电平，选择器104为非致能状态，选择器104在接收致能的操作讯号时仍维持关闭，以禁止存储器单元102中的数据被存取。
在一些实施例中，操作讯号指的是用来选取欲存取的特定存储器单元的讯号，像是字符在线的电压。当选择器104接受到的操作讯号为致能，表示耦接选择器104的存储器单元102被选择读取或编程；反之，当选择器104接受到的操作讯号为非致能，表示耦接选择器104的存储器单元102未被选择读取或编程。
选择器104的可调式电性参数可以是选择器104的阈值电压(thresholdvoltage)、开启电阻值(turn-on resistance)或其它适当的电性参数，端视选择器104的实现方式而定。
在一些实施例中，选择器104可由晶体管、二极管或其它可改变导通状态的半导体结构来实现。举例来说，选择器104可由具有浮动栅(floating gate)或电荷捕捉(chargetrapping)结构的晶体管来实现。通过改变浮动栅或电荷捕捉结构上的电荷量，可调整选择器104的阈值电压(可调式电性参数)电平。
图2A绘示依照本发明一实施例的选择器104的可调式电性参数的电流-电压特性图。在图2A的例子中，选择器104的可调式电性参数是阈值电压。选择器104的阈值电压可被设定在第一电平Vth1或是较高的第二电平Vth2。
致能的操作讯号的电压电平为Vop。由于Vop＞Vth1，故当选择器104的阈值电压被设定在第一电平Vthl，选择器104将响应致能的操作讯号而开启。另一方面，由于Vop＜Vth2，故当选择器104的阈值电压被设定在第二电平Vth2，无论接收到的操作讯号是否为致能，选择器104都会维持在关闭状态。
图2B绘示依照本发明另一实施例的选择器104的可调式电性参数的电流-电压特性图。在图2B的例子中，选择器104的可调式电性参数是开启电阻值。选择器104的开启电阻值可以被设定在第一电平R1或是较高的第二电平R2。
致能的操作讯号的电压电平为Vop。当选择器104的开启电阻值被设定在第一电平R1，选择器104将响应致能的操作讯号而开启。反之，当选择器104的开启电阻值被设定在第二电平R2，无论操作讯号是否为致能，选择器104皆为关闭。
更一般地说，当选择器104的可调式电性参数被设定在第一电平，选择器104将处于致能状态。当选择器104的可调式电性参数被设定在第二电平，选择器104将处于非致能状态。在致能状态下，选择器104可响应操作讯号的变化而切换其导通状态。因此，选择器104可作为地址装置(addressing device)可在存储器单元102被选择时开启，以供存储器单元102被存取。在非致能状态下，选择器104始终会维持关闭，且不会被所接收的操作讯号开启。因此，选择器104将禁止外部控制电路对存储器单元102进行电性操作，例如读取和写入。
图3A绘示依照本发明一实施例的存储器系统300的示意图。存储器系统300包括存储器阵列302以及控制电路304。
存储器阵列302包括多个存储器装置306。各个存储器装置306包括至少一存储器单元312以及至少一选择器314。在一存储器装置306中，存储器单元312用以存储数据，选择器314耦接至存储器单元312，并具有可被设定成不同电平的一可调式电性参数。
控制电路304耦接存储器阵列302。控制电路304可存取存储器装置306的存储器单元312，并设定各个选择器314的可调式电性参数。控制电路304可以是微控制器、微处理器、特定应用集成电路(Application-Specific Integrated Circuit，ASIC)或其他合适的硬件电路。
如图3A所示，控制电路304经由多条字线308-1～308-m以及位线310-1～310-n连接至存储器阵列302。控制电路304可译码一存取要求，并对字线308-1～308-m以及位线310-1～310-n施加适当的偏压进行选取，以对存储器阵列302中特定位置的特定存储器单元312进行读取、写入(编程)等电性操作。
控制电路304亦可各别地对不同选择器314的可调式电性参数进行设定。因此，不同的选择器314可能被设定在致能状态或非致能状态。举例来说，控制电路304会先读取存储器阵列302中的存储器单元312，以辨识哪些存储器单元312是无法被成功编程的错误位，哪些是可被成功编程的健康位(healthy bit)。
耦接错误位的存储器单元312的选择器314将被控制电路304设定在非致能状态(即，可调式电性参数被设定在第二电平)，以避免错误位被存取，并且减低错误位造成的漏电流。
另一方面，耦接健康位的存储器单元312的选择器314将被控制电路304设定在致能状态(即，可调式电性参数被设定在第一电平)，让健康位的存储器单元312可在正常电性条件下被存取。
图3B绘示图3A中某一存储器装置306的一例电路图。如图3B所示，存储器装置306包括存储器单元312以及选择器314。存储器单元312耦接在一特定位线310(例如图3A位线310-1～310-n中的某一条位线)和选择器314之间。
选择器314包括一晶体管M1。晶体管M1具有耦接一字线308(例如图3A字线308-1～308-m中的某一条字线)的控制端(如栅极)、耦接存储器单元312第一端(如漏极)、以及耦接一偏压源316的第二端(如源极)。字线308用以传递操作讯号。当施加于字线308上的操作讯号为致能(例如具有高电位)，表示耦接此字线308的存储器装置306被控制电路304选择作进一步电性操作；反之，当施加于字线308上的操作讯号为非致能(例如具有低电位)，表示耦接此字线308的存储器装置306未被控制电路304选择。
当选择器314处于非致能状态，晶体管M1的阈值电压被设定在第二电平，使得晶体管M1始终为关闭，且不被操作讯号开启。在此情况下，当存储器单元312被控制电路304选择，控制电路304只会侦测到极微弱的电流(或极高的电阻)，此极微弱的电流和对应数据状态的感测电流相比，约低4个数量级。因此，控制电路304可辨识出极微弱的电流是因为非致能状态造成，且和存储器单元312的数据状态无关。
当选择器314处于致能状态，晶体管M1的阈值电压将被设定成第一电平。在此情况下，晶体管M1可响应致能的操作讯号而开启，并响应非致能的操作讯号而关闭。当晶体管M1被开启，存储器单元312将允许被存取。
在一实施例中，控制电路304可对晶体管M1执行一热载子注入(hot carrierinjection)或一弗勒-诺登穿透(Fowler-Nordheim tunneling)操作，以将晶体管M1的阈值电压从第一电平调整至第二电平。所述的第二电平例如高于第一电平。
需注意的是，虽然上述例子中存储器装置306是以图3B的电路架构来实现，但本发明并不以此为限。本发明各实施例所描述的存储器装置皆适合作为存储器系统300的存储器装置306。
图4绘示依照本发明一实施例的存储器系统300的操作方法的流程图。
在步骤402，控制电路304读取存储器阵列302中的多个存储器单元312，以判断这些存储器单元312是否通过一编程操作。
编程操作可包括一或多个编程步骤，用以将存储器单元312设定至预定的数据状态。当一存储器单元312通过编程操作，表示该存储器单元312在经过编程操作处理后，已成功地被编程至预定的数据状态。通过编程操作的存储器单元312被视为健康位。反之，当一存储器单元312未通过编程操作，表示该存储器单元312在经过编程操作处理后，并无法被编程至预定的数据状态。无法通过编程操作的存储器单元312被视为错误位。
在步骤404，针对存储器阵列302中通过编程操作的一或多个存储器单元312(健康位)，控制电路304将耦接此一或多个通过编程操作的存储器单元312的选择器314的可调式电性参数设定在第一电平。
在步骤406，针对存储器阵列302中未通过编程操作的一或多个存储器单元312(错误位)，控制电路304将耦接此一或多个未通过编程操作的存储器单元312的选择器314的可调式电性参数设定在第二电平。
承前所述，当选择器314的可调式电性参数被设定在第一电平，选择器314将操作在致能状态，此时选择器314将响应操作讯号的变化而切换其导通状态；当选择器314的可调式电性参数被设定在第二电平，选择器314将操作在非致能状态，选择器104始终维持在关闭状态，且不会被所接收的操作讯号开启。
通过上述方式，存储器阵列302中无法被成功编程的存储器单元306(错误位)将因为选择器314被设定成非致能状态而无法被存取。因此，可避免错误位对存储装置的不利影响。此外，一旦选择器314被设定成非致能状态，选择器314相当于断路，故可有效解决漏电流的问题。
在一实施例中，可在存储器的制造过程中执行如图4的流程，以预先将存储器阵列中的错误位设定成非致能状态。又一实施例中，控制电路304可周期地或响应触发事件而执行如图4的流程。
为帮助理解，以下将配合图5及图6A-6C描述一例示且非限定实施例的更多细节。
图5绘示依照本发明一实施例的存储器系统300的操作方法的流程图。图6A-6C绘示依照本发明一实施例的存储器系统300的操作波形图。在此例子中，存储器装置306是以图3B所示的电路结构来实现，其中晶体管M1例如是一浮动栅晶体管，存储器单元312是一电阻式存储器的存储元件。
如图5所示，在步骤502，作为选择器314的浮动栅晶体管在正常条件下制造，使各选择器314初始地操作在致能状态。在此情况下，各选择器314的可调式电性参数(阈值电压)被设定在第一电平，例如约0.6伏特。
在步骤504，控制电路304对存储器单元312执行编程操作。编程操作例如包括将存储器单元312编程至「设定(SET)」状态的操作、及/或将存储器单元312编程至「重置(RESET)」状态的操作。
请参考图3B和图6A，若编程操作是属于SET状态的编程，在第一期间T1，控制电路304将位线308的电压Vg设定在高于第一电平的电平，例如1.2伏特，并将偏压源316的电压Vs设定在1.5伏特或更高。在此偏压条件下，选择器314被开启，且存储器单元312被编程至SET状态。
请参考图3B和图6B，若编程操作是属于RESET状态的编程，在第一期间T1，控制电路304将电压Vg设定在高于第一电平Vth1′的电平，例如1.2伏特，并将位线310电压Vb设定在1.5伏特或更高。在此偏压条件下，选择器314被开启，且存储器单元312被编程至RESET状态。
在步骤506，控制电路304对存储器单元312执行编程后读取。接着在步骤508，控制电路304针对各别的存储器单元312判断是否成功通过编程操作。
请再次参考图3B和图6A，若在步骤504所执行的编程操作是属于SET状态的编程，在第二期间T2，控制电路304将电压Vg设定在高于第一电平Vth1′电平，例如1.2伏特，并将电压Vb设定在低电平，例如0.1、0.3或0.5伏特。在此偏压条件下，选择器314被开启，且存储器单元312被读取。控制电路304可根据感测电流的大小判断存储器单元312是否处于对应SET状态的低电阻值，例如30K欧姆。举例来说，一旦控制电路304侦测到感测电流的大小约为20～50微安(μA)，则判断存储器单元312成功被编程至SET状态。反之，则判断存储器单元312未通过编程操作。
请再次参考图3B和图6B，若在步骤504所执行的编程操作是属于RESET状态的编程，在第二期间T2，控制电路304将电压Vg设定在高于第一电平Vth1′的电平，例如1.2伏特、并将电压Vb设定在低电平，例如0.1、0.3或0.5伏特。在此偏压条件下，选择器314被开启，且存储器单元312被读取。控制电路304可根据感测电流的大小判断存储器单元312是否处于对应RESET状态的高电阻值，例如100K欧姆。举例来说，一旦控制电路304侦测到感测电流的大小约为1～5微安，则判断存储器单元312成功被编程至RESET状态。反之，则判断存储器单元312未通过编程操作。
在步骤510，在判断出存储器单元312通过编程操作之后，控制电路304将维持选择器314的阈值电压在第一电平Vth1′。也就是说，当存储器单元312被视为健康位，耦接该存储器单元312的选择器314将被设定在致能状态。
在步骤512，在判断出存储器单元312未通过编程操作之后，控制电路304将选择器314的阈值电压切换至第二电平。也就是说，当存储器单元312被视为错误位，耦接该存储器单元312的选择器314将被设定在非致能状态。
在一实施例中，控制电路304可在晶体管M1的第二端(源极端)执行热载子注入操作，使选择器314的阈值电压提升至第二电平，例如1.8伏特。
请参考图6C，选择器314在进入非致能状态后，其阈值电压将被设定在高于字线电压Vg的一第二电平Vth2′。故即便电压Vg在第三期间T3(编程操作期间)和第四期间T4(读取操作期间)为致能(例如1.2伏特)，晶体管M1皆维持关闭，使得控制电路304只会侦测到非常低的感测电流，约数纳安(nA)至皮安(pA)。
图7绘示依照本发明一实施例的存储器单元312的数据状态的示意图。
承前所述，控制电路304可根据感测电流判断存储器单元312的数据状态。在此例中，存储器单元312操作上具有两个可能的数据状态S1和S2，各用以呈现一特定的数据值(例如0或1)。一旦耦接此存储器单元312的选择器314关闭，控制电路304以正常电性条件读取此存储器单元312将只会侦测到极微弱(相较于对应数据状态的感测电流)的感测电流，进而辨识出一非致能状态S0。此一非致能状态S0并不会被视为用以表示一特定数据值的数据状态。换言之，当一存储器单元312被选取，耦接此存储器单元312的选择器314可通过改变其可调式电性参数，以引入一无关存储数据的非致能状态S0。在非致能状态S0下，存储器单元312将无法以正常的电性条件作存取。
需注意的是，虽然图7中存储器单元312仅具有两个数据状态S1和S2，但本发明并不以此为限。在一些实施例中，存储器单元312可包括多于两个的数据状态，例如四个可能的数据状态。
综上所述，本发明提出之存储器装置包括存储器单元以及选择器。选择器具有可被设定成不同电平的可调式电性参数。当选择器的可调式电性参数被设定在第一电平，选择器操作在一致能状态。在此情况下，当存储器单元被选取，选择器将开启，使得存储器单元可被编程或读取。另一方面，当选择器的可调式电性参数被设定在第二电平，选择器将操作在一非致能状态。在此情况下，当存储器单元被选取，选择器将维持关闭，使得存储器单元无法被存取。利用上述特性，控制电路可先从存储器阵列中辨识出无法成功编程的存储器单元，再将耦接这些无法成功编程的存储器单元的选择器设定成非致能状态，以避免错误位对存储装置的不利影响。此外，一旦选择器被处于非致能状态，存储器装置将操作在极低漏电流的条件，故可有效避免潜通道电流(sneak path current)的影响，并改善功率消耗。
虽然本发明已以实施例公开如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明之精神和范围内，当可作各种修改与添加。因此，本发明的保护范围当视随附权利要求书所界定的为准。

Claims (10)

1.一种存储器装置，其特征在于，包括：
一存储器单元，用以存储一数据；以及
一选择器，耦接该存储器单元，该选择器具有可被设定成不同电平的一可调式电性参数，其中，该选择器包括一晶体管，该可调式电性参数是该晶体管的一阈值电压；
其中当该选择器的该可调式电性参数被设定成一第一电平，该选择器响应致能的一操作讯号而开启，以允许该存储器单元中的该数据被存取；当该选择器的该可调式电性参数被设定成一第二电平，该选择器在接收致能的该操作讯号时维持关闭，以禁止该存储器单元中的该数据被存取。
2.根据权利要求1所述的存储器装置，其特征在于，该晶体管具有耦接一字线的一控制端、耦接该存储器单元一第一端、以及耦接一偏压源的一第二端，该字线用以传递该操作讯号；
其中当该晶体管的该阈值电压被设定成该第二电平，该晶体管被关闭，且不被该操作讯号开启；
当该晶体管的该阈值电压被设定成该第一电平，该晶体管响应致能的该操作讯号而开启，并响应非致能的该操作讯号而关闭，该第二电平是高于该第一电平。
3.根据权利要求2所述的存储器装置，其特征在于，该晶体管被执行一热载子注入或弗勒-诺登穿透操作，使得该晶体管的该阈值电压从该第一电平调整至该第二电平。
4.根据权利要求1所述的存储器装置，其特征在于，当该存储器单元未通过一编程操作，该选择器的该可调式电性参数被设定在该第二电平。
5.一种存储器系统，其特征在于，包括：
一存储器阵列，包括多个存储器装置，各该存储器装置包括：
一存储器单元；以及
一选择器，耦接至该存储器单元，该选择器具有可被设定成不同电平的一可调式电性参数，其中，该选择器包括一晶体管，该可调式电性参数是该晶体管的一阈值电压；以及
一控制电路，耦接该存储器阵列，用以存取这些存储器单元，并设定这些选择器的这些可调式电性参数；
其中当这些选择器中的一特定选择器的该可调式电性参数被设定在一第一电平，该特定选择器响应致能的一操作讯号而开启，以允许这些存储器单元中耦接该特定选择器的一特定存储器单元的数据被存取；当该特定选择器的该可调式电性参数被设定在一第二电平，该特定选择器在接收致能的该操作讯号时维持关闭，以禁止该特定存储器单元中的该数据被存取。
6.根据权利要求5所述的存储器系统，其特征在于，该特定选择器包括一晶体管，该可调式电性参数是该晶体管的一阈值电压，该晶体管具有耦接一字线的一控制端、耦接该特定存储器单元一第一端、以及耦接一偏压源的一第二端，该字线用以传递该操作讯号；
其中当该晶体管的该阈值电压被设定成该第二电平，该晶体管被关闭，且不被该操作讯号开启；
当该晶体管的该阈值电压被设定成该第一电平，该晶体管响应致能的该操作讯号而开启，并响应非致能的该操作讯号而关闭，该第二电平是高于该第一电平。
7.根据权利要求6所述的存储器系统，其特征在于，该控制电路更用以对该晶体管执行一热载子注入或一弗勒-诺登穿透操作，以将该晶体管的该阈值电压从该第一电平调整至该第二电平。
8.根据权利要求5所述的存储器系统，其特征在于，该控制电路更用以：
读取这些存储器单元，以判断这些存储器单元是否通过一编程操作；以及
针对这些存储器单元中未通过该编程操作的一第一存储器单元，将这些选择器中耦接该第一存储器单元的一第一选择器的该可调式电性参数设定在该第二电平。
9.根据权利要求8所述的存储器系统，其特征在于，该控制电路更用以：
针对这些存储器单元中通过该编程操作的一第二存储器单元，将这些选择器中耦接该第二存储器单元的一第二选择器的该可调式电性参数设定在该第一电平。
10.一种存储器系统的操作方法，其特征在于，该存储器系统包括一存储器阵列，该存储器阵列包括多个存储器装置，各该存储器装置包括一存储器单元以及一选择器，该选择器耦接该存储器单元，并具有可被设定成不同电平的一可调式电性参数，其中，该选择器包括一晶体管，该可调式电性参数是该晶体管的一阈值电压，该操作方法包括：
读取这些存储器单元，以判断这些存储器单元是否通过一编程操作；
当判断出这些存储器单元中的一特定存储器单元通过该编程操作，将这些选择器中耦接该特定存储器单元的一特定选择器的该可调式电性参数设定在一第一电平，以控制该特定选择器在接收致能的一操作讯号时被开启，以允许该特定存储器单元中的一数据被存取；以及
当判断出该特定存储器单元未通过该编程操作，将该特定选择器的该可调式电性参数设定在一第二电平，以控制该特定选择器在接收致能的该操作讯号时维持关闭，以禁止该特定存储器单元中的该数据被存取。
CN201710243291.0A 2017-04-13 2017-04-13 存储器装置、系统及其操作方法 Active CN108733305B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710243291.0A CN108733305B (zh) 2017-04-13 2017-04-13 存储器装置、系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710243291.0A CN108733305B (zh) 2017-04-13 2017-04-13 存储器装置、系统及其操作方法

Publications (2)

Publication Number Publication Date
CN108733305A CN108733305A (zh) 2018-11-02
CN108733305B true CN108733305B (zh) 2021-09-03

Family

ID=63923762

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710243291.0A Active CN108733305B (zh) 2017-04-13 2017-04-13 存储器装置、系统及其操作方法

Country Status (1)

Country Link
CN (1) CN108733305B (zh)

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572462A (en) * 1995-08-02 1996-11-05 Aplus Integrated Circuits, Inc. Multistate prom and decompressor
US5974500A (en) * 1997-11-14 1999-10-26 Atmel Corporation Memory device having programmable access protection and method of operating the same
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
JP5065594B2 (ja) * 2005-12-23 2012-11-07 株式会社東芝 半導体記憶装置
US7706185B2 (en) * 2007-04-09 2010-04-27 Macronix International Co., Ltd. Reading circuitry in memory
EP2274746A1 (en) * 2008-04-29 2011-01-19 SanDisk IL Ltd. Non-volatile multilevel memory with adaptive setting of reference voltage levels for program, verify and read
KR101081311B1 (ko) * 2009-12-07 2011-11-08 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
CN102737726A (zh) * 2011-04-13 2012-10-17 旺宏电子股份有限公司 存储阵列局部位线缺陷的检测方法
CN103106920B (zh) * 2011-11-15 2016-01-20 旺宏电子股份有限公司 存储器存取方法及应用该方法的闪存
US9047945B2 (en) * 2012-10-15 2015-06-02 Marvell World Trade Ltd. Systems and methods for reading resistive random access memory (RRAM) cells
CN104616692B (zh) * 2013-11-05 2018-06-08 旺宏电子股份有限公司 存储器的集成电路及其操作方法
CN105825887B (zh) * 2015-01-04 2019-06-14 旺宏电子股份有限公司 存储器阵列及其操作方法

Also Published As

Publication number Publication date
CN108733305A (zh) 2018-11-02

Similar Documents

Publication Publication Date Title
US8031516B2 (en) Writing memory cells exhibiting threshold switch behavior
US8509003B2 (en) Read architecture for MRAM
US7352618B2 (en) Multi-level cell memory device and associated read method
US8498164B1 (en) Variable impedance memory device biasing circuits and methods
US20080158935A1 (en) Resistance changing memory cell architecture
US10031792B2 (en) Flash memory
JP2008071473A (ja) 相変化メモリの読み出し障害検知センサ
CN110415744B (zh) 基于铁电晶体管的非易失存储器
TW201011753A (en) Memory and reading method thereof
KR20070084240A (ko) 비휘발성 메모리 장치 및 이의 리프레싱 방법
US7257012B2 (en) Nonvolatile semiconductor memory device using irreversible storage elements
US20220076748A1 (en) Preventing parasitic current during program operations in memory
US20170206981A1 (en) Feedback validation of arbitrary non-volatile memory data
US20080175035A1 (en) Non-volatile resistance changing for advanced memory applications
US20040008539A1 (en) Non-volatile latch circuit
EP0459246A2 (en) EPROM register
US7830708B1 (en) Compensating for variations in memory cell programmed state distributions
US9165648B1 (en) Resistive memory devices, circuits and methods having read current limiting
CN108733305B (zh) 存储器装置、系统及其操作方法
US10553644B2 (en) Test circuit block, variable resistance memory device including the same, and method of forming the variable resistance memory device
US9343147B2 (en) Resistive random access memory (ReRAM) and conductive bridging random access memory (CBRAM) cross coupled fuse and read method and system
TWI622997B (zh) 記憶體裝置、系統及其操作方法
US11177010B1 (en) Bitcell for data redundancy
US10074424B1 (en) Memory device, system and operating method thereof
US20060279988A1 (en) System and method for matching resistance in a non-volatile memory

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant