KR101081311B1 - 불휘발성 메모리 장치 및 그 동작 방법 - Google Patents

불휘발성 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR101081311B1
KR101081311B1 KR1020090120366A KR20090120366A KR101081311B1 KR 101081311 B1 KR101081311 B1 KR 101081311B1 KR 1020090120366 A KR1020090120366 A KR 1020090120366A KR 20090120366 A KR20090120366 A KR 20090120366A KR 101081311 B1 KR101081311 B1 KR 101081311B1
Authority
KR
South Korea
Prior art keywords
memory cell
voltage
transistor
latch
bit line
Prior art date
Application number
KR1020090120366A
Other languages
English (en)
Other versions
KR20110063970A (ko
Inventor
이주엽
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090120366A priority Critical patent/KR101081311B1/ko
Priority to US12/780,192 priority patent/US8270221B2/en
Publication of KR20110063970A publication Critical patent/KR20110063970A/ko
Application granted granted Critical
Publication of KR101081311B1 publication Critical patent/KR101081311B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

비트 라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 스트링과, 상기 메모리 셀들 중에서 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장하기 위한 제1 래치와, 제1 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장하기 위한 제2 래치를 포함하는 래치부와, 상기 비트 라인과 상기 래치부를 전기적으로 연결시키기 위한 비트 라인 연결부와, 상기 제1 및 제2 래치 사이에 전기적으로 연결되어 상기 제1 래치에 저장된 상기 결과값과 제1 리셋 신호에 따라 상기 제1 메모리 셀의 독출 동작을 실시하는 동안에 상기 제2 래치를 리셋시키기 위한 제1 리셋부를 포함하는 불휘발성 메모리 장치 및 그 동작 방법이 개시된다.
독출 오류, 문턱 전압, 채널

Description

불휘발성 메모리 장치 및 그 동작 방법{Nonvolatile memory device and method of operating the same}
본 발명은 불휘발성 메모리 장치 및 그 동작 방법에 관한 것으로, 특히 독출 오류를 개선할 수 있는 불휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 장치는 대용량화를 위해 고집적화되고 있다. 낸드 플래시 메모리 소자는 불휘발성 메모리 장치 중 고집적화에 유리하여 그 수요가 증가하고 있다. 낸드 플래시 메모리 소자는 다수의 메모리 셀들이 직렬로 연결되어 하나의 스트링을 구성하므로 고집적화에 유리하다.
도 1은 낸드 플래시 메모리 소자의 스트링을 나타내는 단면도이다.
도 1을 참조하면, 낸드 플래시 메모리 소자의 스트링은 소스 셀렉트 트랜지스터(미도시)와 드레인 셀렉트 트랜지스터(미도시) 사이에 직렬로 연결된 다수의 메모리 셀(MC0 내지 MC31)을 포함한다.
메모리 셀(MC0 내지 MC31)들 각각은 반도체 기판(11)의 상부에 게이트 절연 막(15), 플로팅 게이트(17), 유전체막(19), 및 컨트롤 게이트(21)를 순차적으로 적층하여 형성한 적층형 게이트를 포함한다. 또한 다수의 메모리 셀(MC0 내지 MC31)들 각각은 게이트들 양측의 반도체 기판(11)에 불순물 이온을 주입하여 형성한 접합 영역(13)을 포함한다.
상술한 낸드 플래시 메모리 소자는 파울러-노드하임 터널링(Fowler-Nordheim tunneling) 방식에 의해 플로팅 게이트(17)에 전자가 주입되거나 플로팅 게이트(17)로부터 전자가 방출되어 문턱 전압이 제어됨으로써 프로그램되거나 소거된다.
최근 소자의 저장용량을 증가시키기 위해 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC : Multi Level Cell)이 사용된다. 이러한 멀티 레벨 셀은 두 개 이상의 데이터 저장 상태를 가지며, 각각의 데이터 저장 상태는 각각 다른 문턱 전압 분포에 대응한다.
메모리 셀(MC0 내지 MC31)들 각각은 프로그램 동작에 의하여 프로그램될 데이터에 따라 미리 설정된 검증 레벨 이상의 문턱 전압으로 프로그램된다. 검증 레벨은 프로그램하고자 하는 데이터에 따라 다르며 독출 마진을 고려하여 독출 동작시 인가되는 리드 전압보다 낮게 설정된다. 특정 셀의 프로그램이 완료된 후 특정 셀의 프로그램 문턱 전압은 후속에서 실시되는 인접한 셀의 프로그램 동작의 영향으로 상승할 수 있다.
한편, 메모리 셀(MC0 내지 MC31)들 중 선택된 메모리 셀에 저장된 데이터를 독출하기 위해 선택된 메모리 셀에 리드 전압을 인가하고, 나머지 비선택된 메모리 셀들 각각에 채널 형성을 위한 소정 레벨의 리드 패스 전압을 인가한다. 그런데, 선택된 메모리 셀에 이웃한 메모리 셀의 프로그램 문턱 전압이 과도하게 상승된 경우, 선택된 메모리 셀의 독출 동작에 오류가 발생할 수 있다.
구체적으로 설명하면, 선택된 메모리 셀(예를 들어, MC1)이 정상적으로 프로그램된 상태이고, 선택된 메모리 셀(MC1)에 인접한 메모리 셀(MC0 및 MC2 중 적어도 어느 하나)의 프로그램 문턱 전압이 선택된 메모리 셀(MC1)보다 높으며, 과도하게 상승된 상태라고 가정한다. 이 때, 독출 동작을 위해 선택된 메모리 셀(MC1)에 리드 전압을 인가하고 나머지 비선택된 메모리 셀들(MC0, MC2 내지 MC31) 각각에 소정의 리드 패스 전압을 인가한다. 독출 동작은 리드 패스 전압 및 리드 전압 인가시 스트링에 전류 경로가 형성되는지 유무에 따른 선택된 메모리 셀(MC1)의 온/오프 상태를 판별함으로써 실시한다. 이에 따라 올바른 독출 동작을 위해서 비선택된 메모리 셀들(MC0, MC2 내지 MC31) 각각의 게이트 패턴들과 오버랩된 반도체 기판(11)(즉, 접합 영역(13)들 사이의 반도체 기판(11))에는 리드 패스 전압에 의해 채널이 형성되어야 한다. 그런데, 선택된 메모리 셀(MC1)에 인접한 메모리 셀(MC0 및 MC2 중 적어도 어느 하나)의 프로그램 문턱 전압이 선택된 메모리 셀(MC1)의 프로그램 문턱 전압보다 높으며 과도하게 상승된 상태라면, 선택된 메모리 셀(MC1)에 인접한 메모리 셀(MC0 및 MC2 중 적어도 어느 하나)에서는 리드 패스 전압에 의해 채널이 형성되지 않을 수 있다. 그 결과, 선택된 메모리 셀(MC1)의 독출 동작시 선택된 메모리 셀(MC1)에 인가되는 리드 전압의 레벨과 무관하게 선택된 메모리 셀(MC1)이 오프 상태로 인식되어 선택된 메모리 셀(MCn)의 프로그램 상 태가 올바르게 독출되지 않는 현상이 발생한다. 이러한 현상은 소자의 고집적화로 메모리 셀들 간 간격이 좁아짐에 따라 더욱 심화된다.
본 발명은 메모리 셀의 독출 오류를 개선할 수 있는 불휘발성 메모리 장치 및 그 동작 방법을 제공한다.
본 발명에 따른 불휘발성 메모리 장치는 비트 라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 스트링과, 상기 메모리 셀들 중에서 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장하기 위한 제1 래치와, 제1 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장하기 위한 제2 래치를 포함하는 래치부와, 상기 비트 라인과 상기 래치부를 전기적으로 연결시키기 위한 비트 라인 연결부와, 상기 제1 및 제2 래치 사이에 전기적으로 연결되어 상기 제1 래치에 저장된 상기 결과값과 제1 리셋 신호에 따라 상기 제1 메모리 셀의 독출 동작을 실시하는 동안에 상기 제2 래치를 리셋시키기 위한 제1 리셋부를 포함한다.
상기 제1 리셋부는 상기 제1 래치에 저장된 상기 결과값과 상기 제1 리셋 신호를 앤드(AND) 연산한 데이터를 출력하는 앤드 게이트와, 상기 앤드 게이트로부터 출력된 신호에 응답하여 접지 전압 입력단과 상기 제2 래치를 연결하는 제1 리셋 트랜지스터를 포함한다.
상기 래치부는 상기 비트 라인의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제1 래치 제어 신호에 응답하여 상기 제2 래치 및 상기 제1 트랜지스터를 연결하는 제2 트랜지스터와, 제2 래치 제어 신호에 응답하여 상기 제1 래치 및 상기 제1 트랜지스터를 연결하는 제3 트랜지스터를 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 상기 제2 래치에 연결되며, 제2 리셋 제어 신호에 응답하여 상기 제2 래치를 리셋시키는 제2 리셋부를 더 포함한다.
본 발명에 따른 불휘발성 메모리 장치는 상기 제1 래치에 연결되며, 제3 리셋 제어 신호에 응답하여 상기 제1 래치를 리셋시키는 제3 리셋부를 더 포함한다.
상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀이 아닌 경우, 상기 제2 메모리 셀은 상기 다수의 메모리 셀들 중 소스 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀 일 수 있다.
상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀인 경우, 상기 제2 메모리 셀은 상기 다수의 메모리 셀들 중 상기 드레인 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀일 수 있다.
본 발명에 따른 불휘발성 메모리 장치의 동작 방법은 제1 측면에서 프로그램 동작과 다수의 검증 전압들을 이용한 검증 동작이 실시된 다수의 메모리 셀들이 직렬로 연결된 스트링이 제공되는 단계와, 상기 메모리 셀들 중에서 독출 동작 시 선 택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압을, 상기 검증 전압들 중 가장 높은 레벨의 검증 전압보다 높고 제1 리드 패스 전압보다 낮은 기준 전압과 비교하는 단계와, 상기 제2 메모리 셀의 문턱 전압이 상기 기준 전압보다 높으면, 상기 제1 메모리 셀에 리드 전압을 인가하고, 상기 제2 메모리 셀에 상기 제1 리드 패스 전압보다 높은 제2 리드 패스 전압을 인가하고, 나머지 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀의 독출 동작을 실시하는 단계를 포함한다.
상기에서 상기 제2 메모리 셀의 문턱 전압이 상기 기준 전압보다 낮으면, 상기 제1 메모리 셀에 리드 전압을 인가하고, 상기 제2 메모리 셀을 포함한 나머지 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀의 독출 동작을 실시하는 단계를 포함한다.
상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀이 아닌 경우, 상기 제2 메모리 셀은 상기 다수의 메모리 셀들 중 소스 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀일 수 있다.
상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀인 경우, 상기 제2 메모리 셀은 상기 다수의 메모리 셀들 중 상기 드레인 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀일 수 있다.
본 발명에 따른 불휘발성 메모리 장치의 동작 방법은 제2 측면에서 비트 라 인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 스트링이 제공되는 단계와, 상기 메모리 셀들에 데이터를 저장하기 위하여 프로그램 동작 및 다수의 검증 전압들을 이용한 검증 동작을 실시하는 단계와, 상기 메모리 셀들 중에서 독출 동작을 위해 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱전압을, 상기 검증 전압들 중 가장 높은 레벨의 검증 전압보다 높고, 상기 독출 동작시 비선택 메모리 셀에 인가되는 제1 리드 패스 전압보다 낮은 기준 전압과 비교하는 단계와, 상기 제1 메모리 셀에 리드 전압을 인가하고, 비선택 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀에 저장된 데이터를 독출하기 위한 제1 독출 동작을 실시하는 단계와, 상기 제2 메모리 셀의 문턱 전압이 상기 기준 전압보다 높으면, 상기 제1 독출 동작에 의해 독출된 상기 데이터를 리셋시키는 단계와, 상기 제1 독출 동작에 의해 독출된 데이터가 리셋 된 경우, 상기 제1 메모리 셀에 상기 리드 전압을 인가하고, 상기 제2 메모리 셀에 상기 제1 리드 패스 전압보다 높은 제2 리드 패스 전압을 인가하고, 나머지 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀에 저장된 데이터를 독출하기 위한 제2 독출 동작을 실시하는 단계를 포함한다.
상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계는 상기 비트 라인을 디스차지시키는 단계와, 프리차지된 감지노드를 상기 비트 라인에 전기적으로 연결시켜서 상기 비트 라인을 프리차지시키기 위하여 상기 비트 라인과 상기 감지 노드 사이에 전기적으로 연결된 트랜지스터에 제1 전압을 인가하여 상기 트랜지스터를 턴-온시키는 단계와, 상기 트랜지스터를 턴-오프시키는 단계와, 상기 제1 전압보다 낮은 제2 전압을 상기 트랜지스터에 인가하여 상기 감지노드의 전위 레벨 변화를 감지하는 단계를 포함한다.
상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계에서 상기 감지노드의 전위 레벨 변화를 감지한 데이터는 상기 감지 노드에 전기적으로 연결된 제1 래치에 저장된다.
상기 제1 독출 동작을 실시하는 단계는 상기 비트 라인을 디스차지시키는 단계와, 프리차지된 감지노드를 상기 비트 라인에 전기적으로 연결시켜서 상기 비트 라인을 제1 프리차지시키기 위하여 상기 비트 라인과 상기 감지 노드 사이에 전기적으로 연결된 트랜지스터에 제1 전압을 인가하여 상기 트랜지스터를 턴-온시키는 단계와, 상기 트랜지스터를 턴-오프시키는 단계와, 상기 제1 전압보다 낮은 제2 전압을 상기 트랜지스터에 인가하여 상기 감지노드의 전위 레벨 변화를 감지하는 단계를 포함한다.
상기 제1 독출 동작 중 상기 감지노드의 전위 레벨 변화를 감지하는 단계는 상기 감지노드의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제1 래치 제어 신호에 응답하여 상기 제1 트랜지스터에 연결되는 제2 트랜지스터를 이용하여 실시한다.
상기 제1 독출 동작 중 상기 감지노드의 전위 레벨 변화를 감지한 데이터는 상기 감지 노드에 전기적으로 연결된 제2 래치에 저장된다.
상기 감지 노드와 상기 제2 래치는 상기 감지 노드의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제1 래치 제어 신호에 응답하여 상기 제2 래치 및 상기 제1 트랜지스터를 연결하는 제2 트랜지스터를 통해 전기적으로 연결된다.
상기 감지 노드와 상기 제1 래치는 상기 감지 노드의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제2 래치 제어 신호에 응답하여 상기 제1 래치 및 상기 제1 트랜지스터를 연결하는 제3 트랜지스터를 통해 전기적으로 연결된다.
상기 제1 독출 동작에 의해 독출된 상기 데이터를 리셋시키는 단계는 상기 제2 메모리 셀의 문턱전압을 상기 기준 전압과 비교한 데이터와 제1 리셋 제어 신호를 앤드(AND) 연산하여 출력된 신호에 응답하는 제1 리셋 트랜지스터를 이용하여 실시한다.
상기 프로그램 동작 및 상기 검증 동작을 실시하는 단계 이후, 상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계 이전에, 제2 리셋 제어 신호에 응답하여 상기 제2 래치를 리셋시키는 제2 리셋 트랜지스터를 이용하여 상기 제2 래치를 리셋시키는 단계를 더 포함한다.
상기 프로그램 동작 및 상기 검증 동작을 실시하는 단계 이후, 상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계 이전에, 제3 리셋 제어 신호에 응답하여 상기 제1 래치를 리셋시키는 제3 리셋 트랜지스터를 이용하여 상기 제1 래치를 리셋시키는 단계를 더 포함한다.
상기 제2 독출 동작을 실시하는 단계는 상기 트랜지스터를 턴-오프시키는 단계와, 상기 제2 전압보다 낮은 제3 전압을 상기 트랜지스터에 인가하여 상기 감지 노드의 전위 레벨 변화를 감지하는 단계를 포함한다.
상기 제2 독출 동작을 실시하는 단계는 상기 트랜지스터를 턴-오프시키고, 상기 감지 노드를 프리차지시키는 단계와, 상기 감지노드를 상기 비트 라인에 전기적으로 연결시켜서 상기 비트 라인을 제2 프리차지시키기 위하여 상기 트랜지스터에 상기 제1 전압을 인가하여 상기 트랜지스터를 턴-온시키는 단계와, 상기 트랜지스터를 턴-오프시키는 단계와, 상기 제1 전압보다 낮은 제2 전압을 상기 트랜지스터에 인가하여 상기 감지노드의 전위 레벨 변화를 감지하는 단계를 포함한다. 이 때, 상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터는 상기 제2 독출 동작을 실시하는 단계에서 상기 감지 노드를 프리차지시키는 동안 턴-오프될 수 있다.
본 발명에서는 독출을 위해 선택된 제1 메모리 셀에 이웃한 제2 메모리 셀의 문턱 전압이 과도하게 상승하여 제1 메모리 셀의 독출 동작시 제2 메모리 셀에 제1 리드 패스 전압을 인가하면 채널을 형성할 수 없을 정도인지 유무를 특정 레벨의 기준 전압을 이용하여 판단할 수 있다.
그리고 본 발명은 제2 메모리 셀의 문턱 전압이 기준 전압이상으로 과도하게 상승된 상태라면, 제2 메모리 셀에 인가되는 리드 패스 전압을 제1 리드 패스 전압 에서 제2 리드 패스 전압으로 상향시킨 후 제1 메모리 셀의 문턱 전압을 독출한다. 이에 따라 본 발명에서는 제1 메모리 셀의 독출 동작시 제2 메모리 셀의 게이트에 인가되는 전압과 제2 메모리 셀의 문턱 전압간 차이를 증가시킬 수 있다. 그 결과 본 발명은 제2 메모리 셀의 문턱 전압이 과도하게 상승된 상태이더라도 제2 메모리 셀의 게이트에 채널이 충분히 오버랩될 수 있도록 함으로써 제1 메모리 셀의 독출 동작 오류를 개선할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2 내지 도 4는 본 발명에 따른 불휘발성 메모리 장치를 설명하기 위한 도면들이다. 보다 구체적으로 설명하면, 도 2는 본 발명에 따른 불휘발성 메모리 장치를 나타내는 블록도이다. 그리고 도 3은 본 발명에 따른 불휘발성 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이고, 도 4는 본 발명에 따른 불휘발성 메모리 장치의 스트링을 나타내는 단면도이다.
본 발명에 따른 불휘발성 메모리 장치는 도 2에 도시된 바와 같이 메모리 셀 어레이(110), 페이지 버퍼부(120), 전압 제공부(130), 및 제어부(140)를 포함한다.
메모리 셀 어레이(110)는 도 3에 도시된 바와 같이 공통 소스 라인(CSL)과 각 비트 라인(BLe, BLo) 사이에 연결된 다수의 스트링(ST)을 포함한다. 하나의 스트링(ST)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 다수의 메모리 셀(MC0 내지 MC31)을 포함한다.
드레인 셀렉트 트랜지스터(DST)는 스트링(ST)과 비트 라인(예를 들어, BLe)을 접속시키고, 소스 셀렉트 트랜지스터(SST)는 스트링(ST)과 공통 소스 라인(CSL)을 접속시킨다. 상술한 드레인 셀렉트 트랜지스터(DST)들은 드레인 셀렉트 라인(DSL)에 연결되고, 소스 셀렉트 트랜지스터(SST)들은 소스 셀렉트 라인(SSL)에 연결된다. 또한, 메모리 셀(MC0 내지 MC31)들은 도 3에 도시된 바와 같이 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 나란하게 배열된 다수의 워드 라인(WL1 내지 WL31)들에 연결된다.
한편, 스트링에 포함된 메모리 셀(MC0 내지 MC31)들 각각은 도 4에 도시된 바와 같이 반도체 기판(101)의 상부에 게이트 절연막(105), 플로팅 게이트(107), 유전체막(109), 및 컨트롤 게이트(111)를 순차적으로 적층하여 형성한 적층형 게이트를 포함한다. 또한, 메모리 셀(MC0 내지 MC31)들 각각은 게이트들 사이의 반도체 기판(101)에 불순물 이온을 주입하여 형성한 접합 영역(103)을 포함한다. 프로그램시 메모리 셀(MC0 내지 MC31) 각각의 플로팅 게이트(107)에 전자를 주입하여 문턱 전압을 제어함으로써 메모리 셀(MC0 내지 MC31)은 원하는 문턱 전압에 대응하는 데이터로 프로그램된다.
페이지 버퍼부(120)는 하나 이상의 비트 라인(BLe, BLo)에 연결되는 페이지 버퍼들을 포함한다. 각각의 페이지 버퍼는 하나 이상의 래치 회로를 포함하고, 프로그램을 위한 데이터를 래치하거나, 메모리 셀에 저장된 데이터를 독출하여 저장한다.
제어부(140)는 불휘발성 메모리 장치의 동작을 제어하는 제어신호들을 출력한다.
전압 제공부(130)는 도 2에 도시된 바와 같이 제어부(140)에서 입력되는 제어신호에 의해서 프로그램 전압(Vpgm), 제1 및 제2 리드 패스전압(Vpass1, Vpass2), 리드전압(Vread)을 포함한 동작 전압들을 생성한다.
도 5는 본 발명에 따른 불휘발성 메모리 장치의 페이지 버퍼를 나타내는 회로도이다.
페이지 버퍼는 도 5에 도시된 바와 같이 비트 라인 연결부(151), 감지노드 프리차지부(123), 래치부(153) 및 리셋부(127)를 포함한다.
비트 라인 연결부(151)는 도 4에서 상술한 스트링들 중 선택된 스트링에 연결된 비트 라인(예를 들어, BLe)을 래치부(153)에 전기적으로 연결시키기 위하여 비트 라인 연결부(151)는 비트 라인 선택부(121) 및 비트 라인 센싱부(122)를 포함할 수 있다.
비트 라인 선택부(121)는 비트 라인 선택 신호(BSLe, BSLo)에 응답하여 비트 라인(BLe, BLo)과 비트 라인 센싱부(123)를 접속시키기 위한 NMOS트랜지스터(N1, N2)를 포함한다.
또한 비트 라인 선택부(121)는 특정 레벨의 제어 신호(VIRPWR)를 인가하는 제어 신호 입력단과, 디스차지 신호(DISe, DISo)에 응답하여 비트 라인(BLe, BLo)과 제어 신호 입력단을 접속시키는 NMOS트랜지스터(N3, N4)를 포함한다. 이러한 비트 라인 선택부(121)는 제어 신호 입력단에 입력되는 제어 신호(VIRPWR)의 전압 레벨에 따라 선택된 비트 라인을 하이 레벨로 프리차지시키거나 로우레벨로 디스차지시키게 된다.
비트 라인 센싱부(122)는 비트 라인 센싱 신호(BSL)에 응답하여 선택된 비트 라인과 감지 노드(SO)를 접속시키는 비트 라인 센싱 트랜지스터(N5)를 포함한다. 비트 라인 센싱 신호(BSL)로는 제1 전압이 인가되거나, 제1 전압보다 낮은 제2 전압이 인가되거나, 제2 전압 이하의 제3 전압이 인가된다. 한편, 비트 라인 센싱부(122)가 생략되고, 비트 라인 선택부(121)와 감지노드(SO)가 직접 접속되는 경우에도 비트 라인 선택 신호(BSele 또는 BSelo)로서 제1 전압을 인가하거나, 제1 전압보다 낮은 제2 전압을 인가하거나, 제2 전압 이하의 제3 전압이 인가될 수 있다.
감지노드 프리차지부(123)는 감지 노드(SO)를 전원 전압입력단과 접속시켜 감지 노드(SO)를 하이 레벨로 프리차지시킨다. 이러한 감지노드 프리차지부(123)는 로우 레벨의 프리차지 신호(PRECHb)에 응답하여 감지노드(SO)와 전원 전압입력단을 접속시키는 PMOS트랜지스터(P)를 포함한다. 이러한 감지 노드(SO)는 비트 라인 연결부(151)를 통해 선택된 비트 라인에 연결되어 비트 라인의 전위 레벨 변화를 감지한다.
래치부(153)는 제1 래치(125), 제2 래치(126) 및 제1 내지 제3 트랜지스터(N7, N8, N9)를 포함한다.
제1 래치(125)는 스트링에 포함된 메모리 셀들 중 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장한다. 이를 위해, 제1 래치(125)는 제1 및 제2 인버터(IV1, IV2)를 포함하여, 제1 인버터(IV1)의 출력 단자와 제2 인버터(IV2)의 입력단자를 제1 래치 노드(QB)에 접속시키고, 제2 인버터(IV2)의 출력단자와 제1 인버터(IV1)의 입력 단자를 제2 래치 노드(QBb)에 접속시킨다. 이에 따라 제1 래치 노드(QB)에 하이 레벨의 데이터(즉, "1")가 인가된 경우에는 제2 인버터(IV2)에 의하여 해당 데이터가 반전되어 제2 래치 노드(QBb)에 로우 레벨 데이터(즉, "0")가 인가되고, 이는 다시 제2 인버터(IV2)에 의하여 반전되어 제1 래치 노드(QB)에 인가되었던 하이 레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다. 역으로, 제1 래치 노드(QB)에 로우 레벨의 데이터가 인가된 경우에는 제2 인버터(IV2)에 의하여 해당 데이터가 반전되어 제2 래치 노드(QAb)에 하이 레벨 데이터가 인가되고, 이는 다시 제2 인버터(IV2)에 의하여 반전되어 제1 래치 노드(QB)에 인가되었던 로우 레벨 데이터가 그대로 유지되는 데이터 저장 효과가 나타난다.
제2 래치(126)는 선택된 제1 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장한다. 이를 위해, 제2 래치(126)는 제3 및 제4 인버터(IV3, IV4)로 구성되며, 제3 인버터(IV3)의 출력 단자와 제4 인버터(IV4)의 입력단자를 제3 래치 노드(QA)에 접속시키고, 제4 인버터(IV4)의 출력단자와 제3 인버터(IV3)의 입력 단자를 제4 래치 노드(QAb)에 접속시킨다. 제2 래치(126)는 제1 래치(125)와 동일한 원리로 데이터를 유지하여 저장한다.
제1 트랜지스터(N7)는 감지노드(SO)를 통해 감지된 비트 라인의 전위 레벨에 응답하여 접지 전압을 인가한다. 제2 트랜지스터(N8)는 제1 래치 제어신호(READ1) 에 응답하여 제2 래치(126) 및 제1 트랜지스터(N7)를 연결한다. 제3 트랜지스터(N9)는 제2 래치 제어 신호(READ2)에 응답하여 제1 래치(125) 및 제1 트랜지스터(N7)를 연결한다. 이에 따라 제1 및 제2 트랜지스터(N7, N8)가 모두 턴-온될 때, 제4 래치 노드(QAb)에 "0"의 데이터가 발생한다. 그리고, 제1 및 제3 센싱 트랜지스터(N7, N9)가 모두 턴-온될 때, 제2 래치 노드(QBb)에 "0"의 데이터가 발생한다.
리셋부(127)는 제1 내지 제3 리셋부(127a, 127b, 127c)를 포함한다.
제1 리셋부(127a)는 제1 래치(125)에 저장된 데이터에 따라 제2 래치(126)의 리셋을 제어한다. 이를 위하여, 제1 리셋부(127a)는 앤드 게이트(AND) 및 앤드 게이트(AND)의 출력단에 연결된 제1 리셋 트랜지스터(N10)를 포함한다. 여기서, 제1 리셋 트랜지스터(N10)는 제3 래치 노드(QA)와 접지 전원 사이에 연결된다. 이러한 제1 리셋 트랜지스터(N10)는 앤드 게이트(AND)의 출력단에 출력된 신호에 응답하여 제3 래치 노드(QA)에 접지 전원을 인가한다. 앤드 게이트(AND)의 출력단에 출력된 신호는 앤드 게이트(AND)의 입력단에 입력된 제1 리셋 제어 신호(RST1)와 제1 래치 노드(QB)의 데이터를 앤드 연산한 것이다.
예를 들어, 제1 래치(125)의 제1 래치 노드(QB)에 하이 레벨의 데이터가 발생하고, 제1 리셋부(127)에 하이 레벨의 제1 리셋 제어 신호(RST1)가 입력되면, 제3 래치 노드(QA)의 데이터는 리셋 된다.
제2 리셋부(127b)는 제2 리셋 제어 신호(RST2)에 응답하여 턴-온되는 제2 리셋 트랜지스터(N11)를 포함한다. 제2 리셋 트랜지스터(N11)는 접지 전원과 제2 래치(126)의 제3 래치 노드(QA) 사이에 연결된다. 이에 따라 제2 리셋 제어 신호(RST2)에 응답하여 제2 리셋 트랜지스터(N11)가 턴-온되면 제3 래치 노드(QA)의 데이터가 리셋 된다.
제3 리셋부(129)는 제3 리셋 제어 신호(RST3)에 응답하여 턴-온되는 제3 리셋 트랜지스터(N12)를 포함한다. 제3 리셋 트랜지스터(N12)는 접지 전원과 제1 래치(125)의 제1 래치 노드(QB) 사이에 연결된다. 이에 따라 제3 리셋 제어 신호(RST3)에 응답하여 제3 리셋 트랜지스터(N12)가 턴-온되면 제1 래치 노드(QB)의 데이터가 리셋 된다.
데이터 전송부(124)는 감지 노드(SO)와 제1 래치 노드(QA) 사이에 연결된 전송 트랜지스터(N6)를 포함한다. 전송 트랜지스터(N6)는 프로그램 동작시 프로그램 제어 신호(PGM)에 응답하여 턴-온 또는 턴-오프된다.
이하, 도 6을 참조하여, 본 발명에 따른 불휘발성 메모리 장치의 동작 방법에 대해 설명한다.
먼저, 스트링에 포함된 메모리 셀들에 대해 프로그램 동작과 검증동작을 실시한다(S1).
스트링에 포함된 메모리 셀들은 도 3에서 상술하였듯, 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에서 직렬로 연결된다. 이러한 메모리 셀들의 프로그램 동작은 일반적으로 소스 셀렉트 트랜지스터에 이웃한 메모리 셀로부터 드 레인 셀렉트 트랜지스터에 이웃한 메모리 셀까지 순차적으로 실시된다. 그리고, 먼저 프로그램된 메모리 셀은 후속 메모리 셀의 프로그램 동작의 영향으로 문턱 전압이 상승하는 간섭을 받을 수 있다. 이에 따라 나중에 프로그램된 메모리 셀에 비하여 먼저 프로그램된 메모리 셀에서 간섭의 정도가 심하다. 그 결과, 소스 셀렉트 트랜지스터에 가까울수록 먼저 프로그램되므로 간섭의 정도가 심하여 그의 문턱 전압이 기준 전압(Vm)보다 높아져 있을 확률이 높다.
검증 동작은 프로그램 동작시 메모리 셀에 프로그램 전압을 인가한 후, 다수의 검증 전압을 이용하여 메모리 셀이 타겟으로 하는 문턱 전압이상으로 프로그램되었는지 검증하는 동작이다. 이때 검증 전압은 프로그램하고자 하는 문턱 전압의 레벨에 따라 설정된 값으로서, 멀티 레벨 셀의 경우 다수의 검증 전압들을 이용하여 검증 동작을 실시한다.
상술한 프로그램 동작 및 검증 동작이 실시된 다수의 메모리 셀들이 제공된 이 후, 메모리 셀들 중 독출 동작시 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교한다(S3).
기준 전압(Vm)은 제1 메모리 셀에 리드 전압(Vread)을 인가하고, 제2 메모리 셀을 포함한 나머지 셀에 채널을 형성시키기 위한 제1 리드 패스 전압(Vpass1)을 인가하였을 때, 제2 메모리 셀에 채널이 형성될 수 있는지 여부를 판단하기 위한 전압이다.
상기에서 제1 리드 패스 전압(Vpass1)은 메모리 셀의 프로그램 동작 및 검증 동작 후, 메모리 셀의 문턱 전압이 후속 프로그램 동작의 영향으로 간섭을 받거나 BPD(Back Pattern Dependency) 등의 영향을 받을 것을 미리 고려하여 산출한 값이다. 이러한 제1 리드 패스 전압(Vpass1)을 제2 메모리 셀에 인가하여 제1 메모리 셀의 독출 동작을 실시하면, 제2 메모리 셀의 프로그램 동작 및 검증 동작 후 제2 메모리 셀의 문턱 전압이 미리 고려한 범위 내에서 상승하였을 경우 제2 메모리 셀에 채널이 형성될 수 있다. 그러나, 제2 메모리 셀의 프로그램 동작 및 검증 동작 후 제2 메모리 셀의 문턱 전압이 미리 고려한 범위보다 높게 상승하였을 경우 제1 메모리 셀의 독출 동작시 제2 메모리 셀에 제1 리드 패스 전압(Vpass1)을 인가하더라도 제2 메모리 셀에 채널이 형성될 수 없다.
상술한 바와 같이 제1 메모리 셀의 독출 동작시 제1 리드 패스 전압(Vpass1)에 의해 제2 메모리 셀에 채널이 형성될 수 있는지 여부를 판단하기 위한 기준 전압(Vm)은 검증 전압들 중 가장 높은 레벨의 검증 전압에 미리 산출한 마진을 더한 값보다 높고 제1 리드 패스 전압(Vpass1)보다 낮은 전압인 것이 바람직하다.
제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교하여, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm) 이하이면, 제2 메모리 셀의 문턱 전압이 예상 범위보다 높게 상승한 상태가 아니다. 따라서, 제1 메모리 셀의 독출 동작시 제2 메모리 셀에 제1 리드 패스 전압(Vpass1)을 인가하더라도 제2 메모리 셀에 채널이 오버랩될 수 있으므로 제1 메모리 셀에 리드 전압(Vread)을 인가하고, 제2 메모리 셀을 포함한 나머지 셀에 제1 리드 패스 전압(Vpass1)을 인가하여 제1 메모리 셀의 독출 동작을 실시한다(S5).
반면, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm)보다 높으면, 제2 메모리 셀의 문턱 전압이 예상 범위보다 높게 상승한 상태이다. 따라서, 제1 메모리 셀의 독출 동작시 제2 메모리 셀에 제1 리드 패스 전압(Vpass1)을 인가하는 경우 제2 메모리 셀에 채널이 오버랩되지 않을 수 있다. 이를 개선하기 위하여, 본 발명의 실시 예에서는 제2 메모리 셀의 문턱 전압이 기준 전압(Vm)보다 높으면, 제1 메모리 셀에 리드 전압(Vread)을 인가하고, 제2 메모리 셀에는 제1 리드 패스 전압(Vpass1)보다 높은 제2 리드 패스 전압(Vpass2)을 인가하고, 나머지 셀에 제1 리드 패스 전압(Vpass1)을 인가하여 제1 메모리 셀의 독출 동작을 실시한다(S7).
제2 리드 패스 전압(Vpass2)은 제1 리드 패스 전압(Vpass1)보다 높은 전압으로서, 제1 메모리 셀에 이웃한 제2 메모리 셀의 문턱 전압이 미리 고려한 범위를 벗어나 과도하게 상승된 상태이더라도 제2 메모리 셀의 게이트에 채널이 충분히 오버랩되도록 할 수 있다. 그 결과, 본 발명은 제1 메모리 셀의 독출 동작 오류를 개선할 수 있다. 한편, 제1 메모리 셀에 이웃한 두 개의 메모리 셀들의 문턱 전압이 기준 전압(Vm)보다 상승된 상태이더라도, 두 개의 메모리 셀들 중 어느 하나에 제2 리드 패스 전압(Vpass2)을 인가하여 제1 메모리 셀의 독출 동작을 실시하더라도 나머지 하나의 셀에 채널이 오버랩될 수 있도록 할 수 있다. 이와 같이 두 개의 메모리 셀들 모두에 제2 리드 패스 전압(Vpass2)을 인가하지 않고, 어느 하나의 셀에만 제2 리드 패스 전압(Vpass2)을 인가함으로써, 높아진 리드 패스 전압에 의해 메모리 셀에 가해지는 스트레스를 줄일 수 있다.
한편, 소스 셀렉트 트랜지스터 쪽에서 제1 메모리 셀에 이웃한 메모리 셀은 드레인 셀렉트 트랜지스터 쪽에서 제1 메모리 셀에 이웃한 메모리 셀보다 먼저 프 로그램되므로 간섭 현상에 의한 문턱 전압 상승폭이 더 높을 수 있다. 따라서, 제1 메모리 셀이 상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀이 아닌 경우, 상기 제2 메모리 셀로서 상기 다수의 메모리 셀들 중 소스 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀을 선택하는 것이 바람직하다.
그리고, 제1 메모리 셀이 소스 셀렉트 트랜지스터에 이웃한 메모리 셀인 경우, 제2 메모리 셀로서 드레인 셀렉트 트랜지스터 쪽에서 제1 메모리 셀에 이웃한 메모리 셀을 선택하는 것이 바람직하다.
도 7 내지 도 9은 본 발명에 따른 불휘발성 메모리 장치의 제1 내지 제3 실시 예에 따른 동작 방법을 설명하기 위한 파형도들이다. 특히, 도 7 내지 도 9에서는 스트링에 포함된 메모리 셀들의 프로그램 동작 및 검증 동작 후 실시되는 불휘발성 메모리 장치의 독출 동작을 위주로 설명한다.
도 7을 참조하면, 본 발명의 제1 실시 예에 따른 독출 동작을 위하여 먼저, 도 5의 제1 및 제2 래치(125, 126)의 데이터를 리셋시키기 위하여 도 5의 제2 및 제3 리셋 트랜지스터(N11, N12)에 제2 및 제3 리셋 제어 신호(RST2, RST3)를 인가한다.
이 후, 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교하여 그 결과값을 도 5의 제1 래치(125)에 저장한다. 이하, 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교하여 그 결과값을 도 5의 제1 래치(125)에 저장하기 위한 동작을 상세히 한다.
먼저 비트 라인을 디스차지시킨다. 비트 라인을 디스 차지시키기 위하여, 디스차지신호(DIS)를 인에이블시킨다. 디스차지신호(DIS)는 도 5에 도시된 이븐 또는 오드 디스 차지신호(DISe 또는 DISo)중 어느 하나일 수 있다.
비트 라인들을 디스차지시킨 후, 선택된 비트 라인을 프리차지시킨다. 이를 위하여 드레인 셀렉트 라인(DSL)에 전원 전압(예를 들어, 4.5V)을 인가하여 턴-온된 드레인 셀렉트 트랜지스터를 이용하여 선택된 비트 라인과 스트링을 연결시킨다.
또한, 도 5에 도시된 프리차지부(123)를 통하여 감지노드(SO)를 전원전압레벨로 프리차지시킨다. 그리고, 도 5에 도시된 비트 라인 센싱부(122)의 비트 라인 센싱 트랜지스터(N5)에 제1 전압(V1)의 비트 라인 센싱 신호(BSL)를 인가하고, 비트 라인 선택 신호(예를 들어, BSele)를 인가하여 하이 레벨로 프리차지된 감지노드(SO)와 선택된 비트 라인을 접속시킨다. 그 결과 선택된 비트 라인은 특정 전압 레벨로 프리차지된다.
한편, 비트 라인을 프리차지시키는 구간에서 선택된 제1 메모리 셀에 연결된 선택 워드 라인(WLsel)에 제1 리드 패스 전압(Vpass1)을 인가한다. 그리고, 제1 메모리 셀에 이웃한 제2 메모리 셀에 연결된 비선택 워드 라인(WLunsel)에 기준 전압(Vm)을 인가하고, 나머지 셀들에 연결된 비선택 워드 라인(WLunsel)들에 제1 리드 패스 전압(Vpass1)을 인가한다.
선택된 비트 라인을 프리차지시킨후, 선택된 비트 라인의 전압레벨 변화에 따라 제2 메모리 셀의 문턱 전압을 평가한다. 이를 위해, 소스 셀렉트 라인(SSL) 에 전원 전압(예를 들어, 4.5V)을 인가하여 턴-온된 소스 셀렉트 트랜지스터와 공통 소스 라인을 접속시켜 선택된 비트 라인에서 공통 소스 라인으로 이어지는 전류 경로를 형성한다. 그리고 하이 레벨이었던 비트 라인 센싱 신호(BSL)를 로우 레벨로 천이시켜 선택된 비트 라인과 감지노드의 연결을 해제시킨다. 그 결과, 제2 메모리 셀의 문턱 전압에 따라 선택된 비트 라인의 전압 레벨이 변화하게 된다.
구체적으로 제2 메모리 셀의 문턱 전압이 기준 전압(Vm)보다 높은 경우에는 선택된 비트 라인의 전압레벨이 하이 레벨로 유지된다. 반면, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm) 이하인 경우에는 선택된 비트 라인의 전압레벨이 특정 전압레벨에서 로우 레벨로 낮아지게 된다.
이 후, 선택된 비트 라인의 전압레벨에 따른 제1 데이터를 센싱한다. 한편, 제1 데이터를 센싱하기에 앞서, 도 5의 프리차지신호(PRECHb)를 로우 레벨에서 하이 레벨로 천이시켜 감지노드(SO)와 전원 전압간의 연결을 해제시킨다.
제1 데이터를 센싱하기 위해 로우 레벨이었던 비트 라인 센싱신호(BSL)를 제1 전압(V1)보다 낮은 제2 전압(V2)으로 천이시킨다. 그 결과, 선택된 비트 라인의 전압 레벨에 따라 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)의 온/오프 여부가 결정된다.
구체적으로 선택된 비트 라인의 전압 레벨이 제2 전압(V2)과 비트 라인 센싱 트랜지스터의 문턱 전압의 차이(이하, "V2-Vt")보다 낮아진 경우 비트 라인 센싱 트랜지스터가 턴온된다. 그 결과, 도 5에 도시된 감지노드(SO)와 선택된 비트 라인이 연결되어 선택된 비트 라인과 감지노드(SO) 사이에 전하 공유(charge sharing) 현상이 발생한다. 따라서, 선택된 비트 라인의 전압 레벨이 V2-Vt보다 낮아진 경우 감지노드의 전압레벨이 낮아진다. 감지노드의 전압 레벨이 프리차지 레벨에서 낮아진 경우, 도 5에 도시된 제1 트랜지스터(N7)는 오프 상태여서 제2 전압(V2)이 인가되는 구간에서 하이 레벨의 제2 래치 제어 신호(READ2)를 인가하더라도 접지 전압입력단과 제1 래치(125)가 연결되지 않는다. 그 결과, 도 5에 도시된 제1 래치(125)의 제1 래치 노드(QB)에는 초기 데이터인 로우 레벨 데이터(즉,"0")가 유지되어 저장된다.
반면, 선택된 비트 라인의 전압 레벨이 V2-Vt보다 높은 경우 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)는 오프 상태여서 감지 노드(SO)와 선택된 비트 라인이 연결되지 않으므로 감지노드(SO)의 전압 레벨은 하이 레벨로 유지된다. 이와 같이 감지노드의 전압 레벨이 하이 레벨로 유지된 경우, 도 5에 도시된 제1 트랜지스터(N7)가 턴-온 된다. 따라서 제2 전압(V2)이 인가되는 구간에서 하이 레벨의 제2 래치 제어 신호(READ2)를 인가하면 도 5에 도시된 접지 전압입력단과 제1 래치(125)가 연결된다. 그 결과, 도 5에 도시된 제1 래치(125)의 제1 래치 노드(QB)에는 하이 레벨의 데이터(즉, "1")가 저장된다.
상술한 바와 같이 제1 전압(V1)보다 낮은 제2 전압(V2)을 비트 라인 센싱 트랜지스터에 인가하여 비트 라인의 전위 레벨 변화를 감지 노드의 전위 레벨 변화로 감지할 수 있다. 이와 같이 감지 노드의 전위 레벨 변화에 따른 데이터는 제1 래치에 저장된다. 감지 노드의 전위 레벨 변화에 따른 데이터는 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교한 결과값이므로 제1 래치에 저장된 데이터는 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교한 결과값이 된다.
이 후 제1 메모리 셀에 저장된 데이터를 독출하기 위한 제1 및 제2 독출 동작을 실시한다.
제1 독출 동작은 후술할 제1 내지 제4 구간(t1, t2, t3, t4) 동안 실시한다.
(1)제1 구간(t1) : 비트 라인 디스차지 구간
제1 구간(t1) 동안에는 디스차지 신호(DIS)를 인에이블시킨다. 디스차지신호(DIS)는 도 5에 도시된 이븐 또는 오드 디스 차지신호(DISe 또는 DISo)중 어느 하나일 수 있다.
(2)제2 구간(t2) : 비트 라인 프리차지 구간
제2 구간(t2)에서는 드레인 셀렉트 라인(DSL)에 전원 전압(예를 들어, 4.5V)을 인가하여 턴-온된 드레인 셀렉트 트랜지스터를 통해 스트링과 선택된 비트 라인을 연결시킨다. 또한, 제2 구간(t2) 동안 선택된 비트 라인을 하이 레벨로 프리차지시킨다. 이를 위해, 제2 구간(t2)동안 프리차지부를 통하여 감지노드를 전원전압레벨로 프리차지시킨다. 그리고, 도 5에 도시된 비트 라인 센싱부(122)의 비트 라인 센싱 트랜지스터(N5)에 제1 전압(V1)의 비트 라인 센싱 신호(BSL)를 인가하고, 비트 라인 선택 신호(예를 들어, 도 5의 BSELe)를 인가하여 하이 레벨로 프리차지된 감지노드(SO)와 선택된 비트 라인을 접속시킨다. 그 결과 선택된 비트 라인은 특정 전압 레벨로 프리차지된다.
한편, 제2 구간(t2)에서 제1 메모리 셀에 연결된 선택 워드 라인(WLsel)에 리드 전압(Vread)을 인가한다. 그리고, 제2 구간(t2)에서 제1 메모리 셀을 제외한 나머지 비선택 메모리 셀들에 연결된 비선택 워드 라인(WLunsel)들에 제1 리드 패스 전압(Vpass1)을 인가한다.
(3)제3 구간(t3) : 제1 메모리 셀의 프로그램 여부 평가 구간
선택된 비트 라인이 특정 전압레벨로 프리차지된 후, 제3 구간(t3)에서 선택된 비트 라인의 전압레벨 변화에 따라 제1 메모리 셀의 프로그램 여부를 평가한다. 한편, 제3 구간(t3)에서 소스 셀렉트 라인(SSL)에 전원 전압(예를 들어, 4.5V)을 인가하여 소스 셀렉트 트랜지스터를 턴-온시킨다. 이에 따라, 스트링과 접지 전압을 인가하는 공통 소스 라인이 접속되고, 선택된 비트 라인에서 공통 소스 라인으로 이어지는 전류 경로가 형성된다.
제1 메모리 셀의 프로그램 여부를 평가하기 위해, 제3 구간(t3) 동안에는 하이 레벨이었던 비트 라인 센싱 신호(BSL)를 로우 레벨로 천이시켜 선택된 비트 라인과 감지노드의 연결을 해제시킨다. 이러한 제3 구간(t3) 동안 제1 메모리 셀의 프로그램 여부 및 제2 메모리 셀의 문턱 전압에 따라 선택된 비트 라인의 전압 레벨이 변화하게 된다.
구체적으로 제1 메모리 셀이 타겟으로 하는 문턱 전압으로 올바르게 프로그램된 경우에는 선택된 비트 라인의 전압레벨이 유지된다. 또한, 제1 메모리 셀이 타겟으로 하는 문턱 전압으로 올바르게 프로그램되지 않았더라도, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm)보다 높은 경우 스트링에 전류 경로가 형성되지 않아서 선택된 비트 라인의 전압레벨이 유지된다.
반면, 제1 메모리 셀이 타겟으로 하는 문턱 전압으로 프로그램되지 않은 프로그램 페일 셀이고, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm) 이하인 경우에는 선택된 비트 라인의 전압레벨이 특정 전압레벨에서 로우 레벨로 낮아지게 된다.
(4)제4 구간(t4) : 제1 메모리 셀의 데이터 제1 센싱 구간
제4 구간(t4) 동안 선택된 비트 라인의 전압레벨에 따라 제1 메모리 셀의 프로그램 여부에 대한 데이터를 센싱한다. 한편, 제4 구간(t4)의 진입에 앞서, 도 5의 프리차지신호(PRECHb)를 로우 레벨에서 하이 레벨로 천이시켜 감지노드(SO)와 전원 전압 간의 연결을 해제시킨다. 그리고, 제4 구간(t4)에서 도 5에 도시된 제2 트랜지스터(N8)에 제1 래치 제어신호(READ1)를 인가한다.
제4 구간(t4)에서 제1 래치 제어신호(READ1)가 인가되면, 도 5에 도시된 제2 트랜지스터(N8)가 턴-온되어 제1 트랜지스터(N7)와 제2 래치(126)가 연결된다. 또한, 제4 구간(t4)에서 제1 메모리 셀의 프로그램 여부에 대한 데이터를 센싱하기 위해 로우 레벨이었던 비트 라인 센싱신호(BSL)를 제1 전압(V1)보다 낮은 제2 전압(V2)으로 천이시킨다. 그 결과, 선택된 비트 라인의 전압 레벨에 따라 제4 구간(t4)에서 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)의 온/오프 여부가 결정되고, 감지 노드(SO)의 전압 레벨이 결정된다.
구체적으로 제2 메모리 셀의 문턱 전압이 기준 전압(Vm) 이하이고, 제1 메모리 셀이 타겟으로 하는 문턱 전압으로 프로그램되지 않았으면, 선택된 비트 라인의 전압 레벨은 제2 전압(V2)과 비트 라인 센싱 트랜지스터의 문턱 전압의 차이(이하, "V2-Vt")보다 낮아진다. 이 경우 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)가 턴온 된다. 그 결과, 도 5에 도시된 감지노드(SO)와 선택된 비트 라인이 연결되어 선택된 비트 라인과 감지노드(SO) 사이에 전하 공유 현상이 발생한다. 따라서, 감지노드(SO)의 전압레벨이 낮아진다. 이와 같이 도 5에 도시된 감지노드(SO)의 전압 레벨이 낮아진 경우, 제1 트랜지스터(N7)가 오프 상태여서, 제2 전압(V2)이 인가되는 구간에서 하이 레벨의 제1 래치 제어 신호(READ1)를 인가하더라도 접지 전압입력단과 제2 래치(126)가 연결되지 않는다. 그 결과, 도 5에 도시된 제2 래치(126)의 제3 래치 노드(QA)에는 초기 데이터인 로우 레벨 데이터(즉,"0")가 유지되어 저장된다.
반면, 제1 메모리 셀이 타겟 문턱 전압 이상으로 프로그램된 경우, 선택된 비트 라인의 전압 레벨은 V2-Vt보다 높다. 이 경우 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)는 오프 상태여서 감지 노드(SO)와 선택된 비트 라인이 연결되지 않으므로 감지노드(SO)의 전압 레벨은 하이 레벨로 유지된다. 이와 같이 도 5에 도시된 감지노드(SO)의 전압 레벨이 하이 레벨인 경우, 제1 트랜지스터(N7)가 턴-온 된다. 따라서 제2 전압(V2)이 인가되는 구간에서 하이 레벨의 제1 래치 제어 신호(READ1)를 인가하면 도 5에 도시된 접지 전압입력단과 제2 래치(126)가 연결된다. 그 결과, 도 5에 도시된 제2 래치(126)의 제3 래치 노드(QA)에는 하이 레벨의 데이터(즉, "1")가 저장된다.
한편, 제1 메모리 셀이 타겟 문턱 전압으로 프로그램되지 않았더라도 제2 메 모리 셀의 문턱 전압이 기준 전압(Vm)보다 높으면, 선택된 비트 라인에서 공통 소스 라인으로 이어지는 전류 경로가 형성되지 않아서 선택된 비트 라인의 전압 레벨은 V2-Vt보다 높다. 따라서, 이 경우에도 도 5에 도시된 감지노드(SO)의 전압 레벨이 하이 레벨로 유지되어 제1 래치 제어 신호(READ1)가 인가되면 제2 래치(126)의 제3 래치 노드(QA)에는 하이 레벨의 데이터(즉, "1")가 저장된다.
제1 래치 제어 신호(READ1)가 인가된 후 하이 레벨(즉, "1")의 제1 리셋 제어 신호(RST1)를 인가한다. 이에 따라, 제4 구간(t4)에서 도 5에 도시된 제2 래치(126)에 저장된 데이터는 제1 래치(125)의 제1 래치 노드(QB)에 저장된 데이터에 따라 유지되거나, 리셋된다.
보다 구체적으로, 도 5에 도시된 제1 래치(125)에 저장된 데이터가 로우 레벨의 데이터(즉, "0")인 경우 제2 래치(126)에 저장된 데이터는 제1 리셋 제어 신호(RST1)가 인가되더라도 제2 리셋 제어 신호(RST2)가 재인가될 때까지 유지된다.
반면, 도 5에 도시된 제1 래치(125)에 저장된 데이터가 하이 레벨의 데이터(즉, "1")인 경우, 제1 리셋부(127a)의 제1 리셋 트랜지스터(N10)가 턴-온되어 제2 래치(126)에 저장된 데이터가 리셋된다.
제1 독출 동작에 의해 독출된 데이터가 리셋된 경우, 제2 독출 동작을 실시한다. 제2 독출 동작은 후술할 제5 내지 제6 구간(t5, t6) 동안 실시한다.
(5)제5 구간(t5) : 감지노드 프리차지 구간
제5 구간(t5)동안 도 5에 도시된 비트 라인 센싱 신호(BSL)를 로우 레벨로 천이시켜 선택된 비트 라인과 감지노드(SO)의 연결을 해제시키고, 프리차지부(123)를 통하여 감지 노드(SO)를 전원전압레벨로 프리차지시킨다. 한편, 제5 구간(t5)에서 제2 메모리 셀에 연결된 비선택 워드 라인에 인가되는 제1 리드 패스 전압(Vpass1)을 제2 리드 패스 전압(Vpass2)으로 상향시킨다.
(6)제6 구간(t6) : 제1 메모리 셀의 데이터 센싱 구간
도 5에 도시된 제2 래치(도 5의 126)에 저장된 데이터가 리셋된 후, 제1 메모리 셀의 프로그램 여부에 대한 데이터를 센싱하기 위해 제6 구간(t6) 동안 비트 라인 센싱신호(BSL)를 로우 레벨에서 제3 전압(V2')으로 천이시킨다. 한편, 제6 구간(t6)의 진입에 앞서, 도 5에 도시된 프리차지신호(PRECHb)를 로우 레벨에서 하이 레벨로 천이시켜 감지노드(SO)와 전원 전압간의 연결을 해제시킨다. 그리고, 제6 구간(t6)에서 도 5에 도시된 제2 트랜지스터(N8)에 제1 래치 제어신호(READ1)를 인가한다.
제3 전압(V2')은 선택된 비트 라인의 전하가 이전 구간 동안 손실되었을 것을 고려하여 제2 전압(V2)보다 작게 설정되는 것이 바람직하다. 제3 전압(V2')을 인가하면, 선택된 비트 라인의 전압 레벨에 따라 비트 라인 센싱 트랜지스터의 온 /오프여부가 결정된다.
한편, 제6 구간(t6)에서는 제2 메모리 셀에 제1 리드 패스 전압(Vpass1)보다 높은 제2 리드 패스 전압(Vpass2)이 인가되므로, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm)보다 높은 상태이더라도 제2 메모리 셀에 채널을 형성할 수 있다. 따라서 제6 구간(t6)에서 선택된 비트 라인의 전압 레벨은 제2 메모리 셀의 문턱 전압의 영향없이 제1 메모리 셀의 프로그램 여부에 따라 결정된다.
구체적으로 제1 메모리 셀이 프로그램 페일 셀이면, 선택된 비트 라인의 전압 레벨은 제3 전압(V2')과 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)의 문턱 전압의 차이(이하, "V2'-Vt")보다 낮아진다. 이 경우, 도 5에 도시된 비트 라인 센싱 트랜지스터(N5)가 턴-온되므로 감지노드(SO)와 선택된 비트 라인이 연결되어 선택된 비트 라인과 감지노드(SO) 사이에 전하 공유 현상이 발생한다. 그 결과, 감지노드(SO)의 전압 레벨은 낮아진다. 이와 같이 도 5에 도시된 감지노드(SO)의 전압 레벨이 낮아진 경우 제1 래치 제어 신호(READ1)가 인가되더라도 제3 래치 노드(QA)에는 초기 데이터인 로우 레벨 데이터(즉,"0")가 유지되어 저장된다.
반면, 제1 메모리 셀이 타겟 문턱 전압으로 프로그램된 경우, 선택된 비트 라인의 전압 레벨이 V2'-Vt보다 높게 유지되어 비트 라인 센싱 트랜지스터는 오프 상태이다. 따라서 이 경우, 도 5에 도시된 감지 노드(SO)와 선택된 비트 라인이 연결되지 않으므로 감지노드(SO)의 전압 레벨은 하이 레벨로 유지된다. 이 때, 제1 래치 제어 신호(READ1)가 인가되면 도 5에 도시된 제2 래치(126)의 제3 래치 노드(QA)에는 하이 레벨의 데이터(즉, "1")가 저장된다.
도 8을 참조하면, 본 발명의 제2 실시 예에 따른 독출 동작은 도 7에서 상술한 바와 동일한 방법으로 도 5의 제1 및 제2 래치(125, 126)의 데이터를 리셋시킨 후, 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교하여 그 결과값을 도 5의 제1 래치(125)에 저장한다. 이 후, 본 발명이 제2 실시 예에서는 도 7에서 상술한 바와 동일한 방법으로 제1 메모리 셀의 제1 독출 동작을 실시한다.
이어서, 본 발명의 제2 실시 예에서는 제1 독출 동작에 의해 독출된 데이터가 리셋된 경우, 이하와 같은 방법으로 제2 독출 동작을 실시한다. 본 발명의 제2 실시 예에 따른 제2 독출 동작은 제5 구간 내지 제6 구간(t5, t6a, t6b, t6c) 동안 실시된다.
본 발명의 제2 실시 예에 따른 제5 구간(t5)의 동작은 도 7에서 상술한 제5 구간(t5)의 동작과 동일하다.
본 발명의 제2 실시 예에 따른 제6 구간(t6a 내지 t6c)은 비트 라인 프리차지 구간(t6a), 제1 메모리 셀의 프로그램 여부 평가 구간(t6b) 및 제1 메모리 셀의 데이터 센싱 구간(t6c)으로 구분된다.
비트 라인 프리차지 구간(t6a)동안 도 5에 도시된 비트 라인 센싱부(122)의 비트 라인 센싱 트랜지스터(N5)에 제1 전압(V1)의 비트 라인 센싱 신호(BSL)를 인가하고, 비트 라인 선택 신호(예를 들어, BSELe)를 인가하여 하이 레벨로 프리차지된 감지노드(SO)와 선택된 비트 라인을 접속시킨다. 그 결과 선택된 비트 라인을 특정 전압 레벨로 프리차지시킬 수 있으므로 비트 라인 프리차지 구간(t6a) 이전까지 구간들에서 선택된 비트 라인의 전하가 손실되더라도 손실된 전하를 보상할 수 있다.
선택된 비트 라인이 특정 전압 레벨로 프리차지된 후, 제1 메모리 셀의 프로 그램 여부 평가 구간(t6b)에서 선택된 비트 라인의 전압레벨 변화에 따라 선택 셀의 프로그램 여부를 평가한다.
제1 메모리 셀의 프로그램 여부를 평가하기 위해, 제1 메모리 셀의 프로그램 여부 평가 구간(t6b) 동안에는 하이 레벨이었던 비트 라인 센싱 신호(BSL)를 로우 레벨로 천이시켜 비트 라인 센싱 트랜지스터를 턴-오프시킴으로써 선택된 비트 라인과 감지노드의 연결을 해제시킨다.
제1 메모리 셀의 프로그램 여부 평가 구간(t6b)에서는 제2 메모리 셀에 제2 리드 패스 전압(Vpass2)이 인가되므로, 제2 메모리 셀의 문턱 전압이 기준 전압(Vm)보다 높은 상태이더라도 제2 메모리 셀에 채널을 형성할 수 있다. 따라서 제1 메모리 셀의 프로그램 여부 평가 구간(t6b)에서, 선택된 비트 라인의 전압 레벨은 제2 메모리 셀의 문턱 전압 레벨의 영향을 받지 않고, 제1 메모리 셀의 프로그램 여부에 따라 결정된다.
구체적으로 제1 메모리 셀이 타겟 문턱 전압으로 올바르게 프로그램된 경우에는 선택된 비트 라인의 전압레벨이 하이 레벨로 유지된다. 반면, 제1 메모리 셀이 타겟 문턱 전압으로 프로그램되지 않은 프로그램 페일 셀인 경우에는 선택된 비트 라인의 전압레벨이 특정 전압레벨에서 로우 레벨로 낮아지게 된다.
이 후, 제1 메모리 셀의 데이터 센싱 구간(t6c) 동안 선택된 비트 라인의 전압레벨에 따라 제1 메모리 셀의 프로그램 여부에 대한 데이터를 센싱한다. 이에 대한 구체적인 동작은 제1 실시 예에서 상술한 제1 메모리 셀의 데이터 센싱 구간에서와 동일하다.
도 9를 참조하면, 본 발명의 제3 실시 예에 따른 독출 동작은 도 7에서 상술한 바와 동일한 방법으로 도 5의 제1 및 제2 래치(125, 126)의 데이터를 리셋시킨 후, 제2 메모리 셀의 문턱 전압을 기준 전압(Vm)과 비교하여 그 결과값을 도 5의 제1 래치(125)에 저장한다. 이 후, 본 발명이 제3 실시 예에서는 도 7에서 상술한 바와 동일한 방법으로 제1 메모리 셀의 제1 독출 동작을 실시한다.
이어서, 본 발명의 제3 실시 예에서는 제1 독출 동작에 의해 독출된 데이터가 리셋된 경우, 이하와 같은 방법으로 제2 독출 동작을 실시한다. 본 발명의 제3 실시 예에 따른 제2 독출 동작은 제5 구간 내지 제6 구간(t5', t6a, t6b, t6c) 동안 실시된다.
본 발명의 제3 실시 예에 따른 제5 구간(t5')의 동작은 도 7에서 상술한 제5 구간(t5)의 동작과 비교하여 드레인 셀렉트 라인(도 5의 DSL)과 소스 셀렉트 라인(도 5의 SSL)에 턴-오프 전압을 인가하는 것 이외에 다른 신호들은 동일하게 인가된다. 이에 따라 본 발명의 제3 실시 예에서는 제1 메모리 셀의 제1 독출 동작을 위해 감지 노드를 프리차시키시는 제5 구간(t5') 동안 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터를 턴-오프시킨다. 본 발명의 제3 실시 예에서와 같이 제5 구간(t5') 동안 드레인 선택 트랜지스터 및 소스 셀렉트 트랜지스터를 턴-오프시키면 선택된 비트 라인에서 전하가 손실되는 현상을 개선할 수 있다.
본 발명의 제3 실시 예에 따른 제6 구간(t6a 내지 t6c)은 도 8에서 상술한 제2 실시 예에 따른 제6 구간(t6a 내지 t6c)의 동작과 동일하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 낸드 플래시 메모리 소자의 스트링 구조를 나타내는 단면도.
도 2는 본 발명에 따른 불휘발성 메모리 장치를 나타내는 블록도.
도 3은 도 2에 도시된 메모리 셀 어레이의 회로도.
도 4는 도 3에 도시된 메모리 셀들의 단면도.
도 5는 본 발명에 따른 페이지 버퍼의 회로도.
도 6은 본 발명에 따른 불휘발성 메모리 장치의 동작방법을 설명하기 위한 순서도.
도 7 내지 도 9는 본 발명의 실시 예들에 따라 독출 동작시 인가되는 신호를 도시한 파형도들.

Claims (29)

  1. 비트 라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 스트링;
    상기 메모리 셀들 중에서 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장하기 위한 제1 래치와, 제1 메모리 셀의 문턱 전압 레벨을 검출한 결과값을 저장하기 위한 제2 래치를 포함하는 래치부;
    상기 비트 라인과 상기 래치부를 전기적으로 연결시키기 위한 비트 라인 연결부; 및
    상기 제1 및 제2 래치 사이에 전기적으로 연결되어 상기 제1 래치에 저장된 상기 결과값과 제1 리셋 신호에 따라 상기 제1 메모리 셀의 독출 동작을 실시하는 동안에 상기 제2 래치를 리셋시키기 위한 제1 리셋부를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 리셋부는
    상기 제1 래치에 저장된 상기 결과값과 상기 제1 리셋 신호를 앤드(AND) 연산한 데이터를 출력하는 앤드 게이트; 및
    상기 앤드 게이트로부터 출력된 신호에 응답하여 접지 전압 입력단과 상기 제2 래치를 연결하는 제1 리셋 트랜지스터를 포함하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 래치부는
    상기 비트 라인의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터;
    제1 래치 제어 신호에 응답하여 상기 제2 래치 및 상기 제1 트랜지스터를 연결하는 제2 트랜지스터; 및
    제2 래치 제어 신호에 응답하여 상기 제1 래치 및 상기 제1 트랜지스터를 연결하는 제3 트랜지스터를 포함하는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 래치에 연결되며, 제2 리셋 제어 신호에 응답하여 상기 제2 래치를 리셋시키는 제2 리셋부를 더 포함하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 래치에 연결되며, 제3 리셋 제어 신호에 응답하여 상기 제1 래치를 리셋시키는 제3 리셋부를 더 포함하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀이 아닌 경우,
    상기 제2 메모리 셀은 상기 다수의 메모리 셀들 중 소스 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀인 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 메모리 셀이 상기 다수의 메모리 셀들 중 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀인 경우,
    상기 제2 메모리 셀은 상기 다수의 메모리 셀들 중 상기 드레인 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀인 불휘발성 메모리 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 비트 라인과 연결되는 드레인 셀렉트 트랜지스터, 공통 소스 라인과 연결되는 소스 셀렉트 트랜지스터, 및 상기 드레인 셀렉트 트랜지스터와 상기 소스 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함하는 스트링이 제공되는 단계;
    상기 메모리 셀들에 데이터를 저장하기 위하여 프로그램 동작 및 다수의 검증 전압들을 이용한 검증 동작을 실시하는 단계;
    상기 메모리 셀들 중에서 독출 동작을 위해 선택된 제1 메모리 셀에 인접한 제2 메모리 셀의 문턱전압을, 상기 검증 전압들 중 가장 높은 레벨의 검증 전압보다 높고, 상기 독출 동작시 비선택 메모리 셀에 인가되는 제1 리드 패스 전압보다 낮은 기준 전압과 비교하는 단계;
    상기 제1 메모리 셀에 리드 전압을 인가하고, 비선택 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀에 저장된 데이터를 독출하기 위한 제1 독출 동작을 실시하는 단계;
    상기 제2 메모리 셀의 문턱 전압이 상기 기준 전압보다 높으면, 상기 제1 독출 동작에 의해 독출된 상기 데이터를 리셋시키는 단계; 및
    상기 제1 독출 동작에 의해 독출된 데이터가 리셋 된 경우, 상기 제1 메모리 셀에 상기 리드 전압을 인가하고, 상기 제2 메모리 셀에 상기 제1 리드 패스 전압보다 높은 제2 리드 패스 전압을 인가하고, 나머지 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀에 저장된 데이터를 독출하기 위한 제2 독출 동작을 실시하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계는
    상기 비트 라인을 디스차지시키는 단계;
    프리차지된 감지노드를 상기 비트 라인에 전기적으로 연결시켜서 상기 비트 라인을 프리차지시키기 위하여 상기 비트 라인과 상기 감지 노드 사이에 전기적으로 연결된 트랜지스터에 제1 전압을 인가하여 상기 트랜지스터를 턴-온시키는 단계;
    상기 트랜지스터를 턴-오프시키는 단계; 및
    상기 제1 전압보다 낮은 제2 전압을 상기 트랜지스터에 인가하여 상기 감지노드의 전위 레벨 변화를 감지하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 감지노드의 전위 레벨 변화를 감지한 데이터는 상기 감지 노드에 전기적으로 연결된 제1 래치에 저장되는 불휘발성 메모리 장치의 동작방법.
  15. 제 12 항에 있어서,
    상기 제1 독출 동작을 실시하는 단계는
    상기 비트 라인을 디스차지시키는 단계;
    프리차지된 감지노드를 상기 비트 라인에 전기적으로 연결시켜서 상기 비트 라인을 제1 프리차지시키기 위하여 상기 비트 라인과 상기 감지 노드 사이에 전기적으로 연결된 트랜지스터에 제1 전압을 인가하여 상기 트랜지스터를 턴-온시키는 단계;
    상기 트랜지스터를 턴-오프시키는 단계; 및
    상기 제1 전압보다 낮은 제2 전압을 상기 트랜지스터에 인가하여 상기 감지노드의 전위 레벨 변화를 감지하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 감지노드의 전위 레벨 변화를 감지하는 단계는
    상기 감지노드의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제1 래치 제어 신호에 응답하여 상기 제1 트랜지스터에 연결되는 제2 트랜지스터를 이용하여 실시하는 불휘발성 메모리 장치의 동작방법.
  17. 제 16 항에 있어서,
    상기 감지노드의 전위 레벨 변화를 감지한 데이터는 상기 감지 노드에 전기적으로 연결된 제2 래치에 저장되는 불휘발성 메모리 장치의 동작방법.
  18. 제 17 항에 있어서,
    상기 감지 노드와 상기 제2 래치는
    상기 감지 노드의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제1 래치 제어 신호에 응답하여 상기 제2 래치 및 상기 제1 트랜지스터를 연결하는 제2 트랜지스터를 통해 전기적으로 연결되는 불휘발성 메모리 장치의 동작방법.
  19. 제 14 항에 있어서,
    상기 감지 노드와 상기 제1 래치는
    상기 감지 노드의 전위 레벨에 응답하여 접지 전압을 인가하는 제1 트랜지스터와, 제2 래치 제어 신호에 응답하여 상기 제1 래치 및 상기 제1 트랜지스터를 연결하는 제3 트랜지스터를 통해 전기적으로 연결되는 불휘발성 메모리 장치의 동작방법.
  20. 제 12 항에 있어서,
    상기 제1 독출 동작에 의해 독출된 상기 데이터를 리셋시키는 단계는
    상기 제2 메모리 셀의 문턱전압을 상기 기준 전압과 비교한 데이터와 제1 리셋 제어 신호를 앤드(AND) 연산하여 출력된 신호에 응답하는 제1 리셋 트랜지스터를 이용하여 실시하는 불휘발성 메모리 장치의 동작 방법.
  21. 제 17 항에 있어서,
    상기 프로그램 동작 및 상기 검증 동작을 실시하는 단계 이후, 상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계 이전에,
    제2 리셋 제어 신호에 응답하여 상기 제2 래치를 리셋시키는 제2 리셋 트랜지스터를 이용하여 상기 제2 래치를 리셋시키는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  22. 제 14 항에 있어서,
    상기 프로그램 동작 및 상기 검증 동작을 실시하는 단계 이후, 상기 제2 메모리 셀의 문턱 전압을 상기 기준 전압과 비교하는 단계 이전에,
    제3 리셋 제어 신호에 응답하여 상기 제1 래치를 리셋시키는 제3 리셋 트랜지스터를 이용하여 상기 제1 래치를 리셋시키는 단계를 더 포함하는 불휘발성 메모리 장치의 동작 방법.
  23. 제 15 항에 있어서,
    상기 제2 독출 동작을 실시하는 단계는
    상기 트랜지스터를 턴-오프시키는 단계; 및
    상기 제2 전압보다 낮은 제3 전압을 상기 트랜지스터에 인가하여 상기 감지 노드의 전위 레벨 변화를 감지하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  24. 제 15 항에 있어서,
    상기 제2 독출 동작을 실시하는 단계는
    상기 트랜지스터를 턴-오프시키고, 상기 감지 노드를 프리차지시키는 단계;
    상기 감지노드를 상기 비트 라인에 전기적으로 연결시켜서 상기 비트 라인을 제2 프리차지시키기 위하여 상기 트랜지스터에 상기 제1 전압을 인가하여 상기 트랜지스터를 턴-온시키는 단계;
    상기 트랜지스터를 턴-오프시키는 단계; 및
    상기 제1 전압보다 낮은 제2 전압을 상기 트랜지스터에 인가하여 상기 감지노드의 전위 레벨 변화를 감지하는 단계를 포함하는 불휘발성 메모리 장치의 동작 방법.
  25. 제 24 항에 있어서,
    상기 드레인 셀렉트 트랜지스터 및 상기 소스 셀렉트 트랜지스터는
    상기 제2 독출 동작을 실시하는 단계에서 상기 감지 노드를 프리차지시키는 동안 턴-오프되는 불휘발성 메모리 장치의 동작방법.
  26. 제 12 항에 있어서,
    상기 제2 메모리 셀의 문턱 전압이 상기 기준 전압보다 낮으면, 상기 제1 메모리 셀에 리드 전압을 인가하고, 상기 제2 메모리 셀을 포함한 나머지 메모리 셀들에 상기 제1 리드 패스 전압을 인가하여 상기 제1 메모리 셀에 저장된 데이터를 독출하는 단계를 포함하는 불휘발성 메모리 장치의 동작방법.
  27. 제 12 항에 있어서,
    상기 제2 메모리 셀은 상기 제1 메모리 셀보다 상기 프로그램 동작이 먼저 실시된 메모리 셀인 불휘발성 메모리 장치의 동작방법.
  28. 제 12 항에 있어서,
    상기 제1 메모리 셀이 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀이 아닌 경우,
    상기 제2 메모리 셀은 소스 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀인 불휘발성 메모리 장치의 동작방법.
  29. 제 12 항에 있어서,
    상기 제1 메모리 셀이 상기 소스 셀렉트 트랜지스터에 인접한 메모리 셀인 경우,
    상기 제2 메모리 셀은 상기 드레인 셀렉트 트랜지스터 쪽에서 상기 제1 메모리 셀에 인접한 메모리 셀인 불휘발성 메모리 장치의 동작방법.
KR1020090120366A 2009-12-07 2009-12-07 불휘발성 메모리 장치 및 그 동작 방법 KR101081311B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090120366A KR101081311B1 (ko) 2009-12-07 2009-12-07 불휘발성 메모리 장치 및 그 동작 방법
US12/780,192 US8270221B2 (en) 2009-12-07 2010-05-14 Nonvolatile memory device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090120366A KR101081311B1 (ko) 2009-12-07 2009-12-07 불휘발성 메모리 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20110063970A KR20110063970A (ko) 2011-06-15
KR101081311B1 true KR101081311B1 (ko) 2011-11-08

Family

ID=44081871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090120366A KR101081311B1 (ko) 2009-12-07 2009-12-07 불휘발성 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (1) US8270221B2 (ko)
KR (1) KR101081311B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8638602B1 (en) 2010-09-10 2014-01-28 Western Digital Technologies, Inc. Background selection of voltage reference values for performing memory read operations
US8503237B1 (en) * 2011-05-18 2013-08-06 Western Digital Technologies, Inc. System and method for data recovery in a solid state storage device
US9324438B2 (en) 2013-08-05 2016-04-26 Jonker Llc Method of operating incrementally programmable non-volatile memory
KR102544136B1 (ko) * 2016-03-08 2023-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN108733305B (zh) * 2017-04-13 2021-09-03 旺宏电子股份有限公司 存储器装置、系统及其操作方法
US10726926B2 (en) * 2018-09-29 2020-07-28 Sandisk Technologies Llp Hot-cold VTH mismatch using VREAD modulation
TWI673711B (zh) * 2018-10-04 2019-10-01 華邦電子股份有限公司 記憶體裝置
KR20210069262A (ko) * 2019-12-03 2021-06-11 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100597914B1 (ko) * 2003-04-22 2006-07-10 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치
US20090073763A1 (en) * 2007-09-14 2009-03-19 Kabushiki Kaisha Toshiba Method for controlling a non-volatile semiconductor memory device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100454119B1 (ko) * 2001-10-24 2004-10-26 삼성전자주식회사 캐쉬 기능을 갖는 불 휘발성 반도체 메모리 장치 및 그것의 프로그램, 읽기, 그리고 페이지 카피백 방법들
KR100471167B1 (ko) * 2002-05-13 2005-03-08 삼성전자주식회사 프로그램된 메모리 셀들을 검증하기 위한 페이지 버퍼를구비한 반도체 메모리 장치
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US7336532B2 (en) * 2006-05-12 2008-02-26 Elite Semiconductor Memory Method for reading NAND memory device and memory cell array thereof
KR100933859B1 (ko) * 2007-11-29 2009-12-24 주식회사 하이닉스반도체 플래시 메모리 소자 및 그것의 프로그램 방법
KR20100074667A (ko) 2008-12-24 2010-07-02 주식회사 하이닉스반도체 플래시 메모리 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100597914B1 (ko) * 2003-04-22 2006-07-10 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치
US20090073763A1 (en) * 2007-09-14 2009-03-19 Kabushiki Kaisha Toshiba Method for controlling a non-volatile semiconductor memory device

Also Published As

Publication number Publication date
KR20110063970A (ko) 2011-06-15
US8270221B2 (en) 2012-09-18
US20110134704A1 (en) 2011-06-09

Similar Documents

Publication Publication Date Title
US10720220B2 (en) Sense amplifier having a sense transistor to which different voltages are applied during sensing and after sensing to correct a variation of the threshold voltage of the sense transistor
US8526239B2 (en) Semiconductor memory device and method of operating the same
US9013924B2 (en) Semiconductor device and operating method thereof
US9336883B2 (en) Semiconductor memory device and method of operating the same
US9064580B2 (en) Nonvolatile semiconductor memory device and write-in method thereof
KR101081311B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법
US8363471B2 (en) Nonvolatile memory device and method of programming the same
US8780630B2 (en) Operating method of semiconductor device
KR101009096B1 (ko) 불휘발성 메모리 소자 및 이의 프로그램 검증 동작 방법
US8605512B2 (en) Nonvolatile semiconductor memory device and method of operating a nonvolatile memory device
KR101216876B1 (ko) 반도체 장치 및 이의 동작 방법
US8913434B2 (en) Non-volatile memory device and method for driving the same
US8068362B2 (en) Non-volatile semiconductor memory device and method of reading the same
KR101162000B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US8902674B2 (en) Semiconductor memory device and method of reading out the same
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
US8174903B2 (en) Method of operating nonvolatile memory device
US20130163359A1 (en) Semiconductor memory device and method of operating the same
US8830763B2 (en) Semiconductor device and operating method thereof
KR20120136533A (ko) 반도체 장치 및 이의 동작방법
KR20130034919A (ko) 반도체 장치 및 이의 동작 방법
JP2015036998A (ja) 半導体記憶装置
JP2009301599A (ja) 不揮発性半導体記憶装置
US8988943B2 (en) Semiconductor memory device and operating method thereof
US7782676B2 (en) Method of operating a nonvolatile memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee