KR100597914B1

KR100597914B1 - 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치

Info

Publication number: KR100597914B1
Application number: KR1020040027387A
Authority: KR
Inventors: 고지 호소노; 나까무라히로시; 이마미야겐이찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-04-22
Filing date: 2004-04-21
Publication date: 2006-07-10
Also published as: KR20040091583A; US6999344B2; JP2004326866A; JP3913704B2; US20050157564A1; US6879520B2; US20040213031A1

Abstract

인접 메모리 셀 간의 간섭의 영향을 저감한 불휘발성 반도체 기억 장치를 제공한다. 불휘발성 반도체 기억 장치는 전기적 재기입 가능한 부유 게이트형 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 복수의 감지 증폭기 회로를 갖고, 상기 각 감지 증폭기 회로는 상기 메모리 셀 어레이로부터 선택된 제1 메모리 셀에 대하여, 이것에 인접하고 또한 이것보다 후에 데이터 기입이 이루어지는 제2 메모리 셀의 데이터에 따라 결정되는 판독 조건 하에서 셀 데이터를 감지하도록 구성되어 있다.

플래시 메모리, 감지 증폭기, 클램프 트랜지스터, 트랜스퍼 게이트

Description

불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC DEVICE USING THE SAME}

도 1은 본 발명의 실시예에 따른 플래시 메모리의 구성을 도시하는 도면.

도 2는 그 플래시 메모리의 메모리 셀 어레이 구성을 도시하는 도면.

도 3은 그 플래시 메모리의 NAND 셀 유닛의 단면 구조를 도시하는 도면.

도 4는 그 플래시 메모리의 감지 증폭기 회로 구성을 도시하는 도면.

도 5는 그 플래시 메모리의 데이터 기입 동작 원리를 도시하는 도면.

도 6은 그 플래시 메모리의 데이터 분포예를 도시하는 도면.

도 7은 그 플래시 메모리의 NAND 셀 유닛 내의 기입 순서 및 판독 순서를 도시하는 도면.

도 8은 그 플래시 메모리의 데이터 판독 동작의 흐름을 도시하는 도면.

도 9a는 그 플래시 메모리의 참조 데이터 판독 시의 바이어스 조건을 도시하는 도면.

도 9b는 그 플래시 메모리의 주목 셀의 데이터 판독 시의 바이어스 조건을 도시하는 도면.

도 10은 그 플래시 메모리의 데이터 상태를 종래예와 비교하여 도시하는 도면.

도 11은 그 플래시 메모리의 참조 데이터 판독 동작의 파형을 도시하는 도면.

도 12는 그 플래시 메모리의 주목 셀의 데이터 판독 동작의 파형을 도시하는 도면.

도 13은 다른 실시예에 따른 플래시 메모리의 NAND 셀 유닛 내의 기입 순서 및 판독 순서를 도시하는 도면.

도 14는 그 실시예가 적용되는 메모리 시스템을 도시하는 도면.

도 15는 그 실시예의 플래시 메모리의 데이터 판독 동작의 흐름을 도시하는 도면.

도 16은 다른 실시예에 따른 플래시 메모리의 데이터 판독 동작의 파형을 도시하는 도면.

도 17은 디지털 스틸 카메라에 적용한 실시예를 도시하는 도면.

도 18은 그 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 19a는 비디오 카메라에 적용한 실시예를 도시하는 도면.

도 19b는 텔레비전에 적용한 실시예를 도시하는 도면.

도 19c는 오디오 기기에 적용한 실시예를 도시하는 도면.

도 19d는 게임 기기에 적용한 실시예를 도시하는 도면.

도 19e는 전자 악기에 적용한 실시예를 도시하는 도면.

도 19f는 휴대 전화에 적용한 실시예를 도시하는 도면.

도 19g는 퍼스널 컴퓨터에 적용한 실시예를 도시하는 도면.

도 19h는 개인 휴대 정보 단말기(PDA)에 적용한 실시예를 도시하는 도면.

도 19i는 보이스 레코더에 적용한 실시예를 도시하는 도면.

도 19j는 PC 카드에 적용한 실시예를 도시하는 도면.

도 20은 NAND형 플래시 메모리의 인접 메모리 셀 간의 간섭을 설명하기 위한 도면.

도 21은 종래의 NAND형 플래시 메모리의 기입 순서와 셀의 임계치 변화를 도시하는 도면.

도 22는 종래의 NAND형 플래시 메모리의 데이터 분포를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2a : 로우 디코더/워드선 드라이버

2b : 컬럼 디코더

3 : 판독/기입 회로(페이지 버퍼)

4 : NAND 셀 유닛

5a : 로우 어드레스 레지스터

5b : 컬럼 어드레스 레지스터

6 : 로직 제어 회로

7 : 시퀀스 제어 회로

8 : 고전압 발생 회로

9 : I/O 버퍼

10 : 실리콘 기판

11 : p형 웰

13, 13a, 13b : 확산층

14 : 부유 게이트

15 : 제어 게이트

17 : 공통 소스선

18 : 비트선

16 : 층간 절연막

SA : 감지 증폭기 회로

NS1, NS2 : 감지 노드

30a, 30b : 데이터 전송 회로

41, 42 : 래치 회로

31 : 클램프용 NMOS 트랜지스터

32, 38 : 프리차지 NMOS 트랜지스터

33, 34, 35 : 전송용 NMOS 트랜지스터

CT1, CT2 : 제어 신호

본 발명은 전기적 재기입이 가능한 불휘발성 반도체 기억 장치와 이것을 이 용한 전자 장치에 관한 것으로, 특히 미세화한 셀을 갖는 플래시 메모리의 판독 방식에 관한 것이다.

현재 알려져 있는 EEPROM의 대부분은 부유 게이트에 전하를 축적하는 타입의 메모리 셀을 이용하고 있다. 그 하나인 NAND형 플래시 메모리에서는, 기입 동작과 소거 동작 양쪽에 FN 터널 전류를 이용한 데이터 재기입이 행해진다. 최근에는, 하나의 메모리 셀에 2 비트의 데이터를 기억하는 다치 기억 기술의 도입이 실시되기 시작하여, 물리적으로 동일한 셀 사이즈로 기억 용량을 2배로 늘리는 것도 가능하다.

그러나, NAND형 플래시 메모리의 미세화가 진행하여, 메모리 셀이 고밀도화되면, 메모리 셀 간의 거리가 좁아져서, 인접하는 셀 간의 간섭이 강해진다(예를 들면, 특허 문헌 1 참조). 이것은 셀 어레이의 가로 방향의 스케일링에 의한 축소에 비하여, 세로 방향의 스케일링이 어렵기 때문이다.

구체적으로 도 20을 이용하여, 인접 셀 간의 간섭의 영향을 설명한다. 도 20에는 NAND 셀 내의 인접하는 3개의 메모리 셀 MC0-MC2가 나타나 있다. 메모리 셀 MC1에 주목하면, 그 부유 게이트 FG1은 그 위의 제어 게이트(워드선) WL1 및 바로 아래의 기판(채널)에 대하여 각각 용량 Cfgwl, Cfgch에 의해 결합한다. 셀이 미세화되면, 이 부유 게이트 FG1과 이것에 인접하는 셀 MC0, MC2의 부유 게이트 FG0, FG2와의 사이의 용량 Cfgfg가 용량 Cfgwl, Cfgch에 대하여 상대적으로 증대한다. 이 용량 Cfgfg에 의한 인접 셀의 부유 게이트 간의 결합이 데이터 판독 동작에 악영향을 미친다.

구체적으로, 메모리 셀 MC1에 데이터 기입을 행하고, 그 후 메모리 셀 MC2에 데이터의 기입을 행하는 경우를 생각한다. 메모리 셀 MC1에 데이터를 기입할 때, 인접 메모리 셀 MC2의 부유 게이트 FG2는 제1 전위를 유지하고 있는 것으로 가정한다. 또한 그 후의 메모리 셀 MC2로의 기입으로, 그 부유 게이트 FG2는 제2 전위로 변화했다고 가정한다. 메모리 셀 MC1의 판독 동작은 인접 메모리 셀 MC2의 부유 게이트 FG2의 전위의 영향을 받으므로, 메모리 셀 MC2의 기입 전후로, 메모리 셀 MC1의 임계치가 변화하게 된다.

이러한 임계치 변화의 영향을 보다 구체적으로 도 21 및 도 22를 참조하여 설명한다. 도 21은 4개의 메모리 셀 MC0-MC3을 갖는 NAND 셀 유닛을 나타내고 있다. NAND 셀 유닛의 일단은 선택 게이트 트랜지스터 S1을 통하여 소스선 CELSRC에, 타단은 선택 게이트 트랜지스터 S1을 통하여 비트선 BL에 접속되어 있다. 이 NAND 셀 유닛에 대하여, 소스선 CELSRC 측의 메모리 셀 MC0으로부터 순서대로 데이터 기입이 행해지게 한다. 각 메모리 셀에 기록되는 데이터는, 예를 들면 도 22에 도시한 바와 같은 임계치 분포가 되는 2비트/셀의 4치 데이터 "00", "01", "10", "11"이다.

메모리 셀 MC0-MC3은 기입에 앞서서, 모두 임계치가 가장 낮은 소거 상태(데이터 "11")로 된다. 도 21에 도시한 바와 같이, 소스선 CELSRC측의 셀 MC0으로부터 순서대로, 비트선 BL 측의 셀 MC3으로, 소거 상태로부터 임계치 Va의 데이터 상태(예를 들면 도 22의 데이터 "00")로 기입이 행해지는 것으로 가정한다. 셀 MC0에 기입을 행하면, 그 기입 직후의 임계치는 Va가 된다. 다음의 셀 MC1이 임계치 Va로 기입되면, 셀 MC0의 임계치 Va는 Vb로 시프트하게 된다. 기입 동작은 부유 게이트에 전자를 주입하는 동작을 이용하고 있고, 기입 후에는 부유 게이트가 마이너스 전위측으로 시프트한다. 이 부유 게이트의 전위 시프트는 인접하는 셀에 대하여 그 임계치를 높게 하는 방향으로 작용한다. 즉 옆의 셀의 부유 게이트가 마이너스 전위측으로 변화함으로써, 주목 셀의 임계치는 상승한다. 이하 마찬가지로, 셀 MC1에 이어서 셀 MC2에 기입을 행하면, 셀 MC1의 임계치는 Va에서 Vb로 시프트한다. 셀 MC3에 기입을 행하면, 셀 MC2의 임계치도 Va에서 Vb로 시프트한다. 셀 MC3의 기입 임계치는 그 옆이 선택 트랜지스터 S2이기 때문에 임계치 변화가 없고, Va 그대로가 된다.

도 21에서는 모든 셀에 순차 동일한 데이터를 기입하는 경우를 설명하였다. 실제의 데이터 기입에서는, 옆의 메모리 셀에 임계치를 변동시키는 기입이 없는 경우도 포함된다. 따라서, 도 22의 데이터 "00"에 주목했을 때, 인접 셀로부터의 간섭이 없으면 임계치 분포폭이 Vtw1인 곳에서, 인접 셀의 간섭에 의해 그것이 Vtw2로 넓어지게 된다.

도 22에는 인접 셀의 간섭이 작은 경우와 큰 경우의 임계치 분포를 같이 나타내며, 인접 셀의 간섭이 커지면, 구체적으로는 다음과 같은 문제가 발생한다. 첫째로, 개개의 데이터의 임계치 분포가 인접 셀의 간섭으로 넓어지면, 확실한 데이터 판독을 보증하기 위해서는, 각 데이터의 임계치 분포 사이를 넓히는 것이 필요해진다. 그를 위해서는 각 데이터의 기입 임계치를 높이는 것이 필요하게 되지만, 그 결과로서 소거 상태의 임계치와 가장 높은 기입 상태의 임계치와의 차가 커 진다. 그렇게 하면, 인접 셀의 부유 게이트의 전위 변화가 커져서, 각각의 임계치 분포가 넓어진다고 하는 악순환에 빠진다. 둘째로, 판독 시에 비선택 워드선의 메모리 셀을 강제적으로 온시키기 위한 판독 패스 전압 Vread가 보다 높아져서, 판독 동작이 문제가 된다.

이러한 메모리 셀 간의 상호 간섭의 영향을 억제하기 위해서는, 메모리 셀의 데이터 임계치 분포가 가능한 한 좁아지도록 기입하는 대책이 현실적이다. 그러나 이것은 NAND형 플래시 메모리의 기입 시간을 길게 한다. 즉 NAND형 플래시 메모리에서는 데이터 기입은 기입 펄스 인가 동작과 그 후의 기입 검증 동작을 기입 펄스 전압을 조금씩 높이면서 반복하여 실행되고 있다. 이것은 메모리 셀의 기입 특성의 변동을 고려한 결과이다. 임계치 분포를 좁게 하기 위해서는 기입 펄스 전압의 상승분을 작게 할 필요가 있지만, 이것이 기입 사이클수의 증가를 초래하여, 기입 시간을 길게 한다.

특허 문헌 1 : 일본 특개 2001-267537 공보

이상과 같이, 플래시 메모리에서는 셀의 미세화가 진행함에 따라서, 셀 간의 간섭, 구체적으로는 부유 게이트 간의 용량 결합에 의한 기입 임계치의 변동이 커진다고 하는 문제가 있다.

본 발명은 판독 조건에 따라 셀 간의 간섭의 영향을 저감한 불휘발성 반도체 기억 장치와 이것을 이용한 전자 장치를 제공하는 것을 목적으로 하고 있다.

본 발명에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 부유 게이트형 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하기 위한 복수의 감지 증폭기 회로를 갖고, 상기 각 감지 증폭기 회로는 상기 메모리 셀 어레이로부터 선택된 제1 메모리 셀에 대하여, 이것에 인접하고 또한 이것보다 후에 데이터 기입이 이루어지는 제2 메모리 셀의 데이터에 따라 결정되는 판독 조건 하에서 셀 데이터를 감지하도록 구성되어 있는 것을 특징으로 한다.

<발명의 실시예>

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.

[실시예 1]

도 1은 실시예에 따른 NAND형 플래시 메모리의 구성을 도시하는 블록도이다. 메모리 셀 어레이(1)는 후에 설명하는 바와 같이, 복수의 부유 게이트형 메모리 셀 MC을 매트릭스 배열하여 구성된다. 로우 디코더/워드선 드라이버(2a)는 메모리 셀 어레이(1)의 워드선 및 선택 게이트선을 구동한다. 판독/기입 회로(3)는 1 페이지분의 감지 증폭기 회로와 데이터 보유 회로를 구비하여, 메모리 셀 어레이(1)의 페이지 단위의 데이터 판독 및 기입을 행하는 페이지 버퍼이다.

페이지 버퍼(3)의 1 페이지분의 판독 데이터는 컬럼 디코더(2b)에 의해 순차 컬럼 선택되어, I/O 버퍼(9)를 통하여 외부 I/O 단자에 출력된다. I/O 단자로부터 공급되는 기입 데이터는 컬럼 디코더(2b)에 의해 선택되어 페이지 버퍼(3)로 로드된다. 페이지 버퍼(3)에는 1 페이지분의 기입 데이터가 로드된다. 로우 및 컬럼 어드레스 신호는 I/O 버퍼(9)를 통하여 입력되고, 각각 로우 디코더(2a) 및 컬럼 디코더(2b)로 전송된다. 로우 어드레스 레지스터(5a)는 소거 동작에서는 소거 블록 어드레스를 보유하고, 기입이나 판독 동작에서는 페이지 어드레스를 보유한다. 컬럼 어드레스 레지스터(5b)에는 기입 동작 개시 전의 기입 데이터 로드를 위한 선두 컬럼 어드레스나 판독 동작을 위한 선두 컬럼 어드레스가 입력된다. 기입 인에이블/WE나 판독 인에이블/RE가 소정의 조건으로 토글될 때까지, 컬럼 어드레스 레지스터(5b)는 입력된 컬럼 어드레스를 보유한다.

로직 제어 회로(6)는 칩 인에이블 신호 /CE, 커맨드 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE, 기입 인에이블 신호 /WE, 판독 인에이블 신호 /RE 등의 제어 신호에 기초하여, 커맨드나 어드레스의 입력, 데이터의 입출력을 제어한다. 판독 동작이나 기입 동작은 커맨드로 실행된다. 커맨드를 받아서, 시퀀스 제어 회로(7)는 판독 동작이나 기입 혹은 소거의 시퀀스 제어를 행한다. 고전압 발생 회로(8)는 제어 회로(7)에 의해 제어되어 여러가지의 동작에 필요한 소정의 전압을 발생한다.

도 2는 셀 어레이(1)의 구체적 구성을 도시한다. 이 예에서는 16개의 직렬 접속된 메모리 셀 MC0-MC15와 그 양단에 접속된 선택 게이트 트랜지스터 S1, S2에 의해, NAND 셀 유닛(4)이 구성되어 있다. 선택 게이트 트랜지스터 S1의 소스는 공통 소스선 CELSRC에 접속되고, 선택 게이트 트랜지스터 S2의 드레인은 비트선 BL(BL0-BLi-1)에 접속된다. 메모리 셀 MC0-MC15의 제어 게이트는 각각 워드선 WL(WL0-WL15)에 접속되고, 선택 게이트 트랜지스터 S1, S2의 게이트는 선택 게이트 선 SGS, SGD에 접속된다.

하나의 워드선을 따르는 복수의 메모리 셀의 범위가, 일괄적인 데이터 판독 및 데이터 기입의 단위가 되는 페이지가 된다. 또한, 워드선 방향으로 나열하는 복수의 NAND 셀 유닛의 범위가 데이터 일괄 소거의 단위가 되는 셀 블록 BLK을 구성한다. 도 2에서는 비트선 BL 방향으로 비트선 BL을 공유하는 복수의 셀 블록 BLK0-BLKm-1을 배열하여, 셀 어레이(1)가 구성되어 있다.

워드선 WL 및 선택 게이트선 SGS, SGD는 로우 디코더(2a)에 의해 구동된다. 각 비트선 BL은 페이지 버퍼(3)의 감지 증폭기 회로 SA(SA0-SAn-1)에 접속되어 있다.

도 3은 하나의 NAND 셀 유닛의 비트선을 따른 단면을 도시하고 있다. 메모리 셀은 n형 실리콘 기판 혹은 n형 웰(10)에 형성된, p형 웰(11)에 형성된다. 메모리 셀은 인접하는 것끼리 소스, 드레인 확산층(13)을 공유하여 부유 게이트(14)와 제어 게이트(15)의 적층 구조로 구성된다. 제어 게이트(15)는 도 3의 면에 직교하는 방향의 복수의 메모리 셀에 공통된 워드선 WL로서 패터닝된다. 셀 어레이는 층간 절연막(16)으로 피복된다. 층간 절연막(16) 내부에 매립되는, 블록 내의 공통 소스선(CELSRC)(17)은 한쪽의 선택 게이트 트랜지스터 S1의 소스 확산층(13b)에 컨택트한다. 층간 절연막(16) 상에 형성되는 비트선(BL)(18)은 다른 쪽의 선택 게이트 트랜지스터 S2의 드레인 확산층(13a)에 컨택트한다. 이들 소스선(17) 및 비트선(18)의 컨택트는 인접하는 NAND 셀에서 공유된다.

이와 같이 NAND형 플래시 메모리에서는 NAND 셀 유닛 내에서 인접하는 메모 리 셀이 확산층을 공유하고, 또한 인접하는 NAND 셀 유닛이 배선 컨택트를 공유한다. 상세한 설명은 생략하지만, 도 3의 면에 직교하는 방향에는 스트라이프 패턴의 소자 영역과 소자 분리 영역이 교대로 배열되어, 그 각 소자 영역과 이것과 직교하는 스트라이프 패턴의 워드선 WL의 각 교점에 메모리 셀이 구성된다. 이들 구조적 특징으로부터 NAND형 플래시 메모리는 고밀도화, 대용량화가 용이하고, 실효적 단위 셀 면적 5F²(F: 최소 가공 치수)을 실현할 수 있다.

도 4는 하나의 NAND 셀 유닛(4)과 이것이 접속되는 비트선 BL에 접속되는 감지 증폭기 회로 SA의 구성을 도시하고 있다. 비트선에는 상술한 바와 같이 복수의 NAND 셀 유닛이 접속되지만, 도 4에서는 하나만 도시하고 있다. 감지 증폭기 회로 SA는 2개의 래치 회로(41, 42)를 갖는다. 제1 래치 회로(41)는 2개의 클럭드 인버터(41a, 41b)의 역병렬 접속에 의해 구성된다. 제2 래치 회로(42)도 마찬가지로, 2개의 클럭드 인버터(42a, 42b)의 역병렬 접속에 의해 구성된다.

제1 래치 회로(41)의 노드 N1, N2의 한쪽 N1은 제어 신호 BLC에 의해 구동되는 전송용 NMOS 트랜지스터(39)를 통하여 감지 노드 NS2에 접속된다. 제2 래치 회로(42)의 노드 N3, N4 한쪽 N3은 제어 신호 BLC2에 의해 구동되는 전송용 NMOS 트랜지스터(40)를 통하여 동일한 감지 노드 NS2에 접속된다.

제1 래치 회로(41)는 주목하는 셀의 데이터 판독에 이용되고, 제2 래치 회로(42)는 그 판독 데이터에 영향을 미치는 인접 셀의 데이터를 참조 데이터로서 보유하기 위해 이용된다.

감지 노드 NS2는 2개의 NMOS 트랜지스터(33, 34)가 직렬로 배치된, 감지 데이터를 전송하기 위한 데이터 전송 회로(30a)를 통하여, 보다 비트선에 가까운 감지 노드 NS1에 접속된다. 감지 노드 NS2와 NS1 사이에는 또 하나의 감지 데이터를 전송하기 위한 데이터 전송 회로(30b)를 구성하는 NMOS 트랜지스터(35, 36)가 직렬 접속되어 있다.

이들 2개의 전송 회로(30a, 30b)는 주목하는 메모리 셀의 다른 판독 조건에서의 셀 데이터를 선택적으로 제1 래치 회로(41)로 전송하기 위해 설치되어 있다. 구체적으로 2개의 전송 회로(30a, 30b)는 제2 래치 회로(42)가 보유하는 참조 데이터에 따라 온 오프가 전환된다. 즉, NMOS 트랜지스터(34, 36)는 각각 래치 회로(42)의 노드 N4, N3에 의해 게이트가 제어된다. 노드 N4에는 제어 신호 N4PREn에 의해 게이트가 제어되어 노드 N4의 전위를 초기 설정하기 위한 PMOS 트랜지스터(43)가 접속되어 있다. NMOS 트랜지스터(33, 35)는 각각 데이터 감지용 제어 신호 CT1, CT2에 의해 제어된다. 제어 신호 CT1, CT2는 주목하는 메모리 셀의 데이터 감지 시에는 다른 타이밍에서 발생된다.

감지 노드 NS1은 제어 신호 BLCLAMP에 의해 제어되는 클램프용 NMOS 트랜지스터(31)를 통하여 비트선 BL에 접속된다. 이 NMOS 트랜지스터(31)는 비트선 전위의 제어, 판독 시의 비트선 전위의 증폭에 기여한다. 감지 노드 NS1에는 비트선 BL을 프리차지하기 위한 제어 신호 BLPRE에 의해 제어되는 NMOS 트랜지스터(32)가 접속되어 있다. 또한 감지 노드 NS2에는 판독 시에 이 감지 노드 NS2를 프리차지하기 위한 제어 신호 NSPRE에 의해 제어되는 NMOS 트랜지스터(38)와, 래치된 노드 NS2의 전위를 유지하기 위한 캐패시터(37)가 접속되어 있다.

이 실시예에 따른 플래시 메모리의 데이터 기입은, 도 5에 도시한 바와 같이, 기입 펄스의 인가와 그 후의 검증 판독을 반복하는 복수의 기입 사이클에 의해 행해진다. 선택 워드선에 공급되는 기입 펄스 전압 Vpgm은, 도 5에 도시한 바와 같이 각 기입 사이클마다 ΔVpgm씩 단계가 증가된다. 도 4의 감지 증폭기 회로 SA는 기입 사이클이 종료할 때까지 기입 데이터를 보유하여 상술한 바와 같은 데이터 기입을 행하는 기입 회로로서도 이용된다. 단, 기입 종료를 판정하기 위한 검증 판독에 이용되는 회로부는 도 4에서는 생략되어 있다.

이 실시예에서는, 도 6에 도시한 바와 같은 임계치 분포의 4치 데이터 "00", "01", "10", "11"을 기입하는 경우를 상정하고 있다. 이와 같은 4치 데이터 기억을 행하는 경우에는, 2치 데이터 기억에 비교하여 상술한 인접 셀의 간섭의 영향이 크다.

다음으로 이 실시예에 따른 인접 셀의 간섭의 영향을 저감하는 판독 방식을 설명한다. 도 7은 하나의 NAND 셀 유닛(4)에 주목하여, 데이터 기입 순서와 데이터 판독 순서를 나타내고 있다. 여기서는 NAND 셀 유닛(4)은 설명을 간략화하기 위하여, 4개의 메모리 셀 MC0-MC3의 경우를 나타내고 있다. 데이터 기입은 소스선 CELSRC측의 메모리 셀 MC0부터 순서대로 비트선측의 셀을 향하여 행해진다. 이 때, 종래예에서 설명한 바와 마찬가지로, 메모리 셀에 기입된 임계치 Va는 후에 기입되는 인접 메모리 셀의 간섭에 의해 Vb로 변화한다.

이러한 인접 셀의 간섭의 영향을 저감하기 위해서 데이터 판독은 다음과 같 이 한다. 메모리 셀 MC0의 데이터 판독 시에는 이것에 인접하여 이보다 후에 기입된 메모리 셀 MC1의 판독 데이터에 따라 그 판독 조건을 결정한다. 마찬가지로, 메모리 셀 MC1, MC2의 데이터 판독 시에도 각각에 인접하고, 그것보다 후에 기입된 메모리 셀 MC2, MC3의 판독 데이터에 따라 판독 조건을 결정한다. 비트선 BL에 가장 가까운 메모리 셀 MC3은 이것보다 후에 쓰여지는 메모리 셀이 없기 때문에 그대로 데이터 판독을 행한다.

도 8은 페이지 판독 동작의 흐름을 도시하고 있고, 참조 데이터로 하여야 할 페이지의 판독 동작 READ1과, 그 참조 데이터에 의해 제어된 주목하는 페이지의 판독 동작 READ2의 2회의 판독을 실행하게 된다. 즉, 페이지 Pn(워드선 WLn)이 선택되었을 때, 그 판독 데이터에 대하여 셀 간 간섭이 영향을 주는 것은 페이지 Pn+1(워드선 WLn+1)의 데이터이다. 그래서, 칩 외부로부터 공급되는 어드레스 입력에 의해, 페이지 Pn의 데이터 판독이 요구된 경우에는, 먼저 페이지 Pn+1의 데이터 판독을 행한다(단계 S1). 그 판독 데이터는 도 4의 감지 증폭기 회로 SA의 제2 래치 회로(42)에 보유한다.

이 후, 주목하는 페이지 Pn의 데이터 판독 동작 READ2에 있어서, 비트선을 프리차지한 후, 비트선 방전을 개시한다(단계 S2). 데이터 감지는 먼저 판독되어 있는 참조 데이터에 따라 그 조건을 다르게 한다. 그 때문에, 래치 회로(42)의 노드 N3이 "H"인지의 여부를 판정한다(단계 S3). 노드 N3이 "H"이면, 선택 페이지의 판독에 인접 셀의 간섭을 고려할 필요가 있고, "L"이면 필요가 없는 것을 의미한다. 이 판정 결과는, 구체적으로는 도 4의 감지 증폭기 회로 SA에서 제2 래치 회 로(42)의 참조 데이터에 따라, 데이터 전송 회로(30a, 30b) 중 어느 하나가 유효하게 된다고 하는 결과로서 나타난다.

즉, 단계 S3의 판정 결과가 NO인 경우, 비트선 감지는 제어 신호 CT1에 의해 온이 되는 데이터 전송 회로(30a)에 의해 행해진다(단계 S4). 이 데이터 감지 시에 선택 페이지의 워드선 WLn에는 판독 전압 Vsel을 공급한다. 단계 S3의 판정 결과가 YES인 경우, 비트선 감지는 제어 신호 CT2에 의해 온이 되는 데이터 전송 회로(30b)에 의해 행해진다(단계 S5). 이 데이터 감지 시에는 선택 페이지의 워드선 WLn에는 판독 전압 Vsel보다 약간 높은 판독 전압 Vselh를 공급한다. 판독 데이터는 제1 래치 회로(41)로 전송된다(단계 S6).

도 9a 및 도 9b는 판독 동작 READ1, READ2에서의 NAND 셀 유닛의 바이어스 조건을 나타내고 있다. 선택 페이지 Pn에서 판독되는 것은 메모리 셀 MC1이라고 하고, 판독 동작 READ1에서는 인접 메모리 셀 MC2의 워드선에 판독 전압 Vselpre가 공급된다. 다른 워드선 및 선택 게이트선에는 이들에 의해 제어되는 메모리 셀 및 선택 게이트 트랜지스터가 도통하도록 하는 패스 전압 Vread가 공급된다.

판독 전압 Vselpre는 페이지 Pn+1의 메모리 셀 MC2가 소정의 기입 상태에 있는지의 여부를 판정하기 위한 전압이 된다. 예를 들면, 셀 데이터가 도 6에 도시하는 데이터 "11"인지, 그 이외인지를 판정하는 경우에는 Vselpre=Vr1(=0V)로 한다. 또한, Vselpre=Vr2이라고 하면, 셀이 데이터 "10" 이하의 임계치인지, 데이터 "00" 이상의 임계치인지가 판정된다.

주목하는 페이지의 판독 동작 READ2에서는, 도 9b에 도시한 바와 같이 선택 워드선에 다른 판독 전압 Vsel, Vselh가 다른 타이밍에서 공급된다. 이것이 참조 데이터에 따라 다른 판독 조건이 된다. 비선택 워드선 및 선택 게이트선에는 패스 전압 Vread가 공급된다.

다음에, 도 11 및 도 12의 판독 동작 파형을 참조하여, 보다 구체적으로 판독 동작을 설명한다. 도 11은 참조 데이터로 해야 할 페이지 Pn+1의 데이터 판독 동작(READ1)의 파형이고, 도 12는 주목하는 페이지 Pn의 데이터 판독 동작(READ2)의 파형이다.

도 11의 판독 동작을 설명하면 다음과 같이 된다. 타이밍 T0부터 T1에서, 워드선, 선택 게이트선에 각각 소정의 전압을 인가하고 비트선을 프리차지한다. 선택 워드선에는 판독 전압 Vselpre, 비선택 워드선 및 비트선측의 선택 게이트선 SGD에는 판독 패스 전압 Vread가 공급된다. 비트선 프리차지는 NMOS 트랜지스터(32)의 게이트 BLPRE에 Vcc+Vt를 공급하여 노드 NS1을 Vcc로 충전하고, NMOS 트랜지스터(31)의 게이트 BLCLAMP에 Vpre+Vt를 인가함으로써 행해진다. 이에 의해, 비트선은 Vpre로 충전된다.

타이밍 T1에서, 셀 소스선측 선택 게이트선 SGS에 패스 전압 Vread가 인가된다. 페이지 Pn+1의 메모리 셀(도 9a의 메모리 셀 MC2)의 임계치가 Vselpre보다 낮으면, 그 메모리 셀이 온 상태로 되어 비트선 전위 Vpre는 방전되고, 임계치가 Vselpre보다 높으면 비트선 전위는 방전되지 않는다. 도 11에서 비트선 전위의 실선으로 나타내는 파형 A는 방전되는 경우를 나타내고, 일점쇄선으로 나타내는 파형 B는 방전되지 않는 경우를 나타내고 있다.

타이밍 T2부터 T3에서는 NMOS 트랜지스터(38)를 온으로 하여, 감지 증폭기 SA 내의 감지 노드 NS2를 Vcc로 프리차지한다. 동시에, 판독 데이터를 래치 회로(42)에 취득하기 위해서, NMOS 트랜지스터(40)의 게이트 BLC2에도 Vcc+Vt가 인가된다. 이에 의해, 노드 N3도 Vcc로 프리차지된다. 타이밍 T4부터 T5에서는 NMOS 트랜지스터(31)의 게이트 BLCLAMP에 비트선 감지 전압 Vsen+Vt(Vt는 NMOS 트랜지스터(31)의 임계치 전압)가 인가된다. 이 때, NMOS 트랜지스터(33)의 게이트에도 제어 신호 CT1=Vcc가 인가된다. 또한, 타이밍 T2부터 T6 사이, PMOS 트랜지스터(43)의 게이트에 제어 신호 N4PREn="L"이 인가되고, 이에 따라 NMOS 트랜지스터(34)의 게이트에 Vcc가 인가되고 있다. 따라서 이 데이터 감지 시에, 데이터 전송 회로(30a)만이 도통 가능한 상태로 되어 있다.

NMOS 트랜지스터(31)의 게이트 BLCLAMP에 공급되는 감지 전압은 Vsen+Vt(Vt는 NMOS 트랜지스터(31)의 임계치 전압)이다. 도 11의 비트선 파형 A와 같이, 비트선 전압이 Vsen 이하이면, NMOS 트랜지스터(31)는 도통 상태가 되고, 노드 NS1, NS2는 비트선 전위 가까이까지 방전된다. 이 경우, 타이밍 T6에서 T7로 래치 회로(42)의 노드 N3에는 "L" 데이터가 입력된다. 이것은 페이지 Pn+1의 메모리 셀에는 기입이 되어 있지 않거나 혹은 임계치가 너무 변동되지 않는 기입만이 행해지고 있는 것을 의미한다.

비트선의 파형 B와 같이, 타이밍 T1부터 T4 사이에 비트선 전위가 방전되지 않은 경우에는, 래치 회로(42)의 노드 N3에는 "H" 데이터가 취득된다. 이것은 페이지 Pn+1의 메모리 셀에 주목하는 페이지 Pn의 메모리 셀의 기입 데이터에 영향을 주는 상태의 기입이 이루어진 것을 의미한다. 타이밍 T7, T8에서 노드 N3의 데이터가 래치 회로(42)에 취득된다. 이상에 의해, 제2 래치 회로(42)에 참조 데이터가 보유된다.

다음에, 래치 회로(42)에 참조 데이터를 보유한 상태로, 도 12에 도시하는 선택 페이지 Pn의 데이터 판독 동작 READ2을 행한다. 이 때, NAND 셀 유닛에 인가되는 전압은 도 9b와 같이 된다. 도 9b에서는 메모리 셀 MC1이 페이지 Pn에 대응하는 메모리 셀이고, 이 메모리 셀을 선택하는 워드선에는 상술한 바와 같이, 2개의 판독 전압 Vsel, Vselh가 다른 타이밍에서 인가된다. 이 판독 전압 Vsel, Vselh는 도 10에 도시하는 데이터 분포에 있어서, 데이터 "10"과 "00"을 판별하는 판독을 행하는 경우에는, 각각 Vr2, Vr2h에 상당하는 전압이다. Vr2는 페이지 Pn+1에 기입이 행해지지 않는 경우의 판독 워드선 전압이고, Vr2h는 페이지 Pn+1의 메모리 셀에 기입이 행해지는 경우의 판독 워드선 전압이다.

타이밍 T0부터 T1에서는 선택 워드선에 판독 전압 Vsel(예를 들면, vr2)를 인가하고, 동일 NAND 셀 유닛의 비선택 워드선과 선택 게이트선 SGD에는 패스 전압 Vread를 인가하고, 비트선을 Vpre로 프리차지한다. 타이밍 T2에서 소스선측 선택 게이트선 SGS에 패스 전압 Vread를 인가하면, 선택 페이지 Pn의 메모리 셀(MC1)의 임계치가 Vsel보다 낮으면, 파형 C와 같이 비트선이 방전된다.

타이밍 T2 내지 T3에서는 NMOS 트랜지스터(38, 39)의 게이트 NSPRE, BLC에 Vcc+Vt를 공급하여, 노드 NS2 및 제1 래치 회로(41)의 노드 N1을 Vcc로 프리차지한다. NMOS 트랜지스터(38)에 의한 감지 노드 차지는 타이밍 T3에서 정지하고, NMOS 트랜지스터(39)의 게이트에는 그 후에도 Vcc+Vt가 인가된다. 그리고 타이밍 T4부터 T5에서 NMOS 트랜지스터(31)의 게이트 BLCLMAP에 감지용 전압 Vsen+Vt를 인가하고, NMOS 트랜지스터(33)의 게이트에 제어 신호 CT1=Vcc를 인가한다.

이 때, 래치 회로(42)가 보유하는 참조 데이터가 N3="L", N4="H"인 경우, 즉 페이지 Pn+1의 메모리 셀에 소정의 기입이 행해지지 않는 경우에는, NMOS 트랜지스터(34)가 게이트에 Vcc가 인가되어 도통 가능한 상태로 되어 있다. 즉 데이터 전송 회로(30a)가 유효하여, 타이밍 T4부터 T5 사이에 비트선 감지가 행해진다. 실선 파형 C와 같이 비트선 전위가 Vsen 이하이면, 노드 NS1, NS2는 비트선측으로 방전된다. 비트선이 방전되지 않으면, 일점쇄선 D로 나타낸 바와 같이, 노드 NS1, NS2는 방전되지 않는다. 이렇게 해서 비트선 감지의 결과는 래치 회로(41)의 노드 N1로 전송된다.

도 12의 비트선 방전 파형 C, D에 의해 감지되는 메모리 셀의 임계치는, 예를 들면 도 10의 데이터 분포 중 데이터 "10"의 실선으로 나타내는 분포 C1, 데이터 "00"의 실선으로 나타내는 분포 D1에 각각 대응한다. 이들 실선 분포 C1, D1은 인접 셀의 기입 데이터의 영향이 없는 경우의 임계치 분포를 도시하고 있고, T4-T5의 데이터 감지에서는 이들 분포 C1, D1이 판별된다. 왜냐하면, 래치 회로(42)에 보유된 참조 데이터는 주목하는 페이지 Pn의 메모리 셀의 기입 임계치에 대하여 페이지 Pn+1의 데이터가 영향을 미치지 않는 것을 나타내고 있기 때문이다.

다음으로 타이밍 T6에서 선택 페이지 Pn의 판독 워드선 전압을 Vselh로 상승시킨다. 비트선의 방전은 계속되고 있다. 이 판독 전압 Vselh는 앞의 판독 전압 Vsel에 대하여, 최대이어도 도 10에서의 인접 셀의 영향이 없는 실선 분포 C1과, 인접 셀의 영향이 있는 경우의 파선 분포 E1의 전위차 정도의 상승분이 된다. 예를 들면, Vselh=Vsel+0.2V이다. 타이밍 T1부터 T4에 걸쳐서 비트선 방전 시간과 동일한 정도의 대기 시간을 거쳐, 타이밍 T7부터 T8에서 다시 비트선 감지를 행한다.

이 때도 NMOS 트랜지스터(31)의 게이트 BLCLAMP에 인가되는 전압은 Vsen+Vt이고, 동시에 NMOS 트랜지스터(35)의 게이트에 제어 신호 CT2=Vcc가 인가된다. 이 기간에 비트선 감지되는 것은, 예를 들면 도 10에서의 파선 분포 E1 또는 분포 F1과 같은 임계치를 갖는 메모리 셀인 경우이다. 이들은, 페이지 Pn+1의 메모리 셀에 소정의 기입이 행해지고 있고, 메모리 셀 간의 간섭에 의해서 도 10에 실선으로 나타내는 본래의 임계치 분포 C1, D1이 파선으로 나타내는 분포 E1, F1로 시프트되어 있는 메모리 셀이다.

이 때 래치 회로(42)가 보유하는 참조 데이터는 N3="H", N4="L"이고, NMOS 트랜지스터(36)가 도통 가능한 상태로 되어 있다. 따라서 비트선 파형 E와 같이 타이밍 T7에서 비트선 전위가 Vsen 이하로 되어 있으면, 감지 노드 NS2는 전송 회로(30b)를 통하여, 또한 NMOS 트랜지스터(31)를 통하여 비트선측으로 방전된다. 파형 F와 같이 비트선의 방전이 없으면, 메모리 셀의 임계치는 도 10의 분포 F1과 같이, 판독 전압 Vr2h보다 높게 된다.

이상과 같이, 타이밍 T4∼T5 사이와 T7∼T8 사이에 다른 판독 조건으로 감지된 결과는 그 중 어느 한쪽이 타이밍 T9에서 SEN="H", 타이밍 T10에서 LAT="H"로 함으로써 래치 회로(41)로 취득된다.

본 실시예에서는 2 비트/셀의 2 비트를 분별하여 판독하는 구체적인 동작은 설명하지 않지만, 다치 기억에 의해 복수의 임계치 분포가 존재하고 있어 이들을 워드선의 전위를 바꾸어서 판독하는 것을 전제로 하고 있다. 이 경우에, 2 비트/셀의 2 비트를 분별하여 판독하기 위해서는, 그 2 비트의 할당 방법에 따라 반드시 3회 판독 동작을 반복할 필요가 있는 경우나 1회나 2회로 끝나는 경우가 있다. 전자는 2 비트/셀이 2개의 I/O나 2개의 컬럼 어드레스로 할당되어 있는 경우이고, 후자는 2 비트/셀이 2개의 로우 어드레스로 할당되어 있는 경우이다. 본 실시예는 그 1회분의 판독 동작을 개선하는 것으로, 도 12의 동작으로 래치 회로(41)에 취득되는 것은, 2 비트/셀의 1 비트 데이터이거나 2 비트/셀을 판독하는 과정의 데이터이다. 한편, 도 12의 동작으로 래치 회로(42)에 보유되는 데이터는 래치 회로(41)에 판독하는 데이터를 확실하게 판별하기 위한 참조 데이터가 된다. 따라서, 본 실시예에서 설명한 판독 동작을 1회 혹은 복수회 행하고, 최종적으로 칩 외부로 출력할 수 있는 데이터를 확정한다.

이 실시예의 장점은 도 10에 도시하는 종래의 데이터 분포와 실시예에 따른 데이터 분포를 비교하면 분명해진다. 도 10에 도시하는 종래예는 메모리 셀 간의 간섭이 크고, 데이터 임계치 분포가 넓어지는 경우로서, 도 23에 도시하는 인접 셀 간의 간섭이 큰 경우에 상당한다. 종래에는 이와 같이 넓어진 임계치 분포폭에 맞추어서 각각의 워드선 판독 전위 Vr2나 Vr3을 설정할 필요가 있었다. 이에 대하여 이 실시예의 판독 방식에 따르면, 도 10의 하측의 데이터 분포에 도시한 바와 같 이, 인접 셀의 간섭의 유무에 따라 판독 전압 Vr2, Vr2h를 구분하여 사용함으로써, 데이터 임계치 분포 사이를 좁게 할 수 있다. 이것은 특히, 다치 기억을 행하는 경우에 유효하다. 이에 의해서, 인접 셀 간 간섭을 고려하여 기입 임계치 분포를 높이는 것에 의한 악순환을 억제할 수 있을뿐만 아니라, 판독 패스 전압 Vread에 의한 비선택 셀에서의 스트레스도 완화하는 것이 가능해진다.

이 실시예의 판독 방식에서는 NAND 셀 유닛의 소스선측의 메모리 셀로부터 순서대로 판독하는 경우에, 칩 외부로부터 요구가 있었던 페이지 Pn의 판독에 페이지 Pn+1의 판독 동작이 부수하게 된다. 또한, 도 12의 동작 파형으로부터 분명한 바와 같이, 페이지 Pn의 판독에 제어 신호 CT1, CT2에 의한 2회의 비트선 감지가 필요해진다. 그 결과 판독 시간은 종래에 비교하여 2.5배 정도가 되므로, 이 실시예의 방식은 판독 속도보다도 기입 속도를 우선하는 경우에 특히 유효하게 된다.

[실시예 2]

도 13은 도 7에 도시한 실시예 1에서의 기입 순서와 판독 순서에 대응되어, 실시예 2에서의 기입 순서와 판독 순서를 나타내고 있다. 이 실시예에서는, NAND 셀 유닛(4) 내의 기입 순서와 판독 순서를 반대로 하고 있다. 이에 의해, 앞의 실시예 1에서와 같은, 페이지 Pn을 판독하기 위한 페이지 Pn+1의 판독 동작 READ1을 생략할 수 있다. 즉, NAND 셀 유닛(4) 내에서 기입된 순서와 반대로 판독하도록 하면, 직전에 판독한 데이터를 참조 데이터로서 이용하여 실시예 1의 도 12에서 설명한 바와 마찬가지의 판독 동작이 가능하게 된다.

도 13에서는 페이지 어드레스가 할당된 메모리 셀 MCO, MC1, MC2, MC3이 비 트선측부터 어드레스 순서대로 배열되고, 각각 워드선 WL0, WL1, WL2, WL3에 의해 구동된다. 통상의 기입에서는 NAND 셀 유닛(4) 내의 페이지 기입은 하위 어드레스부터의 순서(즉, WL0, WL1, WL2, WL3의 순서)가 되지만, 본 실시예에서는 상위 어드레스부터의 순서(즉 WL3, WL2, WL1, WL0의 순서)가 된다. 즉, 메모리 셀에 주목하면 MC3, MC2, MC1, MC0의 기입 순서가 된다.

이에 대하여, 연속 페이지 판독의 경우의 판독 순서는, WL0, WL1, WL2, WL3의 순서대로 한다. 즉, 메모리 셀에 주목하면, MC0, MC1, MC2, MC3의 판독 순서대로 한다. 이와 같은 판독을 행하면 메모리 셀 MC1보다 후에 기입되어 메모리 셀 MC1의 판독 데이터에 영향을 미치는 메모리 셀 MC0의 데이터는 메모리 셀 MC1 직전에 판독되고 있기 때문에, 메모리 셀 MC1의 판독 조건을 메모리 셀 MC0의 판독 데이터를 참조 데이터로 하여 결정할 수 있다. 마찬가지로, 메모리 셀 MC2, MC3의 판독 조건은 각각 직전에 판독되는 메모리 셀 MC1, MC2의 판독 데이터에 의해 결정할 수 있다. 메모리 셀 MC0에 대해서 인접 셀의 간섭의 영향이 없는 것은 실시예 1과 마찬가지이다.

이 실시예와 같이 기입 순서를 통상과 반대로 하기 위해서는, NAND형 플래시 메모리로의 기입 데이터를 적어도 1셀 블록분 축적하고나서 메모리 칩에 데이터를 공급하는 시스템이 필요해진다. 도 14는 그와 같은 메모리 시스템의 개략 구성을 도시한다. NAND형 플래시 메모리(51)를 포함하는 메모리 카드(50)에는 NAND형 플래시 메모리(51)로의 데이터의 입출력을 제어하는 컨트롤러(52)와, 그 컨트롤러(52)에 의해 NAND형 플래시 메모리(51)에 입출력되는 데이터를 일시적으로 보유하는 캐쉬 메모리(53)가 포함된다. 캐쉬 메모리(53)에는 적어도 NAND형 플래시 메모리(51)의 셀 블록 사이즈 이상의 용량의 기억 영역(메모리 공간)이 있다.

메인 메모리(55)는 메모리 카드(50)가 장착되는 전자 기기의 메모리이다. 이 메인 메모리(55)로부터 NAND형 플래시 메모리(51)에 데이터를 기입하는 경우, 그 데이터는 먼저 캐쉬 메모리(53)에 입력된다. 여기서, 기입 데이터는 통상 하위의 페이지 어드레스의 데이터로부터 캐쉬 메모리(53)에 전송되는 것으로 하면, 캐쉬 메모리(53) 내의 메모리 영역(54)에는 최하위 어드레스에 대응하는 선두 페이지 P0의 데이터로부터 순서대로 축적되어 간다. NAND 셀 유닛이 16개의 메모리 셀로 구성되고, 따라서 1 셀 블록이 16페이지 P0-P15이고, 메모리 영역(54)은 플래시 메모리(51)의 셀 블록 사이즈와 일치하는 것으로 한다.

캐쉬 메모리(53)의 영역(54)에 축적되는 데이터는 NAND 플래시 메모리(51)의 복수의 셀 블록의 데이터가 포함되지 않도록 제어된다. 컨트롤러(52)는 영역(54)에 1 셀 블록분(16 페이지분)의 기입 데이터의 축적이 종료하고나서, 그 데이터를 NAND형 플래시 메모리(51)로 전송하고 기입을 개시하도록 제어한다. 이 때, 도 13에서 설명한 기입 순서가 되도록, 컨트롤러(52)는 영역(54)의 페이지 P15부터 페이지 P0으로, 순차 데이터를 NAND형 플래시 메모리(51)로 전송하여 기입을 행한다. 이에 의해, 플래시 메모리(51)로의 데이터 기입 순서를 통상과 반대로 할 수 있다.

이 실시예와 같이, 기입 순서와 판독 순서를 반대로 함으로써 판독 시간의 단축이 도모되는 것은 상술한 바와 같이 블록 내의 페이지 P0부터 연속하여 페이지 판독을 행하는 경우이다. 그러나 실제로는, 이와 같은 연속 페이지 판독은 아니 고, 실시예 1과 마찬가지로 참조 데이터 판독 동작을 필요로 하는 경우도 있다. 또한, 선택 페이지가 인접 셀의 간섭의 영향이 없는 경우도 있다. 이들 각 경우를 모두 고려한 NAND형 플래시 메모리의 판독 동작의 흐름도를 도 15에 도시한다.

이 실시예에서, NAND형 셀 유닛(4) 내에서 마지막으로 기입이 행해지는 페이지 P0(워드선 WL0)의 메모리 셀을 판독하는 경우에는 인접 메모리 셀의 간섭을 고려하지 않아도 되고, 통상의 판독 조건으로 한다. 즉, 단계 S11에서 외부 어드레스를 인식하여, 페이지 P0이 선택되어 있으면, 단계 S12로 진행하고, 여기서는 메모리 셀의 다치 기억 상태에 따른 통상의 판독 동작을 행한다. 이 판독 동작의 구체적인 판독 방법은 임계치 분포의 데이터 할당 방법에 따라 다양하지만, 도 11에 도시한 판독 동작을 이용하면 된다. 즉, 제어 신호 CT1, CT2에 의한 판독 타이밍의 구별이나 워드선 판독 전압의 전환을 수반하지 않는 통상의 판독 동작이다. 판독 데이터는 도 4의 감지 증폭기 회로 SA의 래치 회로(41, 42) 중 어디에 보유해도 된다. 최종적으로 확정된 판독 데이터는 단계 S13에서 칩 외부로 판독된다.

셀 블록 내의 임의의 페이지 Pn의 판독이 행해지는 경우에는 페이지 Pn의 판독 전에 페이지 Pn-1의 판독이 행해졌는지의 여부, 즉 선택 페이지가 연속인지의 여부를 단계 S14에서 판정한다. 단, 이 어드레스 판정을 행하기 위해서는 메모리칩의 제어 회로(7)가 어드레스 선택의 이력 정보를 갖는 것이 필요하다. 선택 어드레스가 연속인 경우에는 단계 S15로 진행한다. 단계 S15에서는 감지 증폭기 회로(4)의 래치 회로(41)에 페이지 Pn-1의 판독 데이터가 보유되어 있는 것으로 가정하면, 이것을 참조 데이터로서 래치 회로(42)로 전송한다.

그리고 단계 S16에서는, 실시예 1의 도 12의 판독 동작과 마찬가지로, 래치 회로(42)에 보유된 참조 데이터에 의해 결정된 판독 조건으로, 메모리 셀로부터 다치 기억된 데이터를 판독한다. 단계 S17에서는, 확정된 판독 데이터를 칩 외부로 출력한다.

연속 페이지의 판독은 아니고, 블록 내의 임의 페이지 Pn의 판독 동작인 경우에는, 단계 S18에서 실시예 1과 마찬가지로, 참조 데이터로 하여야 할 페이지의 판독 동작을 행한다. 이 단계 S18에서 래치 회로(42)에 취득하는 참조 데이터는 페이지 Pn-1의 데이터가 된다. 이 실시예에서는 페이지 Pn보다 페이지 Pn-1의 데이터가 뒤에 기입되고 있기 때문이다. 단계 S19에서는 도 12의 판독 동작과 마찬가지로, 래치 회로(42)에 보유된 참조 데이터에 따라 결정된 판독 조건으로, 다치 기억된 데이터를 감지 증폭기 회로로 판독한다. 단계 S20에서는 확정한 판독 데이터를 칩 외부로 출력한다.

이 실시예에서, NAND형 플래시 메모리(51)에 기입하는 데이터는 플래시 메모리(53)에 저장된 데이터가 되지만, 도 15에서 설명한 판독 방식을 실현하기 위해서는 몇개의 제한이 필요해진다. 예를 들면, 임의의 기입 요구 시에 페이지 P0부터 페이지 P7까지의 기입을 행하였다고 가정한다. 이 때, NAND형 플래시 메모리(51)에는 컨트롤러(52)의 제어에 의해 캐쉬의 영역(54)으로부터 기입 데이터가 전송되어, 페이지 P7, P6, …, P0의 순서대로 기입이 행해진다.

이 기입 상태에 대하여, 도 15의 단계 S15-S17의 제어로 페이지 P0부터 페이지 P7까지의 데이터 판독은 정상적으로 행해진다. 이 때, NAND형 플래시 메모리(51)의 동일 블록 내에서는 페이지 P8부터 페이지 P15가 비어 있는 영역(미기입 영역)이다. 이 후, 페이지 P8부터 페이지 P15에 대하여 추가 기입이 행해지면, 페이지 P7과 페이지 P8의 연속 페이지 판독을 할 수 없게 되어 버린다. 왜냐하면, 본 실시예에서는 페이지 P7의 데이터는 페이지 P8의 데이터보다 후에 기입되어 있지 않으면 안되기 때문이다.

이러한 사태에 대처하기 위해서는, 추가 데이터 기입 전에 플래시 메모리(51)로부터 페이지 P0부터 페이지 P7의 데이터를 캐쉬 메모리(53)에 판독한다. 계속해서, 추가 데이터인 페이지 P8부터 페이지 P15의 기입 데이터도 캐시 메모리(53)에 저장한다. 이렇게 해서, 1 셀 블록의 전체 페이지 데이터를 재차 NAND 플래시 메모리(51)에 연속하여 기입하도록 제어하면 된다.

이 실시예에 따른 메모리 카드는 NAND형 플래시 메모리(51)와, 이것에 대한 데이터 기입을 제어하는 컨트롤러(52)와, 적어도 1 블록분의 기입 데이터 보유가 가능한 캐쉬 메모리(53)를 구비함으로써, NAND형 플래시 메모리(51)의 블록 내 페이지의 기입 순서를 통상과 반대로, 상위 어드레스부터의 기입으로 하는 것이 가능하게 된다. 이에 의해, 인접 메모리 셀 간의 간섭의 영향을 작게 하는 판독 동작을, 판독 동작의 퍼포먼스의 열화를 억제하여 실현할 수 있다. 특히, 연속 페이지 판독을 행하는 경우에 참조 데이터를 판독하기 위한 동작이 불필요해져, 데이터 판독 효율의 향상이 도모된다.

[실시예 3]

실시예 1에서는 메모리 셀 간의 간섭에 따라 선택 페이지의 판독 조건을 설 정하기 때문에, 선택 워드선에 공급되는 판독 전압의 전환을 이용하였다. 이것은 메모리 셀 간의 간섭의 영향에 의한 메모리 셀의 임계치의 차에 직접 대응시키는 방법이다. 그러나 메모리 셀의 임계치의 차에 대응한 판독 조건을 설정하는 방법으로서, 데이터 감지 시의 비트선 방전 시간의 차를 이용하는 것도 가능하다. 메모리 셀의 기입 임계치가 다르면, 동일한 판독 전압을 메모리 셀에 공급한 경우에도 비트선 방전 곡선에 차이가 생기기 때문이다.

도 16은 그와 같은 비트선 방전 시간의 차를 이용하는 실시예에 대하여, 선택 페이지의 판독 동작 READ2의 파형을 실시예 1의 도 12와 대응시켜 도시하고 있다. 판독 동작 READ2에 선행하여, 참조 데이터의 판독 동작 READ1이 실행되는 것은 실시예 1과 마찬가지이다. 또한 NAND 셀 유닛의 워드선 및 선택 게이트선에 공급하는 전압은 나타내지 않지만, 선택 워드선에 공급하는 판독 전압을 전환이 없는 일정값으로 하는 것 외에는, 실시예 1과 마찬가지이다.

타이밍 T0-T1 사이에 비트선 프리차지를 행하고, 그 후 NAND 셀 유닛에 의해 비트선을 방전시킨다. 비트선 방전 개시 후, 비트선 감지 전에, 타이밍 T2-T3에서 감지 노드 NS2의 프리차지를 행한다. 이들도 실시예 1과 다르지 않다. 도 16에는 인접 셀의 간섭이 없는 선택 메모리 셀 G1인 경우, 인접 셀의 간섭이 있는 선택 메모리 셀 G2의 경우의 비트선 방전 곡선을 각각 직선과 파선으로 나타내고 있다. 간섭의 유무에 따라 메모리 셀의 임계치에 차가 발생하면, 도시한 바와 마찬가지로 그와 같은 메모리 셀이 선택되었을 때의 비트선 방전 곡선에도 차가 발생한다. 이 실시예에서는 이 방전 곡선의 차에 따라 비트선 감지의 타이밍을 설정한다.

즉, 메모리 셀 G1이 선택되어 있는 경우에는 타이밍 T4에서 상승하는 제어 신호 CT1에 따라 비트선 감지를 행한다. 메모리 셀 G2가 선택되어 있는 경우에는 그보다 지연된 타이밍 T5에서 상승하는 제어 신호 CT2에 따라 비트선 감지를 행한다. 실시예 1과 마찬가지로, 도 4의 감지 증폭기 회로 SA에는 참조 데이터가 미리 보유되고, 이에 의해 감지 데이터 전송 회로(30a, 30b)의 한쪽이 유효하게 된다. 따라서, 제어 신호 CT1, CT2 중 어느 한쪽의 타이밍에서 감지된 판독 데이터가 유효하게 된다. 이 실시예에 의해서도 실시예 1과 마찬가지의 효과가 얻어진다.

[실시예 4]

다음에, 상기 각 실시예에 따른 불휘발성 반도체 기억 장치 혹은 메모리 시스템을 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.

도 17은 이 실시예에 따른 전자 카드와 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는 전자 장치는 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 이전의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 경우에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(61)는 카드 슬롯(102)에 장착 되면, 회로 기판 상의 전기 회로에 전기적으로 접속된다.

전자 카드는, 예를 들면 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 가까이 함으로써 회로 기판 상의 전기 회로에 무선 신호에 의해 접속된다.

도 18은 디지털 스틸 카메라의 기본적인 구성을 나타낸다. 피사체로부터의 광은 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는, 예를 들면 CMOS 이미지 센서로, 입력된 광을 광전 변환하고, 아날로그 신호를 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 들 수 있다. 비디오 신호는 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)로 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은 비디오 출력 단자(110)를 통하여, 예를 들면 텔레비전 등의 화상 기기로 출력하는 것이 가능하다. 이에 의해, 촬상한 화상을 표시부(108) 이외에도 표시할 수 있다. 촬상 장치(104), 아날 로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은 압축/신장 처리 회로(115)에 의해 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을 카드 인터페이스(116)를 통하여 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되어, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영된다.

또 이 구성에서는 회로 기판(100) 상에 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단, 카드 슬롯(102)은 회로 기판(100) 상에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되어도 된다.

회로 기판(100) 상에는 또한 전원 회로(117)가 실장된다. 전원 회로(117)는 외부 전원, 혹은 전지로부터의 전원을 공급받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서 DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은 상술한 각 회로에 공급되는 것 외에, 스트로보(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시예의 전자 카드는 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는 휴대 전자 기기뿐만 아니라, 도 19a 내지 도 19j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 19a에 도시하는 비디오 카메라, 도 19b에 도시하는 텔레비전, 도 19c에 도시하는 오디오 기기, 도 19d에 도시하는 게임기기, 도 19e에 도시하는 전자 악기, 도 19f에 도시하는 휴대 전화, 도 19g에 도시하는 퍼스널 컴퓨터, 도 19h에 도시하는 개인 휴대 정보 단말기(PDA), 도 19i에 도시하는 보이스 레코더, 도 19j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명은 상기 실시예에 한정되지 않는다. 예를 들면 상기 실시예에서는 NAND형 플래시 메모리를 설명했지만, NOR형, DINOR형 등의 다른 불휘발성 반도체 기억 장치에도 마찬가지로 본 발명을 적용할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 인접 메모리 셀 간의 간섭의 영향을 저감한 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

전기적으로 재기입 가능한 부유 게이트형 메모리 셀들이 배열된 메모리 셀 어레이; 및

상기 메모리 셀 어레이로부터 데이터를 판독하도록 구성된 복수의 감지 증폭기 회로를 포함하고,

상기 각 감지 증폭기 회로는 상기 메모리 셀 어레이로부터 선택된 제1 메모리 셀에 대하여, 이것에 인접하고 또한 이것보다 후에 데이터 기입이 이루어지는 제2 메모리 셀의 데이터에 따라 결정되는 판독 조건 하에서 셀 데이터를 감지하도록 구성되고,

상기 각 감지 증폭기 회로는 상기 제1 메모리 셀의 판독 데이터를 보유하기 위한 제1 래치 회로 및 상기 제1 메모리 셀의 데이터 판독에 앞서서 상기 제2 메모리 셀로부터 판독된 데이터를 참조 데이터로서 보유하기 위한 제2 래치 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 각 감지 증폭기 회로는,

비트선 전위의 클램프 및 비트선 전위의 증폭에 사용된 클램프 트랜지스터를 통하여 상기 메모리 셀 어레이의 비트선에 접속된 제1 감지 노드와,

상기 제1 및 제2 래치 회로가 각각의 트랜스퍼 게이트들을 통하여 공통으로 접속된 제2 감지 노드와,

상기 제1 및 제2 감지 노드 사이에 병렬로 배치되고, 상기 제2 래치 회로에 보유된 상기 참조 데이터에 응답하여 전환되어, 상기 제1 메모리 셀의 제1 및 제2 판독 조건 하에서의 셀 데이터의 한쪽을 선택적으로 상기 제1 래치 회로로 전송하기 위한 제1 및 제2 데이터 전송 회로를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 제1 및 제2 판독 조건은 상기 제1 메모리 셀에 공급하는 판독 전압의 전환에 의해 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 제1 및 제2 판독 조건은 상기 제1 메모리 셀에 의한 비트선 방전 시간의 차에 의해 설정되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 제1 데이터 전송 회로는 상기 제1 및 제2 감지 노드 사이에 직렬 접속된, 상기 제2 래치 회로의 제1 데이터 노드에 의해 게이트가 제어되는 제1 트랜지스터와, 데이터 감지용 제1 제어 신호에 의해 온 구동되는 제2 트랜지스터를 갖고,

상기 제2 데이터 전송 회로는 상기 제1 및 제2 감지 노드 사이에 직렬 접속된, 상기 제2 래치 회로의 제2 데이터 노드에 의해 게이트가 제어되는 제3 트랜지 스터와, 상기 제1 제어 신호와 다른 타이밍에서 발생되는 데이터 감지용 제2 제어 신호에 의해 온 구동되는 제4 트랜지스터를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제2항에 있어서,

상기 각 감지 증폭기 회로는,

상기 제1 감지 노드에 접속된, 상기 메모리 셀 어레이의 선택된 비트선을 프리차지하기 위한 제1 프리차지 트랜지스터와,

상기 제2 감지 노드에 접속된, 상기 제2 감지 노드를 프리차지하기 위한 제2 프리차지 트랜지스터를 더 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는 각각 부유 게이트와 제어 게이트가 적층된 복수의 메모리 셀의 직렬 회로, 그 직렬 회로의 일단과 비트선 사이에 배치된 제1 선택 게이트 트랜지스터 및 타단과 공통 소스선 사이에 배치된 제2 선택 게이트 트랜지스터를 갖는 복수의 NAND 셀 유닛을 배열하여 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 각 NAND 셀 유닛 내의 복수의 메모리 셀의 제어 게이트는 각각 다른 워 드선에 접속되고, 제1 및 제2 선택 게이트 트랜지스터의 게이트는 각각 제1 및 제2 선택 게이트선에 접속되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제8항에 있어서,

상기 메모리 셀 어레이의 1 워드선을 따라, 각각 다른 비트선에 접속되는 복수의 메모리 셀의 범위는 데이터의 병렬 판독 및 병렬 기입의 단위인 1 페이지를 구성하고,

상기 복수의 감지 증폭기 회로는 1 페이지분의 셀 데이터를 감지하는 페이지 버퍼를 구성하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항의 불휘발성 반도체 기억 장치와,

상기 불휘발성 반도체 기억 장치에 입출력되는 데이터를 일시 저장하기 위한 캐쉬와,

상기 불휘발성 반도체 기억 장치의 외부로부터 지시된 임의의 재기입 영역의 데이터 재기입에 대하여, 그 재기입 영역의 상위 어드레스측부터 순서대로 기입이 행해지도록, 상기 캐쉬와 상기 불휘발성 반도체 기억 장치와의 사이의 데이터 전송을 제어하는 컨트롤러를 포함하는 것을 특징으로 하는 메모리 시스템.
제10항에 있어서,

상기 불휘발성 반도체 기억 장치는 각각 데이터 일괄 소거의 단위가 되는 복 수의 셀 블록을 갖고,

상기 캐쉬는 상기 각 셀 블록의 용량 이상의 용량을 갖는 기억 영역을 갖고,

상기 컨트롤러는 상기 불휘발성 반도체 기억 장치의 임의의 셀 블록으로의 기입 데이터를 상기 캐쉬에 모두 저장한 후에, 그 기입 데이터를 상기 불휘발성 반도체 기억 장치로 전송하여, 기입 동작을 개시하는 제어를 행하는 것을 특징으로 하는 메모리 시스템.
제1항의 불휘발성 반도체 기억 장치가 탑재된 전자 카드.
제10항의 메모리 시스템이 탑재된 전자 카드.
카드 인터페이스와,

상기 카드 인터페이스에 접속된 카드 슬롯과,

상기 카드 슬롯에 전기적으로 접속 가능한, 제12항 또는 제13항의 상기 전자 카드를 포함하는 전자 장치.
제14항에 있어서,

상기 전자 장치는 디지털 카메라인 전자 장치.