KR100686274B1

KR100686274B1 - 반도체 기억 장치

Info

Publication number: KR100686274B1
Application number: KR1020050025547A
Authority: KR
Inventors: 고지 호소노; 도모하루 다나까
Original assignee: 가부시끼가이샤 도시바
Priority date: 2004-03-29
Filing date: 2005-03-28
Publication date: 2007-02-26
Also published as: US20050213385A1; JP2005285185A; US7180787B2; JP4157065B2; KR20060044855A

Abstract

선택 워드선의 CR 지연을 실효적으로 작게 할 수 있는 워드선 구동 방식을 채용한 반도체 기억 장치를 제공한다. 반도체 기억 장치는, 서로 교차하는 워드선과 비트선, 및 이들의 각 교차부에 배치된 메모리 셀을 갖는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 동작을 제어하는 컨트롤러와, 입력 어드레스와 상기 컨트롤러로부터 출력되는 제어 신호에 기초하여, 상기 메모리 셀 어레이의 선택 워드선을 구동하고, 그 동안 상기 선택 워드선에 인접하는 비선택 워드선 중 적어도 한쪽을 플로팅 상태로 설정하도록 구성된 워드선 구동 회로를 갖는다.

워드선, CR 지연, F/N 터널 전류, 용량 커플링, 플로팅 전압

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 플래시 메모리의 기능 블록 구성을 도시하는 도면.

도 2는 동 플래시 메모리의 메모리 셀 어레이의 구성을 도시하는 도면.

도 3은 동 플래시 메모리의 워드선 구동 회로의 구성을 도시하는 도면.

도 4는 동 플래시 메모리의 데이터 기입 시의 전압 관계를 도시하는 도면.

도 5는 동 플래시 메모리의 기입 타이밍도.

도 6은 도 3의 워드선 구동 회로에서의 워드선 드라이버의 구성을 도시하는 도면.

도 7은 인접하는 3개의 워드선 드라이버의 입력 접속 관계를 도시하는 도면.

도 8은 도 5와 상이한 워드선 구동 방식을 적용한 기입 타이밍을 도시하는 도면.

도 9는 도 5와 상이한 워드선 구동 방식을 적용한 기입 타이밍을 도시하는 도면.

도 10은 도 4와 상이한 워드선 구동 방식을 적용한 기입 전압 관계를 도시하는 도면.

도 11은 도 4와 상이한 워드선 구동 방식을 적용한 기입 전압 관계를 도시하 는 도면.

도 12는 도 4와 상이한 워드선 구동 방식을 적용한 기입 전압 관계를 도시하는 도면.

도 13은 도 4와 상이한 워드선 구동 방식을 적용한 기입 전압 관계를 도시하는 도면.

도 14는 워드선 구동 회로의 다른 구성예를 도시하는 도면.

도 15는 워드선 드라이버의 다른 구성예를 도시하는 도면.

도 16은 본 발명의 워드선 구동 방식을 적용한 판독 동작예의 타이밍도.

도 17은 판독 동작에 관계되는 센스 앰프의 주요부 구성을 도시하는 도면.

도 18은 상기 판독 동작예를 설명하기 위한 데이터 임계치 분포를 도시하는 도면.

도 19는 상기 판독 동작예를 설명하기 위한 다른 데이터 임계치 분포를 도시하는 도면.

도 20은 종래의 NAND형 플래시 메모리의 기입 전압 관계를 도시하는 도면.

도 21은 NAND형 플래시 메모리가 2치 기억을 행하는 경우의 데이터 임계치 분포를 도시하는 도면.

도 22는 디지털 스틸 카메라에 적용한 실시예를 도시하는 도면.

도 23은 동 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 24a는 비디오 카메라에 적용한 실시예를 도시하는 도면.

도 24b는 텔레비전에 적용한 실시예를 도시하는 도면.

도 24c는 오디오 기기에 적용한 실시예를 도시하는 도면.

도 24d는 게임 기기에 적용한 실시예를 도시하는 도면.

도 24e는 전자 악기에 적용한 실시예를 도시하는 도면.

도 24f는 휴대 전화에 적용한 실시예를 도시하는 도면.

도 24g는 퍼스널 컴퓨터에 적용한 실시예를 도시하는 도면.

도 24h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 도시하는 도면.

도 24i는 보이스 레코더에 적용한 실시예를 도시하는 도면.

도 24j는 PC 카드에 적용한 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 워드선 구동 회로

3 : 센스 앰프 회로

4 : 컬럼 게이트 회로

5 : 어드레스 레지스터

6 : I/O 버퍼

7 : 컨트롤러

8 : 고전압 발생 회로

9 : 데이터 버스

MC0-MC31 : 메모리 셀

TR1, TR2 : 선택 게이트 트랜지스터

WL0-WL31 : 워드선

SG1, SG2 : 선택 게이트선

BL0-BLi : 비트선

NU : NAND 셀 유닛

BLK0-BLKm-1 : 블록

20, 21 : 선택 게이트선 드라이버(SGDDRV, SGSDRV)

22 : 워드선 드라이버(CGDRV0-31)

23 : 블록 디코더

24 : 전송 트랜지스터

[특허 문헌 1] 일본특허공개 2003-208793호 공보

본 발명은 반도체 기억 장치에 관한 것으로, 특히 고속 동작을 가능하게 하는 워드선 구동 방식에 관한 것이다.

전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)의 하나로서, NAND형 플래시 메모리가 알려져 있다. 도 20은, NAND형 플래시 메모리의 기본 단위인 NAND 셀 유닛부의 단면도를 도시한다. NAND 셀 유닛은, 직렬로 접속된 복수의 메모리 셀 MC0-MC31과 2개의 선택 트랜지스터 TR1, TR2로 구성된다. 한쪽 선택 트랜 지스터 TR1은 비트선 BL에 접속되고, 다른 쪽 선택 트랜지스터 TR2는 메모리 셀 어레이 내에서 공통의 소스선 CELSRC에 접속되어 있다.

1개의 메모리 셀은, P형 웰(31) 위에 형성된 N형 확산층(32)을 소스/드레인 영역으로 하고, 플로팅 게이트(33)와 컨트롤 게이트(34)의 적층 게이트 구조를 갖는다. 컨트롤 게이트(34)는, 도 20의 면에 직교하는 방향의 복수의 메모리 셀에 공통의 워드선으로서 배치된다. 이 메모리 셀은, 플로팅 게이트(33)가 유지하는 전하량에 따라 상이한 임계치 전압을, 1 비트 데이터 혹은 2 비트의 데이터로서 불휘발로 기억한다. 데이터는, 기입 동작, 소거 동작에 의해 재기입 가능하다.

도 20에는 기입 동작 중의 전압 인가 상태를 도시하고 있다. 선택 워드선 WLi에는 기입 전압 Vpgm(약 20V)이 인가되고, 그 이외의 비선택 워드선에는 기입 패스 전압 Vpass(약 10V)가 인가된다. 선택 트랜지스터 TR1, TR2는, 플로팅 게이트를 갖지 않는 통상의 트랜지스터이고, 비트선측의 선택 트랜지스터 TR1의 게이트에는, 전원 전압 Vdd 혹은 그 이하의 전압이, 소스선측의 선택 트랜지스터 TR2의 게이트에는 0V가 각각 인가된다(예를 들면, 특허 문헌 1 참조).

기입 데이터는 비트선 BL에 제공된다. 즉, "0", "1" 데이터 기입에 따라, 비트선에 0V, Vdd가 각각 인가된다. "0" 데이터 기입의 경우에는, 비트선에 인가된 0V가 선택 메모리 셀 MCi의 채널까지 전송되고, 워드선 WLi와 채널 사이에 20V 정도의 전압이 인가된다. 이에 의해, FN 터널 전류에 의해, 플로팅 게이트 FGi에 전자가 주입되어, 임계치가 플러스측으로 시프트된다. 한편, "1" 데이터 기입(기입 금지)의 경우에는, 선택 게이트 트랜지스터 TR1은, Vdd-Vt(Vt는 선택 트랜지스 터 TR1의 임계치)가 채널에 전송되면 컷오프된다. 이에 의해, 기입 패스 전압 Vpass나 기입 전압 Vpgm이 워드선에 인가되었을 때, 플로팅의 채널은 용량 커플링에 의해 승압된다. 따라서, FN 터널 전류가 흐르지 않아, 임계치는 시프트되지 않는다.

이 기입 펄스 인가 동작은, 실제의 기입 동작에서는, 기입 상태를 확인하기 위한 검증 동작(기입 검증 동작)을 수반하여, 복수회 반복된다. 도 21에 도시하는 바와 같이, NAND형 플래시 메모리에서는, "0" 기입 후의 임계치 전압을, 판독 패스 전압 Vread보다 소정치만큼 낮은 범위로 제어할 필요가 있다. 따라서, 기입 펄스 인가 동작 후에, 기입 검증을 행하여, 목표로 하는 임계치 전압을 초과하면, 이후 그 메모리 셀에 대한 기입을 "0" 기입으로부터 "1" 기입으로 바꾸어, 목표의 임계치에 도달하지 않은 "0" 기입 셀에만 기입 동작을 계속시키는 시퀀스 제어가 행해진다.

NAND형 플래시 메모리는, FN 터널 전류로 기입하기 위해, 512 바이트 혹은 2k 바이트라는 페이지 길이로 동시에 기입을 행할 수 있다. 이 때문에, 대용량화가 하기 쉬울 뿐만 아니라, 실효적인 기입 속도가 빠르다고 하는 이점이 있다. 현재 NAND 플래시 메모리의 사양의 하나로는, 논리적인 페이지 길이가 2k 바이트, 기입 스피드는 2치에서 약 10MB/sec, 4치에서는 3MB/sec 정도로 되어 있다.

NAND형 플래시 메모리는, 앞으로도 대용량화와 기입 고속화가 요구되고 있지만, 해결해야 할 과제의 하나로 워드선의 CR 지연이 크다고 하는 점이 있다. 대용 량화를 진행시켜 디자인 룰이 쉬링크되었을 때, 반드시 워드선의 CR 지연이 작게 된다고는 한정되지 않고, 원래 큰 CR 지연이 더욱 크게 될 가능성이 있다. 프로세스의 개선에 의해, 워드선의 저저항화나 배선 용량의 저감화가 충분히 행해지면 되지만, 그것은 용이하지 않다.

고속 기입을 위한 회로적인 대책으로서는, 기입이나 소거의 시퀀스 제어를 행하기 위한 메모리 내장의 시퀀서의 클럭 주기를 칩 실력에 따라 짧게 하거나, 기입 펄스 인가 동작 중의 기입 펄스 폭을 짧게 하는 방법을 생각할 수 있다. 그러나, 기입 펄스 폭의 단축에 관해서는, 너무 짧으면, 정미의 기입 전압 인가 시간이 감소하기 때문에, 기입 전압이 증가한다. 또한, 워드선의 지연이 큰 경우에는, 워드선의 장소에 따른 기입 전압의 걸리는 방법의 차가 크게 되어, 동일 워드선 내의 기입 스피드의 차가 크게 된다. 1회의 기입 펄스 인가 동작은 시간 단축할 수 있어도, 기입 전압이 전체적으로 높게 될 뿐만 아니라, 기입 펄스 인가 동작과 검증 동작의 반복 횟수가 증가하여, 기입 동작 전체로서는 성능 향상으로 이어지지 않는 경우도 있을 수 있다.

본 발명은, 선택 워드선의 CR 지연을 실효적으로 작게 할 수 있는 워드선 구동 방식을 채용한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 반도체 기억 장치는,

서로 교차하는 워드선과 비트선, 및 이들의 각 교차부에 배치된 메모리 셀을 갖는 메모리 셀 어레이와,

상기 메모리 셀 어레이의 동작을 제어하는 컨트롤러와,

입력 어드레스와 상기 컨트롤러로부터 출력되는 제어 신호에 기초하여, 상기 메모리 셀 어레이의 선택 워드선을 구동하고, 그 동안 상기 선택 워드선에 인접하는 비선택 워드선 중 적어도 한쪽을 플로팅 상태로 설정하도록 구성된 워드선 구동 회로를 갖는다.

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

[실시예 1]

도 1은 NAND형 플래시 메모리의 개략 구성을 도시하고, 도 2는 그 메모리 셀 어레이(1)의 구성을 도시하고 있다. 이들의 구성은 이하의 각 실시예에서 공통으로 이용된다. 셀 어레이(1)는, NAND 셀 유닛 NU가 매트릭스 배열되어 구성되어 있다. 1개의 NAND 셀 유닛 NU는, 복수개 직렬로 접속된 메모리 셀 MC(MC0, MC1, …, MC31)와, 그 양단에 접속되는 선택 게이트 트랜지스터 TR1, TR2로 구성되어 있다. 선택 게이트 트랜지스터 TR1의 드레인은 비트선 BL에, 선택 게이트 트랜지스터 TR2의 소스는 공통 소스선 CELSRC에 접속되어 있다.

NAND 셀 유닛 NU 내의 메모리 셀 MC의 제어 게이트는 각각 서로 다른 워드선WL(WL0, WL1, …, WL31)에 접속되어 있다. 선택 게이트 트랜지스터 TR1, TR2의 게이트는 워드선 WL과 나란한 선택 게이트선 SG1, SG2에 각각 접속되어 있다. 1 워드선을 공유하는 복수의 메모리 셀의 집합은 1 페이지 혹은 2 페이지를 구성한다. 워드선 WL과 선택 게이트선 SG1, SG2를 공유하는 복수의 NAND 셀 유닛(10)의 집합은, 데이터 소거의 단위로 되는 블록 BLK를 구성한다.

도 2에 도시하는 바와 같이, 메모리 셀 어레이(1)는, 비트선 BL 방향으로 복수의 블록 BLK(BLK0, BLK1, …, BLKm-1)로 나누어진다. 이들 복수 블록을 포함하는 메모리 셀 어레이(1)는 실리콘 기판의 1개의 셀 웰 내에 형성되어 있다.

메모리 셀 어레이(1)의 비트선 BL에는, 판독 데이터를 센스하고 기입 데이터를 유지하기 위한 페이지 버퍼를 구성하는, 복수의 센스 앰프 SA를 갖는 센스 앰프 회로(3)가 접속된다. 센스 앰프 회로(3)는 컬럼 선택 게이트(4)를 통하여 데이터 버스(9)와 접속된다. 로우 디코더를 포함하는 워드선 드라이버 회로(2)는 워드선 및 선택 게이트선을 선택하여 구동한다.

데이터 입출력 버퍼(6)는, 센스 앰프 회로(3)와 외부 입출력 단자 사이에서 데이터 "Data" 수수를 행하는 것 외에, 커맨드 "Com."이나 어드레스 "Add."를 수취한다. 컨트롤러(7)는, 칩 인에이블 신호 CEn, 기입 인에이블 신호 WEn, 판독 인에이블 신호 REn, 어드레스 래치 인에이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE 등의 외부 제어 신호를 받아, 메모리 동작의 전반적인 제어를 행한다.

구체적으로, 컨트롤러(7)는 커맨드 "Com."에 기초하여 어드레스 "Add."와 기입 데이터 "Data"를 판별하여, 전자는 어드레스 레지스터(5)를 통하여 워드선 드라이버 회로(2)나 컬럼 게이트 회로(4)에 전송하고, 후자는 센스 앰프 회로(3)에 전송하는 제어를 행한다. 또한, 컨트롤러(7)는, 외부 제어 신호에 기초하여, 기입이나 소거의 시퀀스 제어 및 판독의 제어를 행한다. 고전압 발생 회로(8)는, 컨트롤러(7)의 제어에 의해, 각 동작에 필요한 고전압을 발생한다.

메모리 셀 MC가 2치 기억을 행하는 경우의 데이터와 임계치의 관계는, 앞서 설명한 도 21과 같다. 메모리 셀의 마이너스의 임계치 상태를 논리 "1" 데이터, 플러스의 임계치 상태를 논리 "0" 데이터로 한다. 메모리 셀을 "1" 데이터 상태로 하는 동작을 소거 동작, "0" 상태로 하는 동작을 협의의 기입 동작이라고 한다. NAND형 플래시 메모리에서는, 데이터 소거는 통상 블록 단위로 행해진다.

도 3은 워드선 구동 회로(2)의 주요부 구성을 1개의 블록 BLKj와의 관계로 도시하고 있다. 블록 BLKj 내의 워드선(VVL0~WL31) 및 선택 게이트선 SG1, SG2는, 전송 트랜지스터군(24)을 통하여, 각각 대응하는 구동 신호선 CG0~CG31 및 SGD, SGS에 접속된다. 전송 트랜지스터군(24)의 공통 게이트 TG는 블록 디코더(23)에 의해 제어된다. 블록 디코더(23)에는, 로우 어드레스 외에, 이 로우 어드레스에 의해 블록 BLKj가 선택된 경우에, 전송 트랜지스터군(24)에 워드선에 필요한 고전압을 전송 가능하게 하는 게이트 전압을 제공하도록 고전압 VRDEC가 공급된다.

구동 신호선 CG0~CG31, SGD, SGS의 각 단부에는 각각, 워드선 드라이버(CGDRV0~CGDRV31)(22), 비트선측 선택 게이트선 드라이버(SGDDRV)(20), 소스선측 선택 게이트선 드라이버(SGSDRV)(21)가 접속되어 있다.

SGD 드라이버(20)는, 기입, 판독, 소거의 각 동작에서, 비트선측 선택 트랜지스터 TR1의 게이트선(SG1)에 필요한 구동 신호 전압을 인가하는 회로이다. SGS 드라이버(21)는, 소스선측 선택 트랜지스터 TR2의 게이트선(SG2)에 필요한 구동 신호 전압을 인가한다. CG 드라이버(22)는, 워드선 WLi에 필요한 구동 신호 전압을 인가하는 회로이다.

도 3에서는, 1개의 블록 BLKj를 대표적으로 도시하고 있지만, SGD 드라이버 (20), SGS 드라이버(21) 및 CG 드라이버(22)는 복수 블록에 공통으로 이용된다. 즉, 구동 신호선 SGD, SGS, CG0~CG31은, 도시하지 않은 다른 전송 트랜지스터군을 통하여 다른 블록의 선택 게이트선 및 워드선에도 접속된다.

여기서, 워드선 WLi, WLi+1, WLi+2, WLi+3에 주목하면, 이들 사이에는 선간 용량 C1이 존재하고, 각 워드선에는 쌍 접지 용량 C2가 있다. 구동 신호선 CGi, CGi+1, CGi+2, CGi+3에 주목하면, 이들 사이에는 선간 용량 C3가 존재한다. 이들의 각 구동선도 쌍 접지 용량 C4를 갖는다. 도 3에서는 워드선 부분에만 등가 저항 R을 도시하고 있지만, 이것은 워드선의 저항이 특히 크기 때문이다.

도 4는 본 실시예에서의 기입 시의 인가 전압 관계를 종래의 도 20에 대응시켜 1개의 NAND 셀 유닛에 주목하여 도시하고 있다. 기입 시, 선택 워드선을 WLi로 하였을 때, 이것에 인접하는 2개의 비선택 워드선(이하, "인접·비선택 워드선"이라고 함) WLi-1, WLi+1을 플로팅 상태로 한다. 이 때, 워드선 드라이버 회로(2)측에서도, 선택 구동 신호선 CGi에 인접하는 2개의 비선택 구동 신호선(이하, 인접·비선택 구동 신호선이라고 함) CGi-1, CG1+1을 플로팅 상태로 한다. 그 밖의 비선택 워드선에는, 종래와 마찬가지로 기입 패스 전압 Vpass를 제공한다. 기입 패스 전압 Vpass는, 셀 데이터에 상관없이, 비선택 메모리 셀을 온시키는 데 필요한 전압이다.

종래와 같이 비선택 워드선에 패스 전압 Vpass를 제공한 경우, 선택 워드선의 용량 Cw1은 대략, 하기 수학식 1로 표시된다.

이에 대하여, 인접·비선택 워드선 WLi-1, WLi+1을 플로팅으로 하면, 선택 워드선 WLi는 이들 인접·비선택 워드선을 사이에 두고 더욱 그 이웃의 비선택 워드선 WLi-2, WLi+2와 용량 결합한다. 이 때, 선택 워드선 WLi의 용량 Cw1은 하기 수학식 2로 된다.

예를 들면, 용량 C1, C2의 비를, C1/C2=0.26/0.48이라고 가정하면, 종래 방식에서의 선택 워드선 용량 Cw1=1에 대하여, 본 실시예에서는 Cw1=0.865로 된다. 즉, 선택 워드선 용량이 13.5% 작게 되었다면 등가로 된다. 바꿔 말하면, 선택 워드선에서의 기입 전압 Vpgm의 상승 속도가 13.5% 개선되게 된다.

예를 들면, 워드선 저항이 1MΩ, 워드선 용량이 2.7pF라고 하면, CR 시상수는 27μscc이다. 이에 대하여, 본 실시예에서는, 실질적인 워드선 용량의 저하에 의해, CR 시상수는 2.33μsec로 개선된다. 실제로는, 기입 펄스의 인가 시간은, 워드선에 인가되는 기입 전압이 100%에 도달하고 있는 기간을 소정 시간 확보하도록 설정하기 때문에, 100% 가까이 도달하기까지의 상승 시간에 주목하면, CR 시상수 차 이상의 시간 삭감을 기대할 수 있다

본 실시예의 워드선 구동 방식을 적용하면, 가공 프로세스의 개선에 상관없 이, 실질적으로 워드선의 CR 지연을 작게 할 수 있다. 이에 의해, 워드선 상승 시간이 짧게 된 만큼, 기입 펄스의 시간도 짧게 할 수 있어, 기입 동작의 고속화에 효과가 있다.

종래의 2치 데이터 기입 방식에서, 선택 워드선 이외의 전 비선택 워드선에 패스 전압 Vpass를 제공하는 것은, 블록 내(즉, NAND 셀 유닛 내)에서의 워드선에 대한 기입 순서에 제약을 주지 않기 때문이다. 즉, 선택 워드선으로부터 비트선까지의 사이에, 이미 "0" 기입된 메모리 셀이 있어도, 선택 워드선의 메모리 셀에 기입할 수 있도록, 또한 "1" 기입의 메모리 셀에 충분히 승압된 채널 전위가 얻어지도록, 패스 전압 pass가 선택된다. 구체적으로, 도 21에 도시하는 데이터 임계치 분포의 "0" 데이터의 임계치 상한치는 3V 정도이고, 패스 전압 Vpass는 이보다 높은 값으로 선택된다.

본 실시예의 경우도, 블록 내 기입 순서에 제약을 주지 않는다고 하는 2치 기입의 사양을 만족시키기 위해서는, 인접·비선택 워드선 WLi-1, WLi+1의 플로팅 전압이 "0" 데이터의 임계치 상한치보다 높게 되는 것이 필요하다. 구체적으로, 그 플로팅 전압은, 그 플로팅의 워드선에 용량 C1을 통하여 제공되는 기입 전압 Vpgm(제어 방법에 따라서는 Vpass를 포함함) 및 용량 C2를 통하여 제공되는 접지 전위 Vss, 또한 플로팅의 구동 신호선에 용량 C3를 통하여 제공되는 Vpgm(제어 방법에 따라서는 Vpass를 포함함) 및 용량 C4를 통하여 제공되는 접지 전위 Vss에 의해 결정되지만, 이것은 용량 C2와 C4가 용량 C1과 C3에 비해 극단적으로 크지 않으면, "0" 데이터의 임계치 상한치보다 높게 된다.

본 실시예에서 주의할 것은, NAND형 플래시 메모리에서는 2 종류의 기입 디스터브가 있다는 것이다. 하나는, 선택 워드선에 접속되어 있는 "1" 기입 셀(기입 금지 셀)에서의 디스터브이고, 또 하나는, 비선택 워드선에 접속된 메모리 셀(비선택 메모리 셀)의 워드선 전압의 스트레스에 의한 디스터브이다. 후자의 디스터브를 받는 것은, 또한, 선택 워드선에 인접하지 않은 비선택 워드선(Vpass)에 따른 메모리 셀과, 인접·비선택 워드선(플로팅)에 따른 메모리 셀로 나누어진다. 그 인접·비선택 워드선의 플로팅 전압이 지나치게 높아져서 문제로 되는 경우에는, 구동 신호선(CG선) 부분의 용량 결합을 조정하거나, 후술하는 실시예의 방법에 의해 인접·비선택 워드선의 전압 상한치를 설정하면 된다.

또한, 본 실시예의 워드선 구동 방식에 의해, 상기한 바와 같이 선택 워드선의 용량이 13.5%만큼 감소한 것처럼 보이지만, 이것이 성립하는 것은, CG선부의 용량 결합도 워드선 부분과 동일한 경우이다. 만일, CG선 부분의 선간 용량의 비율 C3/(2C3+C4)가 워드선 부분의 선간 용량의 비율 C1/(2C1+C2)보다 크면, 경향적으로는 플로팅의 비선택 워드선 WLi+1, WLi-1의 전위를 CG선 CGi+1, CGi-1이 어느 정도 끌어올리기 때문에, 더욱 워드선부의 CR 시상수를 작게 보이게 하는 것으로 된다.

도 5는 도 4에서 설명한 전압 인가 상태를 실현하기 위한 기입 타이밍도를 도시한다. PSEL, PUSEL, PUSELFL은 기입 모드 시에 컨트롤러(7)로부터 출력되는 제어 신호이다. 타이밍 T1에서, 고전압 출력 VDREC를 Vpgm+Vt(Vt : 전송 트랜지스터(24)의 임계치 전압)로 올린다. 이것은, 기입 전압 Vpgm을 전송 트랜지스터(24)에 의해 레벨 저하시키지 않고 워드선에 전송하는 것을 가능하게 하는 전압이다. 선택된 블록에서는, 전송 트랜지스터군(24)의 게이트 TG가 VDREC와 거의 동일한 파형으로 된다. 타이밍 T1에서는 또한, 기입 데이터가 센스 앰프 회로(3)로부터 비트선 BL에 전송된다.

타이밍 T2에서, 제어 신호 PUSEL이 "H"로 되면, 선택 워드선 WLi의 이웃이 아닌 비선택 워드선에 대하여, CG 드라이버로부터 패스 전압 Vpass가 출력된다.

타이밍 T3에서, 제어 신호 PUSELFL이 "H"로 되면, CG 드라이버 CGDRVi-1, CGDRVi+1의 출력이 플로팅 상태, 따라서 인접·비선택 워드선 WLi-1, WLi+1에 플로팅 상태로 된다. 그리고, 타이밍 T3에서 동시에, 제어 신호 PSEL이 "H"로 되면, 선택 워드선 WLi에 대하여 CG 드라이버 CGDRVi가 기입 전압 Vpgm을 출력한다.

도 5의 타이밍 T3로부터 T4의 기간의 인가 전압 관계를 도시한 것이 도 4로 된다. 타이밍 T4로부터 T6는 리커버리 동작 기간이다. 타이밍 T4에서 먼저, 선택 워드선에 인가되어 있던 기입 전압 Vpgm을 방전한다. 이 때, 선택 워드선 WLi의 이웃의 워드선 WLi-1, WLi+1 및 대응하는 CG선 CGi-1, CGi+1도 동시에 전위가 저하한다. 타이밍 T5에서, 비선택 워드선을 방전한다. 타이밍 T6에서, 비트선을 방전하고, 기입 펄스 인가 동작을 종료한다.

도 6 및 도 7은, 이상과 같은 워드선 구동을 가능하게 하는 워드선 드라이버 CGDRV의 구성과, 인접하는 3개의 워드선 드라이버 CGDRVi, CGDRVi-1, CGDRVi-2의 입력 접속 관계를, 데이터 기입 동작에 관계하는 부분에 대하여 도시하고 있다. 입력 노드 CGA는, 32개의 워드선 중의 하나를 선택하는 페이지 디코더 출력이 들어 가는 노드이다. 각 워드선 드라이버 CGDRV에는, 이 입력 노드 CGA 외에, 인접하는 워드선을 선택하는 페이지 디코더 출력이 들어가는 2개의 입력 노드 CGAP, CGAM이 준비되어 있다.

AND 게이트 G1은, 입력 노드 CGA에 해당 워드선을 선택하는 디코드 출력="H"와 제어 신호 PSEL="H"가 들어가면, 인에이블 신호 CGSEL="H"를 출력한다. 이에 의해, 부스터(41)가 활성으로 되고, 이에 의해 구동되는 트랜지스터 Q1을 통하여, 기입 전압 Vpgm이 출력 노드 CG에 출력된다.

NOR 게이트 G7은, 정상 상태에서 출력 노드 CG를 접지하고 있는 트랜지스터 Q3를 선택적으로 오프로 하여, 플로팅 상태로 하기 위한 회로이다. 이 NOR 게이트 G7에는, 상기한 기입 전압 Vpgm을 출력하기 위한 인에이블 신호 CGSEL 이외에, 후술하는 바와 같은 패스 전압 Vpass를 출력하기 위한 인에이블 신호 CGUSEL, 인접·비선택 워드선을 플로팅으로 하기 위한 신호 PUSELFL로 제어되는 신호 등이 입력되고 있다. 따라서, 인에이블 신호 CGSEL="H"에 의해 기입 전압 Vpgm을 출력할 때에는, 이 NOR 게이트 G7에 의해 트랜지스터 Q3가 오프로 된다.

다른 2개의 입력 노드 CGAP, CGAM은, NOR 게이트 G4의 입력 노드로 된다. 이들 입력 노드 CGAP, CGAM에는, 입력 노드 CGA에 들어가는 페이지 디코더 출력에 인접하는 2개의 페이지 디코더 출력이 들어간다. 즉, 도 7에 도시하는 바와 같이, 입력 노드 CGA에 디코드 출력 CGAi가 들어가는 드라이버 CGDRVi에서는, 입력 노드 CGAP, CGAM에는 각각, 디코드 출력 CGAi+1, CGAi-1이 들어간다. 입력 노드 CGA에 디코드 출력 CGAi-1이 들어가는 드라이버 CGDRVi-1에서는, 입력 노드 CGAP, CGAM에는 각각, 디코드 출력 CGAi, CGAi-2가 들어간다. 이하 마찬가지로, 각 드라이버에 는 해당 페이지와 이에 인접하는 2 페이지 대응의 페이지 디코더 출력이 들어간다.

NOR 게이트 G4는, 인접·비선택 워드선과 그 이외의 비선택 워드선을 구별하여 제어하기 위한 논리 회로이다. 즉, 도 7에서, 드라이버 CGDRVi-1이 기입 전압 Vpgm을 출력하는 조건일 때, 드라이버 CGDRVi, CGDRVi-2에서는, 입력 노드 CGAP, CGAM 중 어느 한쪽이 "H"로 되고, NOR 게이트 G4의 출력은 "L"로 된다. 이에 의해, NAND 게이트 G2가 비활성으로 되고, NOR 게이트 G5가 활성으로 된다.

따라서, 제어 신호 PUSELFL이 "H"로 되면, NOR 게이트 G5의 출력인 인에이블 신호 USELFL이 "H"로 된다. 이에 따라, NOR 게이트 G7의 출력이 "L", 따라서 트랜지스터 Q3가 오프로 되고, 출력 노드 CG는 플로팅으로 된다. 한편, 이 때, NAND 게이트 G2는 비활성이기 때문에, 제어 신호 PUSEL에 상관없이, 인에이블 신호 CGUSEL은 "L"이고, 패스 전압 Vpass는 출력 노드 CG에 전송되지 않는다.

선택 워드선에 인접하지 않은 나머지 비선택 워드선 대응의 드라이버 CGDRV에서는, NOR 게이트 G4의 두 입력이 함께 "L"로 되어, NAND 게이트 G2가 활성으로 된다. 그리고, 제어 신호 PUSEL이 "H"로 되면, NAND 게이트 G2의 출력이 "L"로 된다. 이 때, 비선택 워드선에서는, 입력 노드 CGA="L"이기 때문에, NOR 게이트 G3의 출력인 인에이블 신호 CGUSEL이 "H"로 된다. 이에 의해, 트랜지스터 Q3가 오프로 됨과 함께, 부스터(42)가 활성화되고, 이에 의해 구동되는 트랜지스터 Q2를 통하여, 기입 패스 전압 Vpass가 출력 노드 CG에 출력된다.

[실시예 2]

도 5와는 상이한 기입 동작 타이밍 파형예를 도 8에 도시한다. 도 5의 경우 에는, 인접·비선택 워드선 WLi-1, WLi+1은, 선택 워드선 WLi와의 용량 커플링만으로 전압 상승한다. 이들 인접·비선택 워드선의 플로팅 전압을 보다 높게 하고자 하는 경우에는, 도 8에 도시하는 바와 같이, 제어 신호 PUSELFL을 타이밍 T2에서 "H"로 상승시킨다.

워드선 WLi(CGi)가 선택되는 경우의 인접·비선택 워드선 WLi-1(CGi-1)에 주목하면, 또한 그 이웃의 워드선 WLi-2(CGi-2)가, 제어 신호 PUSEL에 의해 타이밍 T2로부터 패스 전압 Vpass로 상승하기 때문에, 이것과의 커플링으로 전위 상승을 개시한다. 타이밍 T3에서, 더욱 선택 워드선 WLi(CGi)가 상승하기 시작하기 때문에, 이것과의 커플링이 가해진다. 이와 같이, 인접·비선택 워드선 WLi-1, WLi+1을 플로팅 상태로 하는 타이밍을, 선택 워드선 WLi의 상승보다 빠르게 함으로써, 그 플로팅 전압을, 도 5의 경우보다 높은 값으로 상승시킬 수 있다.

[실시예 3]

또 다른 기입 동작 타이밍 파형을 도 9에 도시한다. 실시예 2와의 차이는, 선택 워드선 WLi 자체도 타이밍 T2 내지 T3의 사이에 플로팅으로 하는 것이다. 이 제어는, 도 6에 도시하는 워드선 드라이버 CGDRV에서의 AND 게이트 G6에 의해 가능하게 된다. AND 게이트 G6의 두 입력은, 선택 워드선을 Vpgm으로 승압하는 페이지 디코더 출력이 들어가는 입력 노드 CGA와, 선택 워드선을 플로팅으로 하기 위한 제어 신호 PSELFL의 입력 노드이다.

제어 신호 PSELFL을 타이밍 T2에서 "H"로 하면, 타이밍 T3로부터 기입 전압 Vpgm이 출력되기 전에, 트랜지스터 Q3가 오프로 된다. 즉, 선택 워드선 WLi는, 타 이밍 T2-T3 사이에, 플로팅 상태로 설정된다.

본 실시예는, 전송 트랜지스터군(24)의 전기적 특성을 개선하는 측면에서도 바람직하다. 즉, 타이밍 T2-T3 사이에, 전송 트랜지스터군(24)의 게이트 TG에는 Vpgm+Vt라는 매우 높은 전압이 인가되어 있고, 인접하여 배치되는 전송 트랜지스터의 소스/드레인의 안에 0V가 인가된 상태가 있으면, 필드 반전 리크를 발생하기 쉽다. 본 실시예에서는 전송 트랜지스터군(24)의 모든 소스/드레인에 0V보다 높은 전압이 인가되기 때문에, 필드 반전 리크를 억제할 수 있다.

또한, 선택 워드선 WLi가 타이밍 T2-T3 사이에 비선택 워드선으로부터의 용량 커플링으로 약간 전압이 상승하기 때문에, 그 후의 기입 전압 Vpgm에 의한 충전량이 적어도 된다고 하는 이점도 있다.

[실시예 4]

도 10은, 기입 동작 중의 NAND 셀 유닛으로의 다른 전압 인가 상태를, 도 4와 대응시켜 도시한다. 인접·비선택 워드선 WLi-1, WLi+1을 플로팅 상태로 하는 것은, 지금까지의 실시예와 동일하지만, 또한 이들에 인접하는 비선택 워드선 WLi-2, WLi+2에는 0V를 인가하고 있다.

이와 같은 워드선 구동을 가능하게 하기 위해서는, 선택 워드선 WLi와 비트선 BL 사이에서 0V가 인가되는 비선택 워드선 WLi+2에 의해 구동되는 메모리 셀이 마이너스 임계치의 소거 상태인 것(즉, "0" 데이터가 기입되어 있지 않은 것) 이 필요하다. 이 때문에, 블록 내에서의 기입 순서에 제약이 가해진다. 즉, 도 10에 도시하는 바와 같이, 공통 소스선 CELSRC측의 워드선으로부터 순서대로 기입을 행 하는 것이 필요하게 된다.

이 워드선 구동 방식은, 종래의 로컬·셀프·부스트(LSB) 방식의 변형예라고 볼 수 있다. LSB 방식은, NAND 플래시 메모리의 기입 시, 인접·비선택 워드선에 0V를 제공함으로써, 선택 워드선에 따른 메모리 셀의 "1" 기입 셀(기입 금지 셀)의 채널을 다른 것으로부터 분리하여 효율적으로 승압시키는 방식으로서 알려져 있다. 그러나, 이 방식은, 셀프 부스트되는 셀 채널의 주연부에 큰 전계가 걸려, 신뢰성을 손실할 우려가 있다.

도 10의 방식은, 선택 워드선의 2개 이웃의 비선택 워드선을 0V로 하기 때문에, 셀프 부스트되는 채널 범위가 통상의 LSB 방식보다 넓어, 3 셀의 범위로 된다. 따라서, 통상의 LSB 방식에 비해, 전계 집중이 완화된다.

[실시예 5]

기입 동작 중의 전압 인가 상태가 상이한 실시예를 도 11에 도시한다. 여기서는, 2개의 인접·비선택 워드선 WLi-1, WLi+1 중, 소스선 CELSRC측의 워드선 WLi-1만 플로팅 상태로 하고, 비트선 BL측의 워드선 WLi+1에는 패스 전압 Vpass를 인가하고 있다. 나머지 비선택 워드선에는 패스 전압 Vpass를 인가한다.

이와 같이 플로팅으로 하는 인접·비선택 워드선이 1개로 되면, 선택 워드선의 지연을 작게 보이게 하는 효과는, 앞의 각 실시예에 비해 감소한다. 그러나, 본 실시예의 워드선 구동 방식은 다음과 같은 점에서 효율적이다.

본 발명의 워드선 구동 방식은, 배선 레이아웃에 대한 의존성이 크고, 플로팅의 워드선을 확실하게 겨냥한 전압으로 되도록 제어하는 것은 간단하지 않다. 특히, 1개의 메모리 셀에서 4치 기억을 행하는 경우에는 문제이다. 구체적으로, 4치 기억의 기입 방식에 의해서는, 선택 워드선의 비트선측에 있는 비선택 워드선에 먼저 2치분의 데이터가 기입되는 경우가 있다. 즉, 메모리 셀 MCi+1에 기입 동작을 행한 후에, 메모리 셀 MCi의 기입을 행하는 케이스가 있다. 이 케이스에서, 선택 워드선 WLi에 의해 메모리 셀 MCi에 대하여 확실하게 기입을 행하기 위해서는, 인접·비선택 워드선 WLi+1은 확실하게, 메모리 셀 MCi+1의 기입 임계치 이상의 전압이 인가되어야 한다.

워드선 WLi+1을 플로팅으로 하고, 이것을 확실하게 어느 전압으로 설정하는 보증이 없는 경우에는, 도 11에 도시하는 바와 같이, 비트선 BL측의 인접·비선택 워드선 WLi+1에는 종래와 마찬가지로, 기입 패스 전압 Vpass를 제공하는 것이 바람직하다.

[실시예 6]

기입 동작 중의 전압 인가 상태가 상이한 실시예를 도 12에 도시한다. 도 11에서는 인접·비선택 워드선 WLi-1, WLi+1의 한쪽 WLi-1만 플로팅 상태로 한 데 대하여, 본 실시예에서는 양쪽 모두 플로팅으로 하고 있다는 점에서 도 11과 상이하다. 그 이외에는, 도 11과 마찬가지이다.

선택 워드선의 비트선 BL측에 있는 비선택 셀의 임계치에 의한 제한을 받을 일이 없는 경우, 혹은 플로팅 상태에서 필요한 전압이 얻어지는 경우에는, 이와 같이 2개의 인접·비선택 워드선을 함께 플로팅으로 할 수 있다.

[실시예 7]

기입 동작 중의 전압 인가 상태가 상이한 실시예를 도 13에 도시한다. 2개의 인접·비선택 워드선 WLi-1, WLi+1에 대하여, 도 11의 실시예와 반대로, 소스선 CELSRC측의 워드선 WLi-1에 고정의 전압(예를 들면 전원 전압 Vdd)을 제공하고, 비트선 BL측의 워드선 WLi+1을 플로팅 상태로 설정하고 있다. 그 이외에는, 도 11과 마찬가지이다.

선택 워드선 WLi의 셀 소스선 CELSRC측의 인접·비선택 워드선 WLi-1의 전압 설정에 정밀도가 필요한 경우에는, 상술한 바와 같이 이것에 고정 전압을 인가하고, 비트선 BL측의 인접·비선택 워드선 WLi+1만 플로팅 상태로 하면 된다.

[실시예 8]

도 14는 워드선 구동 회로(2)의 변형예를 도시한다. 도 3과 상이한 점은, 전송 트랜지스터군(24)과 워드선 드라이버(22) 사이의 구동 신호선(CG선)의 일부분을 서로 교차시키고 있다는 점이다. 이와 같은 구동 신호선 레이아웃을 선택함으로써, 구동 신호선의 선간 용량의 조정과, 플로팅으로 되는 구동 신호선에 결합하는 전압의 조정이 가능하게 된다. 이에 의해, 기입 시, 선택 블록 내에서 플로팅으로 되는 인접·비선택 워드선의 전압을 최적치로 조정하는 것이 가능하게 된다.

[실시예 9]

도 15는 워드선 드라이버 CGDRV의 변형예를 도시한다. 도 6과 상이한 점은, 출력 단자 CG에, 이것이 플로팅으로 되는 경우에 동작하는 전압 리미터(43)가 접속되어 있다는 것이다. 전압 리미터(43)는, 다이오드 접속된 복수의 NMOS 트랜지스터로 구성되어 있다. 그 접지 단자측에는, AND 게이트 G8에 의해 게이트가 제어되 는 활성화용 NMOS 트랜지스터(44)가 배치되어 있다.

AND 게이트 G8의 두 입력은, NOR 게이트 G5로부터 출력되는, 비선택 워드선을 플로팅 상태로 설정하기 위한 인에이블 신호 USELFL과 페이지 디코드 출력 CGAP 이다. 이에 의해, 선택 워드선의 소스선측의 비선택 워드선을 플로팅으로 할 때에, 그 비선택 워드선 대응의 워드선 드라이버 CGDRV에서는, 트랜지스터(44)가 온으로 되고, 전압 리미터(44)가 활성으로 된다. 따라서, 플로팅 상태로 설정되는 비선택 워드선의 전압이 소정 레벨 이하로 억제된다.

출력 단자 CG와 전압 리미터(43) 사이에는, AND 게이트 G8의 출력에 의해 게이트가 제어되는 풀-업용 NMOS 트랜지스터(45)가 접속되어 있다. 이에 의해, 전압 리미터(43)가 동작할 때에는, NMOS 트랜지스터(45)도 온 상태로 된다. 따라서, 출력 단자 CG의 전압이 Vdd-Vt(Vt는 NMOS 트랜지스터(45)의 임계치 전압) 이하로 내려가려고 하면, NMOS 트랜지스터(45)가 전류를 공급하여 그 전압 저하를 억제하는 기능을 한다. 다시 말해서, 출력 단자 CG에 접속되어 플로팅 상태로 설정된 비선택 워드선이, 선택 워드선의 방전 시에 그것과의 커플링에 의해 마이너스 전위로 스윙하는 사태가 방지된다.

도 15의 AND 게이트 G8에는 CGAP가 입력되고 있지만, 이를 대신하여, CGAP와 CGAM의 OR 논리 신호를 입력하면, 2개의 인접·비선택 워드선에 대하여 전압 리미터(43)를 움직이게 할 수 있다.

[실시예 10]

도면에는 도시되어 있지 않지만, 선택 워드선에 기입 전압을 인가하는 기입 모드에서, 선택 워드선의 양측에 인접하는 각각 2개씩, 합계 4개의 비선택 워드선을 플로팅 상태로 하고, 나머지 비선택 워드선에 기입 패스 전압을 제공한다고 하는, 워드선 구동을 행할 수도 있다. 이에 의해, 선택 워드선의 CR 지연을 더욱 작게 할 수 있다.

[실시예 11]

인접·비선택 워드선을 플로팅 상태로 설정하는 동작은, 데이터 기입 모드 뿐만 아니라, 임의의 종류의 데이터 판독 모드에서도 효율적이다. 이와 같은 실시예를, 도 16~도 19를 참조하여 설명한다.

도 17은, 판독 동작에 관계되는 센스 앰프 회로(3)의 1개의 센스 앰프 SA의 주요부 구성을, 이것에 접속되는 NAND 셀 유닛 NU와 함께 도시하고 있다. 센스 앰프 SA는, 비트선 BLi에 선택적으로 접속되는 센스 노드 Nsen을 갖는다. 즉, 센스 노드 Nsen은, 클램프용 NMOS 트랜지스터(52) 및 비트선 선택용 NMOS 트랜지스터(51)를 통하여 비트선 BLi에 접속된다. 센스 노드 Nsen에는, 비트선 BLi 및 센스 노드 Nsen을 프리차지하기 위한 프리차지용 NMOS 트랜지스터(54) 및, 전하 유지용 캐패시터(53)가 접속되어 있다. 또한, 센스 노드 Nsen에는, 센스 데이터를 보유하는 데이터 래치(55)가 접속되어 있다.

본 실시예의 판독 모드는, 비트선 프리차지 동작 이후, 선택 메모리 셀의 데이터에 따라 비트선 전압이 변화하는 제1 및 제2 기간 내에, 각각 서로 다른 데이터 판정 조건으로 제1 및 제2 데이터 센스 동작을 행한다. 구체적으로 여기서 상정하고 있는 것은, 하나는, 도 18에 도시하는 바와 같은 임계치 분포의 2치 데이터 DataA와 DataB에 대하여, 선택 워드선에 제공하는 판독 전압을 데이터 DataB의 임계치보다 충분히 낮은 Vsel1과, 데이터 DataB의 임계치 하한값 부근의 Vse12로 설정하여, 2 스텝으로 판독하는 경우이다. 또 하나는, 도 19에 도시하는 바와 같이, 4치 데이터 DataA, DataB, DataC, DataD의 기억을 행하는 경우에, 선택 워드선에 제공하는 판독 전압을, 데이터 DataB와 데이터 DataC를 구별하는 전압 Vsel1과, 데이터 DataC와 데이터 DataD를 구별하는 전압 Vsel2로 설정하여, 2 스텝으로 판독하는 경우이다.

도 16은 이와 같은 판독 동작의 타이밍도이다. 타이밍 T0에서, 고전압 단자 VRDEC에 워드선에 인가되는 전압보다 충분히 높은 판독용 전송 전압 Vreadh가 출력되면, 선택된 블록 디코더에 의해 이것이 선택 블록의 전송 트랜지스터(24)의 게이트 TG에 인가된다. 비트선측의 선택 게이트 트랜지스터 TR1의 게이트 SG1(구동 신호선 SGD)에는, 선택 게이트 트랜지스터 TR1이 충분히 온하는 전압 Vsg가 인가되고, 선택 워드선 WLi(구동 신호선 CGi)에는, 판독 전압 Vsel1이 인가되어, 인접·비선택 워드선 WLi-1, WLi+1 및 나머지 비선택 워드선 WLn에는, 비선택 셀의 임계치(데이터)에 상관없이 이것을 충분히 온하는 판독 패스 전압 Vread가 인가된다. 동시에, 비트선 선택용 트랜지스터(51)의 게이트 BLS에는, 이에 의해 비트선 전압을 클램프하지 않은 충분히 높은 전압 Vselhv가 인가되고, 프리차지용 트랜지스터(54)의 게이트 BLPRE에는 비트선 전압보다 높은 전압, 예를 들면 Vdd를 전송하기 위한 전송 전압 Vdd+Vt가 인가되고, 비트선 전압을 제어하는 클램프용 트랜지스터(52)의 게이트 BLCLAMP에는, 비트선 프리차지 전압 Vpre를 전송하기 위한 전압 Vpre+Vt가 인가된다. 여기서, Vt는 트랜지스터(52, 54)의 임계치이다. 이에 의해, 타이밍 T0로부터 T1에 걸쳐서, 비트선 BLi에는 프리차지 전압 Vpre가 인가된다.

타이밍 T1에서, 프리차지용 트랜지스터(54) 및 클램프용 트랜지스터(52)를 오프로 하고, 또 한개의 선택 게이트 트랜지스터 TR2의 게이트 SG2(구동 신호선 SGS)에 선택 게이트 트랜지스터 TR2가 충분히 온하는 전압 Vsg를 인가하면, 선택 셀 MCi의 임계치 상태(데이터 상태)에 따라, 비트선 BLi의 방전이 개시된다. 이 때의 비트선 방전 파형은, 선택 셀 MCi의 2개의 데이터 상태Cell1, Cell2에 대하여 나타내고 있다. 선택 셀 MCi의 임계치가 Vsel1보다 낮으면, Cell1의 파형과 같이 비트선 전압이 방전된다. 임계치가 Vsel1보다 높으면, Cell2의 파형과 같이, 비트선 BLi는 방전되지 않고, Vpre를 유지한다.

타이밍 T2~T5의 기간은, 제1 데이터 센스 SENSE1의 기간이다. 타이밍 T2-T3에서 재차, 게이트 BLPRE에 Vdd+Vt를 인가하여, 프리차지용 트랜지스터(54)를 온으로 하고, 센스 노드 Nsen에 Vdd를 프리차지한다. 타이밍 T3에서, 클램프용 트랜지스터(52)의 게이트 BLCLAMP에 센스용 전압 Vsen+Vt를 인가한다. 이에 의해, 비트선 전압이 Vsen보다 낮으면, 센스 노드 Nsen은 방전되고, Vsen보다 높으면, 센스 노드 Vsen은 프리차지된 전압 Vdd를 유지한다. 따라서, 데이터 상태 Cell1에서는, 센스 노드 Nsen은 "L" 레벨로 되고, Cell2의 경우에는, 센스 노드 Nsen은 "H"레벨로 된다. 이 센스 결과는 타이밍 T4-T5 동안에 데이터 래치(55)에 받아들여진다.

타이밍 T5에서, 선택 워드선 WLi에 제공하는 판독 전압을 Vsel1으로부터 Vsel2로 전환한다. 또한, 타이밍 T5 이후, 선택 워드선 WLi의 이웃의 비선택 워드선 WLi-1, WLi+1을 플로팅 상태로 한다. 이에 의해, 제1회의 데이터 센스 SENSE1에서는 "H"로서 검출된 데이터 상태 Cell2는, 그 임계치에 따라, 2개의 데이터 상태 Cell3, Cell4로 분리된다. 즉, 임계치가 Vsel2보다 낮은 데이터 상태 Cell3의 경우는 비트선이 방전되고, 임계치가 Vsel2보다 높은 데이터 상태 Cell4의 경우는, 비트선이 방전되지 않는다.

그리고, 타이밍 T6-T9에서, 1회째의 데이터 센스 SENSE1과 마찬가지로 하여, 데이터 상태 Cell3와 Cell4를 판별하는 2회째의 데이터 센스 SENSE2가 행해진다. 이 데이터 센스 SENSE2의 결과는 데이터 래치(55)에 받아들여진다. 또한, 최초의 데이터 센스 결과는, 일단 데이터 래치(55)에 유지된 후, 다른 래치에 전송되는 것으로 한다. 타이밍 T9 이후, 선택 워드선 등의 방전을 행하여, 판독 동작을 종료한다.

본 실시예에 따르면, 앞의 각 실시예와 마찬가지로, 2회째의 데이터 센스에 앞서 인접·비선택 워드선을 플로팅으로 함으로써, 선택 워드선의 기생 부하가 감소한다. 따라서, 선택 워드선의 전압을 Vsel1으로부터 Vsel2로 전환할 때의 상승 시간을 짧게 할 수 있다. 이에 의해, 2회째의 데이터 센스 SENSE2를 위한 비트선 방전 시간인 타이밍 T5-T6의 시간을 단축할 수 있다.

또한, 타이밍 T5 이후, 플로팅으로 되는 비선택 워드선 WLi-1, WLi+1의 전압은, 파형 A로 나타내는 바와 같이 패스 전압 Vread보다 높은 플로팅 전압 Vread'으로 된다. 종래에는, 파형 B로 나타내는 바와 같이 패스 전압 Vread가 그대로 계속 인가된다. 전압 Vread'은, 선택 워드선에 제공되는 전압 Vsel1과 Vsel2의 차와 워드선 간 커플링 용량으로 결정된다. Vsel1과 Vsel2의 전위차는 최대라도 3V 정도이고, 워드선 간 커플링비가 워드선 1개의 총 용량의 30% 정도라고 하면, Vread'-Vread는 최대라도 1V 정도이다.

판독 패스 전압 Vread가 너무 높으면, 마이너스의 임계치 전압을 갖는 메모리 셀의 임계치를 플러스측으로 시프트시키는 리드 디스터브가 문제로 된다. 이와 같은 리드 디스터브가 문제로 되지 않는 범위에서, 본 실시예의 판독 동작을 적용하는 것이 바람직하다.

[실시예 12]

다음으로, 상기 각 실시예에 따른 불휘발성 반도체 기억 장치 혹은 메모리 시스템을 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.

도 22는, 본 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는, 전자 장치는 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 나타낸다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에서 제거 가능하도록 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가, 예를 들면 비접촉형 IC 카드인 경우, 카드 슬롯(102)에 수납하고, 혹은 가까워지게 함으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 23은 디지털 스틸 카메라의 기본적인 구성을 도시한다. 피사체로부터의 광은 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CM0S 이미지 센서이고, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되고, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 들 수 있다. 비디오 신호는, 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는, 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 제공된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110) 를 통하여, 예를 들면 텔레비전 등의 화상 기기에 출력할 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에서도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는, 마이크로컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼, 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리(114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록된 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통하여 판독하고, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되고, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 영출된다.

또한, 본 구성에서는, 회로 기판(100) 위에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단, 카드 슬롯(102)에 대해서는, 회로 기판(100) 위에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 하여도 된다.

회로 기판(100) 위에는 또한, 전원 회로(117)가 실장된다. 전원 회로(117)는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용하여도 된다. 내부 전원 전압은, 상기한 각 회로에 공급될 뿐만 아니라, 스트로보(118), 표시부(108)에도 공급된다.

이상과 같이 본 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자 기기 뿐만 아니라, 도 24a-도 24j에 도시하는 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 24a에 도시하는 비디오 카메라, 도 24b에 도시하는 텔레비전, 도 24c에 도시하는 오디오 기기, 도 24d에 도시하는 게임 기기, 도 24e에 도시하는 전자 악기, 도 24f에 도시하는 휴대 전화, 도 24g에 도시하는 퍼스널 컴퓨터, 도 24h에 도시하는 퍼스널 디지털 어시스턴트(PDA), 도 24i에 도시하는 보이스 레코더, 도 24j에 도시하는 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

본 발명에 따르면, 선택 워드선의 CR 지연을 실효적으로 작게 할 수 있는 워드선 구동 방식을 채용한 반도체 기억 장치를 제공할 수 있다.

Claims

서로 교차하는 워드선과 비트선, 및 이들의 각 교차부에 배치된 메모리 셀을 갖는 메모리 셀 어레이와,

상기 메모리 셀 어레이의 동작을 제어하는 컨트롤러와,

입력 어드레스와 상기 컨트롤러로부터 출력되는 제어 신호에 기초하여, 상기 메모리 셀 어레이의 선택 워드선을 구동하고, 그 동안 상기 워드선에 인접하는 비선택 워드선 중 적어도 한쪽을 플로팅 상태로 설정하도록 구성된 워드선 구동 회로

를 포함하고,

상기 워드선 구동 회로는, 데이터 기입 모드에서, 선택 블록의 선택 워드선에 기입 전압을 제공하는 동안, 선택 블록의 상기 선택 워드선에 인접하는 2개의 비선택 워드선을 플로팅 상태로 설정하고, 나머지 비선택 워드선에 셀 데이터에 상관없이 메모리 셀을 턴 온하는 기입 패스 전압을 제공하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는, 서로 다른 워드선에 의해 구동되는 전기적 재기입 가능한 복수의 불휘발성 메모리 셀이 직렬 접속된 NAND 셀 유닛을 배열하여 구성되고, 또한 각각 워드선의 방향으로 배열된 복수의 NAND 셀 유닛의 집합으로서 정의되는 복수 블록으로 나누어져 있는 것을 특징으로 하는 반도체 기억 장치.
삭제
제2항에 있어서,

상기 워드선 구동 회로는, 데이터 기입 모드에서, 선택 블록의 선택 워드선에 기입 전압을 제공하는 동안, 선택 블록의 상기 선택 워드선에 인접하는 제1 및 제2 비선택 워드선을 플로팅 상태로 설정하고, 이들에 인접하는 제3 및 제4 비선택 워드선 중 적어도 한쪽에 0V를, 나머지 비선택 워드선에 셀 데이터에 상관없이 메모리 셀을 턴 온하는 기입 패스 전압을 제공하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 워드선 구동 회로는, 데이터 기입 모드에서, 선택 블록의 선택 워드선에 기입 전압을 제공하는 동안, 선택 블록의 상기 선택 워드선에 인접하는 제1 및 제2 비선택 워드선의 한쪽을 플로팅 상태로 설정하고 다른 쪽에 고정 전압을 제공하고, 이들에 인접하는 제3 및 제4 비선택 워드선의 한쪽에 0V를 제공하고 다른 쪽에 셀 데이터에 상관없이 메모리 셀을 턴 온하는 기입 패스 전압을 제공하고, 나머지 비선택 워드선에는 상기 기입 패스 전압을 제공하도록 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 워드선 구동 회로는, 데이터 기입 모드에서, 선택 블록의 선택 워드선에 기입 전압을 제공하는 동안, 상기 선택 워드선에 인접한 제1 및 제2 비선택 워드선을 플로팅 상태에 설정하고, 각각 상기 제1 및 제2 비선택 워드선에 인접한 제3 및 제4 비선택 워드선에 OV 를 제공하고, 상기 선택 블록의 나머지 워드선들 중 적어도 한쪽에 셀 데이터에 상관없이 메모리 셀들을 턴 온하도록 선택되는 기입 패스 전압을 제공하도록 구성되어 있는

반도체 기억 장치.
제2항에 있어서,

상기 워드선 구동 회로는, 데이터 기입 모드에서, 선택 블록의 선택 워드선에 기입 전압을 제공하는 동안, 상기 선택 워드선에 인접한 제1 및 제2 비선택 워드선을 플로팅 상태에 설정하고, 각각 상기 제1 및 제2 비선택 워드선에 인접한 제3 및 제4 비선택 워드선 중 한 쪽에 OV 를 제공하고 다른 쪽에 셀 데이터에 상관없이 메모리 셀들을 턴 온하도록 설정되는 기입 패스 전압을 제공하고, 상기 선택 블록의 나머지 워드선들에 상기 기입 패스 전압을 제공하도록 구성되어 있는

반도체 기억 장치.
제2항에 있어서,

상기 워드선 구동 회로는, 데이터 기입 모드에서, 선택 블록의 선택 워드선에 기입 전압을 제공하는 동안, 상기 선택 워드선에 인접한 제1 및 제2 비선택 워드선 중의 한 쪽을 플로팅 상태에 설정하고 다른 쪽에 소정 전압을 제공하고, 각각 상기 제1 및 제2 비선택 워드선에 인접한 제3 및 제4 비선택 워드선 중의 한 쪽에 OV 를 제공하고 다른 쪽에 셀 데이터에 상관없이 메모리 셀들을 턴 온하도록 선택되는 기입 패스 전압을 제공하고, 상기 선택 블록의 나머지 워드선들 중의 적어도 하나에 상기 기입 패스 전압을 제공하도록 구성되어 있는

반도체 기억 장치.
제2항에 있어서,

상기 워드선 구동 회로는,

상기 메모리 셀 어레이의 블록을 선택하도록 구성된 블록 디코더와,

선택 블록의 상기 각각의 워드선에 전송될 구동 신호들을 출력하도록 구성된 워드선 드라이버들과,

공통 게이트를 갖고, 상기 블록 디코더의 출력에 의해 구동되어 상기 워드선 드라이버들로부터 출력되는 상기 구동 신호들을 상기 선택 블록의 상기 각각의 워드선에 전송하는 전송 트랜지스터들을 포함하는

반도체 기억 장치.
제9항에 있어서,

상기 워드선 드라이브들과 상기 전송 트랜지스터들 간에 배치된 구동 신호선들은 적어도 일부가 서로 교차하도록 형성된 반도체 기억 장치.
제9항에 있어서, 각각의 상기 워드선 드라이버는, 자신의 출력 노드에 접속되고 상기 출력 노드가 플로팅 상태로 설정될 때 활성화되는 전압 리미터를 갖는 반도체 기억 장치.
제2항에 있어서,

상기 장치는 제1 및 제2 기간에서 각각 서로 다른 데이터 판정 조건으로 제1 및 제2 데이터 센스 동작들이 수행되는 데이터 판독 모드 - 상기 제1 및 제2 기간 동안 비트선 전압은 선택 메모리 셀의 데이터에 따라서 변화함 - 를 갖고,

제1 판독 전압이 선택 블록의 선택 워드선에 제공되는 동안, 상기 제1 기간에서 셀 데이터에 상관없이 메모리 셀들을 턴 온하도록 선택되는 판독 패스 전압이 상기 선택 블록의 비선택 워드선들에 제공되고,

상기 선택 워드선들에 인접한 두 개의 비선택 워드선이 상기 제2 기간에서 플로팅 상태에 설정되는 동안, 상기 제1 판독 전압이 제2 판독 전압으로 변화되는

반도체 기억 장치.